CN115394781A - 半导体存储器装置及半导体存储器装置的制造方法 - Google Patents

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Abstract

本申请涉及半导体存储器装置及半导体存储器装置的制造方法。一种半导体存储器装置包括：位线；公共源极图案，其位于位线上方；沟道层，其与公共源极图案接触，该沟道层朝向位线延伸；填充绝缘层，其设置于位线和公共源极图案之间，该填充绝缘层围绕沟道层的第一部分。该半导体存储器装置还包括栅极层叠结构，其设置于位线和填充绝缘层之间，该栅极层叠结构围绕沟道层的第二部分。该半导体存储器装置还包括：第一蚀刻停止图案，其位于填充绝缘层的侧壁上；第二蚀刻停止图案，其位于第一蚀刻停止图案和填充绝缘层之间；以及存储器图案，其位于栅极层叠结构和沟道层之间。

Description

半导体存储器装置及半导体存储器装置的制造方法
技术领域
本公开总体上涉及半导体存储器装置和半导体存储器装置的制造方法，更具体地，涉及三维半导体存储器装置和三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置包括能够存储数据的多个存储器单元。三维半导体存储器装置可以包括多个三维布置的存储器单元。由于多个存储器单元三维地布置，因此可以减少多个存储器单元占用的基板面积，从而提高半导体存储器装置的集成度。
三维半导体存储器装置的操作可靠性可能由于在制造三维半导体存储器装置的过程中发生的各种因素而劣化。
发明内容
根据本公开的实施方式，一种半导体存储器装置包括：位线；公共源极图案，其位于位线上方；沟道层，其与公共源极图案接触，该沟道层朝向位线延伸；填充绝缘层，其设置于位线和公共源极图案之间，该填充绝缘层围绕沟道层的第一部分；栅极层叠结构，其设置于位线和填充绝缘层之间，该栅极层叠结构围绕沟道层的第二部分；第一蚀刻停止图案，其位于填充绝缘层的侧壁上；第二蚀刻停止图案，其位于第一蚀刻停止图案和填充绝缘层之间；以及存储器图案，其位于栅极层叠结构和沟道层之间。
根据本公开的实施方式，一种制造半导体存储器装置的方法包括：在基板中形成凹槽；沿着凹槽的表面依次层叠第一蚀刻停止层和第二蚀刻停止层；在第二蚀刻停止层上形成填充绝缘层，使得用填充绝缘层填充凹槽的中心区域；形成初步存储器单元阵列，该初步存储器单元阵列包括位于填充绝缘层上的栅极层叠结构、贯穿栅极层叠结构和填充绝缘层的孔、沿孔的表面延伸的存储器层、以及位于存储器层上的沟道层；通过从基板的背表面去除基板的一部分，使第一蚀刻停止层暴露，损伤背表面面对与基板的面对栅极层叠结构的表面相反的方向；选择性地去除第一蚀刻停止层的一部分，使得第二蚀刻停止层被暴露；选择性地去除第二蚀刻停止层的一部分，使得存储器层被暴露；以及选择性地去除存储器层的一部分，使得沟道层被暴露。
附图说明
下面将参照附图更全面地描述示例实施方式；然而，示例实施方式可以以不同的形式体现并且不应被解释为限于在此阐述的实施方式。相反，提供这些实施方式是为了使本公开内容对于本领域技术人员来说是能够实现的。
在附图中，为了清楚起见，可以夸大尺寸。将理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在附加的居间元件。贯穿附图，相似的附图标记指代相似的元件。
图1是示意性例示了根据本公开的实施方式的半导体存储器装置的存储器单元阵列的图。
图2是例示了图1所示的存储器单元阵列的电路图。
图3A和图3B是例示了图1所示的存储器单元阵列的实施方式的截面图。
图4A和图4B是例示了根据本公开的实施方式的半导体存储器装置的截面图。
图5A至图5C是例示了形成保护图案的工艺和形成初步存储器单元阵列的工艺的截面图。
图6是例示了形成第一互连件和第一导电接合图案的工艺的截面图。
图7是例示了将第一导电接合焊盘接合到包括外围电路结构、第二互连件和第二导电接合焊盘的结构的工艺的截面图。
图8A至图8D是例示了使沟道层暴露的工艺的截面图。
图9是例示了形成掺杂半导体层的工艺的截面图。
图10是例示了根据本公开的实施方式的存储器系统的构造的框图。
图11是例示了根据本公开的实施方式的计算系统的构造的框图。
具体实施方式
本文所公开的具体结构和功能描述仅仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实现，并且它们不应被解释为限于在此阐述的具体实施方式。
在下文中，术语“第一”和“第二”用于将一个组件与另一组件区分开，并非意味着暗示组件的特定数量或次序。术语可以用于描述各种组件，但组件不受术语限制。
一些实施方式涉及具有改进的操作可靠性的半导体存储器装置以及该半导体存储器装置的制造方法。
图1是示意性例示了根据本公开的实施方式的半导体存储器装置的存储器单元阵列的图。
参照图1，存储器单元阵列MCA可以包括多条位线BL、公共源极图案CSL和存储块10。
多条位线BL可以彼此间隔开，并且彼此平行地延伸。在实施方式中，多条位线BL可以在X轴方向上彼此间隔开，并且在Y轴方向上延伸。然而，本公开不限于此。
公共源极图案CSL可以与多条位线BL交叠，存储块10插置于它们之间。公共源极图案CSL可以在XY平面上延伸。
存储块10可以设置在多条位线BL和公共源极图案CSL之间。存储块10可以包括多个存储器单元串。每个存储器单元串不仅可以连接至相应的位线BL，而且可以通过单元插塞的沟道层连接至公共源极图案CSL。
图2是例示了图1所示的存储器单元阵列MCA的电路图。
参照图2，存储器单元阵列MCA可以包括分别连接至多条位线BL的多个存储器单元串CS。多个存储器单元串CS可以并联连接至公共源极图案CSL。
每个存储器单元串CS可以包括至少一个漏极选择晶体管DST、多个存储器单元MC和至少一个源极选择晶体管SST。
多个存储器单元MC可以串联连接在漏极选择晶体管DST和源极选择晶体管SST之间。多个存储器单元MC可以经由源极选择晶体管SST连接至公共源极图案CSL。多个存储器单元MC可以经由漏极选择晶体管DST与位线相对应地连接。
多个存储器单元MC可以分别连接至多条字线WL。多个存储器单元MC的操作可以由施加到多条字线WL的栅极信号控制。漏极选择晶体管DST可以连接至漏极选择线DSL。漏极选择晶体管DST的操作可以由施加到漏极选择线DSL的栅极信号控制。源极选择晶体管SST可以连接至源极选择线SSL。源极选择晶体管SST的操作可以由施加到源极选择线SSL的栅极信号控制。源极选择线SSL、多条字线WL和漏极选择线DSL可以通过彼此间隔开地层叠的导电图案来实现。
图3A和图3B是例示了图1所示的存储器单元阵列MCA的实施方式的截面图。图3A是沿与多条位线BL交叉的方向截取的存储器单元阵列MCA的截面图，而图3B是图3A所示的区域A的放大截面图。
参照图3A和图3B，存储器单元阵列MCA可以包括位线BL、栅极层叠结构GST、单元插塞CPL、填充绝缘层107、第一蚀刻停止图案103P、第二蚀刻停止图案105P和公共源极图案CSL。
公共源极图案CSL和位线BL是用于传输信号的导电图案，可以包括各种导电材料。公共源极图案CSL可以设置于位线BL上方。公共源极图案CSL和位线BL可以在Z轴方向上彼此间隔开。公共源极图案CSL可以包括掺杂半导体层185。掺杂半导体层185可以包括n型杂质和p型杂质中的至少一种。在实施方式中，掺杂半导体层185可以包括n型杂质。
栅极层叠结构GST和填充绝缘层107可以设置在位线BL和公共源极图案CSL之间，并且可以在Z轴方向上依次设置。换言之，填充绝缘层107可以设置在位线BL和公共源极图案CSL之间，并且栅极层叠结构GST可以设置在位线BL和填充绝缘层107之间。
栅极层叠结构GST可以包括第一层间绝缘层111、以及位于第一层间绝缘层111和位线BL之间的多个导电图案113和多个第二层间绝缘层115。多个导电图案113和多个第二层间绝缘层115可以在Z轴方向上逐层交替设置。
第一层间绝缘层111和每个第二层间绝缘层115可以包括相同的绝缘材料。在实施方式中，第一层间绝缘层111和第二层间绝缘层115可以包括硅氧化物，例如，二氧化硅SiO2。
多个导电图案113可以通过多个第二层间绝缘层115彼此绝缘。多个导电图案113当中的与公共源极图案CSL相邻的至少一个导电图案可以用作参照图2描述的源极选择线SSL。多个导电图案113当中的与位线BL相邻的至少一个导电图案可以用作参照图2描述的漏极选择线DSL。多个导电图案113当中的位于源极选择线和漏极选择线之间的导电图案可以用作参照图2描述的字线。
第一蚀刻停止图案103P可以设置在填充绝缘层107的侧壁SW1上。第二蚀刻停止图案105P可以设置在第一蚀刻停止图案103P和填充绝缘层107之间。第一蚀刻停止图案103P和第二蚀刻停止图案105P可以设置在填充绝缘层107所设置的高度处。
存储器单元阵列MCA还可以包括在第一蚀刻停止图案103P的侧壁SW2上的半导体图案101P。半导体图案101P可以设置在填充绝缘层107所设置的高度处。半导体图案101P可以被配置为半导体晶圆。
根据本公开的上述实施方式，与填充绝缘层107相比体积相对大的半导体图案101P和由与半导体图案101P不同的材料制成的填充绝缘层107可以由作为衬垫类型的第一蚀刻停止图案103P和第二蚀刻停止图案105P彼此间隔开。第一蚀刻停止图案103P可以与半导体图案101P形成界面，并且第二蚀刻停止图案105P可以与填充绝缘层107形成界面。在本公开的实施方式中，第一蚀刻停止图案103P和第二蚀刻停止图案105P用作缓冲器，使得可以减小施加到半导体图案101P和填充绝缘层107的应力。
从与Z轴方向相交的平面来看，栅极层叠结构GST和公共源极图案CSL可以形成为比填充绝缘层107宽。例如，栅极层叠结构GST和公共源极图案CSL可以延伸以与第一蚀刻停止图案103P、第二蚀刻停止图案105P和半导体图案101P交叠。半导体图案101P可以通过第一层间绝缘层111与导电图案113绝缘。
单元插塞CPL可以包括存储器图案121P、沟道层123、芯绝缘图案125P和封盖图案127P。
沟道层123可以包括诸如硅之类的半导体层。沟道层123可以与公共源极图案CSL的掺杂半导体层185接触，并且朝向位线BL延伸。沟道层123可以包括被填充绝缘层107围绕的第一部分P1和被栅极层叠结构GST围绕的第二部分P2。施加到沟道层123的应力可以通过如上所述的用作缓冲器的第一蚀刻停止图案103P和第二蚀刻停止图案105P减小。
存储器图案121P可以设置在沟道层123的第二部分P2和栅极层叠结构GST之间。存储器图案121P可以在沟道层123的第一部分P1和填充绝缘层107之间延伸。存储器图案121P可以包括阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI。阻挡绝缘层BI可以包括金属氧化物层、硅氧化物层等。数据储存层DS可以被配置为能够存储使用福勒-诺德海姆(Fowler-Nordheim)隧穿改变的数据的材料层。材料层可以包括其中可以俘获电荷的氮化物层。然而，本公开的实施方式不限于此，并且数据储存层DS可以包括纳米点等。隧道绝缘层TI可以包括电荷可以隧穿的绝缘材料。在实施方式中，隧道绝缘层TI可以包括硅氧化物层。
芯绝缘图案125P和封盖图案127P可以设置在沟道层123的中心区域中。
芯绝缘图案125P可以具有面向掺杂半导体层185的表面SU。芯绝缘图案125P的表面SU可以通过沟道层123的在芯绝缘图案125P和掺杂半导体层185之间延伸的第一部分P1与掺杂半导体层185间隔开。换言之，掺杂半导体层185可以与芯绝缘图案125P交叠，并且沟道层123插置于它们之间。
封盖图案127P可以设置在芯绝缘图案125P和位线BL之间。封盖图案127P可以包括掺杂半导体层。在实施方式中，封盖图案127P可以包括含有n型杂质的掺杂硅层。
封盖图案127P和掺杂半导体层185的导电型杂质(例如，n型杂质)可以扩散到沟道层123中。因此，沟道层123的与封盖图案127P和掺杂半导体层185相邻的两端可以包括导电型杂质。
第一蚀刻停止图案103P、第二蚀刻停止图案105P和填充绝缘层107可以考虑蚀刻选择性来设计，以在制造半导体存储器装置的过程中减少对沟道层123的损伤。第一蚀刻停止图案103P可以包括相对于构成半导体图案101P的半导体晶圆具有蚀刻选择性的绝缘材料。在实施方式中，填充绝缘层107可以包括氮化物层和氧化物层中的至少一种，并且第二蚀刻停止图案105P可以包括硅层。第二蚀刻停止图案105P可以通过第一层间绝缘层111与导电图案113绝缘。
沟道层123可以包括从第二部分P2起比栅极层叠结构GST更向位线BL突出的第三部分P3。存储器图案121P和封盖图案127P可以沿着第三部分P3朝向位线BL延伸。
存储器单元阵列MCA可以包括设置在栅极层叠结构GST和位线BL之间的至少一个绝缘层。在实施方式中，存储器单元阵列MCA可以包括在栅极层叠结构GST和位线BL之间的第一绝缘层131、在第一绝缘层131和位线BL之间的第二绝缘层135、以及在第二绝缘层135和位线BL之间的第三绝缘层139。第一绝缘层131可以覆盖单元插塞CPL的面向位线BL的端部。
位线BL可以贯穿与第三绝缘层139交叠的第四绝缘层143。位线BL可以经由位线-沟道连接结构BCC连接至单元插塞CPL的封盖图案127P。位线-沟道连接结构BCC可以包括具有各种结构的导电图案。在实施方式中，位线-沟道连接结构BCC可以包括从封盖图案127P延伸以贯穿第一绝缘层131的第一导电插塞133、从第一导电插塞133延伸以贯穿第二绝缘层135的导电焊盘137、以及从导电焊盘137延伸以贯穿第三绝缘层139的第二导电插塞141。
图4A和图4B是例示了根据本公开的实施方式的半导体存储器装置的截面图。图4A是例示了设置在图3A所示的存储器单元阵列MCA上的结构的实施方式的截面图，并且图4B是例示了设置在图3A所示的存储器单元阵列MCA下方的结构的实施方式的截面图。
参照图4A，除了掺杂半导体层185，半导体存储器装置的公共源极图案CSL还可以包括设置在参照图3A和图3B描述的存储器单元阵列MCA的掺杂半导体层185上的金属阻挡层191和金属层193。通过金属层193可以降低公共源极图案CSL的电阻。
参照图4B，半导体存储器装置可以包括外围电路结构200、第一互连件153、第二互连件230、第一导电接合焊盘155和第二导电接合焊盘231。外围电路结构200、第一互连件153、第二互连件230、第一导电接合焊盘155和第二导电接合焊盘231可以设置在参照图3A和图3B描述的存储器单元阵列MCA下方。
外围电路结构200可以包括半导体基板201和多个晶体管TR。半导体基板201可以包括硅、锗等。半导体基板201可以包括由隔离层203划分的有源区。
多个晶体管TR可以构成用于控制存储器单元阵列MCA的操作的外围电路。在实施方式中，多个晶体管TR可以包括用于控制位线BL的页缓冲器电路的晶体管。每个晶体管TR可以包括栅极绝缘层205、栅电极207和结201J。栅极绝缘层205和栅电极207可以层叠在半导体基板201的有源区上。结201J可以设置为源极区和漏极区。可以通过将n型杂质和p型杂质中的至少一种掺杂到暴露于栅电极207两侧的有源区中来提供结201J。
半导体基板201和多个晶体管TR可以被外围电路侧绝缘结构210覆盖。
第一互连件153和第一导电接合焊盘155可以形成在设置于外围电路侧绝缘结构210和参照图3A和图3B描述的存储器单元阵列MCA之间的单元阵列侧绝缘结构151中。单元阵列侧绝缘结构151可以包括单个绝缘层或两个或更多个绝缘层。第一互连件153可以包括具有各种结构的导电图案。第一导电接合焊盘155可以经由第一互连件153连接至位线BL。
第二互连件230和第二导电接合焊盘231可以形成在外围电路侧绝缘结构210中。外围电路侧绝缘结构210可以包括两个或更多个绝缘层。第二互连件230可以包括连接至晶体管TR的多个导电图案211、213、215、217、219、221、223和225。多个导电图案211、213、215、217、219、221、223和225可以以各种结构形成。第二导电接合焊盘231可以经由第二互连件230连接至晶体管TR。
第一互连件153和第二互连件230可以通过第一导电接合焊盘155和第二导电接合焊盘231的互连接结构彼此连接。在实施方式中，第一导电接合焊盘155和第二导电接合焊盘231可以通过接合工艺彼此联接。
根据上述结构，位线BL可以经由第一互连件153、第一导电接合焊盘155、第二导电接合焊盘231和第二互连件230连接至晶体管TR。
以下，将描述根据本公开的实施方式的半导体存储器装置的制造方法。
图5A至图5C是例示了形成保护图案的工艺和形成初步存储器单元阵列的工艺的截面图。
参照图5A，形成保护图案的工艺可以包括通过蚀刻基板101形成凹槽101GV的工艺以及在凹槽101GV中依次形成第一蚀刻停止层103、第二蚀刻停止层105和填充绝缘层107的工艺。
基板101可以是半导体晶圆。在实施方式中，基板101可以包括硅层。
第一蚀刻停止层103和第二蚀刻停止层105可以沿凹槽101GV的表面依次层叠。第一蚀刻停止层103和第二蚀刻停止层105可以沿包括凹槽101GV的基板101的表面共形地形成。第一蚀刻停止层103可以包括相对于基板101具有蚀刻选择性的绝缘材料。
填充绝缘层107可以形成在第二蚀刻停止层105上，以填充凹槽101GV的中心区域。填充绝缘层107可以包括相对于第二蚀刻停止层105具有蚀刻选择性的材料。在实施方式中，第二蚀刻停止层105可以包括硅层，并且填充绝缘层107可以包括氮化物层和氧化物层中的至少一种。
参照图5B，可以对填充绝缘层107、第二蚀刻停止层105和第一蚀刻停止层103实施平坦化，以使基板101暴露。因此，可以限定填充基板101的凹槽101GV的保护图案110。保护图案110可以包括保留在凹槽101GV中的填充绝缘层107、第二蚀刻停止层105和第一蚀刻停止层103。
参照图5C，在形成保护图案110之后，可以在基板101上形成初步存储器单元阵列PMCA。初步存储器单元阵列PMCA可以包括位于填充绝缘层107上的栅极层叠结构GST、贯穿栅极层叠结构GST和填充绝缘层107的孔120、以及填充孔120的单元插塞CPL。单元插塞CPL可以包括沿孔120的表面延伸的存储器层121、存储器层121上的沟道层123、填充孔120的中心区域的芯绝缘图案125P和封盖图案127P，并且位线BL连接至封盖图案127P。
栅极层叠结构GST可以包括位于填充绝缘层107上的第一层间绝缘层111、以及交替层叠在第一层间绝缘层111上的多个导电图案113和多个第二层间绝缘层115。
在实施方式中，形成栅极层叠结构GST的工艺可以包括：形成第一层间绝缘层111的工艺；在第一层间绝缘层111上依次层叠多个牺牲层(未示出)和多个第二层间绝缘层115的工艺；通过使用掩模图案(未示出)作为蚀刻阻挡件的蚀刻工艺形成贯穿多个牺牲层(未示出)、多个第二层间绝缘层115、第一层间绝缘层111、以及填充绝缘层107的孔120的工艺；在孔120中形成单元插塞CPL的工艺；以及用多个导电图案113替换多个牺牲层的工艺。可以在形成单元插塞CPL之后去除掩模图案。
第一层间绝缘层111和第二层间绝缘层115可以包括氧化物层，并且牺牲层可包括相对于氧化物层具有蚀刻选择性的氮化物层。因为填充绝缘层107如同牺牲层、第一层间绝缘层111和第二层间绝缘层115一样包括氧化物层和氮化物层中的至少一种，所以可以通过用于形成孔120的蚀刻工艺去除填充绝缘层107。因为第二蚀刻停止层105包括相对于氧化物层、氮化物层和填充绝缘层107具有蚀刻选择性的材料，所以第二蚀刻停止层105可以相对于用于形成孔120的蚀刻工艺而耐蚀刻。因此，第二蚀刻停止层105可以在用于形成孔120的蚀刻工艺期间用作蚀刻停止层。
如图3B所示，单元插塞CPL的存储器层121可以包括阻挡绝缘层BI、数据储存层DS和隧道绝缘层TI。沟道层123可以包括半导体层。芯绝缘图案125P可以形成为具有比沟道层123的高度低的高度。封盖图案127P可以如参照图3A和图3B描述的包括掺杂半导体层，并与芯绝缘图案125P交叠。封盖图案127P中的导电型杂质可以从与封盖图案127P接触的沟道层123的侧壁扩散到沟道层123中。
随后，可以用第一绝缘层131填充去除了掩模图案的区域。单元插塞CPL可以由第一绝缘层131覆盖。
形成连接至单元插塞CPL的位线BL的工艺可以包括形成连接至单元插塞CPL的封盖图案127P的位线-沟道连接结构BCC的工艺和形成连接至位线-沟道连接结构BCC的位线BL的工艺。在实施方式中，形成位线-沟道连接结构BCC的工艺可以包括：形成贯穿第一绝缘层131的第一导电插塞133的工艺；形成覆盖第一导电插塞133和第一绝缘层131的第二绝缘层135的工艺；形成贯穿第二绝缘层135的导电焊盘137的工艺；形成覆盖导电焊盘137和第二绝缘层135的第三绝缘层139的工艺；以及形成贯穿第三绝缘层139的第二导电插塞141的工艺。
形成位线BL的工艺可以包括形成覆盖第二导电插塞141和第三绝缘层139的第四绝缘层143的工艺；形成贯穿第四绝缘层143并暴露出位线-沟道连接结构BCC的沟槽的工艺；以及用导电材料填充沟槽的工艺。
图6是例示了形成第一互连件和第一导电接合图案的工艺的截面图。
参照图6，可以在初始存储器单元阵列结构PMCA上形成单元阵列侧绝缘结构151、埋入单元阵列侧绝缘结构151中的第一互连件153和第一导电接合焊盘155。
单元阵列侧绝缘结构151可以包括单个绝缘层或两个或多个绝缘层。第一互连件153可以连接至位线BL。第一互连件153的结构不限于图中所示的结构，并且第一互连件153可以包括具有各种结构的导电图案。第一导电接合焊盘155可以连接至第一互连件153，并且包括不被单元阵列侧绝缘结构151覆盖的接合表面。
图7是例示了将第一导电接合焊盘接合至包括外围电路结构、第二互连件和第二导电接合焊盘的结构的工艺的截面图。
参照图7，可以通过与初始存储器单元阵列PMCA的制造工艺区分开的单独制造工艺来提供包括以上参照图4B描述的外围电路结构200、第二互连件230和第二导电接合焊盘231的结构。因此，可以预先避免外围电路结构200由于在形成初步存储器单元阵列PMCA的工艺中产生的热而劣化的现象。
第二互连件230和第二导电接合焊盘231可以埋入覆盖外围电路结构200的外围电路侧绝缘结构210中。第二导电接合焊盘231可以经由第二互连件230连接至外围电路结构200，并且包括不被外围电路侧绝缘结构210覆盖的接合表面。
第一导电接合焊盘155可以接合至第二导电接合焊盘231。此外，外围电路侧绝缘结构210可以结合至单元阵列侧绝缘结构151。
图8A至图8D是例示了使沟道层暴露的工艺的截面图。
参照图8A，可以通过从图7所示的基板101的背表面101BS去除基板101的一部分来暴露第一蚀刻停止层103。图7所示的基板101的背表面101BS可以限定为基板101的面对与面对栅极层叠结构GST的表面相反的方向的表面。
去除基板101的一部分的工艺可以包括诸如化学机械抛光(CMP)之类的平坦化工艺。可以使用相对于基板101具有蚀刻选择性的第一蚀刻停止层103来检测平坦化终点，并且当第一蚀刻停止层103被暴露时，可以停止平坦化工艺。因此，在去除基板101的一部分的同时，沟道层123不会暴露。沟道层123可以由包括第一蚀刻停止层103的保护图案110保护。
参照图8B，可以选择性地去除第一蚀刻停止层103的一部分，使得第二蚀刻停止层105被暴露。因此，在选择性地去除第一蚀刻停止层103的一部分的同时，沟道层123可以由第二蚀刻停止层105保护。
参照图8C，可以选择性地去除第二蚀刻停止层105的一部分，使得存储器层121被暴露。因此，在选择性地去除第二蚀刻停止层105的一部分的同时，沟道层123可以由存储器层121保护。
参照图8D，可以选择性地去除图8C中所示的存储器层121的一部分，使得沟道层123被暴露。因此，可以限定存储器图案121P。基板的其余部分可以被限定为半导体图案101P，第一蚀刻停止层的其余部分可以被限定为第一蚀刻停止图案103P，第二蚀刻停止层的其余部分可以被限定为第二蚀刻停止图案105P。
如上所述，沟道层123可以通过包括以下的多个选择性蚀刻工艺来暴露：去除基板的一部分的工艺；去除第一蚀刻停止层的一部分的工艺；去除第二蚀刻停止层的一部分的工艺；以及去除存储器层的一部分的工艺。根据该方法，与通过一次蚀刻工艺暴露出沟道层123时相比，可以减小沟道层123的损伤，并且可以稳定地保持芯绝缘图案125P被沟道层123的端部EG密封的状态。因为沟道层123由填充绝缘层107支撑，所以可以减少由于外力而导致沟道层123中的诸如出现裂纹之类的损伤。
图9是例示了形成掺杂半导体层的工艺的截面图。
参照图9，可以形成掺杂半导体层185，该掺杂半导体层185与沟道层123的暴露出的端部EG接触。掺杂半导体层185是如参照图3A和图3B描述的公共源极图案，并且可以包括导电型杂质。
掺杂半导体层185可以延伸以与填充绝缘层107、第二蚀刻停止图案105P、第一蚀刻停止图案103P和半导体图案101P交叠。掺杂半导体层185的导电型杂质可以扩散到沟道层123中。
尽管图中未示出，但是在形成掺杂半导体层185之前，可以执行将导电型杂质注入到沟道层123中的工艺。包括硅的第二蚀刻停止图案105P和半导体图案101P可以通过掺杂半导体层185彼此电连接。
根据本公开的实施方式，芯绝缘图案125P和掺杂半导体层185之间的接触可以被沟道层123的端部EG阻断。因此，尽管芯绝缘图案125P的与沟道层123的端部EG相邻的一部分的内部仍然保留有空隙或接缝，但是可以通过沟道层123的端部EG延迟或避免掺杂半导体层185渗入空隙或接缝的故障。结果，可以减少由于掺杂半导体层渗入空隙或接缝而导致的漏电流，并且因此可以提高半导体存储器装置的操作可靠性。
在形成掺杂半导体层185之后，可以执行用于图4A所示的金属阻挡层191和金属层193的后续工艺。
图10是例示了根据本公开的实施方式的存储器系统的构造的框图。
参照图10，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括连接在位线和公共源极图案之间的沟道层、围绕沟道层的第一部分的填充绝缘层、在位线和填充绝缘层之间围绕沟道层的第二部分的栅极层叠结构、位于填充绝缘层的侧壁上的第一蚀刻停止图案、位于第一蚀刻停止图案和填充绝缘层之间的第二蚀刻停止图案、以及位于栅极层叠结构和沟道层之间的存储器图案。
存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测从存储器装置1120读取的数据中所包含的错误，并纠正检测到的错误。存储器接口1115与存储器装置1120接口连接。存储器控制器1110还可以包括用于存储用于与主机接口的代码数据的只读存储器(ROM)等。
如上所述构造的存储器系统1100可以是存储卡或固态磁盘(SSD)，其中存储器装置1120与存储器控制器1110组合。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如以下的各种接口协议之一与外部(例如，主机)通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动器电子设备(IDE)协议。
图11是例示了根据本公开的实施方式的计算系统的构造的框图。
参照图11，计算系统1200可以包括电连接至系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，可以进一步包括用于向计算系统1200提供操作电压的电池，并且可以进一步包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210可以配置有存储器装置1212和存储器控制器1211。
存储器装置1212可以包括连接在位线和公共源极图案之间的沟道层、围绕沟道层的第一部分的填充绝缘层、在位线和填充绝缘层之间围绕沟道层的第二部分的栅极层叠结构、位于填充绝缘层的侧壁上的第一蚀刻停止图案、位于第一蚀刻停止图案和填充绝缘层之间的第二蚀刻停止图案、以及位于栅极层叠结构和沟道层之间的存储器图案。
存储器控制器1211可以具有与以上参照图10描述的存储器控制器1110相同的构造。
根据本公开的一些实施方式，使用设置于基板的凹槽中的第一蚀刻停止层、第二蚀刻停止层和填充绝缘层之间的蚀刻选择性，使得可以减少在暴露沟道层的工艺中沟道层被损伤的现象。因此，可以减少由沟道层的损伤引起的漏电流，并且因此可以提高半导体存储器装置的操作可靠性。
相关申请的交叉引用
本申请要求于2021年5月6日向韩国知识产权局提交的韩国专利申请No.10-2021-0058760的优先权，该韩国专利申请的全部公开内容通过引用并入本文中。

Claims (20)

1.一种半导体存储器装置，该半导体存储器装置包括：
位线；
公共源极图案，该公共源极图案位于所述位线上方；
沟道层，该沟道层与所述公共源极图案接触，该沟道层朝向所述位线延伸；
填充绝缘层，该填充绝缘层设置于所述位线和所述公共源极图案之间，该填充绝缘层围绕所述沟道层的第一部分；
栅极层叠结构，该栅极层叠结构设置于所述位线和所述填充绝缘层之间，该栅极层叠结构围绕所述沟道层的第二部分；
第一蚀刻停止图案，该第一蚀刻停止图案位于所述填充绝缘层的侧壁上；
第二蚀刻停止图案，该第二蚀刻停止图案位于所述第一蚀刻停止图案和所述填充绝缘层之间；以及
存储器图案，该存储器图案位于所述栅极层叠结构和所述沟道层之间。
2.根据权利要求1所述的半导体存储器装置，其中，所述填充绝缘层包括相对于所述第二蚀刻停止图案具有蚀刻选择性的材料。
3.根据权利要求2所述的半导体存储器装置，其中，所述填充绝缘层包括氮化物层和氧化物层中的至少一种。
4.根据权利要求2所述的半导体存储器装置，其中，所述第二蚀刻停止图案包括硅层。
5.根据权利要求1所述的半导体存储器装置，其中，所述第一蚀刻停止图案包括相对于半导体晶圆具有蚀刻选择性的绝缘材料。
6.根据权利要求5所述的半导体存储器装置，其中，所述第一蚀刻停止图案包括氧化物层。
7.根据权利要求1所述的半导体存储器装置，其中，所述第一蚀刻停止图案和所述第二蚀刻停止图案设置在所述填充绝缘层所设置的高度处。
8.根据权利要求1所述的半导体存储器装置，其中，所述栅极层叠结构延伸以与所述第一蚀刻停止图案和所述第二蚀刻停止图案交叠。
9.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括半导体图案，该半导体图案位于所述第一蚀刻停止图案的侧壁上。
10.根据权利要求9所述的半导体存储器装置，其中，所述栅极层叠结构延伸以与所述半导体图案交叠。
11.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括芯绝缘图案，该芯绝缘图案设置在所述沟道层的中心区域中，
其中，所述沟道层在所述芯绝缘图案与所述公共源极图案之间延伸。
12.根据权利要求11所述的半导体存储器装置，其中，
所述公共源极图案包括与所述沟道层接触的掺杂半导体层；并且
所述掺杂半导体层与所述芯绝缘图案交叠，并且所述沟道层插置于所述掺杂半导体层与所述芯绝缘图案之间。
13.一种制造半导体存储器装置的方法，该方法包括以下步骤：
在基板中形成凹槽；
沿着所述凹槽的表面依次层叠第一蚀刻停止层和第二蚀刻停止层；
在所述第二蚀刻停止层上形成填充绝缘层，使得用所述填充绝缘层填充所述凹槽的中心区域；
形成初步存储器单元阵列，该初步存储器单元阵列包括位于所述填充绝缘层上的栅极层叠结构、贯穿所述栅极层叠结构和所述填充绝缘层的孔、沿所述孔的表面延伸的存储器层、以及位于所述存储器层上的沟道层；
通过从所述基板的背表面去除所述基板的一部分来使所述第一蚀刻停止层暴露，所述背表面面对与所述基板的面对所述栅极层叠结构的表面相反的方向；
选择性地去除所述第一蚀刻停止层的一部分，使得所述第二蚀刻停止层被暴露；
选择性地去除所述第二蚀刻停止层的一部分，使得所述存储器层被暴露；以及
选择性地去除所述存储器层的一部分，使得所述沟道层被暴露。
14.根据权利要求13所述的方法，该方法还包括以下步骤：形成与所述沟道层的暴露部分接触的掺杂半导体层。
15.根据权利要求14所述的方法，其中，所述掺杂半导体层延伸以与所述填充绝缘层、所述第二蚀刻停止层、所述第一蚀刻停止层和所述基板交叠。
16.根据权利要求13所述的方法，其中，所述填充绝缘层包括相对于所述第二蚀刻停止层具有蚀刻选择性的材料。
17.根据权利要求16所述的方法，其中，所述填充绝缘层包括氮化物层和氧化物层中的至少一种。
18.根据权利要求16所述的方法，其中，所述第二蚀刻停止层包括硅层。
19.根据权利要求13所述的方法，其中，所述第一蚀刻停止层包括相对于所述基板具有蚀刻选择性的绝缘材料。
20.根据权利要求19所述的方法，其中，所述第一蚀刻停止层包括氧化物层。
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