CN114068684B - 半导体存储器装置和半导体存储器装置的制造方法 - Google Patents

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Abstract

本公开提供一种半导体存储器装置和半导体存储器装置的制造方法。该半导体存储器装置包括：外围电路层；接合结构，该接合结构设置在外围电路层上；沟道结构，该沟道结构设置在接合结构上；第一栅极接触结构，该第一栅极接触结构包括穿透接合结构的第一垂直部分和与第一垂直部分相交并且从第一垂直部分延伸的第一水平部分；以及第一栅极导电图案，该第一栅极导电图案与第一水平部分的侧壁接触，并且与第一垂直部分间隔开，第一栅极导电图案延伸为围绕沟道结构。

Description

半导体存储器装置和半导体存储器装置的制造方法
技术领域
本公开总体涉及一种半导体存储器装置和一种半导体存储器装置的制造方法，更具体地，涉及一种三维半导体存储器装置和一种三维半导体存储器装置的制造方法。
背景技术
半导体存储器装置包括存储器单元阵列和连接到存储器单元阵列的外围电路。存储器单元阵列包括能够存储数据的多个存储器单元，并且外围电路被配置为执行各种操作。
为了提高半导体存储器装置的集成度，存储器单元阵列可以包括三维地布置在外围电路上方的存储器单元。
发明内容
在本公开的一个实施方式中，可以提供一种半导体存储器装置，该半导体存储器装置包括：外围电路层；接合结构，该接合结构设置在外围电路层上；沟道结构，该沟道结构设置在接合结构上；第一栅极接触结构，该第一栅极接触结构包括穿透接合结构的第一垂直部分和与第一垂直部分相交并且从第一垂直部分延伸的第一水平部分；以及第一栅极导电图案，该第一栅极导电图案与第一水平部分的侧壁接触并且与第一垂直部分间隔开，其中，第一栅极导电图案延伸为围绕沟道结构。
在本公开的一个实施方式中，可以提供一种半导体存储器装置，该半导体存储器装置包括：外围电路层，该外围电路层包括第一区域和第二区域；接合结构，该接合结构设置在外围电路层上；单元层叠结构，该单元层叠结构与第一区域交叠，其中该单元层叠结构包括交替层叠在接合结构上的栅极导电图案和层间绝缘层；沟道结构，该沟道结构穿透单元层叠结构；虚设层叠结构，该虚设层叠结构与第二区域交叠，其中，虚设层叠结构包括交替层叠在接合结构上的第一材料层和第二材料层；垂直接触结构，该垂直接触结构穿透虚设层叠结构和接合结构以连接到外围电路层；以及虚设间隔绝缘层，该虚设间隔绝缘层围绕垂直接触结构的侧壁，其中，虚设间隔绝缘层包括沿着垂直接触结构的侧壁延伸的柱状部分，以及从柱状部分朝向第二材料层突出以填充第一材料层之间的空间的突出部分。
在本公开的一个实施方式中，可以提供一种制造半导体存储器装置的方法，该方法包括以下步骤：在牺牲基板上形成台阶结构，其中，台阶结构包括第一材料层、第二材料层和间隙填充图案，第一材料层被层叠为彼此间隔开，并且围绕沟道结构，第二材料层在第一材料层之间围绕沟道结构，间隙填充图案在第一材料层之间设置在第二材料层的侧壁上；形成覆盖台阶结构的间隙填充绝缘层；形成与间隙填充图案相交的接触孔，其中，接触孔穿透间隙填充绝缘层、第一材料层和第二材料层；在接触孔的侧壁上形成间隔绝缘层；形成牺牲柱以填充接触孔的通过间隔绝缘层开口的中央区域；形成延伸为与牺牲柱和间隙填充绝缘层交叠的第一绝缘层；将第一绝缘层接合到覆盖外围电路层的第二绝缘层；以及利用穿透第一绝缘层和第二绝缘层的栅极接触结构代替牺牲柱和间隙填充图案。
在本公开的一个实施方式中，可以提供一种制造半导体存储器装置的方法，该方法包括以下步骤：在牺牲基板上形成层叠结构，其中，层叠结构包括交替层叠的第一材料层和第二材料层；形成穿透层叠结构的接触孔；通过接触孔蚀刻每一个第二材料层的一部分，以在第一材料层之间开设间隙；形成填充间隙的间隔绝缘层，其中，间隔绝缘层沿着接触孔的侧壁延伸；形成牺牲柱以填充接触孔的通过间隔绝缘层开口的中央区域；形成延伸为与牺牲柱和层叠结构交叠的第一绝缘层；将覆盖外围电路层的第二绝缘层接合到第一绝缘层；以及利用穿透第一绝缘层和第二绝缘层的垂直接触结构代替牺牲柱。
附图说明
现在将在下文中参照附图描述实施方式的示例，然而这些示例可以以不同的形式实施，并且不应当被解释为局限于本文阐述的实施方式。
在附图中，为了图示清楚，可能放大尺寸。应当理解，当一个元件被称为在两个元素“之间”时，该一个元件可以是该两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2A、图2B和图2C是示出根据本公开的实施方式的外围电路层的视图。
图3A和图3B是示出根据本公开的实施方式的与外围电路层的第一区域交叠的组件的立体图。
图4是根据本公开的实施方式的存储器单元阵列的电路图。
图5是示出根据本公开的实施方式的单元层叠结构的平面图。
图6是根据本公开的实施方式的沿着图5所示的线A-A’截取的半导体存储器装置的截面图。
图7是示出图6所示的第一栅极导电图案和第二栅极导电图案以及第一栅极接触结构和第二栅极接触结构的立体图。
图8A和图8B是示出图6所示的第一栅极间隔绝缘层和第二栅极间隔绝缘层的立体图。
图9是示出根据本公开的实施方式的虚设层叠结构和垂直接触结构的截面图。
图10A、图10B、图10C、图10D、图10E和图10F是示出根据本公开的实施方式的形成台阶结构的工艺的工艺截面图。
图11是示出图10F所示的台阶结构的一部分的立体图。
图12是示出根据本公开的实施方式的虚设层叠结构的截面图。
图13A、图13B、图14A和图14B是示出根据本公开的实施方式的形成接触孔的工艺的工艺截面图。
图15是示出图14A所示的第一接触孔的一部分的立体图。
图16A、图16B、图17A和图17B是示出根据本公开的实施方式的形成间隔绝缘层和牺牲柱的工艺的工艺截面图。
图18A和图18B是示出根据本公开的实施方式的形成单元层叠结构的工艺的工艺截面图。
图19是示出图18B所示的单元层叠结构的一部分的立体图。
图20是示出当形成图19所示的单元层叠结构时，在牺牲基板的第二区域上形成的结构的截面图。
图21A和图21B是示出根据本公开的实施方式的接合工艺的截面图。
图22A和图22B是示出根据本公开的实施方式的暴露牺牲柱的工艺的截面图。
图23A和图23B是示出暴露导电焊盘的工艺的截面图。
图24是示出图23A所示的第一垂直孔的一部分的立体图。
图25和图26是示出根据本公开的实施方式的形成栅极接触结构的工艺的立体图。
图27A和图27B是示出根据本公开的实施方式的栅极接触结构和垂直接触结构的截面图。
图28A和图28B是示出在形成栅极接触结构和垂直接触结构之后继续进行的后续工艺的实施方式的截面图。
图29是示出根据本公开的实施方式的存储器系统的配置的框图。
图30是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的特定的结构描述和功能描述仅是为了描述根据本公开的构思的实施方式的目的而为说明性的。根据本公开的构思的实施方式可以以各种形式实现，并且不应当被解释为局限于本文阐述的特定实施方式。
在下文中，术语“第一”和“第二”用于区分一个组件和另一个组件。这些术语可以用来描述各种组件，但是这些组件不受这些术语的限制。在整个说明书中，相同的附图标记表示相同的元件。因此，即使未参照某一附图提及或描述某一附图标记，也可以参照另一附图提及或描述该附图标记。此外，即使某一附图中未示出某一附图标记，但是也可以参照另一附图提及或描述该附图标记。
实施方式提供了一种能够提高操作可靠性的半导体存储器装置和该半导体存储器装置的制造方法。
图1是示出根据本公开的实施方式的半导体存储器装置50的框图。
参照图1，半导体存储器装置50可以包括外围电路40和存储器单元阵列10。
外围电路40可以被配置为执行将数据存储在存储器单元阵列10中的编程操作、输出存储在存储器单元阵列10中的数据的读取操作以及擦除存储在存储器单元阵列10中的数据的擦除操作。在一个实施方式中，外围电路40可以包括输入/输出电路21、控制电路23、电压发生电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。
存储器单元阵列10可以包括存储有数据的多个存储器单元。存储器单元可以三维地布置。存储器单元阵列10可以连接到至少一条漏极选择线DSL、多条字线WL、至少一条源极选择线SSL、多条位线BL和公共源极线CSL。
输入/输出电路21可以将从半导体存储器装置50的外部装置(例如，存储控制器)传输的命令CMD和地址ADD传输到控制电路23。输入/输出电路21可以与外部装置和列解码器35交换数据DATA。
控制电路23可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
电压发生电路31可以响应于操作信号OP_S而产生用于编程操作、读取操作和擦除操作的各种操作电压Vop。电压发生电路31可以响应于操作信号OP_S而选择性地使漏极选择线DSL、字线WL和源极选择线SSL放电。
行解码器33可以响应于行地址RADD而将操作电压Vop传输到漏极选择线DSL、字线WL和源极选择线SSL。
列解码器35可以响应于列地址CADD而将从输入/输出电路21输入的数据DATA发送到页缓冲器37，或者可以将存储在页缓冲器37中的数据DATA发送到输入/输出电路21。列解码器35可以通过列线CL与输入/输出电路21交换数据DATA。列解码器35可以通过数据线DL与页缓冲器37交换数据DATA。
页缓冲器37可以响应于页缓冲器控制信号PB_S而临时存储通过位线BL接收的数据DATA。页缓冲器37可以在读取操作中感测位线BL的电压或电流。
源极线驱动器39可以响应于源极线控制信号SL_S而控制施加到公共源极线CSL的电压。
为了提高半导体存储器装置的集成度，存储器单元阵列10的单元层叠结构可以与包括外围电路40的外围电路层交叠。
图2A、图2B和图2C是示出根据本公开的实施方式的外围电路层45的视图。
参照图2A、图2B和图2C，外围电路层45可以在第一方向X和第二方向Y上延伸。外围电路层45可以包括与单元层叠结构ST[C]交叠的第一区域和与虚设层叠结构ST[D]交叠的第二区域。单元层叠结构ST[C]和虚设层叠结构ST[D]中的每一个可以包括在外围电路层45上方沿第三方向Z层叠的多个层。第一方向X、第二方向Y和第三方向Z可以是XYZ坐标系的X轴、Y轴和Z轴面向的方向。
在一个实施方式中，虚设层叠结构ST[D]可以在第一方向X上与单元层叠结构ST[C]相邻，如图2A所示。在一个实施方式中，虚设层叠结构ST[D]可以在第二方向Y上与单元层叠结构ST[C]相邻，如图2B所示。在一个实施方式中，虚设层叠结构ST[D]可以由单元层叠结构ST[C]围绕，如图2C所示。
图3A和图3B是示出根据本公开的实施方式的与外围电路层45的第一区域AR1交叠的组件的立体图。
参照图3A和图3B，公共源极线CSL和多条位线BL可以与外围电路层45的第一区域AR1交叠。单元层叠结构ST[C]可以设置在公共源极线CSL和多条位线BL之间。
参照图3A，在一个实施方式中，公共源极线CSL可以设置在单元层叠结构ST[C]和外围电路层45之间，并且位线BL可以与公共源极线CSL交叠，并使单元层叠结构ST[C]插置在位线BL和公共源极线CSL之间。
参照图3B，在一个实施方式中，位线BL可以设置在单元层叠结构ST[C]和外围电路层45之间，并且公共源极线CSL可以与位线BL交叠，并使单元层叠结构ST[C]插置在公共源极线CSL和位线BL之间。
图4是根据本公开的实施方式的存储器单元阵列的电路图。
参照图4，存储器单元阵列可以包括分别连接到多条位线BL的多个存储器单元串CS。多个存储器单元串CS可以共同连接到公共源极线CSL。
每一个存储器单元串CS可以包括层叠在公共源极线CSL和位线BL之间的至少一个源极选择晶体管SST、多个存储器单元MC和至少一个漏极选择晶体管DST。
源极选择晶体管SST可以控制多个存储器单元MC和公共源极线CSL之间的电连接。漏极选择晶体管DST可以控制多个存储器单元MC和位线BL之间的电连接。
一个源极选择晶体管SST可以设置在公共源极线CSL和多个存储器单元MC之间，或者两个或更多个串联连接的源极选择晶体管可以设置在公共源极线CSL和多个存储器单元MC之间。一个漏极选择晶体管DST可以设置在位线BL和多个存储器单元MC之间，或者两个或更多个串联连接的漏极选择晶体管可以设置在位线BL和多个存储器单元MC之间。
各个存储器单元MC可以分别连接到各个字线WL。存储器单元MC的操作可以由施加到字线WL的单元栅极信号控制。源极选择晶体管SST可以连接到源极选择线SSL。源极选择晶体管SST的操作可以由施加到源极选择线SSL的源极栅极信号控制。漏极选择线DST可以连接到漏极选择线DSL。漏极选择晶体管DST的操作可以由施加到漏极选择线DSL的漏极栅极信号控制。
源极选择线SSL、漏极选择线DSL和字线WL可以连接到块选择电路BSC。块选择电路BSC可以被包括在参照图1描述的行解码器33中。在一个实施方式中，块选择电路BSC可以包括分别连接到源极选择线SSL、漏极选择线DSL和字线WL的传输晶体管PT。传输晶体管PT的栅极可以连接到块选择线BSEL。响应于施加到块选择线BSEL的块选择信号，传输晶体管PT可以将施加到全局线GSSL、GWL和GDSL的电压传输到源极选择线SSL、漏极选择线DSL和字线WL。
块选择电路BSC可以经由栅极接触结构GCT连接到源极选择线SSL、漏极选择线DSL和字线WL。
图5是示出根据本公开实施方式的单元层叠结构ST[C]的平面图。
参照图5，单元层叠结构ST[C]可以通过狭缝SI彼此隔离。如图6所示，每一个单元层叠结构ST[C]可以包括栅极导电图案GCP。如图6所示，栅极导电图案GCP可以在第三方向Z上层叠以彼此间隔开。每一个单元层叠结构ST[C]可以围绕在第三方向Z上延伸的沟道结构CH。图5示出了每一个单元层叠结构ST[C]的单个栅极导电图案GCP。
沟道结构CH的侧壁可以被存储器层ML围绕。
每一个栅极导电图案GCP可以沿着第一方向X和第二方向Y延伸。
每一个栅极导电图案GCP可以与一个栅极接触结构GCT接触。每一个栅极接触结构GCT可以包括垂直部分VP和从垂直部分VP延伸的水平部分HP。
垂直部分VP可以在第三方向Z上延伸。可以在栅极接触结构GCT的垂直部分VP和栅极导电图案GCP之间限定间隙G。换句话说，栅极接触结构GCT的垂直部分VP可以通过间隙G与栅极导电图案GCP间隔开。每一个间隙G可以由栅极间隔绝缘层181A填充。
水平部分HP可以与一个栅极导电图案GCP设置在相同高度(level)。水平部分HP可以从垂直部分VP延伸并且穿透栅极间隔绝缘层181A。水平部分HP可以平行于与水平部分HP设置在相同高度的栅极导电图案GCP的侧壁延伸。水平部分HP的侧壁180可以接触与水平部分HP设置在相同高度的栅极导电图案GCP。水平部分HP可以与间隙填充绝缘层123接触。水平部分HP可以设置在间隙填充绝缘层123和与水平部分HP设置在相同高度的栅极导电图案GCP之间。栅极间隔绝缘层181A可以在间隙填充绝缘层123和垂直部分VP之间延伸。
图6是根据本公开的实施方式的沿着图5所示的线A-A’截取的半导体存储器装置的截面图。
参照图6，半导体存储器装置可以包括外围电路层45、设置在外围电路层45上的接合结构90、设置在接合结构90上的沟道结构CH、被接合结构90上的沟道结构CH穿透的单元层叠结构ST[C]、设置在单元层叠结构ST[C]和沟道结构CH之间的存储器层ML以及穿透接合结构90的栅极接触结构GCT。
外围电路层45可以包括基板101、设置在基板101上的互连结构110和连接到互连结构110的导电焊盘117。基板101可以包括通过隔离层103划分的有源区。基板101可以包括半导体基板，例如硅基板或锗基板。可以在基板101的有源区中限定掺杂有p型杂质和n型杂质中的至少一种的杂质区105A和105B。杂质区105A和105B可以包括用作图4所示的传输晶体管PT的结的杂质区105A。每一个互连结构110可以包括导电线路、接触插塞和接触焊盘。每一个导电焊盘117可以包括导电屏障层113和金属层115。
绝缘结构111可以覆盖外围电路层45的基板101。互连结构110和导电焊盘117可以埋入在绝缘结构111中。绝缘结构111可以包括各自具有两层或更多层的多层绝缘层。
接合结构90可以设置在绝缘结构111和导电焊盘117上。接合结构90可以包括接合为彼此面对的第一绝缘层121和第二绝缘层119。根据本公开，栅极接触结构GCT延伸穿透接合结构90，以与外围电路层45的导电焊盘117接触。因此，在本公开中，即使接合结构90未形成为包括绝缘层之间的接合和金属层之间的接合的混合接合结构，而是简单地形成为第一绝缘层121和第二绝缘层119之间的接合结构，外围电路层45也可以电连接到栅极接触结构GCT。
存储器层ML可以包括围绕沟道结构CH的隧道绝缘层145、围绕隧道绝缘层145的数据存储层143和围绕数据存储层143的第一阻挡层141。数据存储层143可以由能够存储使用福勒-诺德海姆(Fowler-Nordheim)隧穿而改变的数据的材料层形成。在一个实施方式中，数据存储层143可以包括电荷俘获氮化物层。第一阻挡绝缘层141可以包括能够阻挡电荷的氧化物层。隧道绝缘层145可以包括电荷能够遂穿通过的氧化硅层。
沟道结构CH可以比单元层叠结构ST[C]进一步在第三方向Z上突出。沟道结构CH可以包括沟道层151和芯绝缘层153。沟道层151可以围绕芯绝缘层153的侧壁。
芯绝缘层153可以包括面向外围电路层45的第一端部E1和面向与第一端部E1的方向相反的方向的第二端部E2。沟道层151可以沿着第二端部E2的表面延伸，以封闭第二端部E2。
沟道层151可以用作存储器单元串的沟道区。沟道层151可以包括半导体层。在一个实施方式中，沟道层151可以包括硅。沟道层151可以比芯绝缘层153进一步朝向外围电路层45突出。
沟道层151可以连接到掺杂半导体层137和上导电层170。掺杂半导体层173可以设置在接合结构90和沟道结构CH之间。掺杂半导体层137可以包括第一图案137A和第二图案137B。上导电层170可以与掺杂半导体层137交叠，并使沟道结构CH插置其间。上导体层170可以包括导电屏障层173A和金属层175A。导电屏障层173A可以沿着金属层175A的侧壁和底表面延伸。
第一图案137A可以设置在芯绝缘层153和第二图案137B之间，并且沟道层151可以延伸为围绕第一图案137A的侧壁。第二图案137B可以从第一图案137A在接合结构90和单元层叠结构ST[C]之间延伸。在一个实施方式中，第一图案137A和第二图案137B可以包括n型掺杂硅层。
上导电层170可以经由沟道接触结构CCT连接到沟道层151。沟道接触结构CCT可以穿透存储器层ML以与沟道层151接触。沟道接触结构CCT可以包括导电屏障层163A和金属层165A。沟道接触结构CCT的导电屏障层163A可以设置在沟道层151和沟道接触结构CCT的金属层165A之间，并且可以沿金属层165A的侧壁延伸。在一个实施方式中，导电屏障层163A可以包括可以提供欧姆接触的钛和氮化钛。
沟道层151的与掺杂半导体层137接触的部分和沟道层151的与沟道接触结构CCT接触的部分可以掺杂有杂质。在一个实施方式中，沟道层151的与掺杂半导体层137接触的该部分和沟道层151的与沟道接触结构CCT接触的该部分可以掺杂有n型杂质。
掺杂半导体层137的第二图案137B可以用作公共源极线CSL。尽管对应于图3A所示实施方式的结构作为示例示出于图6中，但是本公开不限于此。在一个实施方式中，掺杂半导体层137的第二图案137B可以由用于图3B所示的位线BL的导电图案代替，并且可以将上导电层170定义为用于图3B所示的公共源极线CSL的导电图案。
单元层叠结构ST[C]的栅极导电图案GCP和层间绝缘层ILD可以围绕沟道结构CH，并且可以朝向栅极接触结构GCT延伸。栅极导电图案GCP设置在沿第三方向Z彼此相邻的层间绝缘层ILD之间，以通过层间绝缘层ILD彼此绝缘。栅极导电图案GCP可以用作参照图4描述的源极选择线SSL、漏极选择线DSL和字线WL。
栅极导电图案GCP可以包括各种导电材料。在一个实施方式中，每一个栅极导电图案GCP可以包括导电屏障层133和金属层135。导电屏障层133可以沿着金属层135的面向层间绝缘层ILD的顶表面和底表面以及金属层135的面向沟道结构CH和栅极接触结构GCT的侧壁延伸。
第二阻挡绝缘层131可以形成在每一个栅极导电图案GCP和存储器层ML之间。第二阻挡绝缘层131可以比第一阻挡层141具有更高的介电常数。在一个实施方式中，第二阻挡绝缘层131可以包括氧化铝层。第二阻挡层131可以在栅极导电图案GCP和层间绝缘层ILD之间以及栅极导电图案GCP和栅极间隔绝缘层181A之间延伸。然而，本公开不限于此。在一个实施方式中，第二阻挡绝缘层131可以沿着存储器层ML的侧壁延伸。
单元层叠结构ST[C]可以包括台阶结构。间隙填充绝缘层123可以设置在单元层叠结构ST[C]的台阶结构和接合结构90之间。间隙填充绝缘层123可以覆盖单元层叠结构ST[C]的台阶结构，并且可以延伸直到公共源极线CSL所设置在的高度。氧化物层122可以设置在间隙填充绝缘层123和接合结构90之间，并且可以延伸为与单元层叠结构ST[C]交叠。
各个栅极导电图案GCP可以分别连接到各个栅极接触结构GCT。每一个栅极接触结构GCT可以包括导电屏障层183A和金属层185A。
栅极接触结构GCT的垂直部分VP可以分别接触与垂直部分VP交叠的导电焊盘117，并且可以在第三方向Z上延伸以穿透接合结构90、氧化物层122和间隙填充绝缘层123。垂直部分VP可以比单元层叠结构ST[C]进一步在第三方向Z上突出。垂直部分VP的侧壁可以被栅极间隔绝缘层181A围绕。垂直部分VP可以比栅极间隔绝缘层181A进一步朝向导电焊盘117突出。
栅极间隔绝缘层181A可以包括面向外围电路层145并且与接合结构90交叠的底表面BS。氧化物层122可以在每一个栅极间隔绝缘层181A的底表面和接合结构90之间延伸。栅极间隔绝缘层181A可以朝向栅极导电图案GCP突出，以填充层间绝缘层ILD之间的间隙。栅极间隔绝缘层181A可以比单元层叠结构ST[C]进一步在第三方向Z上突出。
在一个实施方式中，第一绝缘图案169A可以设置在单元层叠结构ST[C]上。第一绝缘图案169A可以形成在栅极间隔绝缘层181A的比单元层叠结构ST[C]进一步在第三方向Z上突出的侧壁上。
第一上绝缘层161可以覆盖垂直部分VP、第一绝缘图案169A和单元层叠结构ST[C]。沟道接触结构CCT可以穿透第一上绝缘层161。
第二上绝缘层171可以设置在第一上绝缘层161上。用作位线BL的上导电层170可以穿透第二上绝缘层171。第二上绝缘层171可以被与位线BL间隔开的第一上部线路UL1穿透，并且第一上部线路UL1可以与一些栅极接触结构GCT交叠。第一上部线路UL1可以与上导电层170包括相同的导电材料。在一个实施方式中，第一上部线路UL1可以包括导电屏障层173B和金属层175B。
栅极导电图案GCP可以通过栅极间隔绝缘层181A与栅极接触结构GCT的垂直部分间隔开。随着栅极导电图案GCP离外围电路层45越来越远，栅极导电图案GCP延伸为离沟道结构CH越来越远，从而形成台阶结构。如图5所示，栅极接触结构GCT的水平部分HP可以具有与栅极导电图案GCP的侧壁接触的侧壁180。
例如，栅极导电图案GCP可以包括在接合结构90上的第一栅极导电图案GCP1和在第一栅极导电图案GCP1与接合结构90之间的第二栅极导电图案GCP2。栅极接触结构GCT可以包括连接到第一栅极导电图案GCP1的第一栅极接触结构GCT1和连接到第二栅极导电图案GCP2的第二栅极接触结构GCT2。
第一栅极导电图案GCP1和第二栅极导电图案GCP2可以围绕沟道结构CH，并且可以朝向第一栅极接触结构GCT1和第二栅极接触结构GCT2延伸。第一栅极导电图案GCP1可以比第二栅极导电图案GCP2进一步朝向第一栅极接触结构GCT1突出。因此，第一栅极导电图案GCP1可以包括与第二栅极导电图案GCP2交叠的区域和与第二栅极导电图案GCP2不交叠的区域。此外，可以由第一栅极导电图案GCP1和第二栅极导电图案GCP2来限定台阶结构。
第一栅极接触结构GCT1可以面向由第一栅极导电图案GCP1和第二栅极导电图案GCP2限定的台阶结构。第二栅极接触结构GCT2可以设置在第二栅极导电图案GCP2和第一栅极接触结构GCT1之间。
第一栅极接触结构GCT1的第一垂直部分VP1可以平行于沟道结构CH延伸。第一垂直部分VP1可以从与第一垂直部分VP1交叠的一个导电焊盘117在第三方向Z上延伸以穿透接合结构90、氧化物层122和间隙填充绝缘层123。第一栅极接触结构GCT1的第一水平部分HP1可以在第一栅极导电图案GCP1所设置在的高度处从第一垂直部分VP1延伸，并且可以延伸为与第一垂直部分VP1相交。
第二栅极接触结构GCT2的第二垂直部分VP2可以平行于沟道结构CH延伸。第二垂直部分VP2可以设置在第二栅极导电图案GCP2和第一垂直部分VP1之间。第二垂直部分VP2可以从与第二垂直部分VP2交叠的另一导电焊盘117在第三方向Z上延伸以穿透接合结构90、氧化物层122、间隙填充绝缘层123和第一栅极导电图案GCP1。第二栅极接触结构GCT2的第二水平部分HP2可以在第二栅极导电图案GCP2所设置在的高度处从第二垂直部分VP2延伸，并且可以延伸为与第二垂直部分VP2相交。
层间绝缘层ILD可以包括第一层间绝缘层ILD1和第二层间绝缘层ILD2。第一层间绝缘层ILD1和第二层间绝缘层ILD2中的每一个可以围绕沟道结构CH，并且可以朝向第二栅极接触结构GCT2延伸。第一层间绝缘层ILD1可以设置在第一栅极导电图案GCP1和第二栅极导电图案GCP2之间，并且第二层间绝缘层ILD2可以与第一层间绝缘层ILD1交叠，并使第一栅极导电图案GCP1插置其间。第二层间绝缘层ILD2可以比第一层间绝缘层ILD1进一步远离沟道结构CH延伸。
每一个栅极间隔绝缘层181A可以被形成为相对于水平部分HP的非对称结构。例如，每一个栅极间隔绝缘层181A可以在垂直部分VP和栅极导电图案GCP之间具有第一宽度W1，并且在垂直部分VP和间隙填充绝缘层123之间具有比第一宽度W1更窄的第二宽度W2。
在一个实施方式中，栅极间隔绝缘层181A可以包括第一栅极间隔绝缘层181A1和第二栅极间隔绝缘层181A2。第一栅极间隔绝缘层181A1可以围绕第一栅极接触结构GCT1的第一垂直部分VP1的侧壁，并且可以被第一栅极接触结构GCT1的第一水平部分HP1穿透。第二栅极间隔绝缘层181A2可以围绕第二栅极接触结构GCT2的第二垂直部分VP2的侧壁，并且可以被第二栅极接触结构GCT2的第二水平部分HP2穿透。
第一栅极间隔绝缘层181A1和第二栅极间隔绝缘层181A2中的每一个可以朝向第一栅极导电图案GCP1突出，以填充第一层间绝缘层ILD1和第二层间绝缘层ILD2之间的间隙。第二栅极间隔绝缘层181A2可以在第二垂直部分VP2和第二栅极导电图案GCP2之间朝向第二栅极导电图案GCP2突出。
图7是示出图6所示的第一栅极导电图案GCP1和第二栅极导电图案GCP2以及第一栅极接触结构GCT1和第二栅极接触结构GCT2的立体图。
参照图7，第一栅极接触结构GCT1的第一垂直部分VP1面向第一栅极导电图案GCP1的端部，并且可以与第一栅极导电图案GCP1间隔开。第二栅极接触结构GCT2的第二垂直部分VP2面向第二栅极导电图案GCP2的端部，并且可以与第二栅极导电图案GCP2间隔开。第二垂直部分VP2在第三方向Z上延伸为穿透第一栅极导电图案GCP1，并且可以与第一栅极导电图案GCP1间隔开。因此，可以在第一垂直部分VP1和第一栅极导电图案GCP1之间、在第二垂直部分VP2和第一栅极导电图案GCP1之间以及在第二垂直部分VP2和第二栅极导电图案GCP2之间限定间隙G。
第一栅极接触结构GCT1的第一水平部分HP1可以从第一垂直部分VP1沿第一栅极导电图案GCP1的侧壁延伸，并且可以与第一栅极导电图案GCP1的侧壁接触。第二栅极接触结构GCT2的第二水平部分HP2可以从第二垂直部分VP2沿第二栅极导电图案GCP2的侧壁延伸，并且可以与第二栅极导电图案GCP2的侧壁接触。
在一个实施方式中，第一水平部分HP1和第二水平部分HP2可以穿透第二阻挡绝缘层131。第一水平部分HP1和第二水平部分HP2可以分别具有侧壁180。侧壁180可以分别与第一栅极导电图案GCP1的侧壁和第二栅极导电图案GCP2的侧壁接触。
在一个实施方式中，导电屏障层183A和133可以在第一水平部分HP1和第一栅极导电图案GCP1的接触表面以及第二水平部分HP2和第二栅极导电图案GCP2的接触表面中的每一个处形成公共表面。
图8A和图8B是示出图6所示的第一栅极间隔绝缘层181A1和第二栅极间隔绝缘层181A2的立体图。
参照图8A和图8B，第一栅极间隔绝缘层181A1和第二栅极间隔绝缘层181A2中的每一个可以包括柱状部分PI和一个或更多个突出部分PR。在一个实施方式中，如图5大致所示的间隙G中的每个不仅可以包括柱状部分PI，而且还可以包括将垂直部分VP与栅极导电图案GCP间隔开的突出部分PR。
参照图8A，第一栅极间隔绝缘层181A1的柱状部分PI可以在第三方向Z上延伸，并且可以在柱状部分PI的中央区域中限定第一孔H1。第一孔H1可以在第三方向Z上延伸，并且可以由图7所示的第一垂直部分VP1填充。
第一栅极间隔绝缘层181A1可以包括在图7所示的第一栅极导电图案GCP1所设置在的第一高度LV1从柱状部分PI突出的突出部分PR。第一栅极间隔绝缘层181A1的突出部分PR可以填充如图7所示的第一垂直部分VP1和第一栅极导电图案GCP1之间的间隙G。
第一栅极间隔绝缘层181A1可以包括在第一高度LV1处穿透柱状部分PI的第一通孔部分TH1。图7所示的第一水平部分HP1可以插入到第一通孔部分TH1中。第一栅极间隔绝缘层181A1可以被形成为相对于图7所示的第一水平部分HP1的非对称结构。
参照图8B，第二栅极间隔绝缘层181A2的柱状部分PI可以在第三方向Z上延伸，并且可以在柱状部分PI的中央区域中限定第二孔H2。第二孔H2可以在第三方向Z上延伸，并且由图7所示的第二垂直部分VP2填充。
第二栅极间隔绝缘层181A2可以包括在第一高度LV1和图7所示的第二栅极导电图案GCP2所设置在的第二高度LV2从柱状部分PI突出的突出部分PR。第二栅极间隔绝缘层181A2的突出部分PR可以填充如图7所示的第二垂直部分VP2和第一栅极导电图案GCP1之间以及第二垂直部分VP2和第二栅极导电图案GCP2之间的间隙G。
第二栅极间隔绝缘层181A2可以包括在第二高度LV2处穿透柱状部分PI的第二通孔部分TH2。图7所示的第二水平部分HP2可以插入到第二通孔部分TH2中。第二栅极间隔绝缘层181A2可以被形成为相对于图7所示的第二水平部分HP2的非对称结构。
图9示出根据本公开的实施方式的虚设层叠结构ST[D]和垂直接触结构VCT的截面图。
参照图9，虚设层叠结构ST[D]和垂直接触结构VCT可以设置在外围电路层45的第二区域AR2上。
第一绝缘层121和第二绝缘层119可以延伸为与外围电路层45的第二区域AR2交叠。在一个实施方式中，晶体管TR可以设置在外围电路层145的第二区域AR2中。晶体管TR可以被包括在除图1所示的行解码器33之外的外围电路40的其它电路中的一个中。晶体管TR可以包括层叠在基板101的有源区上的栅极绝缘层107和栅极电极109，以及形成在栅极电极109两侧的有源区中的杂质区105C。有源区可以通过隔离层103划分。可以通过将p型杂质和n型杂质中的至少一种掺杂到基板101的有源区中来限定杂质区105C。一些互连结构110可以连接到晶体管TR。
虚设层叠结构ST[D]可以与外围电路层45的第二区域AR2交叠。虚设层叠结构ST[D]可以包括交替层叠在接合结构90上的第一材料层91和第二材料层93。第一材料层91可以基本上与图6所示的层间绝缘层ILD设置在相同的高度，并且与层间绝缘层ILD包括相同的材料。第二材料层93可以基本上与图6所示的栅极导电图案GCP设置在相同的高度。在一个实施方式中，第二材料层93可以由相对于第一材料层91具有蚀刻选择性的绝缘材料形成。在一个实施方式中，第一材料层91可以包括氧化物层，并且第二材料层93可以包括氮化物层。然而，本公开不限于此。在一个实施方式中，第二材料层93可以与参照图6描述的每一个栅极导电图案GCP由相同的导电材料形成。
间隙填充绝缘层123和氧化物层122可以在虚设层叠结构ST[D]和接合结构90之间延伸。
垂直接触结构VCT可以穿透虚设层叠结构ST[D]、间隙填充绝缘层123、氧化物层122和接合结构90，并且可以连接到外围电路层45。在一个实施方式中，垂直接触结构VCT可以延伸为接触与垂直接触结构VCT交叠的一个导电焊盘117，并且可以经由导电焊盘117连接到晶体管TR。
根据本公开的一个实施方式，垂直接触结构VCT可以延伸为穿透接合结构90，并且可以与外围电路层45的导电焊盘117直接接触。因此，在本公开中，即使在将接合结构90简化为第一绝缘层121和第二绝缘层119之间的接合结构时，垂直接触结构VCT也可以电连接到外围电路层45。
垂直接触结构VCT可以与图6所示的栅极接触结构GCT包括相同的导电材料。在一个实施方式中，垂直接触结构VCT可以包括导电屏障层183B和金属层185B。
垂直接触结构VCT可以经由过孔插塞(via plug)160连接到第二上部线路UL2。第一上绝缘层161和第二上绝缘层171可以延伸为覆盖垂直接触结构VCT和虚设层叠结构ST[D]。
过孔插塞160穿透第一上绝缘层161，以连接垂直接触结构VCT和第二上部线路UL2。过孔插塞160可以与图6所示的沟道接触结构包括相同的导电材料。在一个实施方式中，过孔插塞160可以包括导电屏障层163B和金属层165B。
第二上部线路UL2可以穿透第二上绝缘层171，并且可以连接到过孔插塞160。第二上部线路UL2可以与图6所示的第一上部线路UL1包括相同的导电材料。在一个实施方式中，第二上部线路UL2可以包括导电屏障层173C和金属层175C。
垂直接触结构VCT的侧壁可以由虚设间隔绝缘层181B围绕。因此，即使当第二材料层93由导电材料形成时，垂直接触结构VCT也可以通过虚设间隔绝缘层181B与第二材料层93绝缘。
垂直接触结构VCT可以比虚设间隔绝缘层181B进一步朝向外围电路层45延伸，并且可以包括与接合结构90接触的侧壁。
虚设间隔绝缘层181B可以包括虚设柱状部分DPI和虚设突出部分DPR。虚设柱状部分DPI可以包括面向外围电路层45并且与接合结构90交叠的底表面DBS。虚设突出部分DPR可以朝向第二材料层93突出，以填充第一材料层91之间的空间。
虚设间隔绝缘层181B的虚设柱状部分DPI和垂直接触结构VCT可以比虚设层叠结构ST[D]进一步在第三方向Z上突出。在一个实施方式中，第二绝缘图案169B可以设置在虚设层叠结构ST[D]上。第二绝缘图案169B可以形成在虚设柱状部分DPI的在第三方向Z上比虚设层叠结构ST[D]进一步突出的侧壁上。
在下文中，将描述根据本公开实施方式的半导体存储器装置的制造方法。
图10A、图10B、图10C、图10D、图10E和图10F是示出根据本公开的实施方式的形成台阶结构的工艺的工艺截面图。
参照图10A，第一保护层203和第二保护层205可以顺序层叠在包括第一区域A1的牺牲基板201上。第一保护层203可以由在移除牺牲基板201的后续工艺中可以用作屏障的材料形成。第二保护层205可以由与第一保护层203的材料不同的材料形成。在一个实施方式中，牺牲基板201可以包括硅，第一保护层203可以包括氮化物，并且第二保护层205可以包括氧化物。
随后，可以在第二保护层205上形成包括第一绝缘图案209A的第三保护层207。随后，可以在第三保护层207上交替层叠第一材料层211和第二材料层213。
第一绝缘图案209A可以与第二保护层205由相同的材料形成。在一个实施方式中，第一绝缘图案209A可以包括氧化物。第三保护层207可以由在蚀刻第一材料层211和第二材料层213的后续工艺中可以用作蚀刻停止层的材料形成。第三保护层207可以包括硅。
第二材料层213可以包括相对于第一材料层211具有蚀刻选择性的材料。第一材料层211可以由能够在栅极导电图案之间绝缘的绝缘材料形成。在一个实施方式中，第一材料层211可以包括诸如氧化硅的氧化物层，并且第二材料层213可以包括诸如氮化硅的氮化物层。
随后，可以通过蚀刻第一材料层211和第二材料层213来形成穿透第一材料层211和第二材料层213的沟道孔220。第三保护层207可以在第一材料层211和第二材料层213的蚀刻工艺期间用作蚀刻停止层，以形成沟道孔220。在第一材料层211和第二材料层213被蚀刻之后，通过蚀刻第三保护层207的一部分，沟道孔220可以延伸到第三保护层207的内部。
随后，可以利用存储器层221和沟道结构230填充沟道孔220。可以通过在沟道孔220的表面上顺序层叠第一阻挡绝缘层223、数据存储层225和隧道绝缘层227来形成存储器层221。形成沟道结构230的工艺可以包括在存储器层221的表面上形成沟道层231的工艺，利用芯绝缘层233填充沟道孔220的由沟道层231开口的中央区域的工艺，以及移除芯绝缘层233的一部分从而在芯绝缘层233的顶部限定凹陷区域235的工艺。沟道层231可以包括能够用作存储器串的沟道区的半导体层。
沟道结构230可以穿透第一材料层211和第二材料层213，并且可以通过存储器层221与第一材料层211和第二材料层213间隔开。
参照图10B，可以形成连接到沟道结构230的掺杂半导体层241。掺杂半导体层241可以包括填充图10A所示的凹陷区域235的第一图案241A和从第一图案241A延伸的第二图案241B。第二图案241B可以延伸为覆盖包括第一材料层211和第二材料层213的层叠结构。可以蚀刻掺杂半导体层241的一部分以暴露包括第一材料层211和第二材料层213的层叠结构的与第一绝缘图案209A交叠的部分。在一个实施方式中，可以将掺杂半导体层241蚀刻为用于图3所示的公共源极线CSL的图案。
参照图10C，可以通过蚀刻由掺杂半导体层241暴露的第一材料层211和第二材料层213来形成初步结构210A。初步台阶结构210A可以包括多个台阶ST。每一个台阶ST可以包括一个第二材料层213和在第二材料层213上的一个第一材料层211。台阶ST的侧壁可以分别与第一绝缘图案209A交叠。
参照图10D，可以从初步台阶结构210A的侧壁选择性地蚀刻第二材料层213中的每一个的一部分。因此，可以在第一材料层211之间限定第一间隙215。各个第一间隙215可以分别与各个第一绝缘图案209A交叠。
参照图10E，可以沿掺杂半导体层241的表面形成内衬层(liner layer)243。内衬层243可以是天然氧化物，或者可以是通过氧化工艺形成的氧化物。
随后，可以形成填充第一间隙215的间隙填充层245L。间隙填充层245L可以包括相对于用于选择性地移除第二材料层213的蚀刻材料具有抗蚀刻性的材料。在一个实施方式中，可以通过使用磷酸来选择性地移除由氮化物层形成的第二材料层213，并且间隙填充层245L可以包括与氮化物层相比针对磷酸具有高抗蚀刻性的材料。在一个实施方式中，间隙填充层245L可以包括硅、金属、氮化钛层(TiN)和碳氮化硅层(SiCN)中的任何一种。
参照图10F，可以通过回蚀工艺来蚀刻间隙填充层245L的一部分，从而将图10E所示的间隙填充层245L分离成间隙填充图案245。因此，可以限定台阶结构217。
各个间隙填充图案245可以分别保留在图10E所示的各个第一间隙215中。各个间隙填充图案245可以分别与各个第一绝缘图案209A交叠。
在针对间隙填充图案245的蚀刻工艺期间，掺杂半导体层241可以由内衬层243保护。在形成间隙填充图案245之后，可以移除内衬层243。
图11是示出图10F所示的台阶结构217的一部分的立体图。
参照图11，台阶结构217可以包括层叠为彼此间隔开的第一材料层211、设置在第一材料层211之间的第二材料层213、以及设置在第二材料层213的侧壁上的间隙填充图案245。
第一材料层211和第二材料层213中的每一个可以在第一方向X和第二方向Y上延伸以围绕沟道结构230和存储器层221。第一材料层211和第二材料层213可以朝向间隙填充图案245延伸。
各个间隙填充图案245可以分别与各个第二材料层213的侧壁接触，并且可以平行于第二材料层213的侧壁延伸。间隙填充图案245可以设置在第一材料层211之间。
图12是示出根据本公开的实施方式的虚设层叠结构210B的截面图。
参照图12，除了图10A和图10F所示的第一区域A1之外，牺牲基板210还可以包括第二区域A2。第一保护层203、第二保护层205、第三保护层207、第一材料层211和第二材料层213可以延伸到牺牲基板210的第二区域A2上。
第二绝缘图案209B可以穿透牺牲基板201的第二区域A2上的第三保护层207。第二绝缘图案209B可以与图10A所示的第一绝缘图案209A由相同的材料形成。
可以在牺牲基板201的第二区域上移除图10B所示的掺杂半导体层241。
交替层叠在牺牲基板201的第二区域A2上的第一材料层211和第二材料层213可以形成虚设层叠结构210B。当执行图10C至图10F所示的工艺时，虚设层叠结构210B可以由掩模图案(未示出)保护。在图10F所示的工艺完成后，可以移除掩模图案。
图13A、图13B、图14A和图14B是示出根据本公开的实施方式的形成接触孔的工艺的工艺截面图。
参照图13A和图13B，可以形成间隙填充绝缘层249来覆盖台阶结构217和虚设层叠结构210B。可以将间隙填充绝缘层249平坦化，使得间隙填充绝缘层249的顶表面位于掺杂半导体层241的顶表面所设置在的高度。间隙填充绝缘层249可以包括氧化物。
随后，可以在间隙填充绝缘层249上形成掩模图案251。掩模图案251可以包括第一开口OP1和第二开口OP2。各个第一开口OP1可以分别与各个间隙填充图案245交叠，并且分别与各个第一绝缘图案209A交叠。第二开口OP2可以与第二绝缘图案209B交叠。
参照图14A和图14B，可以通过蚀刻通过第一开口OP1和第二开口OP2暴露的间隙填充绝缘层249、第一材料层211、第二材料层213、第一绝缘图案209A和第二绝缘图案209B来形成接触孔253A和253B。接触孔253A和253B可以穿透第二保护层205，并且可以暴露第一保护层203。因为间隙填充图案245由相对于间隙填充绝缘层249、第一材料层211、第二材料层213、第一绝缘图案209A、第二绝缘图案209B和第二保护层205具有蚀刻选择性的材料形成，所以间隙填充图案245不会被移除，而是可以保留。
接触孔253A和253B可以包括与牺牲基板201的第一区域A1交叠的第一接触孔253A和与牺牲基板201的第二区域A2交叠的第二接触孔253B。第一接触孔253A可以通过第一开口OP1限定，并且可以分别暴露间隙填充图案245。各个第一接触孔253A可以分别穿透各个第一绝缘图案209A。第二接触孔253B可以通过第二开口OP2限定，并且可以穿透第二绝缘图案209B。
图15是示出图14A所示的第一接触孔253A的一部分的立体图。图15仅示出了间隙填充绝缘层249的一部分，以帮助理解第一接触孔253A和间隙填充图案245中的每一个的结构。
参照图15，第一接触孔253A可以与间隙填充图案245交叠。第一接触孔253A可以在与在第一方向X和第二方向Y上延伸的平面相交的第三方向Z上延伸，以与间隙填充图案245相交。换句话说，第一接触孔253A可以穿透设置在间隙填充图案245下方的第一材料层211和第二材料层213。
第一接触孔253A可以包括第一侧壁SW1和第二侧壁SW2。第一侧壁SW1可以在间隙填充图案245的一侧与间隙填充绝缘层249的侧壁形成公共表面。第二侧壁SW2可以从第一侧壁SW1延伸，并且在间隙填充图案245的另一侧与第一材料层211和第二材料层213的侧壁形成公共表面。
图16A、图16B、图17A和图17B是示出根据本公开的实施方式的形成间隔绝缘层和牺牲柱的工艺的工艺截面图。
参照图16A和图16B，可以通过第一接触孔253A和第二接触孔253B蚀刻每一个第二材料层213的一部分。因此，可以在第一材料层211之间限定间隙255A和255B。
可以选择性地蚀刻第二材料层213。在一个实施方式中，可以通过磷酸选择性地蚀刻由氮化物层形成的第二材料层213。
间隙255A和255B可以包括与牺牲基板201的第一区域A1交叠的第二间隙255A和与牺牲基板201的第二区域A2交叠的第三间隙255B。第二间隙255A可以连接到第一接触孔253A，并且可以在第一材料层211之间延伸。第三间隙255B可以连接到第二接触孔253B，并且可以在第一材料层211之间延伸。
参照图17A和图17B，可以在第一接触孔253A和第二接触孔253B的侧壁上形成间隔绝缘层261A和261B。间隔绝缘层261A和261B可以由相对于第二材料层213具有蚀刻选择性的绝缘材料形成。在一个实施方式中，间隔绝缘层261A和261B中的每一个可以包括氧化物层。
形成间隔绝缘层261A和261B的工艺可以包括在第一接触孔253A和第二接触孔253B的表面上形成绝缘层的工艺，以及通过回蚀工艺移除该绝缘层的一部分从而暴露间隙填充图案245的表面的工艺。
间隔绝缘层261A和261B可以包括分别设置在各个第一接触孔253A的侧壁上的栅极间隔绝缘层261A和设置在第二接触孔253B的侧壁上的虚设间隔绝缘层261B。栅极间隔绝缘层261A可以对第一接触孔253A的中央区域开口，并且可以在第一材料层211之间延伸以填充第二间隙255A。虚设间隔绝缘层261B可以对第二接触孔253B的中央区域开口，并且可以在第一材料层211之间延伸以填充第三间隙255B。
随后，可以形成牺牲柱263A和263B。牺牲柱263A和263B可以由相对于栅极间隔绝缘层261A和虚设间隔绝缘层261B具有蚀刻选择性的材料形成。在一个实施方式中，牺牲柱263A和263B可以包括硅、金属、氮化钛层(TiN)和碳氮化硅层(SiCN)中的至少一种。牺牲柱263A和263B可以与间隙填充图案245由相同的材料形成。
牺牲柱263A和263B可以包括第一牺牲柱263A和第二牺牲柱263B。第一牺牲柱263A可以被形成为填充第一接触孔253A的通过栅极间隔绝缘层261A开口的中央区域。各个第一牺牲柱263A可以分别连接到各个间隙填充图案245。第二牺牲柱263B可以被形成为填充第二接触孔253B的通过虚设间隔绝缘层261B开口的中央区域。
图18A和图18B是示出根据本公开的实施方式的形成单元层叠结构的工艺的工艺截面图。
参照图18A，可以在由第一牺牲柱263A和第一间隔绝缘层261A穿透的间隙填充绝缘层249上形成氧化物层265。氧化物层265可以延伸为覆盖掺杂半导体层241。随后，可以通过蚀刻与牺牲基板201的第一区域A1交叠的第一材料层211和第二材料层以及氧化物层265来形成狭缝。狭缝可以对应于图5所示的狭缝SI。
随后，可以通过狭缝选择性地移除与牺牲基板201的第一区域A1交叠的第二材料层。因此，水平空间267可以暴露在与牺牲基板201的第一区域A1交叠的第一材料层211之间。
随后，可以在水平空间267中的每一个的表面上形成第二阻挡绝缘层269。在一个实施方式中，第二阻挡绝缘层269可以包括氧化铝层。然而，本公开不限于此。在一个实施方式中，第二阻挡绝缘层269可以从水平空间267中排除，并且可以在图10A所示的第一阻挡绝缘层223形成之前形成在沟道孔220的表面上。
参照图18B，可以利用栅极导电图案271G来填充图18A所示的水平空间267。因此，可以形成单元层叠结构270C。单元层叠结构270C可以包括围绕沟道结构230并且交替层叠在牺牲基板201的第一区域A1上的第一材料层211和栅极导电图案271G。
在一个实施方式中，形成栅极导电图案271G的工艺可以包括在第二阻挡绝缘层269上形成导电屏障层273的工艺，在导电屏障层273上形成金属层275以填充图18A所示的水平空间267的工艺，以及将导电屏障层273和金属层275分离成栅极导电图案271G的工艺。
本公开的栅极导电图案271G不限于包括导电屏障层273和金属层275的实施方式，并且栅极导电图案271G的导电材料可以是各种各样的。
图19是示出图18B所示的单元层叠结构270C的一部分的立体图。图19仅示出了间隙填充绝缘层249的一部分，以帮助理解第一牺牲柱263A、第一间隔绝缘层261A和间隙填充图案245中的每一个的结构。
参照图19，单元层叠结构270可以包括通过第一材料层211彼此间隔开的栅极导电图案271G。栅极导电图案271G可以围绕沟道结构230和存储器层221，并且可以朝向第一牺牲柱263A和间隙填充图案245延伸。
栅极导电图案271G可以通过栅极间隔绝缘层261A与第一牺牲柱263A间隔开。
在一个实施方式中，第二阻挡绝缘层269可以在栅极导电图案271G和间隙填充图案245之间延伸。在一个实施方式中，每一个栅极导电图案271G的导电屏障层273可以在间隙填充图案245和金属层275之间延伸。
图20是示出当形成图19所示的单元层叠结构270C时，在牺牲基板201的第二区域A2上形成的结构的截面图。
参照图20，图18A所示的氧化物层265可以延伸为与牺牲基板201的第二区域A2交叠。换句话说，氧化物层265可以与虚设层叠结构210B交叠。当利用栅极导电图案代替与牺牲基板201的第一区域交叠的第二材料层时，虚设层叠结构210B的第二材料层211不会被移除，而是可以保留。
可以对图5所示的狭缝SI的形状进行各种不同设计，以利用栅极导电图案仅代替与牺牲基板201的第一区域交叠的第二材料层。
图21A和图21B是示出根据本公开的实施方式的接合工艺的截面图。
参照图21A和图21B，在执行接合工艺之前，可以在氧化物层265上形成第一绝缘层281。第一绝缘层281可以延伸为与单元层叠结构270C、虚设层叠结构210B、第一牺牲柱263A和第二牺牲柱263B交叠。
第一绝缘层281可以通过接合工艺接合到覆盖外围电路层300的第二绝缘层321。可以在执行接合工艺之前设置由第二绝缘层321覆盖的外围电路层300。
如参照图6和图9所述，外围电路层300可以包括：基板301，其包括隔离层303以及杂质区305A、305B和305C；层叠在基板301上的栅极绝缘层307和栅极电极309；互连结构310；以及导电焊盘317。栅极电极309、互连结构310和导电焊盘317可以被埋入在形成在基板301上的绝缘结构311中。第二绝缘层321可以设置在绝缘结构311上，并且可以延伸为覆盖导电焊盘317。
第一绝缘层281和第二绝缘层321可以由各种电介质形成。在一个实施方式中，第一绝缘层281和第二绝缘层321中的每一个可以包括氧化物层。第一绝缘层281和第二绝缘层321可以限定其中电介质层接合在一起的接合结构。
图22A和图22B是示出根据本公开的实施方式的暴露牺牲柱263A和263B的工艺的截面图。
参照图22A和图22B，在接合工艺之后，可以移除图21A和图21B所示的牺牲基板201。当牺牲基板201被移除时，第一牺牲柱263A和第二牺牲柱263B可以由图21A和图21B所示的第一保护层203保护。
随后，可以移除图21A和图21B所示的第一保护层203，从而暴露第一牺牲柱263A和第二牺牲柱263B。在一个实施方式中，可以通过执行平坦化工艺来移除第一保护层203，从而暴露第一牺牲柱263A和第二牺牲柱263B。
图23A和图23B是示出暴露导电焊盘317的工艺的截面图。
参照图23A和图23B，可以通过选择性地移除图22A和图22B所示的第一牺牲柱263A和第二牺牲柱263B来暴露栅极间隔绝缘层261A和虚设间隔绝缘层261B。可以通过用于移除第一牺牲柱263A的蚀刻材料来移除图22A所示的间隙填充图案245。在移除第一牺牲柱263A和第二牺牲柱263B时，第三保护层207可以由图22A和22B所示的第二保护层205保护。
随后，可以通过蚀刻通过其中移除了图22A和图22B所示的第一牺牲柱263A和第二牺牲柱263B的部分而暴露的氧化物层265、第一绝缘层281和第二绝缘层321而形成暴露导电焊盘317的垂直孔291A和291B。在形成垂直孔291A和291B的工艺中，可以移除图22A和图22B所示的第二保护层，并且可以暴露第三保护层207。
垂直孔291A和291B可以包括具有通过栅极间隔绝缘层261A限定的侧壁的第一垂直孔291A和具有通过虚设间隔绝缘层261B限定的侧壁的第二垂直孔291B。
图24是示出图23A所示的第一垂直孔291A的一部分的立体图。图24仅示出了间隙填充绝缘层249的一部分，以帮助理解通孔部分293的结构。
参照图24，第一垂直孔291A可以由栅极间隔绝缘层261A围绕。第一垂直孔291A可以通过穿透栅极间隔绝缘层261A的通孔部分293连接到第一间隙215。
在移除图22A所示的间隙填充图案245时，可以对第一间隙215和通孔部分293进行开口。如参照图10D所述，第一间隙215是限定在第一材料层211之间的区域。第二阻挡绝缘层269或栅极导电图案271G可以通过第一间隙215暴露。在一个实施方式中，第二阻挡绝缘层269可以通过第一间隙215暴露。
图25和图26是示出根据本公开实施方式的形成栅极接触结构的工艺的立体图。图25和图26仅示出了间隙填充绝缘层249的一部分，以帮助理解通孔部分293和栅极接触结构290A中的每一个的结构。
参照图25，可以通过移除第二阻挡绝缘层269的通过第一间隙215暴露的部分来暴露栅极导电图案271G的侧壁。在一个实施方式中，可以通过移除第二阻挡绝缘层269的一部分来暴露栅极导电图案271G的导电屏障层273。
参照图26，可以通过利用导电材料填充图25所示的第一间隙215、通孔部分293和第一垂直孔291A而形成栅极接触结构290A。栅极接触结构290A可以包括填充图25所示的第一间隙215和通孔部分293的水平部分290HP，以及填充图25所示的第一垂直孔291A的垂直部分290VP。
在一个实施方式中，栅极接触结构290A可以包括导电屏障层295A和金属层297A。栅极接触结构290A的导电屏障层295A可以构成水平部分290HP和垂直部分290VP中的每一个的表面，并且栅极接触结构290A的金属层297A可以构成水平部分290HP和垂直部分290VP中的每一个的中央区域。
栅极接触结构290A的水平部分290HP可以与栅极导电图案271G的侧壁接触，并且栅极接触结构290A的垂直部分290VP可以通过栅极间隔绝缘层261A与栅极导电图案271G间隔开。在一个实施方式中，水平部分290HP的导电屏障层295A可以与栅极导电图案271G的导电屏障层273接触。
图27A和图27B是示出根据本公开的实施方式的栅极接触结构290A和垂直接触结构290B的截面图。图27A示出了图26所示的栅极接触结构。
参照图27A，通过参照图22A、图23A、图24、图25和图26描述的工艺，可以利用栅极接触结构290A代替图21A所示的牺牲柱263A。
参照图27B，通过使用利用图27B所示的栅极接触结构290A代替图21A所示的第一牺牲柱263A的工艺，可以利用垂直接触结构290B代替图21B所示的第二牺牲柱263B。垂直接触结构290B可以填充图23B所示的第二垂直孔291B。垂直接触结构290B可以通过虚设间隔绝缘层261B与虚设层叠结构210B间隔开。
参照图27A和图27B，栅极接触结构290A和垂直接触结构290B可以分别与不同的导电焊盘317接触。垂直接触结构290B可以与栅极接触结构290A包括相同的导电材料。在一个实施方式中，垂直接触结构290B可以包括导电屏障层295B和金属层297B。
在形成栅极接触结构290A和垂直接触结构290B的工艺中，可以形成导电材料以填充图23A和图23B所示的第一垂直孔291A和第二垂直孔291B，并且可以通过化学机械抛光(CMP)工艺等对导电材料进行平坦化。当第三保护层207暴露时，可以停止平坦化工艺。因此，可以将导电材料分离成栅极接触结构290A和垂直接触结构290B。
图28A和图28B是示出在形成栅极接触结构290A和垂直接触结构290B之后继续进行的后续工艺的实施方式的截面图。
参照图28A和图28B，可以移除图27A和图27B所示的第三保护层207，从而暴露存储器层221。随后，可以形成上绝缘层401。上绝缘层401可以延伸以覆盖存储器层221、栅极接触结构290A、垂直接触结构290B、栅极间隔绝缘层261A、虚设间隔绝缘层261B、第一绝缘图案209A和第二绝缘图案209B。
随后，可以形成上孔403A和403B。上孔403A和403B可以包括第一上孔403A和第二上孔403B。第一上孔403A可以穿透上绝缘层410和存储器层221，以暴露沟道结构230的沟道层231。第二上孔403B可以穿透上绝缘层401以暴露垂直接触结构290B。
随后，可以将杂质注入到沟道层231的通过第一上孔403A暴露的部分中。在一个实施方式中，可以将n型杂质注入到沟道层231中。
接着，可以形成填充第一上孔403A的沟道接触结构405A和填充第二上孔403B的过孔插塞405B。如参照图6和图9所述，沟道接触结构405A和过孔插塞405中的每一个可以包括导电屏障层和金属层。
随后，可以执行用于形成图6和图9所示的位线BL以及上部线路UL1和UL2的后续工艺。
图29是示出根据本公开的实施方式的存储器系统1100的配置的框图。
参照图29，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存存储器芯片的多芯片封装。存储器装置1120可以包括通过接合结构彼此接合的外围电路层和层叠结构。层叠结构可以包括单元层叠结构和虚设层叠结构中的至少一种。连接到单元层叠结构的栅极导电图案的栅极接触结构可以包括穿透单元层叠结构和接合结构并且与栅极导电图案间隔开的垂直部分，以及从垂直部分延伸以与栅极导电图案接触的水平部分。虚设层叠结构可以被连接到外围电路层的垂直接触结构穿透。类似于栅极接触结构的垂直部分，垂直接触结构可以与虚设层叠结构间隔开，并且穿透接合结构。
存储器控制器1110控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。纠错块1114检测并且纠正从存储装置1120读取的数据中包括的错误。存储器接口1115与存储器装置1120进行接口连接。存储器控制器1110还可包括用于存储与主机进行接口连接的代码数据的只读存储器(ROM)等。
存储器系统1100可以是存储卡或其中存储器装置1120与控制器1110相接合的固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过各种接口协议中的一种与外部(例如，主机)通信，该各种接口协议例如是通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI Express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议以及集成驱动电子设备(IDE)协议。
图30是示出根据本公开的实施方式的计算系统1200的配置的框图。
参照图30，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、图像处理器和移动DRAM等。
存储器系统1210可以配置有存储器装置1212和存储器控制器1211。存储器装置1212可以被配置为与参照图29描述的存储器装置1120相同。存储器控制器1211可以被配置为与参照图29描述的存储器控制器1100相同。
根据本公开，因为栅极接触结构和垂直接触结构穿透接合结构并且连接到外围电路层，所以接合结构可以被简化为其中电介质层接合在一起的结构。因此，可以最小化接合结构故障，从而可以提高半导体存储器装置的操作可靠性。
根据本公开，因为连接到外围电路层的栅极接触结构的垂直部分与多层栅极导电图案间隔开，所以可以改善当栅极接触结构的垂直部分与多层导电图案共同连接时发生的操作故障。
根据本公开，从栅极接触结构的垂直部分延伸的水平部分在多层栅极导电图案中的一个栅极导电图案所设置在的高度处自对准。因此，该一个栅极导电图案可以稳定地连接到栅极接触结构，从而可以提高半导体存储器装置的操作可靠性。
根据本公开，通过使用形成栅极接触结构的工艺来形成穿透虚设层叠结构的垂直接触结构，从而可以减少半导体存储器装置的制造时间。
相关申请的交叉引用
本申请要求在2020年8月6日向韩国知识产权局提交的韩国专利申请No.10-2020-0098769的优先权，其全部公开内容通过引用结合于此。

Claims (9)

1.一种半导体存储器装置，该半导体存储器装置包括：
外围电路层；
接合结构，所述接合结构设置在所述外围电路层上；
沟道结构，所述沟道结构设置在所述接合结构上；
第一栅极接触结构，所述第一栅极接触结构包括穿透所述接合结构的第一垂直部分和与所述第一垂直部分相交并且从所述第一垂直部分延伸的第一水平部分；
第一栅极导电图案，所述第一栅极导电图案与所述第一水平部分的侧壁接触并且与所述第一垂直部分间隔开，其中，所述第一栅极导电图案延伸为围绕所述沟道结构；以及
第一栅极间隔绝缘层，所述第一栅极间隔绝缘层在所述第一垂直部分和所述第一栅极导电图案之间具有第一宽度，并且在所述第一垂直部分的一部分上具有小于所述第一宽度的第二宽度。
2.根据权利要求1所述的半导体存储器装置，其中，所述接合结构包括其中电介质层接合在一起的结构。
3.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
第二栅极导电图案，所述第二栅极导电图案围绕所述沟道结构，并且所述第二栅极导电图案设置在所述第一栅极导电图案和所述接合结构之间；以及
第二栅极接触结构，所述第二栅极接触结构设置在所述第二栅极导电图案和所述第一栅极接触结构之间，
其中，所述第二栅极接触结构包括穿透所述接合结构和所述第一栅极导电图案的第二垂直部分，以及从所述第二垂直部分延伸的第二水平部分，并且
其中，所述第二水平部分的侧壁与所述第二栅极导电图案接触。
4.根据权利要求3所述的半导体存储器装置，其中，所述第一栅极导电图案比所述第二栅极导电图案进一步朝向所述第一栅极接触结构突出。
5.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括：
第一层间绝缘层，所述第一层间绝缘层在所述第一栅极导电图案和所述第二栅极导电图案之间围绕所述沟道结构；
第二层间绝缘层，所述第二层间绝缘层与所述第一层间绝缘层交叠，并且所述第一栅极导电图案插置在所述第二层间绝缘层和所述第一层间绝缘层之间，其中，所述第二层间绝缘层围绕所述沟道结构；以及
第二栅极间隔绝缘层，所述第二栅极间隔绝缘层围绕所述第二垂直部分的侧壁，其中，所述第二水平部分穿透所述第二栅极间隔绝缘层，
其中，所述第一栅极间隔绝缘层围绕所述第一垂直部分的侧壁，并且被所述第一水平部分穿透。
6.根据权利要求5所述的半导体存储器装置，其中，所述第一栅极间隔绝缘层和所述第二栅极间隔绝缘层中的每一个朝向所述第一栅极导电图案突出，以填充所述第一层间绝缘层和所述第二层间绝缘层之间的间隙。
7.根据权利要求5所述的半导体存储器装置，其中，所述第一栅极间隔绝缘层和所述第二栅极间隔绝缘层中的每一个包括面向所述外围电路层并且与所述接合结构交叠的底表面。
8.根据权利要求1所述的半导体存储器装置，其中，所述外围电路层包括：
基板，所述基板包括杂质区；
互连结构，所述互连结构连接到所述杂质区；以及
导电焊盘，所述导电焊盘连接到所述互连结构并且与所述第一垂直部分交叠。
9.根据权利要求8所述的半导体存储器装置，其中，所述第一垂直部分延伸为与所述导电焊盘接触。
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