KR20220018343A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 주변회로층; 상기 주변회로층 상에 배치된 본딩구조; 상기 본딩구조 상에 배치된 채널구조; 상기 본딩구조를 관통하도록 연장된 제1 수직부, 및 상기 제1 수직부로부터 상기 제1 수직부에 교차되게 연장된 제1 수평부를 포함하는 제1 게이트 콘택구조; 및 상기 제1 수평부의 측벽에 접촉되되 상기 제1 수직부로부터 이격되고, 상기 채널구조를 감싸도록 연장된 제1 게이트 도전패턴을 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 메모리 셀 어레이 및 메모리 셀 어레이에 연결된 주변회로를 포함한다. 메모리 셀 어레이는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함하고, 주변회로는 메모리 셀들의 다양한 동작들을 수행하도록 구성된다.
반도체 메모리 장치의 집적도 향상을 위해, 메모리 셀 어레이는 주변회로 상에 3차원으로 배열된 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 동작 신뢰성을 개선할 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 주변회로층; 상기 주변회로층 상에 배치된 본딩구조; 상기 본딩구조 상에 배치된 채널구조; 상기 본딩구조를 관통하도록 연장된 제1 수직부, 및 상기 제1 수직부로부터 상기 제1 수직부에 교차되게 연장된 제1 수평부를 포함하는 제1 게이트 콘택구조; 및 상기 제1 수평부의 측벽에 접촉되되 상기 제1 수직부로부터 이격되고, 상기 채널구조를 감싸도록 연장된 제1 게이트 도전패턴을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 영역 및 제2 영역을 포함하는 주변회로층; 상기 주변회로층 상에 배치된 본딩구조; 상기 제1 영역에 중첩되고, 상기 본딩구조 상에 교대로 적층된 게이트 도전패턴들 및 층간 절연막들을 포함하는 셀 적층체; 상기 셀 적층체를 관통하는 채널구조; 상기 제2 영역에 중첩되고, 상기 본딩구조 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 더미 적층체; 상기 더미 적층체 및 상기 본딩구조를 관통하여 상기 주변회로층에 접속된 수직콘택구조; 및 상기 수직콘택구조의 측벽을 감싸는 더미 스페이서 절연막을 포함하고, 상기 더미 스페이서 절연막은, 상기 수직콘택구조의 측벽을 따라 연장된 기둥부 및 상기 제1 물질막들 사이의 공간들을 채우도록 상기 기둥부부터 상기 제2 물질막들을 향하여 돌출된 돌출부들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 채널구조를 감싸며 서로 이격되어 적층된 제1 물질막들, 상기 제1 물질막들 사이에서 상기 채널구조를 감싸는 제2 물질막, 및 상기 제1 물질막들 사이에서 상기 제2 물질막의 측벽 상에 배치된 갭필패턴을 포함하는 계단구조를 희생기판 상에 형성하는 단계; 상기 계단구조를 덮는 갭필절연막을 형성하는 단계; 상기 갭필패턴에 교차되고, 상기 갭필절연막, 상기 제1 물질막들, 및 상기 제2 물질막들 관통하는 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽 상에 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막에 의해 개구된 상기 콘택홀의 중심영역을 희생기둥으로 채우는 단계; 상기 희생기둥 및 상기 갭필절연막에 중첩되도록 연장된 제1 절연막을 형성하는 단계; 상기 제1 절연막을, 주변회로층을 덮는 제2 절연막에 본딩하는 단계; 및 상기 희생기둥 및 상기 갭필패턴을, 상기 제1 절연막 및 상기 제2 절연막을 관통하는 게이트 콘택구조로 교체하는 단계를 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 희생기판 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하는 콘택홀을 형성하는 단계; 상기 제1 물질막들 사이의 갭들이 개구되도록 상기 홀을 통해 상기 제2 물질막들 각각의 일부를 식각하는 단계; 상기 갭들을 채우고, 상기 콘택홀의 측벽을 따라 연장된 스페이서 절연막을 형성하는 단계; 상기 스페이서 절연막에 의해 개구된 상기 콘택홀의 중심영역을 희생기둥으로 채우는 단계; 상기 희생기둥 및 상기 적층체에 중첩되도록 연장된 제1 절연막을 형성하는 단계; 상기 제1 절연막에, 주변회로층을 덮는 제2 절연막을 본딩하는 단계; 및 상기 희생기둥을 상기 제1 절연막 및 상기 제2 절연막을 관통하는 수직콘택구조로 교체하는 단계를 포함할 수 있다.
본 기술에 따르면, 게이트 콘택구조 및 수직콘택구조가 본딩구조를 관통하여 주변회로층에 접속되므로, 본딩구조를 절연막 대 절연막(dielectric-to-dielectric) 본딩으로 단순화할 수 있다. 이로써, 본 기술은 본딩구조 불량을 개선할 수 있으므로, 반도체 메모리 장치의 동작 신뢰성을 개선할 수 있다.
본 기술에 따르면, 주변회로층에 접속되는 게이트 콘택구조의 수직부가 다층의 게이트 도전패턴들로부터 이격되므로, 게이트 콘택구조의 수직부가 다층의 게이트 도전패턴들에 공통으로 연결됨으로써 발생하는 동작불량을 개선할 수 있다.
본 기술에 따르면, 게이트 콘택구조의 수직부로부터 연장된 수평부가 다층의 게이트 도전패턴들 중 하나의 게이트 도전패턴이 배치된 레벨에 자가정렬(self-align)될 수 있다. 이에 따라 게이트 콘택구조에 하나의 게이트 도전패턴을 안정적으로 접속시킬 수 있으므로 반도체 메모리 장치의 동작 신뢰성을 개선할 수 있다.
본 기술에 따르면, 게이트 콘택구조의 형성공정을 이용하여 더미 적층체를 관통하는 수직콘택구조를 형성함으로써, 반도체 메모리 장치의 제조시간을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2a 내지 도 2c는 본 발명의 실시 예들에 따른 주변회로층을 나타내는 도면들이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 주변회로층의 제1 영역에 중첩된 구성들을 나타내는 사시도들이다.
도 4는 본 발명의 실시 예에 따른 메모리 셀 어레이에 대한 회로도이다.
도 5는 본 발명의 실시 예에 따른 셀 적층체들을 나타내는 평면도이다.
도 6은 도 5에 도시된 선 A-A'를 따라 절취한 본 발명의 실시 예에 따른 반도체 메모리 장치의 단면도이다.
도 7은 도 6에 도시된 제1 및 제2 게이트 도전패턴들과 제1 및 제2 게이트 콘택구조들을 나타내는 사시도이다.
도 8a 및 도 8b는 도 6에 도시된 제1 및 제2 게이트 스페이서 절연막들을 나타내는 사시도들이다.
도 9는 본 발명의 실시 예에 따른 더미 적층체 및 수직콘택구조를 나타내는 단면도이다.
도 10a 내지 도 10f는 본 발명의 실시 예에 따른 계단구조를 형성하는 공정을 나타내는 공정 단계별 단면도들이다.
도 11은 도 10f에 도시된 계단구조 일부를 나타내는 사시도이다.
도 12는 본 발명의 실시 예에 따른 더미 적층체를 나타내는 단면도이다.
도 13a, 도 13b, 도 14a 및 도 14b는 본 발명의 실시 예에 따른 콘택홀들을 형성하는 공정을 나타내는 공정 단계별 단면도들이다.
도 15는 도 14a에 도시된 제1 콘택홀의 일부를 나타내는 사시도이다.
도 16a, 도 16b, 도 17a, 및 도 17b는 본 발명의 실시 예에 따른 스페이서 절연막들 및 희생기둥들을 형성하는 공정을 나타내는 공정 단계별 단면도들이다.
도 18a 및 도 18b는 본 발명의 실시 예에 따른 셀 적층체를 형성하는 공정들을 나타내는 공정 단계별 단면도들이다.
도 19는 도 18b에 도시된 셀 적층체의 일부를 나타내는 사시도이다.
도 20은 도 19에 도시된 셀 적층체를 형성하는 동안 희생기판의 제2 영역 상에 형성된 구조를 나타내는 단면도이다.
도 21a 및 도 21b는 본 발명의 실시 예에 따른 본딩공정을 나타내는 단면도들이다.
도 22a 및 도 22b는 본 발명의 실시 예에 따른 희생기둥들을 노출하는 단계를 나타내는 단면도들이다.
도 23a 및 도 23b은 도전성 패드들을 노출하는 단계를 나타내는 단면도들이다.
도 24는 도 23a에 도시된 제1 수직홀의 일부를 나타내는 사시도이다.
도 25 및 도 26은 본 발명의 실시 예에 따른 게이트 콘택구조를 형성하는 단계를 나타내는 사시도들이다.
도 27a 및 도 27b는 본 발명의 실시 예에 따른 게이트 콘택구조 및 수직콘택구조를 나타내는 단면도들이다.
도 28a 및 도 28b는 게이트 콘택구조 및 수직콘택구조를 형성한 이후 이어지는 후속공정에 대한 일 실시 예를 나타내는 단면도들이다.
도 29는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 30은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며, 본 발명의 범위는 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(50)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로(40) 및 메모리 셀 어레이(10)를 포함한다.
주변회로(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로(30)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER:37), 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 데이터가 저장되는 다수의 메모리 셀들을 포함할 수 있다. 메모리 셀들은 3차원으로 배열될 수 있다. 메모리 셀 어레이(10)는 하나 이상의 드레인 셀렉트 라인(DSL), 다수의 워드라인들(WL), 하나 이상의 소스 셀렉트 라인(SSL), 다수의 비트라인들(BL), 및 공통소스라인(CSL)에 연결될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작, 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 전압생성회로(31)는 동작 신호(OP_S)에 응답하여 드레인 셀렉트 라인(DSL), 워드라인들(WL), 및 소스 셀렉트 라인(SSL)을 선택적으로 디스차지할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인들(WL), 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인들(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인들(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
반도체 메모리 장치의 집적도 향상을 위해, 메모리 셀 어레이(10)의 셀 적층체는 주변회로(40)를 포함하는 주변회로층에 중첩될 수 있다.
도 2a 내지 도 2c는 본 발명의 실시 예들에 따른 주변회로층(45)을 나타내는 도면들이다.
도 2a 내지 도 2c를 참조하면, 주변회로층(45)은 제1 방향(X) 및 제2 방향(Y)으로 확장될 수 있다. 주변회로층(45)은 셀 적층체(ST[C])에 중첩된 제1 영역 및 더미 적층체(ST[D])에 중첩된 제2 영역을 포함할 수 있다. 셀 적층체(ST[C]) 및 더미 적층체(ST[D]) 각각은 주변회로층(45) 상에서 제3 방향(Z)으로 적층된 다층의 막들을 포함할 수 있다. 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 XYZ좌표계의 X축, Y축, 및 Z축이 향하는 방향들일 수 있다.
일 실시 예로서, 더미 적층체(ST[D])는 도 2a에 도시된 바와 같이 제1 방향(X)으로 셀 적층체(ST[C])에 이웃할 수 있다. 일 실시 예로서, 더미 적층체(ST[D])는 도 2b에 도시된 바와 같이 제2 방향(Y)으로 셀 적층체(ST[C])에 이웃할 수 있다. 일 실시 예로서, 더미 적층체(ST[D])는 도 2c에 도시된 바와 같이 셀 적층체(ST[C])로 둘러싸일 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 주변회로층(45)의 제1 영역(AR1)에 중첩된 구성들을 나타내는 사시도들이다.
도 3a 및 도 3b를 참조하면, 주변회로층(45)의 제1 영역(AR1)에 공통소스라인(CSL) 및 다수의 비트라인들(BL)이 중첩될 수 있다. 셀 적층체(ST[C])는 공통소스라인(CSL) 및 다수의 비트라인들(BL) 사이에 배치될 수 있다.
도 3a를 참조하면, 일 실시 예로서, 공통소스라인(CSL)은 셀 적층체(ST[C])와 주변회로층(45) 사이에 배치될 수 있고, 비트라인들(BL)은 셀 적층체(ST[C])를 사이에 두고 공통소스라인(CSL)에 중첩될 수 있다.
도 3b를 참조하면, 일 실 시예로서, 비트라인들(BL)은 셀 적층체(ST[C])와 주변회로층(45) 사이에 배치될 수 있고, 공통소스라인(CSL)은 셀 적층체(ST[C])를 사이에 두고 비트라인들(BL)에 중첩될 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 셀 어레이에 대한 회로도이다.
도 4를 참조하면, 메모리 셀 어레이는 다수의 비트라인들(BL)에 각각 연결된 다수의 메모리 셀 스트링들(CS)을 포함할 수 있다. 다수의 메모리 셀 스트링들(CS)은 공통소스라인(CSL)에 공통으로 접속될 수 있다.
메모리 셀 스트링들(CS) 각각은 공통소스라인(CSL)과 비트라인(BL) 사이에 적층된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 셀렉트 트랜지스터(SST)는 메모리 셀 스트링(CS)과 공통소스라인(CSL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 셀렉트 트랜지스터(DST)는 메모리 셀 스트링(CS)과 비트라인(BL) 사이의 전기적인 연결을 제어할 수 있다.
공통소스라인(CSL)과 다수의 메모리 셀들(MC) 사이에 하나의 소스 셀렉트 트랜지스터(SST)가 배치되거나, 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들이 배치될 수 있다. 비트라인(BL)과 다수의 메모리 셀들(MC) 사이에 하나의 드레인 셀렉트 트랜지스터(DST)가 배치되거나, 직렬로 연결된 2이상의 드레인 셀렉트 트랜지스터들이 배치될 수 있다.
다수의 메모리 셀들(MC)은 워드라인들(WL)에 각각 연결될 수 있다. 다수의 메모리 셀들(MC)의 동작은 워드라인들(WL)에 인가되는 셀 게이트 신호들에 의해 제어될 수 있다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 동작은 소스 셀렉트 라인(SSL)에 인가되는 소스 게이트 신호에 의해 제어될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 동작은 드레인 셀렉트 라인(DSL)에 인가되는 드레인 게이트 신호에 의해 제어될 수 있다.
소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)은 블록선택회로(BSC)에 접속될 수 있다. 블록선택회로(BSC)는 도 1을 참조하여 설명한 로우 디코더(33)에 포함될 수 있다. 일 실시 예로서, 블록선택회로(BSC)는 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)에 각각 연결된 패스 트랜지스터들(PT)를 포함할 수 있다. 패스 트랜지스터들(PT)의 게이트들은 블록선택라인(BSEL)에 연결될 수 있다. 패스 트랜지스터들(PT)은 블록선택라인(BSEL)에 인가되는 블록선택신호에 응답하여 글로벌 라인들(GSSL, GWL, GDSL)에 인가된 전압들을 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)에 전달하도록 구성될 수 있다.
블록선택회로(BSC)는 게이트 콘택구조들(GCT)을 경유하여 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)에 연결될 수 있다.
도 5는 본 발명의 실시 예에 따른 셀 적층체들(ST[C])을 나타내는 평면도이다.
도 5를 참조하면 셀 적층체들(ST[C])은 슬릿(SI)을 통해 서로 분리될 수 있다. 셀 적층체들(ST[C]) 각각은 제3 방향(Z)으로 서로 이격되어 적층된 게이트 도전패턴들(GCP)을 포함할 수 있다. 셀 적층체들(ST[C]) 각각은 제3 방향(Z)으로 연장되는 채널구조(CH)를 감쌀 수 있다.
채널구조(CH)의 측벽은 메모리막(ML)으로 둘러싸일 수 있다.
게이트 도전패턴(GCP) 각각은 제1 방향(X) 및 제2 방향(Y)을 따라 연장될 수 있다.
게이트 도전패턴들(GCP)은 게이트 콘택구조들(GCT)에 각각 접촉될 수 있다. 게이트 도전패턴들(GCP) 각각은 수직부(VP) 및 수직부(VP)로부터 연장된 수평부(HP)를 포함할 수 있다.
수직부(VP)는 제3 방향(Z)으로 연장될 수 있다. 수직부(VP)와 게이트 도전패턴들(GCP) 사이에 갭들(G)이 정의될 수 있다. 다시 말해, 수직부(VP)는 갭들(G)을 통해 게이트 도전패턴들(GCP)로부터 이격될 수 있다. 갭들(G) 각각은 게이트 스페이서 절연막(181A)으로 채워질 수 있다.
수평부(HP)는 게이트 도전패턴들(GCP) 중 어느 하나와 동일한 레벨에 배치될 수 있다. 수평부(HP)는 수직부(VP)로부터 스페이서 절연막(181A)을 관통하도록 연장될 수 있다. 수평부(HP)는 수평부(HP)와 동일한 레벨에 배치된 게이트 도전패턴의 측벽에 나란하게 연장될 수 있다. 수평부(HP)는 수평부(HP)와 동일한 레벨에 배치된 게이트 도전패턴에 접촉될 수 있다.
도 6은 도 5에 도시된 선 A-A'를 따라 절취한 본 발명의 실시 예에 따른 반도체 메모리 장치의 단면도이다.
도 6을 참조하면, 반도체 메모리 장치는 주변회로층(45), 주변회로층(45) 상에 배치된 본딩구조(90), 본딩구조(90) 상에 배치된 채널구조(CH), 본딩구조(90) 상에서 채널구조(CH)에 의해 관통되는 셀 적층체(ST[C]), 셀 적층체(ST[C])와 채널구조(CH) 사이에 배치된 메모리막(ML) 및 본딩구조(90)를 관통하는 게이트 콘택구조들(GCT)을 포함할 수 있다.
주변회로층(45)은 소자 분리막들(103)에 의해 구획된 활성영역들을 포함하는 기판(101), 기판(101) 상에 배치된 인터커넥션 구조들(110), 및 인터커넥션 구조들(110)에 연결된 도전성 패드들(117)을 포함할 수 있다. 기판(101)은 실리콘 기판, 게르마늄 기판 등의 반도체 기판을 포함할 수 있다. 기판(101)의 활성영역들 내에는 p형 불순물 및 n형 불순물 중 적어도 하나가 도핑되어 불순물 영역들(105A, 105B)이 정의될 수 있다. 불순물 영역들(105A, 105B)은 도 4에 도시된 패스 트랜지스터들(PT)의 접합영역들로서 이용되는 불순물 영역들(105A)을 포함할 수 있다. 인터커넥션 구조들(110) 각각은 도전성 배선, 콘택 플러그 및 콘택 패드를 포함할 수 있다. 도전성 패드들(117) 각각은 도전성 배리어막(113) 및 금속막(115)을 포함할 수 있다.
주변회로층(45)의 기판(101)은 절연구조(111)로 덮일 수 있다. 인터커넥션 구조들(110) 및 도전성 패드들(117)은 절연구조(111) 내부에 매립될 수 있다. 절연구조(111)는 2층 이상의 다중층 절연막들을 포함할 수 있다.
본딩구조(90)는 절연구조(111) 및 도전성 패드들(117) 상에 배치될 수 있다. 본딩구조(90)는 서로 대면하여 본딩된 제1 절연막(121) 및 제2 절연막(119)을 포함할 수 있다. 본 발명에 따르면, 게이트 콘택구조들(GCT)은 본딩구조(90)를 관통하도록 연장됨으로써, 주변회로층(45)의 도전성 패드들(117)에 접촉될 수 있다. 이에 따라, 본 발명은 본딩구조(90)를 절연막들 간 본딩 및 금속막들간 본딩을 포함하는 하이브리드 본딩(hybrid bonding) 구조로 형성하지 않고 제1 절연막(121) 및 제2 절연막(119)간 본딩구조로 단순화하더라도, 주변회로층(45)을 게이트 콘택구조들(GCT)에 전기적으로 연결할 수 있다.
메모리막(ML)은 채널구조(CH)을 감싸는 터널 절연막(145), 터널 절연막(145)을 감싸는 데이터 저장막(143), 및 데이터 저장막(143)을 감싸는 제1 블로킹 절연막(141)을 포함할 수 있다. 데이터 저장막은(143) 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 데이터 저장막(143)은 전하 트랩 질화막으로 형성될 수 있다. 제1 블로킹 절연막(141)은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막(145)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널구조(CH)는 제3 방향(Z)을 향해 셀 적층체(ST[C]) 보다 돌출될 수 있다. 채널구조(CH)는 채널막(151) 및 코어 절연막(153)을 포함할 수 있다. 채널막(151)은 코어 절연막(153)의 측벽을 감쌀 수 있다.
코어 절연막(153)은 주변회로층(45)을 향하는 제1 단부(E1)와 제1 단부(E1)와 상반된 방향을 향하는 제2 단부(E2)를 포함할 수 있다. 채널막(151)은 코어 절연막(153)의 제2 단부(E2)를 폐쇄하도록 제2 단부(E2)의 표면을 따라 연장될 수 있다.
채널막(151)은 메모리 셀 스트링의 채널영역으로서 이용될 수 있다. 채널막(151)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(151)은 실리콘을 포함할 수 있다. 채널막(151)은 코어 절연막(153) 보다 주변회로층(45)을 향해 돌출될 수 있다.
채널막(151)은 도프트 반도체막(137)과 상부도전막(170)에 접속될 수 있다. 도프트 반도체막(137)은 본딩구조(90)와 채널구조(CH) 사이에 배치될 수 있다. 도프트 반도체막(137)은 제1 패턴(137A) 및 제2 패턴(137B)을 포함할 수 있다. 상부도전막(170)은 채널구조(CH)를 사이에 두고 도프트 반도체막(137)에 중첩될 수 있다. 상부도전막(170)은 도전성 배리어막(173A) 및 금속막(175A)을 포함할 수 있다. 도전성 배리어막(173A)은 금속막(175A)의 측벽 및 바닥면을 따라 연장될 수 있다.
제1 패턴(137A)은 코어 절연막(153)과 제2 패턴(137B) 사이에 배치되고, 채널막(151)은 제1 패턴(137A)의 측벽을 감싸도록 연장될 수 있다. 제2 패턴(137B)은 제1 패턴(137A)으로부터 본딩구조(90)와 셀 적층체(ST[C]) 사이로 연장될 수 있다. 일 실시 예로서, 제1 패턴(137A) 및 제2 패턴(137B)은 n형 도프트 실리콘막을 포함할 수 있다.
상부도전막(170)은 채널콘택구조(CCT)를 경유하여 채널막(151)에 접속될 수 있다. 채널콘택구조(CCT)는 채널막(151)에 접촉되도록 메모리막(ML)을 관통할 수 있다. 채널콘택구조(CCT)는 도전성 배리어막(163A) 및 금속막(165A)을 포함할 수 있다. 채널콘택구조(CCT)의 도전성 배리어막(163A)은 채널막(151)과 채널콘택구조(CCT)의 금속막(165A) 사이에 배치되고, 금속막(165A)의 측벽을 따라 연장될 수 있다. 일 실시 예로서, 도전성 배리어막(163A)은 오믹콘택을 제공할 수 있는 티타늄 및 티타늄 질화물을 포함할 수 있다.
도프트 반도체막(137)에 접하는 채널막(151)의 일부와, 채널콘택구조(CCT)에 인접한 채널막(151)의 일부에 불순물이 도핑될 수 있다. 일 실시 예로서, 도프트 반도체막(137)에 접하는 채널막(151)의 일부와, 채널콘택구조(CCT)에 인접한 채널막(151)의 일부에 n형 불순물이 도핑될 수 있다.
도프트 반도체막(137)의 제2 패턴(137B)은 공통소스라인(CSL)으로서 이용될 수 있고, 상부도전막(170)은 비트라인(BL)으로서 이용될 수 있다. 도 6은 도 3a에 도시된 실시 예에 대응되는 구조를 예시하고 있으나, 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 도프트 반도체막(137)의 제2 패턴(137B)은 도 3b에 도시된 비트라인(BL)을 위한 도전패턴으로 대체될 수 있고, 상부도전막(170)은 도 3b에 도시된 공통소스라인(CSL)을 위한 도전패턴으로서 정의될 수 있다.
셀 적층체(ST[C])의 게이트 도전패턴들(GCP) 및 층간 절연막들(ILD)은 채널구조(CH)를 감싸고 게이트 콘택구조들(GCT)을 향해 연장될 수 있다. 게이트 도전패턴들(GCP)은 제3 방향(Z)으로 이웃한 층간 절연막들(ILD) 사이에 배치됨으로써, 층간 절연막들(ILD)에 의해 서로 절연될 수 있다. 게이트 도전패턴들(GCP)은 도 4를 참조하여 설명한 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL), 및 워드라인들(WL)로서 이용될 수 있다.
게이트 도전패턴들(GCP)은 다양한 도전물을 포함할 수 있다. 일 실시 예로서, 게이트 도전패턴들(GCP) 각각은 도전성 배리어막(133) 및 금속막(135)을 포함할 수 있다. 도전성 배리어막(133)은 층간 절연막들(ILD)을 향하는 금속막(135)의 상면 및 바닥면과, 채널구조(CH) 및 게이트 콘택구조들(GCT)을 향하는 금속막(135)의 측벽들을 따라 연장될 수 있다.
게이트 도전패턴들(GCP) 각각과 메모리막(ML) 사이에 제2 블로킹 절연막(131) 형성될 수 있다. 제2 블로킹 절연막(131)은 고유전율의 절연막을 포함할 수 있다. 일 실시 예로서, 제2 블로킹 절연막(131)은 알루미늄 산화막을 포함할 수 있다. 제2 블로킹 절연막(131)은 게이트 도전패턴들(GCP)과 층간 절연막들(ILD) 사이와 게이트 도전패턴들(GCP) 및 게이트 스페이서 절연막들(181A) 사이로 연장될 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제2 블로킹 절연막(131)은 메모리막(ML)의 측벽을 따라 연장될 수 있다.
셀 적층체(ST[C])는 계단구조를 포함할 수 있다. 갭필절연막(123)은 셀 적층체(ST[C])의 계단구조와 본딩구조(90) 사이에 배치될 수 있다. 갭필절연막(123)은 셀 적층체(ST[C])는 계단구조를 덮고, 공통소스라인(CSL)이 배치된 레벨까지 연장될 수 있다. 산화막(122)은 갭필절연막(123)과 본딩구조(90) 사이에 배치되고, 셀 적층체(ST[C])에 중첩되도록 연장될 수 있다.
게이트 도전패턴들(GCP)은 게이트 콘택구조들(GCT)에 각각 연결될 수 있다. 게이트 콘택구조들(GCT) 각각은 도전성 배리어막(183A) 및 금속막(185A)을 포함할 수 있다.
게이트 콘택구조들(GCT)의 수직부들(VP)은 수직부들(VP)에 중첩된 도전성 패드들(117)에 각각 접촉되고, 본딩구조(90), 산화막(122) 및 갭필절연막(123)을 관통하도록 제3 방향(Z)으로 연장될 수 있다. 수직부들(VP)은 셀 적층체(ST[C])보다 제3 방향(Z)을 향해 돌출될 수 있다. 수직부들(VP)의 측벽들은 게이트 스페이서 절연막들(181A)로 둘러싸일 수 있다. 수직부들(VP)은 게이트 스페이서 절연막들(181A)보다 도전성 패드들(117)을 향해 돌출될 수 있다.
게이트 스페이서 절연막들(181A)은 주변회로층(45)을 향하고 본딩구조(90)에 중첩된 바닥면들(BS)을 포함할 수 있다. 산화막(122)은 게이트 스페이서 절연막들(181A)의 바닥면들(BS) 각각과 본딩구조(90) 사이로 연장될 수 있다. 게이트 스페이서 절연막들(181A)은 층간 절연막들(ILD)사이의 갭들을 채우도록 게이트 도전패턴들(GCP)을 향하여 돌출될 수 있다. 게이트 스페이서 절연막들(181A)은 셀 적층체(ST[C])보다 제3 방향(Z)을 향해 돌출될 수 있다.
일 실시 예로서, 제1 절연패턴(169A)이 셀 적층체(ST[C]) 상에 배치될 수 있다. 제1 절연패턴(169A)은 셀 적층체(ST[C])보다 제3 방향(Z)으로 돌출된 게이트 스페이서 절연막(181A)의 측벽 상에 형성될 수 있다.
수직부들(VP), 제1 절연패턴(169A), 및 셀 적층체(ST[C])는 제1 상부 절연막(161)으로 덮일 수 있다. 채널콘택구조(CCT)는 제1 상부 절연막(161)을 관통할 수 있다.
제1 상부 절연막(161) 상에 제2 상부 절연막(171)이 배치될 수 있다. 비트라인(BL)으로 이용되는 상부도전막(170)은 제2 상부 절연막(171)을 관통할 수 있다. 제2 상부 절연막(171)은 비트라인(BL)으로부터 이격된 제1 상부배선(UL1)에 의해 관통될 수 있고, 제1 상부배선(UL1)은 게이트 콘택구조들(GCT) 중 일부에 중첩될 수 있다. 제1 상부배선(UL1)은 상부도전막(170)과 동일한 도전물을 포함할 수 있다. 일 실시 예로서, 제1 상부배선(UL1)은 도전성 배리어(173B)와 금속막(175B)을 포함할 수 있다.
게이트 도전패턴들(GCP)은 게이트 스페이서 절연막들(181A)에 의해 게이트 콘택구조들(GCT)의 수직부들(VP)로부터 이격될 수 있다. 게이트 도전패턴들(GCP)은 주변회로층(45)으로부터 멀어질수록 채널구조(CH)로부터 멀리 연장됨으로써 계단구조를 형성할 수 있다. 게이트 콘택구조들(GCT)의 수평부들(HP)은 게이트 도전패턴들(GCP)의 측벽들에 접촉될 수 있다.
예를 들어, 게이트 도전패턴들(GCP)은 본딩구조(90) 상의 제1 게이트 도전패턴(GCP1) 및 제1 게이트 도전패턴(GCP1)과 본딩구조(90) 사이의 제2 게이트 도전패턴(GCP2)을 포함할 수 있다. 게이트 콘택구조들(GCT)은 제1 게이트 도전패턴(GCP1)에 연결된 제1 게이트 콘택구조(GCT1) 및 제2 게이트 도전패턴(GCP2)에 연결된 제2 게이트 콘택구조(GCT2)를 포함할 수 있다.
제1 게이트 도전패턴(GCP1) 및 제2 게이트 도전패턴(GCP2)은 채널구조(CH)를 감싸고 제1 게이트 콘택구조(GCT1) 및 제2 게이트 콘택구조(GCT2)를 향하여 연장될 수 있다. 제1 게이트 도전패턴(GCP1)은 제1 게이트 콘택구조(GCT1)을 향해 제2 게이트 도전패턴(GCP2) 보다 돌출될 수 있다. 이로써, 제1 게이트 도전패턴(GCP1)은 제2 게이트 도전패턴(GCP2)에 중첩된 영역 및 제2 게이트 도전패턴(GCP2)에 비중첩된 영역을 포함할 수 있다. 또한, 제1 게이트 도전패턴(GCP1) 및 제2 게이트 도전패턴(GCP2)에 의해 계단구조가 정의될 수 있다.
제1 게이트 콘택구조(GCT1)는 제1 게이트 도전패턴(GCP1) 및 제2 게이트 도전패턴(GCP2)에 의해 정의된 계단구조에 마주할 수 있다. 제2 게이트 콘택구조(GCT2)는 제2 게이트 도전패턴(GCP2)과 제1 게이트 콘택구조(GCT1) 사이에 배치될 수 있다.
제1 게이트 콘택구조(GCT1)의 제1 수직부(VP1)는 채널구조(CH)에 나란하게 연장될 수 있다. 제1 수직부(VP1)는 제1 수직부(VP1)에 중첩된 하나의 도전성 패드(117)로부터 본딩구조(90), 산화막(122) 및 갭필절연막(123)을 관통하도록 제3 방향(Z)으로 연장될 수 있다. 제1 게이트 콘택구조(GCT1)의 제1 수평부(HP1)는 제1 게이트 도전패턴(GCP1)이 배치된 레벨에서 제1 수직부(VP1)로부터 연장되고, 제1 수직부(VP1)에 교차되게 연장될 수 있다.
제2 게이트 콘택구조(GCT2)의 제2 수직부(VP2)는 채널구조(CH)에 나란하게 연장될 수 있다. 제2 수직부(VP2)는 제2 게이트 도전패턴(GCP2)과 제1 수직부(VP1) 사이에 배치될 수 있다. 제2 수직부(VP2)는 제2 수직부(VP2)에 중첩된 다른 하나의 도전성 패드(117)로부터 본딩구조(90), 산화막(122), 갭필절연막(123), 및 제1 게이트 도전패턴(GCP1)을 관통하도록 제3 방향(Z)으로 연장될 수 있다. 제2 게이트 콘택구조(GCT2)의 제2 수평부(HP2)는 제2 게이트 도전패턴(GCP2)이 배치된 레벨에서 제2 수직부(VP2)로부터 연장되고, 제2 수직부(VP2)에 교차되게 연장될 수 있다.
층간 절연막들(ILD)은 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2)을 포함할 수 있다. 제1 층간 절연막(ILD1) 및 제2 층간 절연막(ILD2) 각각은 채널구조(CH)를 감싸고, 제2 게이트 콘택구조(GCT2)를 향하여 연장될 수 있다. 제1 층간 절연막(ILD1)은 제1 게이트 도전패턴(GCP1)과 제2 게이트 도전패턴(GCP2) 사이에 배치되고, 제2 층간 절연막(ILD2)은 제1 게이트 도전패턴(GCP1)을 사이에 두고 제1 층간 절연막(ILD1)에 중첩될 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 보다 제1 게이트 콘택구조(GCT1)를 향하여 더 길게 연장될 수 있다.
게이트 스페이서 절연막들(181A) 각각은 수평부(HP)를 기준으로 비대칭적 구조로 형성될 수 있다. 보다 구체적으로, 각각의 게이트 스페이서 절연막(181A)은 수평부(HP)와 게이트 도전패턴(GCP) 사이에서 제1 폭(W1)을 가질 수 있고, 수평부(HP)와 갭필 절연막(123) 사이에서 제1 폭(W1)보다 좁은 제2 폭(W2)을 가질 수 있다.
일 실시 예로서, 게이트 스페이서 절연막들(181A)은 제1 게이트 스페이서 절연막(181A1) 및 제2 게이트 스페이서 절연막(181A2)을 포함할 수 있다. 제1 게이트 스페이서 절연막(181A1)은 제1 게이트 콘택구조(GCT1)의 제1 수직부(VP1)의 측벽을 감싸고, 제1 게이트 콘택구조(GCT1)의 제1 수평부(HP1)에 의해 관통될 수 있다. 제2 게이트 스페이서 절연막(181A2)은 제2 게이트 콘택구조(GCT2)의 제2 수직부(VP2)의 측벽을 감싸고, 제2 게이트 콘택구조(GCT2)의 제2 수평부(HP2)에 의해 관통될 수 있다.
제1 게이트 스페이서 절연막(181A1) 및 제2 게이트 스페이서 절연막(181A2) 각각은 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2) 사이의 갭을 채우도록 제1 게이트 도전패턴(GCP1)을 향하여 돌출될 수 있다. 제2 게이트 스페이서 절연막(181A2)은 제2 수직부(VP2)와 제2 게이트 도전패턴(GCP2) 사이에서 제2 게이트 도전패턴(GCP2)을 향하여 돌출될 수 있다.
도 7은 도 6에 도시된 제1 및 제2 게이트 도전패턴들(GCP1 및 GCP2)과 제1 및 제2 게이트 콘택구조들(GCT1 및 GCT2)을 나타내는 사시도이다.
도 7을 참조하면, 제1 게이트 콘택구조(GCT1)의 제1 수직부(VP1)는 제1 게이트 도전패턴(GCP1)의 단부에 마주하되, 제1 게이트 도전패턴(GCP1)으로부터 이격될 수 있다. 제2 게이트 콘택구조(GCT2)의 제2 수직부(VP2)는 제2 게이트 도전패턴(GCP2)의 단부에 마주하되, 제2 게이트 도전패턴(GCP2)으로부터 이격될 수 있다. 제2 수직부(VP2)는 제1 게이트 도전패턴(GCP1)을 관통하도록 제3 방향(Z)으로 연장되되, 제1 게이트 도전패턴(GCP1)으로부터 이격될 수 있다. 이에 따르면, 제1 수직부(VP1)와 제1 게이트 도전패턴(GCP1) 사이, 제2 수직부(VP2)와 제1 게이트 도전패턴(GCP1) 사이, 및 제2 수직부(VP2)와 제2 게이트 도전패턴(GCP2) 사이에 갭들(G)이 정의될 수 있다.
제1 게이트 콘택구조(GCT1)의 제1 수평부(HP1)는 제1 수직부(VP1)로부터 제1 게이트 도전패턴(GCP1)의 측벽을 따라 연장되고, 제1 게이트 도전패턴(GCP1)의 측벽에 접촉될 수 있다. 제2 게이트 콘택구조(GCT2)의 제2 수평부(HP2)는 제2 수직부(VP2)로부터 제2 게이트 도전패턴(GCP2)의 측벽을 따라 연장되고, 제2 게이트 도전패턴(GCP2)의 측벽에 접촉될 수 있다.
일 실시 예로서, 제1 수평부(HP1) 및 제2 수평부(HP2)는 제2 블로킹 절연막(131)을 관통하여 제1 게이트 도전패턴(GCP1)의 측벽 및 제2 게이트 도전패턴(GCP2)의 측벽에 각각 접촉될 수 있다.
일 실시 예로서, 제1 수평부(HP1)와 제1 게이트 도전패턴(GCP1)의 접촉면과 제2 수평부(HP2)와 제2 게이트 도전패턴(GCP2)의 접촉면 각각에서 도전성 배리어막들(183A 및 133)이 공면을 이룰 수 있다.
도 8a 및 도 8b는 도 6에 도시된 제1 및 제2 게이트 스페이서 절연막들(181A1 및 181A2)을 나타내는 사시도들이다.
도 8a 및 도 8b를 참조하면, 제1 및 제2 게이트 스페이서 절연막들(181A1 및 181A2) 각각은 기둥부(PI) 및 하나 이상의 돌출부들(PR)을 포함할 수 있다.
도 8a를 참조하면, 제1 게이트 스페이서 절연막(181A1)의 기둥부(PI)는 제3 방향(Z)으로 연장될 수 있고, 중심영역에 제1 홀(H1)이 정의될 수 있다. 제1 홀(H1)은 제3 방향(Z)으로 연장되며, 도 7에 도시된 제1 수직부(VP1)로 채워질 수 있다.
제1 게이트 스페이서 절연막(181A1)은 도 7에 도시된 제1 게이트 도전패턴(GCP1)이 배치된 제1 레벨(LV1)에서 기둥부(PI)로부터 돌출된 돌출부(PR)를 포함할 수 있다. 제1 게이트 스페이서 절연막(181A1)의 돌출부(PR)는 도 7에 도시된 제1 수직부(VP1)와 제1 게이트 도전패턴(GCP1) 사이의 갭(G)을 채울 수 있다.
제1 게이트 스페이서 절연막(181A1)은 제1 레벨(LV1)에서 기둥부(PI)를 관통하는 제1 관통부(TH1)를 포함할 수 있다. 도 7에 도시된 제1 수평부(HP1)는 제1 관통부(TH1)에 삽입될 수 있다. 제1 게이트 스페이서 절연막(181A1)은 제1 관통부(TH1) 및 도 7에 도시된 제1 수평부(HP1)를 기준으로 비대칭적인 구조로 형성될 수 있다.
도 8b를 참조하면, 제2 게이트 스페이서 절연막(181A2)의 기둥부(PI)는 제3 방향(Z)으로 연장될 수 있고, 중심영역에 제2 홀(H2)이 정의될 수 있다. 제2 홀(H2)은 제3 방향(Z)으로 연장되며, 도 7에 도시된 제2 수직부(VP2)로 채워질 수 있다.
제2 게이트 스페이서 절연막(181A2)은 제1 레벨(LV1)과, 도 7에 도시된 제2 게이트 도전패턴(GCP2)이 배치된 제2 레벨(LV2)에서 기둥부(PI)로부터 돌출된 돌출부들(PR)을 포함할 수 있다. 제2 게이트 스페이서 절연막(181A2)의 돌출부들(PR)은 도 7에 도시된 제2 수직부(VP2)와 제1 게이트 도전패턴(GCP1) 사이와 제2 수직부(VP2)와 제2 게이트 도전패턴(GCP2) 사이의 갭들(G)을 채울 수 있다.
제2 게이트 스페이서 절연막(181A2)은 제2 레벨(LV2)에서 기둥부(PI)를 관통하는 제2 관통부(TH2)를 포함할 수 있다. 도 7에 도시된 제2 수평부(HP2)는 제2 관통부(TH2)에 삽입될 수 있다. 제2 게이트 스페이서 절연막(181A2)은 제2 관통부(TH2) 및 도 7에 도시된 제2 수평부(HP2)를 기준으로 비대칭적인 구조로 형성될 수 있다.
도 9는 본 발명의 실시 예에 따른 더미 적층체(ST[D]) 및 수직콘택구조(VCT)를 나타내는 단면도이다.
도 9를 참조하면, 더미 적층체(ST[D]) 및 수직콘택구조(VCT)는 주변회로층(45)의 제2 영역(AR2) 상에 배치될 수 있다.
본딩구조(90)의 제1 절연막(121) 및 제2 절연막(119)은 주변회로층(45)의 제2 영역(AR2)에 중첩되도록 연장될 수 있다. 일 실시 예로서 주변회로층(45)의 제2 영역(AR2)에 트랜지스터(TR)가 배치될 수 있다. 트랜지스터(TR)는 도 1에 도시된 로우 디코더(33)를 제외한 주변회로(40)의 나머지 회로들 중 어느 하나에 포함될 수 있다. 트랜지스터(TR)는 기판(101)의 활성영역 상에 적층된 게이트 절연막(107) 및 게이트 전극(109)과, 게이트 전극(109) 양측의 활성영역 내에 형성된 불순물 영역들(105C)을 포함할 수 있다. 활성영역은 소자 분리막들(103)에 의해 구획될 수 있다. 불순물 영역들(105C)은 p형 불순물 및 n형 불순물 중 적어도 하나가 기판(101)의 활성 영역 내에 도핑되어 정의될 수 있다. 주변회로층(45)의 인터커넥션 구조들(110) 중 일부는 트랜지스터(TR)에 접속될 수 있다.
더미 적층체(ST[D])는 주변회로층(45)의 제2 영역(AR2)에 중첩될 수 있다. 더미 적층체(ST[D])는 본딩구조(90) 상에 교대로 적층된 제1 물질막들(91) 및 제2 물질막들(93)을 포함할 수 있다. 제1 물질막들(91)은 도 6에 도시된 층간 절연막들(ILD)과 실질적으로 동일한 레벨들에 배치될 수 있으며, 층간 절연막들(ILD)과 동일한 물질일 수 있다. 제2 물질막들(93)은 도 6에 도시된 게이트 도전패턴들(GCP)과 실질적으로 동일한 레벨들에 배치될 수 있다. 일 실시 예로서, 제2 물질막들(93)은 제1 물질막들(91)에 대한 식각 선택비를 갖는 절연물로 형성될 수 있다. 일 실시 예로서, 제1 물질막들(91)은 산화막을 포함할 수 있고, 제2 물질막들(93)은 질화막을 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제2 물질막들(93)은 도 9를 참조하여 설명한 게이트 도전패턴들(GCP) 각각과 동일한 도전물로 형성될 수 있다.
갭필절연막(123) 및 산화막(122)은 더미 적층체(ST[D])와 본딩구조(90) 사이로 연장될 수 있다.
수직콘택구조(VCT)는 더미 적층체(ST[D]), 갭필절연막(123), 산화막(122), 및 본딩구조(90)를 관통하여 주변회로층(45)에 접속될 수 있다. 일 실시 예로서, 수직콘택구조(VCT)는 수직콘택구조(VCT)에 중첩된 하나의 도전성 패드(117)에 접촉되도록 연장될 수 있고, 도전성 패드(117)를 경유하여 트랜지스터(TR)에 접속될 수 있다.
본 발명의 실시 예에 따르면, 수직콘택구조(VCT)는 본딩구조(90)를 관통하도록 연장되고, 주변회로층(45)의 도전성 패드(117)에 직접 접촉될 수 있다. 이에 따라, 본 발명은 본딩구조(90)를 제1 절연막(121) 및 제2 절연막(119)간 본딩구조로 단순화하더라도, 수직콘택구조(VCT)를 주변회로층(45)에 전기적으로 연결할 수 있다.
수직콘택구조(VCT)는 도 6에 도시된 게이트 콘택구조(GCT)와 동일한 도전물을 포함할 수 있다. 일 실시 예로서, 수직콘택구조(VCT)는 도전성 배리어막(183B) 및 금속막(185B)을 포함할 수 있다.
수직콘택구조(VCT)는 비아플러그(160)를 경유하여 제2 상부배선(UL2)에 접속될 수 있다. 제1 상부 절연막(161) 및 제2 상부 절연막(171)은 수직콘택구조(VCT)및 더미 적층체(ST[D])를 덮도록 연장될 수 있다.
비아플러그(160)는 제1 상부 절연막(161)을 관통함으로써, 수직콘택구조(VCT)와 제2 상부배선(UL2)을 연결할 수 있다. 비아플러그(160)는 도 6에 도시된 채널콘택구조(CCT)와 동일한 도전물을 포함할 수 있다. 일 실시 예로서, 비아플러그(160)는 도전성 배리어막(163B) 및 금속막(165B)을 포함할 수 있다.
제2 상부배선(UL2)은 제2 상부 절연막(171)을 관통하여 비아플러그(160)에 접촉될 수 있다. 제2 상부배선(UL2)은 도 6에 도시된 제1 상부배선(UL1)과 동일한 도전물을 포함할 수 있다. 일 실시 예로서, 제2 상부배선(UL2)은 도전성 배리어막(173C)과 금속막(175C)을 포함할 수 있다.
수직콘택구조(VCT)의 측벽은 더미 스페이서 절연막(181B)으로 둘러싸일 수 있다. 이에 따라, 제2 물질막들(93)이 도전물로 형성되더라도, 더미 스페이서 절연막(181B)을 통해 수직콘택구조(VCT)를 제2 물질막들(93)로부터 절연시킬 수 있다.
수직콘택구조(VCT)는 더미 스페이서 절연막(181B)에 비해 주변회로층(45)을 향하여 더 길게 연장될 수 있고, 본딩구조(90)에 접촉된 측벽을 포함할 수 있다.
더미 스페이서 절연막(181B)은 더미 기둥부(DPI) 및 더미 돌출부들(DPR)을 포함할 수 있다. 더미 기둥부(DPI)는 주변회로층(45)을 향하고 본딩구조(90)에 중첩된 바닥면(DBS)을 포함할 수 있다. 더미 돌출부들(DPR)은 제1 물질막들(91) 사이의 공간들을 채우도록 제2 물질막들(93)을 향하여 돌출될 수 있다.
더미 스페이서 절연막(181B)의 더미 기둥부(DPI) 및 수직콘택구조(VCT)는 더미 적층체(ST[D])보다 제3 방향(Z)으로 돌출될 수 있다. 일 실시 예로서, 제2 절연패턴(169B)이 더미 적층체(ST[D]) 상에 배치될 수 있다. 제2 절연패턴(169B)은 더미 적층체(ST[D])보다 제3 방향(Z)으로 돌출된 더미 기둥부(DPI)의 측벽 상에 형성될 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다.
도 10a 내지 도 10f는 본 발명의 실시 예에 따른 계단구조를 형성하는 공정을 나타내는 공정 단계별 단면도들이다.
도 10a를 참조하면, 제1 영역(A1)을 포함하는 희생기판(201) 상에 제1 보호막(203) 및 제2 보호막(205)을 순차로 적층할 수 있다. 제1 보호막(203)은 희생기판(201)을 제거하는 후속공정에서 베리어 역할을 할 수 있는 물질로 형성될 수 있다. 제2 보호막(205)은 제1 보호막(203)과 상이한 물질로 형성될 수 있다. 일 실시 예로서, 희생기판(201)은 실리콘을 포함하고, 제1 보호막(203)은 질화물을 포함하고, 제2 보호막(205)은 산화물을 포함할 수 있다.
이어서, 제2 보호막(205) 상에 제1 절연패턴들(209A)을 포함하는 제3 보호막(207)을 형성할 수 있다. 이 후, 제3 보호막(207) 상에 제1 물질막들(211) 및 제2 물질막들(213)을 교대로 적층할 수 있다.
제1 절연패턴들(209A)은 제2 보호막(205)과 동일한 물질로 형성될 수 있다. 일 실시 예로서, 제1 절연패턴들(209A)은 산화물을 포함할 수 있다. 제3 보호막(207)은 제1 물질막들(211) 및 제2 물질막들(213)을 식각하는 후속공정에서 식각 정지막 역할을 할 수 있는 물질로 형성될 수 있다. 제3 보호막(207)은 실리콘을 포함할 수 있다.
제2 물질막들(213)은 제1 물질막들(211)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 제1 물질막들(211)은 게이트 도전패턴들 사이를 절연할 수 있는 절연물로 형성될 수 있다. 일 실시 예로서, 제1 물질막들(211)은 실리콘 산화물등의 산화막을 포함할 수 있고, 제2 물질막들(213)은 실리콘 질화물등의 질화막을 포함할 수 있다.
이어서, 제1 물질막들(211) 및 제2 물질막들(213)을 식각함으로써, 제1 물질막들(211) 및 제2 물질막들(213)을 관통하는 채널홀(220)을 형성할 수 있다. 채널홀(220)을 위한 제1 물질막들(211) 및 제2 물질막들(213)의 식각 공정동안, 제3 보호막(207)은 식각 정지막 역할을 할 수 있다. 제1 물질막들(211) 및 제2 물질막들(213)을 식각한 후, 제3 보호막(207)의 일부를 식각하여 채널홀(220)을 제3 보호막(207) 내부로 연장시킬 수 있다.
이 후, 채널홀(220)을 메모리막(221) 및 채널구조(230)로 채울 수 있다. 메모리막(221)은 채널홀(220)의 표면 상에 제1 블로킹 절연막(223), 데이터 저장막(225) 및 터널 절연막(227)을 순차로 적층함으로써 형성될 수 있다. 채널구조(230)를 형성하는 단계는 메모리막(221)의 표면 상에 채널막(231)을 형성하는 단계, 채널막(231)에 의해 개구된 채널홀(220)의 중심영역을 코어 절연막(233)으로 채우는 단계, 및 코어 절연막(233) 상부에 리세스 영역(235)이 정의되도록 코어 절연막(233)의 일부를 제거하는 단계를 포함할 수 있다. 채널막(231)은 메모리 스트링의 채널영역으로 이용될 수 있는 반도체막을 포함할 수 있다.
채널구조(230)는 제1 물질막들(211) 및 제2 물질막들(213)을 관통할 수 있고, 메모리막(221)을 통해 제1 물질막들(211) 및 제2 물질막들(213)로부터 이격될 수 있다.
도 10b를 참조하면, 채널구조(230)에 연결된 도프트 반도체막(241)을 형성할 수 있다. 도프트 반도체막(241)은 도 10a에 도시된 리세스 영역(235)을 채우는 제1 패턴(241A) 및 제1 패턴(241A)으로부터 연장된 제2 패턴(241B)을 포함할 수 있다. 제2 패턴(241B)은 제1 물질막들(211) 및 제2 물질막들(213)의 적층구조를 덮도록 연장될 수 있다. 제1 절연패턴들(209A)에 중첩된 제1 물질막들(211) 및 제2 물질막들(213)의 적층구조 일부가 노출되도록, 도프트 반도체막(241)의 일부가 식각될 수 있다. 일 실시 예로서, 도프트 반도체막(241)은 도 3a에 도시된 공통소스라인(CSL)을 위한 패턴으로서 식각될 수 있다.
도 10c를 참조하면, 도프트 반도체막(241)에 의해 노출된 제1 물질막들(211) 및 제2 물질막들(213)을 식각함으로써, 예비 계단구조(210A)를 형성할 수 있다. 예비 계단구조(210A)는 다수의 층계들(ST)을 포함할 수 있다. 각각의 층계(ST)는 한층의 제2 물질막(213)과 제2 물질막(213) 상의 제1 물질막(211)을 포함할 수 있다. 층계들(ST)의 측벽들은 제1 절연패턴들(209A)에 각각 중첩될 수 있다.
도 10d를 참조하면, 예비 계단구조(210A)의 측벽으로부터 제2 물질막들(213) 각각의 일부를 선택적으로 식각할 수 있다. 이로써, 제1 물질막들(211) 사이에 제1 갭들(215)이 정의될 수 있다. 제1 갭들(215)은 제1 절연패턴들(209A)에 각각 중첩될 수 있다.
도 10e를 참조하면, 도프트 반도체막(241)의 표면을 따라 라이너막(243)을 형성할 수 있다. 라이너막(243)은 자연 산화막(native oxide)이거나, 산화공정을 통해 형성된 산화물일 수 있다.
이어서, 제1 갭들(215)을 채우는 갭필막(245L)을 형성할 수 있다. 갭필막(245L)은 제2 물질막들(213)을 선택적으로 제거하는 식각물질에 대한 식각 저항성을 갖는 물질을 포함할 수 있다. 일 실시 예로서, 질화막으로 형성된 제2 물질막들(213)은 인산을 이용하여 선택적으로 제거될 수 있으며, 갭필막(245L)은 질화막에 비해 인산에 대한 식각 저항성이 높은 물질을 포함할 수 있다. 일 실시 예로서, 갭필막(245L)은 실리콘, 금속, 티타늄 질화막(TiN) 및 실리콘탄화질화막(SiCN) 중 적어도 어느 하나를 포함할 수 있다.
도 10f를 참조하면, 도 10e에 도시된 갭필막(245L)이 갭필패턴들(245)로 분리되도록 에치-백 공정으로 갭필막(245L)의 일부를 식각할 수 있다. 이로써, 계단구조(217)가 정의될 수 있다.
갭필패턴들(245)은 도 10e에 도시된 제1 갭들(215)을 각각 채우도록 잔류할 수 있다. 갭필패턴들(245)은 제1 절연패턴들(209A)에 각각 중첩될 수 있다.
갭필패턴들(245)을 위한 식각공정 동안, 도프트 반도체막(241)은 라이너막(243)을 통해 보호될 수 있다. 라이너막(243)은 갭필패턴들(245) 형성 후 제거될 수 있다.
도 11은 도 10f에 도시된 계단구조(217) 일부를 나타내는 사시도이다.
도 11을 참조하면, 계단구조(217)는 서로 이격되어 적층된 제1 물질막들(211), 제1 물질막들(211) 사이에 배치된 제2 물질막들(213), 및 제2 물질막들(213)의 측벽들 상에 배치된 갭필패턴들(245)을 포함할 수 있다.
제1 물질막들(211) 및 제2 물질막들(213) 각각은 채널구조(230) 및 메모리막(221)을 감싸도록 제1 방향(X) 및 제2 방향(Y)으로 연장될 수 있다. 제1 물질막들(211) 및 제2 물질막들(213)은 갭필패턴들(245)을 향해 연장될 수 있다.
갭필패턴들(245)은 제2 물질막들(213)의 측벽들에 각각 접촉되고, 제2 물질막들(213)의 측벽들에 나란하게 연장될 수 있다. 갭필패턴들(245)은 제1 물질막들(211) 사이에 배치될 수 있다.
도 12는 본 발명의 실시 예에 따른 더미 적층체(210B)를 나타내는 단면도이다.
도 12를 참조하면, 희생기판(201)은 도 10a 및 도 10f에 도시된 제1 영역(A1) 이외에 제2 영역(A2)을 포함할 수 있다. 제1 보호막(203), 제2 보호막(205), 제3 보호막(207), 제1 물질막들(211) 및 제2 물질막들(213)은 희생기판(201)의 제2 영역(A2) 상으로 연장될 수 있다.
희생기판(201)의 제2 영역(A2) 상에서 제3 보호막(207)은 제2 절연패턴(209B)에 의해 관통될 수 있다. 제2 절연패턴(209B)은 도 10a에 도시된 제1 절연패턴(209A)과 동일한 물질로 형성될 수 있다.
도 10b에 도시된 도프트 반도체막(241)은 희생기판(201)의 제2 영역(A2) 상에서 제거될 수 있다.
희생기판(201)의 제2 영역(A2) 상에 교대로 적층된 제1 물질막들(211) 및 제2 물질막들(213)은 더미 적층체(210B)를 형성할 수 있다. 더미 적층체(210B)는 도 10c 내지 도 10f에 도시된 공정들을 진행하는 동안 마스크 패턴(미도시)에 의해 보호될 수 있다. 마스크 패턴은 도 10f에 도시된 공정 완료 후 제거될 수 있다.
도 13a, 도 13b, 도 14a 및 도 14b는 본 발명의 실시 예에 따른 콘택홀들을 형성하는 공정을 나타내는 공정 단계별 단면도들이다.
도 13a 및 도 13b를 참조하면, 계단구조(217) 및 더미 적층체(210B)를 덮는 갭필절연막(249)을 형성할 수 있다. 갭필절연막(249)의 상면이 도프트 반도체막(241)의 상면이 배치된 레벨에 위치되도록, 갭필절연막(249)이 평탄화될 수 있다. 갭필절연막(249)은 산화물을 포함할 수 있다.
이어서, 갭필절연막(249) 상에 마스크 패턴(251)을 형성할 수 있다. 마스크 패턴(251)은 제1 개구부들(OP1)과 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부들(OP1)은 갭필패턴들(245)에 각각 중첩될 수 있고, 제1 절연패턴들(209A)에 각각 중첩될 수 있다. 제2 개구부(OP2)는 제2 절연패턴(209B)에 중첩될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 개구부들(OP1) 및 제2 개구부(OP2)를 통해 노출된 갭필절연막(249), 제1 물질막들(211), 제2 물질막들(213), 제1 절연패턴들(209A) 및 제2 절연패턴(209B)을 식각함으로써, 콘택홀들(253A, 253B)을 형성할 수 있다. 콘택홀들(253A, 253B)은 제2 보호막(205)을 관통하여 제1 보호막(203)을 노출시킬 수 있다. 갭필패턴들(245)은 갭필절연막(249), 제1 물질막들(211), 제2 물질막들(213), 제1 절연패턴들(209A), 제2 절연패턴(209B), 및 제2 보호막(205)에 대한 식각 선택비를 갖는 물질로 형성되므로 제거되지 않고 잔류될 수 있다.
콘택홀들(253A, 253B)은 희생기판(201)의 제1 영역(A1)에 중첩된 제1 콘택홀들(253A) 및 희생기판(201)의 제2 영역(A2)에 중첩된 제2 콘택홀(253B)을 포함할 수 있다. 제1 콘택홀들(253A)은 제1 개구부들(OP1)에 의해 정의되며, 갭필패턴들(245)을 각각 노출시킬 수 있다. 제1 콘택홀들(253A)은 제1 절연패턴들(209A)을 각각 관통할 수 있다. 제2 콘택홀(253B)은 제2 개구부(OP2)에 의해 정의되며, 제2 절연패턴(209B)을 관통할 수 있다.
도 15는 도 14a에 도시된 제1 콘택홀(253A)의 일부를 나타내는 사시도이다. 도 15는 제1 콘택홀(253A)과 갭필패턴(245) 각각의 구조에 대한 이해를 돕기 위해, 갭필절연막(249)은 일부만을 나타내었다.
도 15를 참조하면, 제1 콘택홀(253A)은 갭필패턴(245)에 중첩될 수 있다. 제1 콘택홀(253A)은 갭필패턴(245)에 교차되도록, 제1 방향(X) 및 제2 방향(Y)으로 연장된 수평면에 교차하는 제3 방향(Z)으로 연장될 수 있다. 다시 말해, 제1 콘택홀(253A)은 갭필패턴(245) 하부에 배치된 제1 및 제2 물질막들(211, 213)을 관통할 수 있다.
제1 콘택홀(253A)은 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 제1 측벽(SW1)은 갭필패턴(245)의 일측에서 갭필절연막(249)의 측벽과 공면을 이룰 수 있다. 제2 측벽(SW2)은 제1 측벽(SW1)으로부터 연장되고, 갭필패턴(245)의 타측에서 제1 및 제2 물질막들(211, 213)의 측벽들과 공면을 이룰 수 있다.
도 16a, 도 16b, 도 17a, 및 도 17b는 본 발명의 실시 예에 따른 스페이서 절연막들 및 희생기둥들을 형성하는 공정을 나타내는 공정 단계별 단면도들이다.
도 16a 및 도 16b를 참조하면, 제1 콘택홀들(253A) 및 제2 콘택홀(253B)을 통해 제2 물질막들(213) 각각의 일부를 식각할 수 있다. 이로써, 제1 물질막들(211) 사이에 갭들(255A, 255B)이 정의될 수 있다.
제2 물질막들(213)은 선택적으로 식각될 수 있다. 일 실시 예로서, 질화막으로 형성된 제2 물질막들(213)은 인산을 통해 선택적으로 식각될 수 있다.
갭들(255A, 255B)은 희생기판(201)의 제1 영역(A1)에 중첩된 제2 갭들(255A) 및 희생기판(201)의 제2 영역(A2)에 중첩된 제3 갭들(255B)을 포함할 수 있다. 제2 갭들(255A)은 제1 콘택홀들(253A)에 연결되고, 제1 물질막들(211) 사이로 연장될 수 있다. 제3 갭들(255B)은 제2 콘택홀(253B)에 연결되고, 제1 물질막들(211) 사이로 연장될 수 있다.
도 17a 및 도 17b를 참조하면, 제1 콘택홀들(253A) 및 제2 콘택홀(253B)의 측벽들 상에 스페이서 절연막들(261A, 261B)을 형성할 수 있다. 스페이서 절연막들(261A, 261B)은 제2 물질막들(213)에 대한 식각 선택비를 갖는 절연물로 형성될 수 있다. 일 실시 예로서, 스페이서 절연막들(261A, 261B) 각각은 산화막을 포함할 수 있다.
스페이서 절연막들(261A, 261B)을 형성하는 공정은, 제1 및 제2 콘택홀들(253A, 253B)의 표면 상에 절연막을 형성하는 단계, 및 갭필패턴들(245)의 표면이 노출되도록 에치-백 등의 공정으로 절연막의 일부를 제거하는 단계를 포함할 수 있다.
스페이서 절연막들(261A, 261B)은 제1 콘택홀들(253A)의 측벽들 상에 각각 배치된 게이트 스페이서 절연막들(261A) 및 제2 콘택홀(253B)의 측벽 상에 배치된 더미 스페이서 절연막(261B)을 포함할 수 있다. 게이트 스페이서 절연막들(261A)은 제1 콘택홀들(253A)의 중심영역들을 개구하되, 제2 갭들(255A)을 채우도록 제1 물질막들(211) 사이로 연장될 수 있다. 더미 스페이서 절연막(261B)은 제2 콘택홀(253B)의 중심영역을 개구하되, 제3 갭들(255B)을 채우도록 제1 물질막들(211) 사이로 연장될 수 있다.
이어서, 희생기둥들(263A, 263B)을 형성할 수 있다. 희생기둥들(263A, 263B)은 게이트 스페이서 절연막들(261A) 및 더미 스페이서 절연막(261B)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 일 실시 예로서, 희생기둥들(263A, 263B)은 실리콘, 금속, 티타늄 질화막(TiN) 및 실리콘탄화질화막(SiCN) 중 적어도 어느 하나를 포함할 수 있다. 희생기둥들(263A, 263B)은 갭필패턴들(245)과 동일한 물질로 형성될 수 있다.
희생기둥들(263A, 263B)은 제1 희생기둥들(263A) 및 제2 희생기둥(263B)을 포함할 수 있다. 제1 희생기둥들(263A)은 게이트 스페이서 절연막들(263A)에 의해 개구된 제1 콘택홀들(253A)의 중심영역들을 채우도록 형성될 수 있다. 제1 희생기둥들(263A)은 갭필패턴들(245)에 각각 연결될 수 있다. 제2 희생기둥(263B)은 더미 스페이서 절연막(261B)에 의해 개구된 제2 콘택홀(253B)의 중심영역을 채우도록 형성될 수 있다.
도 18a 및 도 18b는 본 발명의 실시 예에 따른 셀 적층체를 형성하는 공정들을 나타내는 공정 단계별 단면도들이다.
도 18a를 참조하면, 제1 희생기둥들(263A) 및 제1 스페이서 절연막들(261A)에 의해 관통되는 갭필절연막(249) 상에 산화막(265)을 형성할 수 있다. 산화막(265)은 도프트 반도체막(241)을 덮도록 연장될 수 있다. 이어서, 희생기판(201)의 제1 영역(A1)에 중첩된 제1 물질막들(211) 및 제2 물질막들과 산화막(265)을 식각함으로써 슬릿을 형성할 수 있다. 슬릿은 도 5에 도시된 슬릿(SI)에 대응될 수 있다.
이 후, 슬릿을 통해 희생기판(201)의 제1 영역(A1)에 중첩된 제2 물질막들을 선택적으로 제거할 수 있다. 이로써, 희생기판(201)의 제1 영역(A1)에 중첩된 제1 물질막들(211) 사이에서 수평공간들(267)이 노출될 수 있다.
이어서, 수평공간들(267) 각각의 표면 상에 제2 블로킹 절연막(269)을 형성할 수 있다. 일 실시 예로서, 제2 블로킹 절연막(269)은 알루미늄 산화막을 포함할 수 있다. 본 발명은 이에 제한되지 않는다. 일 실시 예로서, 제2 블로킹 절연막(269)은 수평공간(267) 내부에서 배제되고, 도 10a에 도시된 제1 블로킹 절연막(223)을 형성하기 전 채널홀(220)의 표면 상에 형성될 수 있다.
도 18b를 참조하면, 도 18a에 도시된 수평공간들(267)을 게이트 도전패턴들(271G)로 채울 수 있다. 이로써, 채널구조(230)를 감싸고, 희생기판(201)의 제1 영역(A1) 상에 교대로 적층된 제1 물질막들(211) 및 게이트 도전패턴들(271G)을 포함하는 셀 적층체(270C)가 형성될 수 있다.
일 실시 예로서, 게이트 도전패턴들(271G)를 형성하는 단계는 제2 블로킹 절연막(269) 상에 도전성 배리어막(273)을 형성하는 단계, 도전성 배리어막(273) 상에 도 18a에 도시된 수평공간들(267)을 채우도록 금속막(275)을 형성하는 단계, 및 도전성 배리어막(273) 및 금속막(275)을 게이트 도전패턴들(271G)로 분리하는 단계를 포함할 수 있다.
본 발명의 게이트 도전패턴(271G)은 도전성 배리어막(273)과 금속막(275)을 포함하는 실시 예로 제한되지 않고, 게이트 도전패턴(271G)의 도전물은 다양할 수 있다.
도 19는 도 18b에 도시된 셀 적층체(270C)의 일부를 나타내는 사시도이다. 도 19는 제1 희생기둥들(263A), 제1 스페이서 절연막들(261A), 및 갭필패턴(245) 각각의 구조에 대한 이해를 돕기 위해, 갭필절연막(249)은 일부만을 나타내었다.
도 19를 참조하면, 셀 적층체(270C)는 제1 물질막들(211)들에 의해 서로 이격된 게이트 도전패턴들(271G)를 포함할 수 있다. 게이트 도전패턴들(271G)은 채널구조(230) 및 메모리막(221)을 감싸고, 제1 희생기둥들(263A) 및 갭필패턴들(245)을 향해 연장될 수 있다.
게이트 도전패턴들(271G)은 게이트 스페이서 절연막들(261A)에 의해 제1 희생기둥들(263A)로부터 이격될 수 있다.
일 실시 예로서, 제2 블로킹 절연막(269)은 게이트 도전패턴들(271G)과 갭필패턴들(245) 사이로 연장될 수 있다. 일 실시 예로서, 게이트 도전패턴들(271G) 각각의 도전성 배리어막(273)은 갭필패턴(245)과 금속막(275) 사이로 연장될 수 있다.
도 20은 도 19에 도시된 셀 적층체(270C)를 형성하는 동안 희생기판(201)의 제2 영역(A2) 상에 형성된 구조를 나타내는 단면도이다.
도 20을 참조하면, 도 18a에 도시된 산화막(265)은 희생기판(201)의 제2 영역(A2)에 중첩되도록 연장될 수 있다. 다시 말해, 산화막(265)은 더미 적층체(210B)에 중첩될 수 있다. 희생기판(201)의 제1 영역에 중첩된 제2 물질막들이 게이트 도전패턴들로 대체되는 동안, 더미 적층체(210B)의 제2 물질막들(211)은 제거되지 않고 잔류할 수 있다.
희생기판(201)의 제1 영역에 중첩된 제2 물질막들에 한하여 게이트 도전패턴들로 대체하기 위해 도 5에 도시된 슬릿(SI)의 형태는 다양하게 설계될 수 있다.
도 21a 및 도 21b는 본 발명의 실시 예에 따른 본딩공정을 나타내는 단면도들이다.
도 21a 및 도 21b를 참조하면, 본딩공정을 수행하기에 앞서, 제1 절연막(281)을 산화막(265) 상에 형성할 수 있다. 제1 절연막(281)은 셀 적층체(270C), 더미 적층체(210B), 제1 희생기둥들(263A), 및 제2 희생기둥(263B)에 중첩되도록 연장될 수 있다.
제1 절연막(281)은 본딩공정을 통해 주변회로층(300)을 덮는 제2 절연막(321)에 본딩될 수 있다. 제2 절연막(321)으로 덮인 주변회로층(300)은 본딩공정을 수행하기 전 제공될 수 있다.
주변회로층(300)은 도 6 및 도 9를 참조하여 설명한 바와 같이, 소자분리막들(303) 및 불순물 영역들(305A, 305B, 305C)을 포함하는 기판(301), 기판(301) 상에 적층된 게이트 절연막(307) 및 게이트 전극(309), 인터커넥션 구조들(310), 및 도전성 패드들(317)을 포함할 수 있다. 게이트 전극(309), 인터커넥션 구조들(310), 및 도전성 패드들(317)은 기판(301) 상에 형성된 절연구조(311) 내부에 매립될 수 있다. 제2 절연막(321)은 절연구조(311) 상에 배치되고, 도전성 패드들(317)을 덮도록 연장될 수 있다.
제1 절연막(281) 및 제2 절연막(321)은 절연막 대 절연막 간 본딩이 가능한 다양한 유전체로 형성될 수 있다. 일 실시 예로서, 제1 절연막(281) 및 제2 절연막(321) 각각은 산화막을 포함할 수 있다.
도 22a 및 도 22b는 본 발명의 실시 예에 따른 희생기둥들(263A, 263B)을 노출하는 단계를 나타내는 단면도들이다.
도 22a 및 도 22b를 참조하면, 본딩공정 이 후, 도 21a 및 도 21b에 도시된 희생기판(201)을 제거할 수 있다. 희생기판(201)을 제거하는 동안, 도 21a 및 도 21b에 도시된 제1 보호막(203)에 의해 제1 희생기둥들(263A) 및 제2 희생기둥(263B)이 보호될 수 있다.
이어서, 제1 희생기둥들(263A) 및 제2 희생기둥(263B)이 노출되도록 도 21a 및 도 21b에 도시된 제1 보호막(203)을 제거할 수 있다. 일 실시 예로서, 제1 보호막(203)은 제2 보호막(205), 제1 희생기둥들(263A) 및 제2 희생기둥(263B)이 노출되도록 평탄화 공정을 수행함으로써 제거될 수 있다.
도 23a 및 도 23b은 도전성 패드들(317)을 노출하는 단계를 나타내는 단면도들이다.
도 23a 및 도 23b를 참조하면, 도 22a 및 도 22b에 도시된 제1 희생기둥들(263A) 및 제2 희생기둥(263B)을 선택적으로 제거함으로써, 게이트 스페이서 절연막들(261A) 및 더미 스페이서 절연막(261B)이 노출될 수 있다. 도 22a에 도시된 갭필패턴들(245)은 제1 희생기둥들(263A)을 제거하기 위한 식각 물질을 통해 제거될 수 있다. 제1 희생기둥들(263A) 및 제2 희생기둥(263B)을 제거하는 동안, 제3 보호막(207)은 도 22a 및 도 22b에 도시된 제2 보호막(205)에 의해 보호될 수 있다.
이 후, 도 22a 및 도 22b에 도시된 제1 희생기둥들(263A) 및 제2 희생기둥(263B)의 제거부를 통해 노출된 산화막(265), 제1 절연막(281), 및 제2 절연막(321)을 식각함으로써 도전성 패드들(317)을 노출하는 수직홀들(291A, 291B)을 형성할 수 있다. 수직홀들(291A, 291B)을 형성하는 과정에서 도 22a 및 도 22b에 도시된 제2 보호막이 제거되고, 제3 보호막(207)이 노출될 수 있다.
수직홀들(291A, 291B)은 게이트 스페이서 절연막들(261A)에 의해 정의되는 측벽을 갖는 제1 수직홀들(291A)과 더미 스페이서 절연막(261B)에 의해 정의되는 측벽을 갖는 제2 수직홀(291B)을 포함할 수 있다.
도 24는 도 23a에 도시된 제1 수직홀(291A)의 일부를 나타내는 사시도이다. 도 24는 관통부(293)의 구조에 대한 이해를 돕기 위해, 갭필절연막(249)은 일부만을 나타내었다.
도 24를 참조하면, 제1 수직홀(291A)은 게이트 스페이서 절연막(261A)에 의해 둘러싸일 수 있다. 제1 수직홀(291A)은 게이트 스페이서 절연막(261A)을 관통하는 관통부(293)를 통해 제1 갭(215)에 연결될 수 있다.
제1 갭(215) 및 관통부(293)는 도 22a에 도시된 갭필패턴(245)이 제거됨에 따라 개구될 수 있다. 제1 갭(215)은 도 10d를 참조하여 설명한 바와 같이, 제1 물질막들(211) 사이에 정의되는 영역이다. 제1 갭(215)에 의해 제2 블로킹 절연막(269) 또는 게이트 도전패턴(271G)이 노출될 수 있다. 일 실시 예로서, 제1 갭(215)에 의해 제2 블로킹 절연막(269)이 노출될 수 있다.
도 25 및 도 26은 본 발명의 실시 예에 따른 게이트 콘택구조를 형성하는 단계를 나타내는 사시도들이다. 도 25 및 도 26은 관통부(293) 및 게이트 콘택구조(290A) 각각의 구조에 대한 이해를 돕기 위해, 갭필절연막(249)은 일부만을 나타내었다.
도 25를 참조하면, 제1 갭(215)을 통해 노출된 제2 블로킹 절연막(269)의 일부를 제거함으로써, 게이트 도전패턴(271G)의 측벽을 노출시킬 수 있다. 일 실시 예로서, 제2 블로킹 절연막(269)의 일부를 제거함으로써, 게이트 도전패턴(271G)의 도전성 배리어막(273)이 노출될 수 있다.
도 26을 참조하면, 도 25에 도시된 제1 갭(215), 관통부(293), 및 제1 수직홀(291A)을 도전물로 채움으로써 게이트 콘택구조(290A)를 형성할 수 있다. 게이트 콘택구조(290A)는 도 25에 도시된 제1 갭(215) 및 관통부(293)를 채우는 수평부(290HP) 및 도 25에 도시된 제1 수직홀(291A)을 채우는 수직부(290VP)를 포함할 수 있다.
일 실시 예로서, 게이트 콘택구조(290A)는 도전성 배리어막(295A) 및 금속막(297A)을 포함할 수 있다. 게이트 콘택구조(290A)의 도전성 배리어막(295A)은 수평부(290HP) 및 수직부(290VP) 각각의 표면을 구성할 수 있고, 금속막(297A)은 수평부(290HP) 및 수직부(290VP) 각각의 중심영역을 구성할 수 있다.
게이트 콘택구조(290A)의 수평부(290HP)는 게이트 도전패턴(271G)의 측벽에 접촉될 수 있고, 게이트 콘택구조(290A)의 수직부(290VP)는 게이트 스페이서 절연막(261A)에 의해 게이트 도전패턴(271G)으로부터 이격될 수 있다. 일 실시 예로서, 수평부(290HP)의 도전성 배리어막(295A)은 게이트 도전패턴(271G)의 도전성 배리어막(273)에 접촉될 수 있다.
도 27a 및 도 27b는 본 발명의 실시 예에 따른 게이트 콘택구조(290A) 및 수직콘택구조(290B)를 나타내는 단면도들이다. 도 27a는 도 26에 도시된 게이트 콘택구조를 나타낸다.
도 27a를 참조하면, 도 21a에 도시된 제1 희생기둥(263A)은 도 22a, 도 23a, 도 24 내지 도 26을 참조하여 상술한 공정들을 통해, 게이트 콘택구조(290A)로 교체될 수 있다.
도 27b를 참조하면, 도 21a에 도시된 제1 희생기둥(263A)을 도 27b에 도시된 게이트 콘택구조(290A)로 교체하는 공정을 이용하여, 도 21b에 도시된 제1 희생기둥(263B)을 수직콘택구조(290B)로 교체할 수 있다. 수직콘택구조(290B)는 도 23b에 도시된 제2 수직홀(291B)을 채울수 있다. 수직콘택구조(290B)는 더미 스페이서 절연막(261B)에 의해 더미 적층체(210B)로부터 이격될 수 있다.
도 27a 및 도 27b를 참조하면, 게이트 콘택구조(290A) 및 수직콘택구조(290B)는 서로 다른 도전성 패드들(317)에 각각 접속될 수 있다. 수직콘택구조(290B)는 게이트 콘택구조(290A)와 동일한 도전물을 포함할 수 있다. 일 실시 예로서, 수직콘택구조(290B)는 도전성 배리어막(295B) 및 금속막(297B)을 포함할 수 있다.
게이트 콘택구조(290A) 및 수직콘택구조(290B)를 형성하는 과정에서, 도 23a 및 도 23b에 도시된 제1 수직홀(291A) 및 제2 수직홀(291B)을 채우도록 형성된 도전물을 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식 등으로 평탄화할 수 있다. 평탄화 공정은 제3 보호막(207) 노출 시 정지될 수 있다. 이로써, 도전물은 게이트 콘택구조(290A) 및 수직콘택구조(290B)로 분리될 수 있다.
도 28a 및 도 28b는 게이트 콘택구조(290A) 및 수직콘택구조(290B)를 형성한 이후 이어지는 후속공정에 대한 일 실시 예를 나타내는 단면도들이다.
도 28a 및 도 28b를 참조하면, 메모리막(221)이 노출되도록 도 27a 및 도 27b에 도시된 제3 보호막(207)을 제거할 수 있다. 이어서, 상부 절연막(401)을 형성할 수 있다. 상부 절연막(401)은 메모리막(221), 게이트 콘택구조(290A), 수직콘택구조(290B), 게이트 스페이서 절연막(261A), 더미 스페이서 절연막(261B), 제1 절연패턴(209A), 및 제2 절연패턴(209B)을 덮도록 연장될 수 있다.
이 후, 상부홀들(403A, 403B)을 형성할 수 있다. 상부홀들(403A, 403B)은 상부 절연막(401) 및 메모리막(221)을 관통하여 채널구조(230)의 채널막(231)을 노출하는 제1 상부홀(403A), 및 상부 절연막(401)을 관통하여 수직콘택구조(290B)를 노출하는 제2 상부홀(403B)을 포함할 수 있다.
이 후, 제1 상부홀(403A)을 통해 노출된 채널막(231)의 일부에 불순물을 주입할 수 있다. 일 실시 예로서, 채널막(231)에 n형 불순물을 주입할 수 있다.
연이어, 제1 상부홀(403A)을 채우는 채널콘택구조(405A) 및 제2 상부홀(403B)을 채우는 비아플러그(405B)를 형성할 수 있다. 채널콘택구조(405A) 및 비아플러그(405B) 각각은 도 6 및 도 9를 참조하여 설명한 바와 같이 도전성 배리어막 및 금속막을 포함할 수 있다.
이 후, 도 6 및 도 9에 도시된 비트라인(BL) 및 상부 배선들(UL1, UL2)을 형성하기 위한 후속공정들을 수행할 수 있다.
도 29는 본 발명의 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 29를 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 본딩구조를 통해 서로 본딩된 주변회로층 및 적층체를 포함할 수 있다. 적층체는 셀 적층체 및 더미 적층체 중 적어도 어느 하나를 포함할 수 있다. 셀 적층체의 게이트 도전패턴에 연결되는 게이트 콘택구조는 셀 적층체 및 본딩구조를 관통하며 게이트 도전패턴으로부터 이격된 수직부와 수직부로부터 게이트 도전패턴에 접촉되도록 연장된 수평부를 포함할 수 있다. 더미 적층체는 주변회로층에 연결된 수직콘택구조에 의해 관통될 수 있다. 수직콘택구조는 게이트 콘택구조의 수직부와 유사하게, 더미 적층체로부터 이격되고, 본딩구조를 관통할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 30은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 30을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 도 29를 참조하여 상술한 메모리 장치(1120)와 동일하게 구성될 수 있다. 메모리 컨트롤러(1211)는 도 29를 참조하여 상술한 메모리 컨트롤러(1100)와 동일하게 구성될 수 있다.
45, 300: 주변회로층 103, 303: 소자 분리막
PT, TR: 트랜지스터 110, 310: 인터커넥션 구조
105A 내지 105C, 305A 내지 305C: 불순물 영역
117, 317: 도전성 패드 90: 본딩구조
121, 281: 제1 절연막 119, 321: 제2 절연막
CH, 230: 채널구조 ML, 221: 메모리막
VP, 290VP: 수직부 HP, 290HP: 수평부
GCT, 290: 게이트 콘택구조 ST[C], 270C: 셀 적층체
GCP, 271G: 게이트 도전패턴 ILD: 층간 절연막
181A, 261A: 게이트 스페이서 절연막
ST[D], 210B: 더미 적층체 91, 211: 제1 물질막
93, 213: 제2 물질막 181B, 261B: 더미 스페이서 절연막
123, 249: 갭필절연막 201: 희생기판
210A: 예비 계단구조 217: 계단구조
245: 갭필패턴 253A, 253B: 콘택홀
263A, 263B: 희생기둥 220: 채널홀
203, 205, 207: 보호막
169A, 169B, 209A, 209B: 절연패턴 TH1, TH2, 293: 관통부

Claims (34)

  1. 주변회로층;
    상기 주변회로층 상에 배치된 본딩구조;
    상기 본딩구조 상에 배치된 채널구조;
    상기 본딩구조를 관통하도록 연장된 제1 수직부, 및 상기 제1 수직부로부터 상기 제1 수직부에 교차되게 연장된 제1 수평부를 포함하는 제1 게이트 콘택구조; 및
    상기 제1 수평부의 측벽에 접촉되되 상기 제1 수직부로부터 이격되고, 상기 채널구조를 감싸도록 연장된 제1 게이트 도전패턴을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 본딩구조는 절연막들간 본딩구조를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 게이트 도전패턴과 상기 본딩구조 사이에서 상기 채널구조를 감싸는 제2 게이트 도전패턴; 및
    상기 제2 게이트 도전패턴과 상기 제1 게이트 콘택구조 사이에 배치된 제2 게이트 콘택구조를 더 포함하고,
    상기 제2 게이트 콘택구조는,
    상기 본딩구조 및 상기 제1 게이트 도전패턴을 관통하도록 연장된 제2 수직부, 및 상기 제2 수직부로부터 상기 제2 게이트 도전패턴의 측벽에 접촉되도록 연장된 제2 수평부를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 게이트 도전패턴은 상기 제2 게이트 도전패턴보다 상기 제1 게이트 콘택구조를 향하여 돌출된 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 제1 게이트 도전패턴과 상기 제2 게이트 도전패턴 사이에서 상기 채널구조를 감싸는 제1 층간 절연막;
    상기 제1 게이트 도전패턴을 사이에 두고 상기 제1 층간 절연막에 중첩되고, 상기 채널구조를 감싸는 제2 층간 절연막;
    상기 제1 수직부의 측벽을 감싸고, 상기 제1 수평부에 의해 관통되는 제1 게이트 스페이서 절연막; 및
    상기 제2 수직부의 측벽을 감싸고, 상기 제2 수평부에 의해 관통되는 제2 게이트 스페이서 절연막을 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 게이트 스페이서 절연막 및 상기 제2 게이트 스페이서 절연막 각각은, 상기 제1 층간 절연막 및 상기 제2 층간 절연막 사이의 갭을 채우도록 상기 제1 게이트 도전패턴을 향하여 돌출된 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제1 게이트 스페이서 절연막 및 상기 제2 게이트 스페이서 절연막 각각은 주변회로층을 향하고 상기 본딩구조에 중첩된 바닥면을 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 주변회로층은,
    불순물 영역을 포함하는 기판;
    상기 불순물 영역에 연결된 인터커넥션 구조; 및
    상기 인터커넥션 구조에 연결되고, 상기 제1 수직부에 중첩된 도전성 패드를을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 수직부는 상기 도전성 패드에 접촉되도록 연장된 반도체 메모리 장치.
  10. 제1 영역 및 제2 영역을 포함하는 주변회로층;
    상기 주변회로층 상에 배치된 본딩구조;
    상기 제1 영역에 중첩되고, 상기 본딩구조 상에 교대로 적층된 게이트 도전패턴들 및 층간 절연막들을 포함하는 셀 적층체;
    상기 셀 적층체를 관통하는 채널구조;
    상기 제2 영역에 중첩되고, 상기 본딩구조 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 더미 적층체;
    상기 더미 적층체 및 상기 본딩구조를 관통하여 상기 주변회로층에 접속된 수직콘택구조; 및
    상기 수직콘택구조의 측벽을 감싸는 더미 스페이서 절연막을 포함하고,
    상기 더미 스페이서 절연막은, 상기 수직콘택구조의 측벽을 따라 연장된 기둥부 및 상기 제1 물질막들 사이의 공간들을 채우도록 상기 기둥부부터 상기 제2 물질막들을 향하여 돌출된 돌출부들을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 기둥부는 상기 주변회로층을 향하고 상기 본딩구조에 중첩된 바닥면을 포함하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 본딩구조는 절연막들간 본딩구조를 포함하는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 게이트 도전패턴들은,
    상기 본딩구조 상에 배치된 제1 게이트 도전패턴; 및
    상기 제1 게이트 도전패턴과 상기 본딩구조 사이에 배치된 제2 게이트 도전패턴을 포함하고,
    상기 제1 게이트 도전패턴은 상기 제2 게이트 도전패턴보다 상기 채널구조로부터 더 멀리 연장된 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 채널구조에 나란하게 연장된 제1 수직부, 및 상기 제1 게이트 도전패턴에 접촉되도록 상기 제1 게이트 도전패턴이 배치된 레벨에서 상기 제1 수직부로부터 연장된 제1 수평부를 포함하는 제1 게이트 콘택구조; 및
    상기 채널구조에 나란하게 연장된 제2 수직부, 및 상기 제2 게이트 도전패턴에 접촉되도록 상기 제2 게이트 도전패턴이 배치된 레벨에서 상기 제2 수직부로부터 연장된 제2 수평부를 포함하는 제2 게이트 콘택구조를 더 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제1 수직부의 측벽을 감싸고, 상기 제1 수평부에 의해 관통되는 제1 게이트 스페이서 절연막; 및
    상기 제2 수직부의 측벽을 감싸고, 상기 제2 수평부에 의해 관통되는 제2 게이트 스페이서 절연막을 더 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제1 게이트 스페이서 절연막은 상기 제1 수평부를 기준으로 비대칭적인 구조로 형성되며,
    상기 제2 게이트 스페이서 절연막은 상기 제2 수평부를 기준으로 비대칭적인 구조로 형성된 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제1 게이트 스페이서 절연막은 상기 제1 게이트 도전패턴을 향해 돌출되고,
    상기 제2 게이트 스페이서 절연막은 상기 제1 게이트 도전패턴 및 상기 제2 게이트 도전패턴을 향해 돌출된 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 주변회로층은,
    소자 분리막에 의해 분리된 다수의 트랜지스터들;
    상기 트랜지스터들에 연결된 인터커넥션 구조들; 및
    상기 인터커넥션 구조들에 연결된 도전성 패드들을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 도전성 패드들은 상기 제1 수직부, 상기 제2 수직부, 및 상기 수직콘택구조에 각각 중첩되고,
    상기 제1 수직부, 상기 제2 수직부, 및 상기 수직콘택구조는 상기 도전성 패드들에 각각 접촉되도록 연장된 반도체 메모리 장치.
  20. 채널구조를 감싸며 서로 이격되어 적층된 제1 물질막들, 상기 제1 물질막들 사이에서 상기 채널구조를 감싸는 제2 물질막, 및 상기 제1 물질막들 사이에서 상기 제2 물질막의 측벽 상에 배치된 갭필패턴을 포함하는 계단구조를 희생기판 상에 형성하는 단계;
    상기 계단구조를 덮는 갭필절연막을 형성하는 단계;
    상기 갭필패턴에 교차되고, 상기 갭필절연막, 상기 제1 물질막들, 및 상기 제2 물질막들 관통하는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽 상에 스페이서 절연막을 형성하는 단계;
    상기 스페이서 절연막에 의해 개구된 상기 콘택홀의 중심영역을 희생기둥으로 채우는 단계;
    상기 희생기둥 및 상기 갭필절연막에 중첩되도록 연장된 제1 절연막을 형성하는 단계;
    상기 제1 절연막을, 주변회로층을 덮는 제2 절연막에 본딩하는 단계; 및
    상기 희생기둥 및 상기 갭필패턴을, 상기 제1 절연막 및 상기 제2 절연막을 관통하는 게이트 콘택구조로 교체하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 계단구조를 상기 희생기판 상에 형성하는 단계는,
    상기 희생기판 상에 상기 제1 물질막들 및 상기 제2 물질막을 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막을 관통하는 채널홀을 형성하는 단계;
    상기 채널홀의 표면 상에 메모리막을 형성하는 단계;
    상기 메모리막 상에 상기 채널홀의 중심영역을 채우는 상기 채널구조를 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막을 식각하여 예비 계단구조를 형성하는 단계;
    상기 예비 계단구조의 측벽으로부터 상기 제2 물질막의 일부를 식각함으로써, 상기 제1 물질막들 사이에 제1 갭을 형성하는 단계; 및
    상기 제1 갭을 상기 갭필패턴으로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 희생기판 상에 제1 보호막 및 제2 보호막을 형성하는 단계; 및
    상기 제2 보호막 상에 절연패턴에 의해 관통되는 제3 보호막을 형성하는 단계를 더 포함하고,
    상기 제1 물질막들 및 상기 제2 물질막은 상기 제3 보호막 상에 형성되고,
    상기 채널홀은 상기 제3 보호막 내부로 연장되고,
    상기 콘택홀은 상기 제1 보호막을 노출하도록 상기 절연패턴 및 상기 제2 보호막을 관통하는 반도체 메모리 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 희생기판 및 상기 제3 보호막 각각은 실리콘을 포함하고,
    상기 제1 보호막은 질화물을 포함하고,
    상기 제2 보호막 및 상기 절연패턴 각각은 산화물을 포함하는 반도체 메모리 장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 희생기둥 및 상기 갭필패턴을, 상기 제1 절연막 및 상기 제2 절연막을 관통하는 상기 게이트 콘택구조로 교체하는 단계는,
    상기 제1 보호막이 노출되도록 상기 희생기판을 제거하는 단계;
    상기 제2 보호막 및 상기 희생기둥이 노출되도록 상기 제1 보호막을 제거하는 단계;
    상기 희생기둥 및 상기 갭필패턴을 제거하는 단계;
    상기 희생기둥이 제거된 영역을 통해 노출된 상기 제1 절연막 및 상기 제2 절연막을 식각하는 단계; 및
    상기 희생기둥이 제거된 영역, 상기 갭필패턴이 제거된 영역, 및 상기 제1 절연막 및 상기 제2 절연막이 식각된 영역들을 도전물로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 제2 보호막을 제거하는 단계;
    상기 제3 보호막을 제거하는 단계;
    상기 메모리막 및 상기 게이트 콘택구조를 덮는 상부 절연막을 형성하는 단계; 및
    상기 상부 절연막 및 상기 메모리막을 관통하여 상기 채널구조에 접속된 채널콘택구조를 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  26. 제 20 항에 있어서,
    상기 콘택홀을 통해 상기 제2 물질막의 일부를 식각함으로써, 상기 제1 물질막들 사이에 제2 갭을 형성하는 단계를 더 포함하고,
    상기 스페이서 절연막은 상기 제2 갭을 채우도록 연장된 반도체 메모리 장치의 제조방법.
  27. 제 20 항에 있어서,
    상기 스페이서 절연막은 상기 갭필패턴에 의해 관통되고,
    상기 희생기둥은 상기 갭필패턴에 연결되는 반도체 메모리 장치의 제조방법.
  28. 제 20 항에 있어서,
    상기 제2 물질막을 도전패턴으로 교체하는 단계를 더 포함하고,
    상기 도전패턴은 상기 스페이서 절연막에 의해 상기 희생기둥으로부터 이격되는 반도체 메모리 장치의 제조방법.
  29. 제 28 항에 있어서,
    상기 희생기둥 및 상기 갭필패턴을, 상기 제1 절연막 및 상기 제2 절연막을 관통하는 상기 게이트 콘택구조로 교체하는 단계는,
    상기 희생기둥이 노출되도록 상기 희생기판을 제거하는 단계;
    상기 스페이서 절연막이 노출되도록 상기 희생기둥을 제거하는 단계;
    상기 도전패턴이 배치된 레벨에서 상기 스페이서 절연막을 관통하는 관통부와 상기 도전패턴의 측벽이 노출되도록 상기 갭필패턴을 제거하는 단계;
    상기 희생기둥이 제거된 영역을 통해 상기 제1 절연막 및 상기 제2 절연막을 식각하는 단계; 및
    상기 희생기둥이 제거된 영역, 상기 갭필패턴이 제거된 영역, 상기 제1 절연막 및 상기 제2 절연막이 식각된 영역들을 채우는 도전물을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  30. 제 20 항에 있어서,
    상기 희생기둥은 상기 갭필패턴과 동일한 물질을 포함하는 반도체 메모리 장치의 제조방법.
  31. 제 20 항에 있어서,
    상기 희생기둥과 상기 갭필패턴은 실리콘, 금속, 티타늄 질화막 및 실리콘탄화질화막 중 적어도 어느 하나를 포함하는 반도체 메모리 장치의 제조방법.
  32. 희생기판 상에 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하는 콘택홀을 형성하는 단계;
    상기 제1 물질막들 사이의 갭들이 개구되도록 상기 홀을 통해 상기 제2 물질막들 각각의 일부를 식각하는 단계;
    상기 갭들을 채우고, 상기 콘택홀의 측벽을 따라 연장된 스페이서 절연막을 형성하는 단계;
    상기 스페이서 절연막에 의해 개구된 상기 콘택홀의 중심영역을 희생기둥으로 채우는 단계;
    상기 희생기둥 및 상기 적층체에 중첩되도록 연장된 제1 절연막을 형성하는 단계;
    상기 제1 절연막에, 주변회로층을 덮는 제2 절연막을 본딩하는 단계; 및
    상기 희생기둥을 상기 제1 절연막 및 상기 제2 절연막을 관통하는 수직콘택구조로 교체하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  33. 제 32 항에 있어서,
    상기 제1 물질막들은 상기 스페이서 절연막에 의해 상기 희생기둥으로부터 이격된 반도체 메모리 장치의 제조방법.
  34. 제 32 항에 있어서,
    상기 희생기둥을 상기 제1 절연막 및 상기 제2 절연막을 관통하는 상기 수직콘택구조로 교체하는 단계는,
    상기 희생기둥이 노출되도록 상기 희생기판을 제거하는 단계;
    상기 스페이서 절연막이 노출되도록 상기 희생기둥을 제거하는 단계;
    상기 희생기둥이 제거된 영역을 통해 상기 제1 절연막과 상기 제2 절연막을 식각하는 단계; 및
    상기 희생기둥이 제거된 영역 및 상기 제1 절연막 및 상기 제2 절연막이 식각된 영역들을 도전물로 채우는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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