KR20160013756A - 연결구조물, 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

연결구조물은 계단 형태로 적층된 절연막들; 상기 절연막들의 사이에 개재된 유전막들; 상기 절연막들의 사이에 개재되고, 유전막들의 측벽을 각각 감싸는 도전막들; 및 상기 도전막들 중 하나의 도전막과 연결되고, 하부의 상기 절연막들 및 상기 유전막들을 적어도 일부 관통하는 콘택 플러그들을 포함한다.

Description

연결구조물, 반도체 장치 및 그 제조 방법 {INTERCONNECTION STRUCTURE, SEMICONDUCTOR DEVICE AND MANUFATURING METHOD THEREOF}
본 발명은 연결구조물, 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 연결구조물, 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 적층된 워드라인들에 콘택 플러그들을 각각 연결시켜 원하는 메모리 셀들을 선택적으로 구동한다.
그러나, 이러한 구조를 구현하기 위해서는 다양한 깊이의 콘택 플러그들을 형성해야하기 때문에 공정의 난이도가 높다. 또한, 콘택 플러그가 워드라인을 관통하여 브릿지가 유발될 가능성이 있다.
본 발명의 실시예는 제조 공정이 간소화되고 안정적인 구조를 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 연결구조물은 계단 형태로 적층된 절연막들; 상기 절연막들의 사이에 개재된 유전막들; 상기 절연막들의 사이에 개재되고, 유전막들의 측벽을 각각 감싸는 도전막들; 및 상기 도전막들 중 하나의 도전막과 연결되고, 하부의 상기 절연막들 및 상기 유전막들을 적어도 일부 관통하는 콘택 플러그들을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 제1 내지 제n 절연막들 및 제1 내지 제n 유전막들, 및 상기 제1 내지 제n 절연막들의 사이에 개재되고 상기 제1 내지 제n 유전막들의 측벽을 각각 감싸는 제1 내지 제n 도전막들을 포함하고, 계단 형태를 갖는 제1 적층물, 여기서 n은 자연수; 교대로 적층된 제1 내지 제2n 절연막들 및 제1 내지 제2n 유전막들, 및 상기 제1 내지 제2n 절연막들의 사이에 개재되고 상기 제1 내지 제2n 유전막들의 측벽을 각각 감싸는 제1 내지 제2n 도전막들을 포함하고, 제n+1 내지 제 2n의 상기 절연막들, 상기 유전막들 및 상기 도전막들은 계단 형태를 갖는 제2 적층물; 및 상기 제1 적층물과 상기 제2 적층물의 사이에 위치된 슬릿 절연막을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 계단 형태로 적층된 절연막들 및 상기 절연막들의 사이에 개재된 희생막들을 포함하는 적층물을 형성하는 단계; 상기 적층물의 측벽에 노출된 상기 희생막들을 일부 두께 제거하여 제1 개구부들을 형성하는 단계; 상기 적층물의 상부에, 상기 제1 개구부들 내에 위치된 보이드들을 포함하는 층간절연막을 형성하는 단계; 상기 층간절연막 및 상기 적층물을 관통하는 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 희생막들을 일부 제거하여 제2 개구부들을 형성하는 단계; 및 상기 제2 개구부들 내에 도전막을 형성하는 단계를 포함한다.
콘택 플러그 형성 공정의 난이도를 낮추고, 적층된 도전막들 간에 브릿지가 유발되는 것을 방지할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 연결구조물의 구조를 설명하기 위한 사시도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 연결구조물의 구조를 설명하기 위한 레이아웃 및 단면도이다
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 연결구조물의 구조를 설명하기 위한 사시도 및 레이아웃이다.
도 4 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃 또는 단면도이다.
도 11a 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃 또는 단면도이다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 연결구조물이 적용된 반도체 장치의 단면도이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 연결구조물의 구조를 설명하기 위한 사시도이다.
도 1a는 본 발명의 일 실시예에 따른 연결구조물들의 전체 구조를 나타내는 사시도이다. 도 1a를 참조하면, 연결구조물(C1~C3)은 계단 형태로 적층된 절연막들(11), 절연막들(11)의 사이에 개재된 유전막들(12) 및 절연막들(11)의 사이에 개재되고 유전막들(12)의 측벽을 각각 감싸는 도전막들(13)을 포함한다.
여기서, 도전막들(13)은 적층된 워드라인들에 각각 바이어스를 전달하기 위한 패드부로서, 도전막들(13)은 폴리실리콘, 텅스텐 등을 포함할 수 있다. 절연막들(11)은 적층된 도전막들(13)을 절연시키기 위한 것으로, 산화물 등을 포함할 수 있다. 또한, 유전막들(12)은 제조 공정에서 사용된 희생막이 잔류된 것으로, 질화물 등을 포함할 수 있다.
반도체 장치에는 복수의 연결구조물들(C1~C3)이 포함될 수 있으며, 연결구조물들(C1~C3)은 제1 방향(I-I')으로 나란히 배열될 수 있다. 또한, 이웃한 연결구조물들(C1~C3)의 사이에 슬릿(SL)이 위치되며, 슬릿(SL) 내에는 슬릿 절연막(미도시됨)이 위치될 수 있다.
연결구조물들(C1~C3)은 상이한 높이를 가질 수 있다. 예를 들어, 제1 연결구조물(C1)은 제1 내지 제n 절연막들(11), 제1 내지 제n 유전막들(12), 제1 내지 제n 도전막들(13)을 포함하고, 제2 연결구조물(C2)은 제1 내지 제2n 절연막들(11), 제1 내지 제2n 유전막들(12), 제1 내지 제2n 도전막들(13)을 포함하고, 제3 연결구조물(C3)은 제1 내지 제3n 절연막들(11), 제1 내지 제3n 유전막들(12), 제1 내지 제3n 도전막들(13)을 포함한다.
여기서, 제1 연결구조물(C1)은 계단 형태를 가질 수 있다. 제2 연결구조물(C2)은 제n 내지 제2n 절연막들(11), 유전막들(12) 및 도전막들(13)이 계단 형태를 갖고, 하부의 제1 내지 제n 절연막들(11), 유전막들(12) 및 도전막들(13)은 비계단 형태를 가질 수 있다. 또한, 제3 연결구조물(C3)은 제2n 내지 제3n 절연막들(11), 유전막들(12) 및 도전막들(13)이 계단 형태를 갖고, 하부의 제1 내지 제2n 절연막들(11), 유전막들(12) 및 도전막들(13)은 비계단 형태를 가질 수 있다. 이러한 구조에 따르면, 제1 내지 제3n 층의 패드부들을 3개의 연결구조물들(C1~C3)에 분산 배치할 수 있다. 따라서, 제1 내지 제3n 층의 패드부들을 1개의 연결구조물에 전부 배치하는 것에 비해, 연결구조물의 면적을 감소시킬 수 있다.
또한, 본 도면에서는 계단 형태를 구성하는 하나의 단(S)이 상부의 유전막(12) 및 도전막(13)과 하부의 절연막(11)을 포함하는 것으로 도시하였으나, 하나의 단(S)이 상부의 절연막(11)과 하부의 유전막(12) 및 도전막(13)을 포함하는 것도 가능하다.
도 1b는 본 발명의 일 실시예에 따른 연결구조물의 일부를 확대한 확대 사시도이다. 도 1b를 참조하면, 상부 유전막(U_12)의 측벽을 상부 도전막(U_13)이 감싸고, 하부 유전막(L_12)의 측벽을 하부 도전막(L_13)이 감싼다. 또한, 상부 도전막(U_13) 및 상부 유전막(U_12)과 하부 도전막(L_13) 및 하부 유전막(L_12)의 사이에는 절연막(11)이 개재되는데, 본 도면에서는 설명의 편의상 생략하였다.
일 예로, 상부 유전막(U_12) 및 상부 도전막(U_13)의 구조를 살펴보면, 상부 유전막(U_12)은 4개의 측벽(<1>~<4>)을 갖는다. 여기서, 제1 측벽<1>은 메모리 셀 구조물 등과 연결되는 측벽으로서, 상부 도전막(U_13)으로 감싸지지 않는다. 제3 측벽(<3>)은 제1 측벽(<1>)과 마주하는 말단 측벽으로서, 상부 도전막(U_13)으로 감싸진다. 또한, 마주하는 제2 측벽(<2>)과 제4 측벽(<4>)은 슬릿 절연막(미도시됨)과 접하게 되는 영역으로, 이들 중 적어도 하나는 상부 도전막(U_13)으로 감싸진다. 본 실시예에서는 제2 측벽(<2>)만이 상부 도전막(U_13)에 의해 감싸진 경우를 나타내었으며, 이러한 경우, 상부 도전막(U_13)은 상부 유전막(U-12)의 말단 측벽을 포함하는 적어도 두 개의 측벽을 감싸게 된다. 즉, L 형태를 갖게 된다.
여기서, 상부 도전막(U_13)은 말단의 제3 측벽(<3>)을 감싸는 패드 영역(U_13A)과 제2 측벽(<2>)을 감싸는 연결 영역(U_13B)을 포함할 수 있다. 예를 들어, 패드 영역(U_13A)은 콘택 플러그(CP)와 접하고, 연결 영역(U_13B)은 패드 영역(U_13A)과 메모리 셀 구조물에 포함된 게이트 전극을 연결시킨다.
콘택 플러그(CP)는 도전막들(U_13, L_13)과 각각 연결되며, 본 실시예에서는 상부 도전막(U_13)에 연결된 콘택 플러그(CP)만 도시하였다. 콘택 플러그(CP)는 도전막(U_13)의 패드 영역(U_13A)에 연결되며, 상부면 및 측벽과 접한다. 또한, 오버레이 마진을 확보하기 위해, 콘택 플러그(CP)의 직경(R)은 패드 영역(U_13A)의 폭(W)보다 큰 값을 가질 수 있다. 따라서, 콘택 플러그(CP) 중 패드 영역(U_13A)과 중첩되지 않은 영역은 패드 영역(U_13A)의 하부로 확장되며, 유전막들(L_12) 및 절연막들(11)을 관통한다. 또한, 상부 도전막(U_13)의 연결 영역(U_13A)과 하부 도전막(L_13)의 연결 영역(L_13A)이 비중첩되도록, 상부 도전막(U_13)의 연결 영역(U_13A)의 하부에는 유전막(12)이 위치된다. 따라서, 콘택 플러그(CP)가 하부로 확장되더라도, 상부 도전막(U_13)과 하부 도전막(L_13)이 브릿지되는 것을 방지할 수 있다.
도 1c는 본 발명의 일 실시예에 따른 연결구조물이 타구조물과 연결된 구조를 나타낸 사시도이다. 도 1c를 참조하면, 반도체 장치는 셀 영역(CELL) 및 콘택 영역(CONTACT)을 포함한다. 또한, 셀 영역(CELL)에는 교대로 적층된 게이트 전극들(16)과 절연막들(미도시됨)을 포함하는 메모리 셀 구조물(MC)이 위치되고, 콘택 영역(CONTACT) 에는 연결구조물(C)이 위치될 수 있다.
여기서, 메모리 셀 구조물(MC)에 포함된 게이트 전극들(16)은 도전막들(13)과 각각 연결된다. 예를 들어, 게이트 전극들(16)과 도전막들(13)은 하나의 막으로 연결되어 형성될 수 있다. 메모리 셀 구조물(MC)은 게이트 전극들(16)을 관통하는 채널막(14) 및 채널막(14)과 게이트 전극들(16)의 사이에 개재된 메모리막(15)을 더 포함할 수 있다. 또한, 메모리 막은 터널절연막, 데이터 저장막 및 전하차단막을 포함하고, 데이터 저장막은 실리콘, 질화물, 상변화 물질, 나노 닷 등을 포함할 수 있다. 따라서, 채널막(14)과 게이트 전극들(16)이 교차되는 영역에 메모리 셀들이 형성된다.
도 2a는 본 발명의 일 실시예에 따른 연결구조물의 레이아웃을 나타내고, 도 2b는 도 2a의 A-A' 단면도이고, 도 2c는 도 2a의 B-B' 단면도이고, 도 2d는 도 2a의 C-C' 단면도이고, 도 2e는 도 2a의 D-D' 단면도이고, 도 2f는 도 2a의 E-E' 단면도이다. 단, 도 2b 내지 도 2f의 단면도는 하부의 막들을 일부 생략하여 도시하였다.
도 2a 및 도 2b를 참조하면, 하나의 콘택 플러그(CP)는 층간절연막(28)을 관통하여 하나의 도전막(23)과 접하며, 하부의 절연막들(21) 및 유전막들(22)을 적어도 일부 관통한다. 여기서, 도전막들(23)과 콘택 플러그들(CP)이 접하는 위치는 오버레이 마진에 따라 차이가 있을 수 있다. 일 예로, 제1 콘택 플러그(CP_1)는 좌측으로 치우쳐 도전막(23)과 접하므로, 상대적으로 우측이 더 깊게 하부의 절연막들(21) 및 유전막들(22)을 관통한다. 다른 예로, 제N 콘택 플러그(CP_N)는 우측으로 치우쳐 도전막(23)과 접하므로, 상대적으로 좌측이 더 깊게 하부의 절연막들(21) 및 유전막들(22)을 관통한다. 또한, 연결구조물들(C1~C3)의 사이에는 슬릿 절연막(27)이 채워지므로, 동일한 층에 위치된 도전막들(23)이 슬릿 절연막(27)에 의해 상호 분리된다.
도 2c를 참조하면, 도전막(23)의 패드 영역은 유전막(22)의 제2 방향(Ⅱ-Ⅱ') 말단 측벽을 감싸도록 형성된다. 또한, 도 2d를 참조하면, 도전막(23)의 연결 영역은 절연막들(21)과 교대로 적층된다.
도 2e를 참조하면, 도전막(23)의 상부면과 접한 콘택 플러그(CP)의 영역은 더이상 하부로 확장되지 않는다. 반면에, 도 2f를 참조하면, 콘택 플러그(CP) 중 도전막(23)과 접하지 않은 영역은 하부의 절연막들(21) 및 유전막들(22)을 적어도 일부 관통한다.
전술한 바와 같은 구조에 따르면, 콘택 플러그(CP)가 하부의 막들을 관통하더라도, 하부의 절연성 물질막들을 관통하므로, 하부의 도전막들(23)과 브릿지되지 않는다.
도 3a는 본 발명의 일 실시예에 따른 연결구조물의 구조를 설명하기 위한 사시도이고, 도 3b는 레이아웃이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 연결구조물(C1~C3)은 계단 형태로 적층된 절연막들(31), 절연막들(31)의 사이에 개재된 유전막들(32) 및 절연막들(31)의 사이에 개재되고 유전막들(32)의 측벽을 각각 감싸는 도전막들(33)을 포함한다.
반도체 장치에는 복수의 연결구조물들(C1~C3)이 포함될 수 있으며, 연결구조물들(C1~C3)은 제1 방향(I-I')으로 나란히 배열될 수 있다. 또한, 이웃한 연결구조물들(C1~C3)의 사이에 슬릿들(SL)이 위치되며, 슬릿들(SL) 내에는 슬릿 절연막(37)이 위치될 수 있다.
여기서, 도전막(33)은 유전막(32)의 제2 내지 제4 측벽들(<2>~<4>)을 감싸도록 형성될 수 있다. 즉, 도전막(33)은 유전막(32)의 말단 측벽을 포함한 적어도 세 개의 측벽을 감싸도록, C 형태로 형성될 수 있다. 도전막(33)은 말단의 제3 측벽(<3>)을 감싸는 패드 영역(33A)과 제2 및 제4 측벽들(<2>, <4>)을 감싸는 연결 영역(33B)을 포함한다. 예를 들어, 슬릿 절연막(37)의 양측에 연결 영역(33B)이 형성된다. 이러한 구조에 따르면, 패드 영역(33A)은 콘택 플러그(CP)와 접하고, 연결 영역(33B)은 패드 영역(33A)과 메모리 셀 구조물에 포함된 게이트 전극을 연결시킨다.
도 4 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 도 4 및 도 5는 사시도이고, 도 6 내지 도 10의 a 내지 d 도는 도 2a의 A-A' 단면도, C-C' 단면도, D-D' 단면도 또는 레이아웃이다.
도 4를 참조하면, 교대로 적층된 절연막들(41) 및 희생막들(42)을 포함하는 적층물(ST)을 형성한다. 여기서, 희생막들(42)은 후속 공정에서 도전막으로 대체하기 위한 것으로, 절연막(41)에 대한 식각 선택비가 큰 물질로 형성된다. 예를 들어, 희생막들(42)은 질화물 등을 포함하고, 절연막들(41)은 산화물 등을 포함한다.
이어서, 적층물(ST) 상에 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 제2 방향(Ⅱ-Ⅱ')으로 축소시키면서 식각 공정을 반복적으로 수행한다. 이를 통해, 적층물(ST)의 상부 일부 층을 계단 형태로 패터닝할 수 있다. 이때, 하나의 절연막(41) 및 하나의 희생막(42)이 하나의 단을 구성하도록, 적층물(ST)을 패터닝할 수 있다.
도 5를 참조하면, 적층물(ST) 상에 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 제1 방향(I-I')으로 축소시키면서 식각 공정을 반복적으로 수행한다. 이때, N개의 절연막(41) 및 N개의 희생막(42)이 하나의 단을 구성하도록, 적층물(ST)을 패터닝할 수 있다. 예를 들어, N은 자연수이며, N=4일 수 있다. 이로써, 적층물(ST)이 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 계단 형태를 갖게 되며, 제1 내지 제3 연결물들(C1~C3)이 정의된다.
이때, 마스크 패턴이 축소되는 정도에 따라 제1 내지 제3 연결물들(C1~C3)의 폭(W1~W3)이 결정된다. 제1 내지 제3 연결물들(C1~C3)은 동일한 폭(W1=W2=W3)을 갖거나, 상이한 폭(W1>W2>W3, W1<W2<W3)을 가질 수 있다.
도 6a 내지 도 6c를 참조하면, 적층물(ST)의 측벽에 노출된 희생막들(42)을 일부 두께 제거하여 제1 개구부들(OP1)을 형성한다. 예를 들어, 희생막들(42)을 400 내지 600Å 제거한다. 이때, 계단 형태로 패터닝된 측벽을 따라 희생막들(42)이 제거되므로, 각 층에서 L 형태로 희생막들(42)이 제거될 수 있다.
도 7a 및 도 7b를 참조하면, 적층물(ST) 상에 층간절연막(43)을 형성한다. 이때, 층간절연막(43)이 제1 개구부들(OP1)을 일부 채우도록 형성되며, 층간절연막(43)은 제1 개구부들(OP1) 내에 위치된 보이드들(V)을 포함한다.
참고로, 층간절연막(43)을 형성하기 전에, 희생막들(42)에 비해 식각 속도가 빠른 희생 패턴(44)을 제1 개구부들(OP1) 내에 형성하는 것도 가능하다. 예를 들어, 희생 패턴(44)은 산화물을 포함할 수 있으며, CFD(ConFormal Deposition) 방식으로 형성된 산화막, PE-ALD(Plasma Enhanced-Atomic Layer Deposition) 방식으로 형성된 산화막, 극저온 산화막(Ultra Low Temperature Oxide Layer) 등일 수 있다.
도 8a 내지 도 8d를 참조하면, 적층물(ST)을 관통하는 제1 슬릿들(SL1)을 형성한 후, 제1 슬릿들(SL1) 내에 제1 슬릿 절연막들(45)을 형성한다. 여기서, 제1 슬릿 절연막들(45)은 이웃한 연결구조물들(C1~C3)의 사이에 위치된다.
이어서, 제1 슬릿 절연막들(45)과 연결구조물들(C1~C3)의 사이에 제2 슬릿들(SL2)을 형성한다. 이때, 제1 슬릿들(SL1)의 일측에 한해 제2 슬릿들(SL2)이 위치된다. 따라서, 제2 슬릿들(SL2)의 일 측벽에는 제1 슬릿 절연막(45)이 노출되고, 제2 슬릿들(SL2)의 타 측벽에는 연결구조물들(C1~C3)이 위치된다. 또한, 제2 슬릿들(SL2)의 타 측벽에는 연결구조물들(C1~C3)의 보이드들(V)이 노출된다
이어서, 제2 슬릿들(SL2) 및 보이드들(V)을 통해 희생막들(42)을 일부 제거하여 제2 개구부들(OP2)을 형성한다. 예를 들어, 습식 식각 공정을 이용하여 희생막들(42)을 제거할 수 있다. 이때, 식각액이 제2 슬릿들(SL2) 및 보이드들(V)을 통해 유입되어, 희생막들(42)을 일부 식각한다. 또한, 제2 개구부들(OP2) 형성시, 제1 슬릿 절연막이 잔류하는 절연막들(41)의 지지체로서 역할을 할 수 있다. 참고로, 앞서 도 7a를 참조하여 설명한 바와 같이, 제1 개구부들(OP1) 내에 희생 패턴들(44)을 형성하는 경우, 희생 패턴들(44)은 희생막들(42)에 비해 식각 속도가 빠르므로, 보이드(V)와 마찬가지로 식각액이 유입되는 통로를 제공할 수 있다.
본 실시예에서는 제2 슬릿들(SL2)의 일 측벽에 제1 슬릿 절연막(45)이 노출되므로, 제2 슬릿들(SL2)을 기준으로 타측에 위치된 연결구조물들(C1~C3)의 희생막들(42)만 제거된다. 즉, 제2 개구부들(OP2)이 L 형태를 갖게 된다.
도 9a 및 도 9b를 참조하면, 제2 개구부들(OP2) 내에 도전막들(46)을 형성한 후, 제2 슬릿들(SL2) 내에 제2 슬릿 절연막들(47)을 형성한다. 이로써, L 형태를 갖는 도전막들(46)이 형성된다. 또한, 제2 개구부들(OP2) 형성시에 제거되지 않은 희생막들(42)은 연결구조물들(C1~C3) 내에 잔류된다.
도 10a 및 도 10b를 참조하면, 도전막들(46)에 각각 연결된 콘택 플러그들(47)을 형성한다. 콘택 플러그들(47)은 도전막들(46)의 상부면 및 측벽과 접하며, 하부의 절연막들(41) 및 희생막들(42)을 적어도 일부 관통할 수 있다.
도 11a 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a 내지 c 도는 도 3b의 A-A' 단면도, D-D' 단면도 또는 레이아웃이다.
앞서, 도 4 내지 도 7b를 참조하여 설명한 바와 같이, 절연막들(51) 및 희생막들(52)이 교대로 적층된 적층물(ST), 제1 개구부들(OP1), 제1 개구부들(OP1) 내에 위치된 보이드들(V)을 포함하는 층간절연막(53)을 차례로 형성한다. 단, 앞서 설명한 실시예에서 제1 슬릿(SL1) 및 제1 슬릿 절연막(45)을 형성하는 공정은 생략하도록 한다.
도 11a 내지 도 11c를 참조하면, 적층물(ST)을 관통하는 제2 슬릿들(SL2)을 형성한다. 예를 들어, 제2 슬릿들(SL2)은 이웃한 연결구조물들(C1~C3)의 사이에 위치되며, 양 측벽을 통해 양 측의 연결구조물들(C1~C3)을 노출시킨다.
이어서, 제2 슬릿들(SL2) 및 보이드들(V)을 통해 희생막들(52)을 일부 제거한다. 이때, 제2 슬릿들(SL2)을 기준으로 양 측으로 희생막들(52)이 제거되므로, C 형태의 제2 개구부들(OP2)이 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 제2 개구부들(OP2) 내에 도전막들(54)을 형성한다. 여기서, 각각의 도전막들(54)은 C 형태를 가질 수 있다. 이어서, 제2 슬릿들(SL2) 내에 제2 슬릿 절연막들(55)을 형성한다. 따라서, 이웃한 연결구조물들(C1~C3)에 포함된 도전막들(54)은 제2 슬릿 절연막들(55)에 의해 상호 절연된다.
도 13a 및 도 13b를 참조하면, 도전막들(54)과 각각 접하고 하부의 절연막들(41) 및 희생막들(42)을 적어도 일부 관통하는 콘택 플러그들(56)을 형성한다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 연결구조물이 적용된 반도체 장치의 단면도이다.
도 14a 및 도 14b를 참조하면, 셀 영역(CELL) 및 콘택 영역(CONTACT)의 하부에 주변 영역(PERI)이 위치된다. 셀 영역(CELL)은 기판 상에 적층된 메모리 셀들을 포함하며, 스트레이트, U 형태 등으로 메모리 스트링들이 배열된다. 도 14a는 메모리 스트링들이 U 형태로 배열된 경우를 나타내고, 도 14b는 메모리 스트링들이 스트레이트 형태로 배열된 경우를 나타낸다.
콘택 영역(CONTACT)은 C 또는 L 형태의 도전막들이 적층된 연결구조물들을 포함하며, 각각의 도전막들에 콘택 플러그들이 연결된다. 또한, 콘택 플러그들은 하부의 절연막들 및 유전막들을 관통한다.
주변 영역(PERI)은 트랜지스터들(TR) 및 트랜지스터들(TR)에 연결된 배선들(M)을 포함한다. 트랜지스터들(TR)은 메모리 스트링들을 구동하기 위한 것으로, 주변 영역(PERI)에 위치된 트랜지스터와 콘택 영역(CONTACT)에 형성된 패드들을 각각 연결시켜야 한다. 따라서, 본 발명의 일 실시예에 따르면, 콘택 플러그들(CP)이 하부의 절연막들 및 유전막들을 완전히 관통하여, 주변 영역(PERI)의 배선들(M)과 연결되도록 한다. 이러한 구조에 따르면, 콘택 영역(CONTACT)을 통해 셀 영역(CELL)의 게이트 전극들 뿐만 아니라, 주변 영역(PERI)의 트랜지스터들(TR)에도 바이어스를 공급할 수 있다. 따라서, 주변 영역의 트랜지스터들(TR)에 바이어스를 공급하기 위한 별도의 콘택 플러그들을 형성할 필요가 없으며, 반도체 장치의 면적을 감소시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 14를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 계단 형태로 적층된 절연막들; 상기 절연막들의 사이에 개재된 유전막들; 상기 절연막들의 사이에 개재되고, 유전막들의 측벽을 각각 감싸는 도전막들; 및 상기 도전막들 중 하나의 도전막과 연결되고, 하부의 상기 절연막들 및 상기 유전막들을 적어도 일부 관통하는 콘택 플러그들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 또한 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 14를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 계단 형태로 적층된 절연막들; 상기 절연막들의 사이에 개재된 유전막들; 상기 절연막들의 사이에 개재되고, 유전막들의 측벽을 각각 감싸는 도전막들; 및 상기 도전막들 중 하나의 도전막과 연결되고, 하부의 상기 절연막들 및 상기 유전막들을 적어도 일부 관통하는 콘택 플러그들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 17은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 17에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 14를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 계단 형태로 적층된 절연막들; 상기 절연막들의 사이에 개재된 유전막들; 상기 절연막들의 사이에 개재되고, 유전막들의 측벽을 각각 감싸는 도전막들; 및 상기 도전막들 중 하나의 도전막과 연결되고, 하부의 상기 절연막들 및 상기 유전막들을 적어도 일부 관통하는 콘택 플러그들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 16을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 18은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 18에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 14를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 계단 형태로 적층된 절연막들; 상기 절연막들의 사이에 개재된 유전막들; 상기 절연막들의 사이에 개재되고, 유전막들의 측벽을 각각 감싸는 도전막들; 및 상기 도전막들 중 하나의 도전막과 연결되고, 하부의 상기 절연막들 및 상기 유전막들을 적어도 일부 관통하는 콘택 플러그들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 절연막 12: 유전막
13: 도전막 14: 채널막
15: 메모리막 16: 게이트 전극

Claims (20)

  1. 계단 형태로 적층된 절연막들;
    상기 절연막들의 사이에 개재된 유전막들;
    상기 절연막들의 사이에 개재되고, 유전막들의 측벽을 각각 감싸는 도전막들; 및
    상기 도전막들 중 하나의 도전막과 연결되고, 하부의 상기 절연막들 및 상기 유전막들을 적어도 일부 관통하는 콘택 플러그들
    을 포함하는 연결구조물.
  2. 제1항에 있어서,
    상기 도전막들은 상기 유전막들의 말단 측벽을 포함하는 적어도 두 개의 측벽을 감싸는
    연결구조물.
  3. 제1항에 있어서,
    상기 도전막들은 상기 유전막들의 말단 측벽을 포함하는 적어도 세 개의 측벽을 감싸는
    연결구조물.
  4. 제1항에 있어서,
    상기 콘택 플러그들은 상기 도전막들의 상부면 및 측벽과 접하는
    연결구조물.
  5. 제1항에 있어서,
    각각의 상기 도전막들은 셀 구조물에 포함된 적층된 게이트 전극들과 각각 연결된
    연결구조물.
  6. 제5항에 있어서,
    각각의 상기 도전막들은,
    상기 유전막들의 말단 측벽을 감싸고, 상기 콘택 플러그와 접하는 패드 영역; 및
    상기 패드 영역과 상기 게이트 전극을 연결시키는 연결 영역을 포함하는
    연결구조물.
  7. 교대로 적층된 제1 내지 제n 절연막들 및 제1 내지 제n 유전막들, 및 상기 제1 내지 제n 절연막들의 사이에 개재되고 상기 제1 내지 제n 유전막들의 측벽을 각각 감싸는 제1 내지 제n 도전막들을 포함하고, 계단 형태를 갖는 제1 적층물, 여기서 n은 자연수;
    교대로 적층된 제1 내지 제2n 절연막들 및 제1 내지 제2n 유전막들, 및 상기 제1 내지 제2n 절연막들의 사이에 개재되고 상기 제1 내지 제2n 유전막들의 측벽을 각각 감싸는 제1 내지 제2n 도전막들을 포함하고, 제n+1 내지 제 2n의 상기 절연막들, 상기 유전막들 및 상기 도전막들은 계단 형태를 갖는 제2 적층물; 및
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치된 슬릿 절연막
    을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 적층물의 상기 제1 내지 제n 도전막들에 각각 연결되고, 하부의 상기 제1 내지 제n 절연막들 및 제1 내지 제n 유전막들을 적어도 일부 관통하는 제1 콘택 플러그들; 및
    상기 제2 적층물의 상기 제1 내지 제n 도전막들에 각각 연결되고, 하부의 상기 제1 내지 제n 절연막들 및 제1 내지 제n 유전막들을 적어도 일부 관통하는 제2 콘택 플러그들
    을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2 적층물들의 하부에 위치되고, 트랜지스터들 및 상기 트랜지스터들과 연결된 배선들을 포함하는 주변 영역을 더 포함하고,
    상기 제1 및 제2 콘택 플러그들은 하부의 상기 절연막들 및 상기 유전막들을 모두 관통하여 상기 배선들과 연결된 반도체 장치.
  10. 제7항에 있어서,
    셀 영역에 위치되고, 교대로 적층된 게이트 전극들 및 절연막들을 포함하는 셀 구조물을 더 포함하고, 상기 게이트 전극들과 상기 도전막들은 각각 연결된
    반도체 장치.
  11. 제9항에 있어서,
    상기 도전막들은 상기 유전막들의 두 측벽을 감싸도록 L 형태를 갖는
    반도체 장치.
  12. 제9항에 있어서,
    상기 도전막들은 상기 유전막들의 세 측벽을 감싸도록 C 형태를 갖는
    반도체 장치.
  13. 계단 형태로 적층된 절연막들 및 상기 절연막들의 사이에 개재된 희생막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물의 측벽에 노출된 상기 희생막들을 일부 두께 제거하여 제1 개구부들을 형성하는 단계;
    상기 적층물의 상부에, 상기 제1 개구부들 내에 위치된 보이드들을 포함하는 층간절연막을 형성하는 단계;
    상기 층간절연막 및 상기 적층물을 관통하는 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 희생막들을 일부 제거하여 제2 개구부들을 형성하는 단계; 및
    상기 제2 개구부들 내에 도전막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 도전막들 중 하나의 도전막과 연결되고, 하부의 상기 절연막들 및 상기 희생막들을 적어도 일부 관통하는 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 개구부들 내에, 상기 희생막들에 비해 식각 속도가 빠른 희생 패턴들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 슬릿을 형성하기 전에, 상기 적층물을 관통하는 지지 절연막
    을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 슬릿은 일측에 상기 지지 절연막을 노출시키고 타측에 상기 적층물을 노출시키는
    반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    각각의 상기 도전막들은 말단 측벽을 포함한 적어도 두 개의 측벽을 감싸는
    반도체 장치의 제조 방법.
  19. 제13항에 있어서,
    상기 슬릿은 양측에 상기 적층물을 노출시키는
    반도체 장치의 제조 방법.
  20. 제19항에 있어서,
    각각의 상기 도전막들은 말단 측벽을 포함한 적어도 세 개의 측벽을 감싸는
    반도체 장치의 제조 방법.
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US14/571,764 US9524903B2 (en) 2014-07-28 2014-12-16 Interconnection structure, semiconductor device, and method of manufacturing the same
TW104100534A TWI632664B (zh) 2014-07-28 2015-01-08 互連結構、半導體裝置及製造其之方法
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155314A (zh) * 2016-05-11 2019-01-04 美光科技公司 交叉点存储器单元的阵列和形成交叉点存储器单元的阵列的方法
US10396035B2 (en) 2017-07-26 2019-08-27 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device having contact plugs penetrating upper adjacent electrodes
US10748923B2 (en) 2018-04-20 2020-08-18 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
CN113690246A (zh) * 2020-05-19 2021-11-23 爱思开海力士有限公司 三维半导体存储器装置
US11251192B2 (en) 2018-06-11 2022-02-15 Samsung Electronics Co., Ltd. Semiconductor devices and manufacturing methods of the same

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252355B (zh) * 2015-06-15 2021-03-09 爱思开海力士有限公司 半导体器件及其制造方法
KR102536261B1 (ko) 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US10249640B2 (en) * 2016-06-08 2019-04-02 Sandisk Technologies Llc Within-array through-memory-level via structures and method of making thereof
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
TWI645548B (zh) * 2017-04-07 2018-12-21 旺宏電子股份有限公司 多層元件的邊緣結構及其製造方法
US10192824B2 (en) 2017-04-10 2019-01-29 Macronix International Co., Ltd. Edge structure for multiple layers of devices, and method for fabricating the same
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
KR102452827B1 (ko) * 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR102612408B1 (ko) 2018-11-02 2023-12-13 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20210008985A (ko) * 2019-07-15 2021-01-26 삼성전자주식회사 3차원 반도체 메모리 장치
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
CN110770902B (zh) * 2019-08-23 2021-08-17 长江存储科技有限责任公司 竖直存储器件
KR20210058562A (ko) 2019-11-14 2021-05-24 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR20210108016A (ko) * 2020-02-25 2021-09-02 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
JP2021150408A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体記憶装置
WO2021243703A1 (en) * 2020-06-05 2021-12-09 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
KR20210152471A (ko) 2020-06-05 2021-12-15 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조와 그 형성 방법
KR20220006835A (ko) 2020-07-09 2022-01-18 삼성전자주식회사 반도체 메모리 장치
KR20220018343A (ko) * 2020-08-06 2022-02-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR20220037633A (ko) 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
KR20220037636A (ko) * 2020-09-18 2022-03-25 에스케이하이닉스 주식회사 메모리 장치 및 그 제조방법
US11903183B2 (en) 2020-10-01 2024-02-13 Micron Technology, Inc. Conductive line contact regions having multiple multi-direction conductive lines and staircase conductive line contact structures for semiconductor devices
US11950403B2 (en) * 2020-10-23 2024-04-02 Micron Technology, Inc. Widened conductive line structures and staircase structures for semiconductor devices
KR20220108627A (ko) * 2021-01-27 2022-08-03 삼성전자주식회사 열전 소자를 구비한 수직형 비휘발성 메모리 소자, 그 메모리 소자를 구비한 반도체 패키지, 및 그 메모리 소자의 방열 방법
TWI786797B (zh) * 2021-09-01 2022-12-11 旺宏電子股份有限公司 記憶體元件及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5330017B2 (ja) * 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP4975794B2 (ja) * 2009-09-16 2012-07-11 株式会社東芝 不揮発性半導体記憶装置
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
FR2963161B1 (fr) * 2010-07-23 2012-08-24 Commissariat Energie Atomique Procede de realisation d?un circuit integre
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR20150120031A (ko) 2014-04-16 2015-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109155314A (zh) * 2016-05-11 2019-01-04 美光科技公司 交叉点存储器单元的阵列和形成交叉点存储器单元的阵列的方法
US10396035B2 (en) 2017-07-26 2019-08-27 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device having contact plugs penetrating upper adjacent electrodes
US10615124B2 (en) 2017-07-26 2020-04-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device including a cell array region and a contact region
US10748923B2 (en) 2018-04-20 2020-08-18 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
US11696442B2 (en) 2018-04-20 2023-07-04 Samsung Electronics Co., Ltd. Vertical memory devices and methods of manufacturing the same
US11251192B2 (en) 2018-06-11 2022-02-15 Samsung Electronics Co., Ltd. Semiconductor devices and manufacturing methods of the same
CN113690246A (zh) * 2020-05-19 2021-11-23 爱思开海力士有限公司 三维半导体存储器装置

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Publication number Publication date
TWI632664B (zh) 2018-08-11
CN105304637B (zh) 2020-11-10
US9524903B2 (en) 2016-12-20
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