KR20170139338A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 제1 트렌치를 포함하는 절연막; 상기 제1 트렌치 내에 위치되고, 금속 패턴 및 정공 소스를 포함하는 벌크 패턴; 상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물을 관통하고, 상기 벌크 패턴으로부터 정공을 공급받는 채널 패턴을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 트렌치를 포함하는 절연막; 상기 제1 트렌치 내에 위치되고, 금속 패턴 및 정공 소스를 포함하는 벌크 패턴; 상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물을 관통하고, 상기 벌크 패턴으로부터 정공을 공급받는 채널 패턴을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 절연막 내에 위치되고 정공 소스를 포함하는 벌크 패턴; 상기 절연막 내에 위치된 소스 패턴; 상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하는 채널 패턴; 및 상기 절연막과 상기 적층물의 사이에 개재되고, 상기 벌크 패턴과 상기 소스 패턴과 상기 채널 패턴을 연결시키는 연결막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 절연막 내에 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 정공 소스를 포함하는 벌크 패턴을 형성하는 단계; 상기 절연막 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물을 관통하고, 상기 벌크 패턴과 연결된 채널 패턴을 형성하는 단계; 및 상기 적층물과 상기 절연막의 사이에 상기 벌크 패턴과 상기 채널 패턴을 연결시키는 연결막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 절연막 내에 벌크 패턴 및 소스 패턴을 형성하는 단계; 상기 절연막 상에 희생막을 형성하는 단계; 상기 희생막 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계; 상기 적층물 및 상기 희생막을 관통하는 채널 패턴을 형성하는 단계; 상기 희생막을 제거하여 개구부를 형성하는 단계; 및 상기 개구부 내에 상기 벌크 패턴과 상기 소스 패턴과 상기 채널 패턴을 연결시키는 연결막을 형성하는 단계를 포함할 수 있다.
셀 적층물의 하부에 위치된 절연막이 P타입의 정공 소스를 포함하는 포켓 형태의 벌크 패턴 및 소스 패턴을 포함한다. 또한, 절연막 상에 전류 경로를 제공하기 위한 N타입의 연결막이 위치된다. 따라서, 셀 적층물의 하부에 주변 회로가 위치되더라도, 소거 동작시에 벌크 패턴으로부터 채널 패턴으로 정공을 공급할 수 있다. 또한, 리드 또는 프로그램 동작시에 소스 패턴을 접지시키거나 소스 전압을 인가할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 구동 방식을 설명하기 위한 단면도이다.
도 3a, 도 3b, 도 4a, 도 4b 및 도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃 및 단면도이다.
도 11 및 도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 절연막(11), 절연막(11) 내의 벌크 패턴(12) 및 소스 패턴(13), 연결막(14), 적층물(ST) 및 적층물(ST)을 관통하는 채널 패턴(18)을 포함한다.
절연막(11)은 적어도 하나의 제1 트렌치(T1) 및 적어도 하나의 제2 트렌치(T2)를 포함한다. 예를 들어, 이웃한 제1 트렌치들(T1)의 사이에 복수의 제2 트렌치들(T2)이 위치될 수 있으며, 제1 트렌치들(T1)과 제2 트렌치들(T2)은 균일한 간격으로 배열될 수 있다. 또한, 제1 트렌치(T1)는 제2 트렌치(T2)에 비해 넓은 폭(W1>W2)을 가질 수 있고, 제1 트렌치(T1)와 제2 트렌치(T2)는 실질적으로 동일한 레벨에 위치될 수 있다. 여기서, "실질적으로 동일한"은 수치가 일치하는 것 뿐만 아니라 공정상의 오차가 포함된 범위에 속하는 것을 의미한다.
벌크 패턴(12)은 소거 동작 시 채널 패턴(18)에 정공(hole)을 공급하기 위한것으로, 제1 트렌치(T1) 내에 위치된다. 예를 들어, 벌크 패턴(12)은 제1 트렌치(T1) 내의 금속 패턴(12A) 및 금속 패턴(12B) 내의 정공 소스(12B)를 포함할 수 있다. 금속 패턴(12A)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다. 정공 소스(12B)은 P타입의 불순물이 포함된 폴리실리콘 패턴일 수 있다.
소스 패턴(13)은 제2 트렌치(T2) 내에 위치되며, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등의 금속을 포함할 수 있다. 예를 들어, 소스 패턴(13)은 벌크 패턴(12)의 금속 패턴(12B)과 동일한 물질로 형성될 수 있다. 소스 패턴(13)은 복수의 돌출부들(13A) 및 복수의 돌출부들(13B)을 연결시키는 바디부(13B)를 포함할 수 있다. 돌출부들(13A)은 바디부(13B)의 저면으로부터 돌출될 수 있다. 또한, 소스 패턴(13)과 벌크 패턴(12)이 실질적으로 동일한 레벨에 위치될 수 있다.
적층물(ST)은 절연막(11)의 상부에 위치되며, 교대로 적층된 도전막들(15) 및 절연막들(16)을 포함할 수 있다. 여기서, 도전막들(15)은 선택 트랜지스터, 메모리 셀 등의 게이트 전극일 수 있고, 절연막들(16)은 적층된 게이트 전극들을 절연시킨다. 예를 들어, 최상부 적어도 하나의 도전막(15)은 상부 선택 트랜지스터의 게이트 전극이고, 최하부 적어도 하나의 도전막(15)은 하부 선택 트랜지스터의 게이트 전극이고, 나머지 도전막들(15)은 메모리 셀의 게이트 전극일 수 있다. 또한, 메모리 스트링은 직렬로 연결된 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터를 포함할 수 있으며, 메모리 스트링이 수직으로 배열될 수 있다.
또한, 적층물(ST)은 적어도 하나의 슬릿(SL) 및 적어도 하나의 개구부(OP)를 포함할 수 있다. 슬릿(SL)은 적층물(ST)을 적층 방향으로 관통하여 연결막(14)을 노출시키며, 일 방향으로 확장된 라인 형태를 가질 수 있다. 슬릿(SL) 내에 절연막(20)이 채워질 수 있다. 또한, 개구부(OP)는 적층물(ST)을 적층 방향으로 관통하여 연결막(14)을 노출시키며, 원형, 타원형, 사각형, 다각형 등의 단면을 가질 수 있다. 개구부(OP) 내에 채널 패턴(18)이 형성될 수 있다.
채널 패턴(18)은 적층물(ST)을 관통하여 연결막(14)과 연결되며, 연결막(14)을 통해 벌크 패턴(12) 또는 소스 패턴(13)과 연결될 수 있다. 채널 패턴(18)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 가질 수 있다. 채널 패턴(18)의 오픈된 중심 영역에는 갭필막(19)이 채워질 수 있다.
메모리 패턴(17)은 채널 패턴(18)의 측벽을 감싸도록 형성될 수 있으며, 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있다. 예를 들어, 데이터 저장막은 실리콘 등의 플로팅 게이트 물질, 질화물 등의 전하 트랩 물질, 상변화 물질, 나노 닷 등을 포함할 수 있다.
연결막(14)은 절연막(11)과 적층물(ST)의 사이에 개재될 수 있으며, 벌크 패턴(12)과 소스 패턴(13)과 채널 패턴(18)을 연결시킨다. 연결막(14)은 벌크 패턴(12) 및 소스 패턴(13)과 접하는 제1 연결막(14A) 및 메모리 패턴(17)을 관통하여 채널 패턴(18)과 접하는 제2 연결막(14B)을 포함할 수 있다. 여기서, 제1 연결막(14A)은 N타입의 불순물을 포함하는 폴리실리콘막일 수 있다. 제2 연결막(14B)은 채널 패턴(18) 및 제1 연결막(14A)으로부터 선택적으로 성장된 폴리실리콘막이거나, 채널 패턴(18) 및 제1 연결막(14A) 상에 선택적으로 증착된 폴리실리콘막일 수 있다.
또한, 연결막(14)은 불순물 영역(14C)을 포함할 수 있다. 불순물 영역(14C)은 슬릿(SL)의 하부에 위치되며, 벌크 패턴(12)과 접할 수 있다. 예를 들어, 불순물 영역(14C)이 벌크 패턴(12)의 정공 소스(12B)와 접할 수 있다. 또한, 불순물 영역(14C)은 정공 소스(12B)와 동일한 극성을 가질 수 있다. 예를 들어, 정공 소스(12B)가 P타입의 불순물을 포함하는 경우, 불순물 영역(14C) 또한 P타입의 불순물을 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조 및 구동 방식을 설명하기 위한 단면도이다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 영역(CELL) 및 셀 영역(CELL)의 하부에 위치된 주변 영역(PERI)을 포함할 수 있다. 셀 영역(CELL)에는 앞서 도 1을 참조하여 설명한 적층물(ST)이 위치될 수 있으며, 다층으로 적층된 메모리 셀들을 포함하는 메모리 스트링들이 배열된다. 주변 영역(PERI)에는 메모리 스트링들을 구동하기 위한 회로가 위치된다.
회로는 기판(26) 상에 위치된 트랜지스터(28), 레지스터, 캐패시터 등을 포함하며, 인터커넥션(29)에 의해 회로와 메모리 스트링들이 전기적으로 연결된다. 예를 들어, 트랜지스터(28)는 기판(26) 상의 게이트 전극(28B), 기판(26)과 게이트 전극(28B)의 사이에 개재된 게이트 절연막(28A) 및 기판(26) 내의 정션(28C)을 포함할 수 있다. 기판(26) 내의 소자분리막(27)에 의해 활성 영역이 정의될 수 있다. 또한, 인터커넥션(29)은 트랜지스터(28)의 게이트 전극(28B) 또는 정션(28C)과 연결된 콘택 플러그들(29A) 및 배선들(29B)을 포함할 수 있다.
트랜지스터(28)는 리드 동작 또는 프로그램 동작 시에 소스 패턴(13)에 바이어스를 공급하거나 소스 패턴(13)을 접지시키기 위한 것이다. 예를 들어, 인터커넥션(29)에 의해 트랜지스터(28)의 정션(28C)과 소스 패턴(13)을 전기적으로 연결시키고, 리드 동작 시에 트랜지스터(28)를 턴온시켜 소스 패턴(13)을 접지시킬 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 벌크 패턴(12)과 전기적으로 연결된 인터커넥션(21)을 포함할 수 있다. 인터커넥션(21)은 적층물(ST)의 상부에 위치된 배선(21A) 및 배선(21A)과 벌크 패턴(12)을 전기적으로 연결시키는 수직 구조물(21B)을 포함할 수 있다. 여기서, 수직 구조물(21B)은 플러그 형태, 라인 형태 등의 다양한 형태를 가질 수 있으며, 슬릿(SL) 내에 위치되어 벌크 패턴(12)과 배선(21A)을 전기적으로 연결시킬 수 있다. 따라서, 소거 동작시, 인터커넥션(21)을 통해 벌크 패턴(12)에 소거 바이어스가 인가되면, 정공 소스(12B)로부터 정공이 생성되고, 정공이 연결막(14)을 통해 채널 패턴(18)으로 이동한다.
도 3a, 도 3b, 도 4a, 도 4b 및 도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 레이아웃 및 단면도이다.
도 3a 및 도 3b를 참조하면, 절연막(31) 내에 제1 트렌치(T1) 및 제2 트렌치(T2)를 형성한다. 예를 들어, 절연막(31) 상에 마스크 패턴을 형성한 후, 마스크 패턴을 베리어로 절연막(31)을 식각하여 제1 및 제2 트렌치들(T1, T2)을 형성한다. 이를 통해, 제1 트렌치(T1)와 제2 트렌치(T2)를 함께 형성할 수 있다.
제1 트렌치(T1)는 벌크 패턴을 형성하기 위한 것이고 제2 트렌치(T2)는 소스 패턴을 형성하기 위한 것이다. 제1 및 제2 트렌치들(T1, T2)은 제1 방향(I-I') 및 제1 방향(I-I")과 교차된 제2 방향(II-II')으로 배열될 수 있다. 또한, 이웃한 제1 트렌치들(T1)의 사이에 복수의 제2 트렌치들(T2)이 위치될 수 있다.
제1 트렌치(T1)와 제2 트렌치(T2)는 상이한 폭을 가질 수 있으며, 제2 트렌치(T2)가 제1 트렌치(T1)에 비해 좁은 폭을 가질 수 있다. 또한, 제1 트렌치(T1)와 제2 트렌치(T2)는 실질적으로 동일한 레벨에 위치될 수 있다.
이어서, 제1 및 제2 트렌치(T1, T2)를 포함하는 절연막(31) 상에 금속막(32)을 형성한다. 여기서, 금속막(32)은 제1 및 제2 트렌치(T1, T2)의 내면을 따라 형성되며, 제1 트렌치(T1)를 일부 채우고 제2 트렌치(T2)를 완전히 채우는 두께로 형성된다. 예를 들어, 금속막(32)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 실리사이드 등을 포함할 수 있다. 금속막(32)은 이웃한 제1 및 제2 트렌치들(T1, T2) 사이의 절연막(31) 상부면에도 형성될 수 있다.
이와 같이, 절연막(31) 내에 트렌치를 형성하여 벌크 패턴(BP) 및 소스 패턴(SP)이 형성될 영역을 정의하는 경우, 금속막(32)의 증착 두께를 최소화할 수 있다. 따라서, 막들 간에 스트레스가 유발되거나, 막이 필링되는 것을 방지할 수 있따.
이어서, 금속막(32) 상에 정공 소스막(33)을 형성한다. 여기서, 정공 소스막(33)은 제1 트렌치(T1)를 완전히 채우는 두께로 형성된다. 예를 들어, 정공 소스막(33)은 정공을 생성할 수 있는 물질을 포함하며, P타입의 불순물을 포함한 폴리실리콘막일 수 있다.
도 4a 및 도 4b를 참조하면, 금속막(32) 및 정공 소스막(33)을 패터닝하여 벌크 패턴(BP) 및 소스 패턴(SP)을 형성한다. 예를 들어, 정공 소스막(33) 상에 마스크 패턴(34)을 형성한 후, 마스크 패턴(34)을 베리어로 정공 소스막(33) 및 금속막(32)을 식각하여 제3 트렌치들(T3)을 형성한다. 여기서, 마스크 패턴(34)은 제1 트렌치(T1)를 둘러싸는 단일 폐곡선 형태의 개구부(OP)를 포함할 수 있다.
이를 통해, 상호 분리된 벌크 패턴(BP)과 소스 패턴(SP)을 형성할 수 있다. 특히, 벌크 패턴(BP)을 포켓 형태로 분리시키고, 소스 패턴(SP)은 셀 영역에서 전체적으로 플레이트 형태를 갖도록 할 수 있다. 예를 들어, 하나의 메모리 블록의 하부에 하나의 소스 패턴(SP) 및 복수의 벌크 패턴들(BP)이 위치될 수 있다. 여기서, 메모리 블록은 데이터가 소거되는 단위를 의미한다.
벌크 패턴(BP)은 금속 패턴(32A) 및 금속 패턴(32A) 내의 정공 소스(33A)을 포함한다. 벌크 패턴(BP)은 제1 트렌치(T1) 내에 위치되며, 제1 트렌치(T1)의 깊이에 비해 높은 높이를 가질 수 있다. 따라서, 벌크 패턴(BP)이 절연막(31)의 상부면에 비해 돌출될 수 있다. 소스 패턴(SP)은 바디부(32C) 및 바디부(32C)의 저면으로부터 돌출된 돌출부들(32B)을 포함할 수 있다. 여기서, 돌출부들(32B)은 제2 트렌치들(T2) 내에 형성되고, 바디부(32C)은 절연막(31)의 상부면에 형성될 수 있다.
도 5 및 도 6을 참조하면, 제3 트렌치들(T3)이 형성된 중간 결과물 상에 절연막(35)을 형성한 후, 금속 패턴(32A, 32C)의 상부면이 노출될 때까지 절연막(35) 및 정공 소스막(33)을 평탄화한다. 이를 통해, 제3 트렌치들(T3) 내의 절연 패턴들(35A)이 형성되고, 절연 패턴들(35A)에 의해 벌크 패턴(BP)과 소스 패턴(SP)이 상호 절연된다. 또한, 소스 패턴(SP) 상의 정공 소스막(33)을 제거할 수 있다. 즉, 정공 소스(33A)가 벌크 패턴(BP) 내에만 존재하게 된다.
도 7을 참조하면, 절연 패턴들(35A)이 형성된 중간 결과물 상에 희생막(36)을 형성한다. 희생막(36)은 연결막을 형성하기 위한 것으로, 다층막으로 형성될 수 있다. 예를 들어, 희생막(36)은 제1 연결막(36A) 및 제1 연결막(36A) 상의 희생막(36B)을 포함할 수 있다. 제1 연결막(36A)은 N타입의 불순물을 포함하는 폴리실리콘막일 수 있다. 또한, 희생막(36B)은 제1 연결막(36A)에 대해 식각 선택비가 높은 물질을 포함하거나, 후속 공정에서 형성되는 제1 및 제2 물질막에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 예를 들어, 희생막(36B)은 버퍼 산화막(1), 희생 폴리실리콘막(2) 및 유전막(3)이 차례로 적층된 구조를 가질 수 있고, 유전막(3)은 Al2O3와 같은 고유전상수 물질을 포함할 수 있다.
이어서, 희생막(36)상에 제1 물질막들(37) 및 제2 물질막들(38)이 교대로 적층된 적층물(ST1)을 형성한다. 제1 물질막들(37)은 워드라인, 선택 라인, 패드 등의 도전막들을 형성하기 위한 것이고, 제2 물질막들(38)은 적층된 도전막들을 상호 절연시키기 위한 것일 수 있다.
제1 물질막들(37)은 제2 물질막들(38)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(37)은 질화물 등의 희생 물질을 포함하고, 제2 물질막들(38)은 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(37)은 폴리실리콘, 텅스텐 등의 도전 물질을 포함하고, 제2 물질막들(38)은 산화물 등의 절연 물질을 포함할 수 있다. 또 다른 예로, 제1 물질막들(37)은 도프드 폴리실리콘 등의 도전 물질을 포함하고, 제2 물질막들(38)은 언도프드 폴리실리콘 등의 희생 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 채널 패턴(40)을 형성한다. 예를 들어, 적층물(ST)을 관통하고 희생막(36)을 노출시키는 개구부(OP)를 형성한 후, 개구부(OP) 내에 채널 패턴(40)을 형성한다. 개구부(OP)는 적층물(ST)을 완전히 관통하고 희생막(36) 일부 관통하는 깊이로 형성될 수 있다.
또한, 채널 패턴(40)을 형성하기 전에, 개구부(OP) 내에 메모리 패턴(39)을 형성할 수 있다. 메모리 패턴(39)은 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있으며, 데이터 저장막은 실리콘 등의 플로팅 게이트 물질, 질화물 등의 전하 트랩 물질, 상변화 물질, 나노 닷 등을 포함할 수 있다. 채널 패턴(40)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 가질 수 있으며, 오픈된 중심 영역 내에 갭필막(41)이 채워질 수 있다.
여기서, 적층물(ST)은 적층된 막들의 개수에 따라 소정 횟수로 나누어 형성될 수 있다. 예를 들어, 제1 적층물 및 제1 적층물을 관통하는 제1 개구부를 형성한 후, 제1 개구부 내에 희생막을 형성한다. 이어서, 제2 적층물 및 제2 적층물을 관통하는 제2 개구부를 형성한 후, 제2 개구부를 통해 희생막을 제거하여 제1 개구부를 재오픈한다. 이어서, 제1 및 제2 개구부들 내에 채널 패턴을 형성한다. 본 도면에서는 적층물(ST)을 2회로 나누어 형성하는 경우에 대해 도시하였으나, 3회 이상으로 나누어 형성하는 것도 가능하다.
도 8을 참조하면, 채널 패턴(40)이 형성된 적층물(ST) 상에 층간절연막(42)을 형성한 후, 적층물(ST)을 관통하는 슬릿(SL)을 형성한다. 슬릿(SL)은 적층물(ST)을 완전히 관통하고 희생막(36)을 노출시키는 깊이로 형성될 수 있다. 이때, 희생막(36B) 내에 포함된 유전막(3)이 식각정지막으로 사용될 수 있다.
이어서, 슬릿(SL)을 통해 제1 물질막들(37) 또는 제2 물질막들(38)을 제3 물질막들(43)로 대체한다. 예를 들어, 제1 물질막들(37) 또는 제2 물질막들(38)을 선택적으로 제거하여 개구부들을 형성한 후, 개구부들 내에 제3 물질막들(43)을 형성한다.
일 예로, 제1 물질막들(37)이 희생막이고 제2 물질막들(38)이 절연막이면, 제1 물질막들(37)을 도전막들로 대체한다. 다른 예로, 제1 물질막들(37)이 도전막이고 제2 물질막들(38)이 절연막이면, 제1 물질막들(37)을 실리사이드화한다. 이때, 제1 물질막들(37)의 일부만 실리사이드화하는 것도 가능하다. 또 다른 예로, 제1 물질막들(37)이 도전막이고 제2 물질막들(38)이 희생막이면, 제2 물질막들(38)을 절연막으로 대체한다.
도 9를 참조하면, 슬릿(SL)의 내벽에 스페이서(45)를 형성한 후, 슬릿(SL)을 통해 희생막(36)을 제거하여 개구부(OP)를 형성한다. 이때, 적층물(ST)은 스페이서(45)에 의해 보호되므로, 희생막(36)을 선택적으로 제거할 수 있다. 예를 들어, 희생막(36) 중 제1 연결막(36A)은 잔류시키고 희생막(36B)을 선택적으로 제거할 수 있다. 또한, 개구부(OP) 내에 노출된 메모리 패턴(39)을 제거하여, 개구부(OP) 내에 채널 패턴들(40)을 노출시킬 수 있다.
도 10을 참조하면, 개구부(OP) 내에 채널 패턴(40)과 벌크 패턴(BP)과 소스 패턴(SP)을 연결시키는 제2 연결막(36C)을 형성한다. 일 예로, 개구부(OP) 내에 노출된 제1 연결막(36A) 및 채널 패턴(40)으로부터 제2 연결막(36C)을 성장시킨다. 다른 예로, 개구부(OP) 내에 노출된 제1 연결막(36A) 및 채널 패턴(40)에 제2 연결막(36C)을 선택적으로 증착한다.
이어서, 슬릿(SL)을 통해 제1 및 제2 연결막들(36A, 36C) 내에 불순물 영역(36D)을 형성한다. 불순물 영역(36D)은 벌크 패턴(BP)과 접할 수 있으며, 예를 들어, 정공 소스(33A)과 접할 수 있다. 또한, 제1 연결막(36A)이 N타입의 불순물을 포함하는 경우, 제1 및 제2 연결막들(36A, 36C) 내에 P타입의 불순물을 도핑하여 불순물 영역(36D)을 형성할 수 있다.
이로써, 벌크 패턴(BP) 및 소스 패턴(SP)과 접하는 제1 연결막(36A)과 제1 연결막(36A) 및 채널 패턴(40)과 접하는 제2 연결막(36C)과 불순물 영역(36D)을 포함하는 연결막(36')이 형성된다. 또한, 연결막(36')은 소스 패턴(SP)과 접하는 영역에서는 소스 패턴(SP)과 동일한 타입, 예를 들어, N타입의 불순물을 포함하고, 벌크 패턴(BP)과 접하는 영역에서는 벌크 패턴(BP)과 동일한 타입, 예를 들어, P타입의 불순물을 포함할 수 있다.
이어서, 적층물(ST) 상에 절연막(46)을 형성한다. 절연막(46)은 슬릿(SL) 내에 채워질 수 있으며, 슬릿(SL) 내의 절연막(46)은 슬릿 절연막일 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 슬릿(SL)을 관통하는 콘택 플러그 및 적층물 (ST) 상에 위치된 배선을 형성하여, 벌크 패턴(BP)에 소거 바이어스를 인가하기 위한 인터커넥션을 형성할 수 있다(도 2b 참조). 또한, 절연막(31)의 하부에, 트랜지스터 등을 포함하고 소스 패턴(SP)과 연결되는 회로를 형성할 수 있다(도 2a 참조).
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 10을 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 제1 트렌치를 포함하는 절연막; 상기 제1 트렌치 내에 위치되고, 금속 패턴 및 정공 소스를 포함하는 벌크 패턴; 상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물을 관통하고, 상기 벌크 패턴으로부터 정공을 공급받는 채널 패턴을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 10을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는 제1 트렌치를 포함하는 절연막; 상기 제1 트렌치 내에 위치되고, 금속 패턴 및 정공 소스를 포함하는 벌크 패턴; 상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물을 관통하고, 상기 벌크 패턴으로부터 정공을 공급받는 채널 패턴을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 10을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 제1 트렌치를 포함하는 절연막; 상기 제1 트렌치 내에 위치되고, 금속 패턴 및 정공 소스를 포함하는 벌크 패턴; 상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물을 관통하고, 상기 벌크 패턴으로부터 정공을 공급받는 채널 패턴을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 12를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 10을 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 제1 트렌치를 포함하는 절연막; 상기 제1 트렌치 내에 위치되고, 금속 패턴 및 정공 소스를 포함하는 벌크 패턴; 상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및 상기 적층물을 관통하고, 상기 벌크 패턴으로부터 정공을 공급받는 채널 패턴을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 절연막 12A: 금속 패턴
12B: 정공 소스 12: 벌크 패턴
13A: 돌출부 13B: 바디부
13: 소스 패턴 14A: 제1 연결막
14B: 제2 연결막 14C: 불순물 영역
14: 연결막 15: 도전막
16: 절연막 17: 메모리 패턴
18: 채널 패턴 19: 갭필막
20: 절연막 21A: 배선
21B: 수직 구조물 21: 인터커넥션
26: 기판 27: 소자분리막
28A: 게이트 절연막 28B: 게이트 전극
28C: 정션 28: 트랜지스터
29A: 콘택 플러그 29B: 배선
29: 인터커넥션

Claims (34)

  1. 제1 트렌치를 포함하는 절연막;
    상기 제1 트렌치 내에 위치되고, 금속 패턴 및 정공 소스를 포함하는 벌크 패턴;
    상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 및
    상기 적층물을 관통하고, 상기 벌크 패턴으로부터 정공을 공급받는 채널 패턴
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 벌크 패턴은;
    상기 정공 소스는 상기 금속 패턴 내에 형성되고, P타입의 불순물이 포함된 폴리실리콘 패턴인
    반도체 장치.
  3. 제1항에 있어서,
    상기 적층물과 상기 절연막 사이에 개재되고, 상기 벌크 패턴과 상기 채널 패턴을 연결시키는 연결막
    을 더 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 연결막은,
    상기 절연막과 상기 적층물 사이에 개재되고 상기 벌크 패턴과 접하는 제1 연결막; 및
    상기 제1 연결막과 상기 적층물 사이에 개재되고 상기 채널 패턴과 접하는 제2 연결막을 포함하는
    반도체 장치.
  5. 제4항에 있어서,
    상기 제1 연결막은 N타입의 불순물을 포함한 폴리실리콘막이고, 상기 정공 소스는 P타입의 불순물이 포함된 폴리실리콘 패턴인
    반도체 장치.
  6. 제3항에 있어서,
    상기 연결막은 상기 정공 소스와 접하고 P타입의 불순물이 포함된 불순물 영역을 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 절연막 내에 형성되고, 상기 제1 트렌치보다 좁은 폭을 갖는 제2 트렌치; 및
    상기 제2 트렌치 내에 형성된 소스 패턴
    을 더 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 소스 패턴은 상기 금속 패턴과 동일한 물질을 포함하고, 상기 벌크 패턴과 동일한 레벨에 위치된
    반도체 장치.
  9. 제7항에 있어서,
    상기 벌크 패턴과 상기 소스 패턴은 상호 절연된
    반도체 장치.
  10. 제7항에 있어서,
    상기 절연막의 하부에 위치되고, 상기 소스 패턴과 전기적으로 연결된 회로
    를 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    리드 동작시, 상기 회로에 의해 상기 소스 패턴을 접지시키는
    반도체 장치.
  12. 제1항에 있어서,
    소거 동작시, 상기 정공 소스로부터 상기 채널 패턴으로 정공을 공급하는
    반도체 장치.
  13. 절연막 내에 위치되고 정공 소스를 포함하는 벌크 패턴;
    상기 절연막 내에 위치된 소스 패턴;
    상기 절연막 상에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 관통하는 채널 패턴; 및
    상기 절연막과 상기 적층물의 사이에 개재되고, 상기 벌크 패턴과 상기 소스 패턴과 상기 채널 패턴을 연결시키는 연결막
    을 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 벌크 패턴은 금속 패턴 및 금속 패턴 내의 상기 정공 소스를 포함하고, 상기 정공 소스는 N타입 불순물이 포함된 폴리실리콘 패턴인
    반도체 장치.
  15. 제14항에 있어서,
    상기 금속 패턴과 상기 소스 패턴은 동일한 물질을 포함하고, 상기 소스 패턴과 상기 벌크 패턴은 동일한 레벨에 위치된
    반도체 장치.
  16. 제13항에 있어서,
    상기 벌크 패턴은 상기 소스 패턴에 비해 넓은 폭을 갖는
    반도체 장치.
  17. 제13항에 있어서,
    상기 연결막은,
    상기 벌크 패턴 및 상기 소스 패턴과 접하는 제1 연결막; 및
    상기 제1 연결막과 상기 적층물 사이에 개재되고 상기 채널 패턴과 접하는 제2 연결막을 포함하는
    반도체 장치.
  18. 제13항에 있어서,
    상기 절연막의 하부에 위치되고, 상기 소스 패턴과 전기적으로 연결된 회로
    를 더 포함하는 반도체 장치.
  19. 제18항에 있어서,
    리드 동작시, 상기 회로에 의해 상기 소스 패턴을 접지시키는
    반도체 장치.
  20. 제13항에 있어서,
    소거 동작시, 상기 정공 소스로부터 상기 채널 패턴으로 정공을 공급하는
    반도체 장치.
  21. 절연막 내에 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 정공 소스를 포함하는 벌크 패턴을 형성하는 단계;
    상기 절연막 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계;
    상기 적층물을 관통하고, 상기 벌크 패턴과 연결된 채널 패턴을 형성하는 단계; 및
    상기 적층물과 상기 절연막의 사이에 상기 벌크 패턴과 상기 채널 패턴을 연결시키는 연결막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 절연막 내에, 상기 제1 트렌치에 비해 좁은 폭을 갖는 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치 내에 소스 패턴을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 트렌치 형성시에 상기 제2 트렌치를 함께 형성하고, 상기 벌크 패턴 형성 시에 상기 소스 패턴을 함께 형성하는
    반도체 장치의 제조 방법.
  24. 제22항에 있어서,
    상기 벌크 패턴을 형성하는 단계는,
    상기 제1 트렌치 및 상기 제2 트렌치를 포함하는 상기 절연막 상에 금속막을 형성하는 단계;
    상기 금속막 상에 정공 소스막을 형성하는 단계; 및
    상기 절연막을 패터닝하여, 금속 패턴 및 상기 정공 소스를 포함하는 상기 벌크 패턴 및 금속 패턴을 포함하는 소스 패턴을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 금속막을 형성하는 단계는,
    상기 제1 트렌치를 일부 채우고 상기 제2 트렌치를 완전히 채우도록 상기 금속막을 형성하는
    반도체 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 절연막 내에, 상기 제1 트렌치에 비해 좁은 폭을 갖는 복수의 제2 트렌치들을 형성하는 단계; 및
    상기 복수의 제2 트렌치들 내에 형성된 돌출부들 및 상기 절연막 상에 형성되고 상기 돌출부들을 연결시키는 바디부를 포함하는 소스 패턴을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 연결막을 형성하는 단계는,
    상기 적층물을 형성하기 전, 상기 절연막 상에 제1 연결막을 형성하는 단계;
    상기 제1 연결막 상에 희생막을 형성하는 단계;
    상기 채널 패턴을 형성한 후, 상기 희생막을 제거하여 개구부를 형성하는 단계; 및
    상기 개구부 내에, 상기 채널 패턴과 상기 벌크 패턴과 상기 소스 패턴을 연결시키는 제2 연결막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 채널 패턴의 측벽을 감싸는 메모리 패턴을 형성하는 단계; 및
    상기 채널 패턴이 노출되도록, 상기 개구부를 통해 노출된 상기 메모리 패턴을 식각하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  29. 제27항에 있어서,
    상기 제2 연결막을 형성하는 단계는,
    상기 채널 패턴 및 상기 제1 연결막으로부터 상기 제2 연결막을 선택적으로 성장시키는
    반도체 장치의 제조 방법.
  30. 제27항에 있어서,
    상기 제2 연결막을 형성하는 단계는,
    상기 채널 패턴 및 상기 제1 연결막 상에 상기 제2 연결막을 선택적으로 증착하는
    반도체 장치의 제조 방법.
  31. 제27항에 있어서,
    상기 제1 연결막은 N타입의 불순물을 포함하는 폴리실리콘막인
    반도체 장치의 제조 방법.
  32. 제21항에 있어서,
    상기 연결막 내에, 상기 정공 소스와 접하고 P타입의 불순물이 포함된 불순물 영역을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  33. 절연막 내에 벌크 패턴 및 소스 패턴을 형성하는 단계;
    상기 절연막 상에 희생막을 형성하는 단계;
    상기 희생막 상에 제1 물질막들 및 제2 물질막들이 교대로 적층된 적층물을 형성하는 단계;
    상기 적층물 및 상기 희생막을 관통하는 채널 패턴을 형성하는 단계;
    상기 희생막을 제거하여 개구부를 형성하는 단계; 및
    상기 개구부 내에 상기 벌크 패턴과 상기 소스 패턴과 상기 채널 패턴을 연결시키는 연결막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 벌크 패턴 및 상기 소스 패턴을 형성하는 단계는,
    상기 절연막 내에 제1 트렌치 및 상기 제1 트렌치에 비해 좁을 폭을 갖는 제2 트렌치를 형성하는 단계;
    상기 제1 트렌치를 일부 채우고 상기 제2 트렌치를 완전히 채우도록, 상기 절연막 상에 금속막을 형성하는 단계;
    상기 제1 트렌치를 채우도록 상기 금속막 상에 정공 소스막을 형성하는 단계; 및
    상기 정공 소스막 및 상기 금속막을 패터닝하여, 상기 제1 트렌치 내에 위치되고 금속 패턴 및 정공 소스를 포함하는 상기 벌크 패턴 및 상기 제2 트렌치 내에 위치되고 금속 패턴을 포함하는 상기 소스 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
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