KR102179284B1

KR102179284B1 - 불 휘발성 메모리 장치 및 그것의 소거 방법

Info

Publication number: KR102179284B1
Application number: KR1020140056639A
Authority: KR
Inventors: 남상완
Original assignee: 삼성전자주식회사
Priority date: 2014-05-12
Filing date: 2014-05-12
Publication date: 2020-11-18
Also published as: KR20150129940A; US20150325301A1; US9627076B2

Abstract

본 발명에 따른 불 휘발성 메모리 장치는 기판 상에 형성된 주변 로직 구조체를 덮는 하부 매립 절연 층, 상기 하부 매립 절연 층 상에 형성되는 수평 반도체 층 내에 제 1 방향으로 신장되는 복수의 분리 영역들, 상기 수평 반도체 층 내에서 상기 복수의 분리 영역들로 구분되는 복수의 웰 영역들, 그리고 상기 수평 반도체 층 상에 적층되고, 복수의 메모리 블록들을 포함하는 3차원 메모리 셀 어레이를 포함하되, 상기 복수의 메모리 블록들은 상기 복수의 웰 영역들 각각에 대응하는 서브 블록을 포함하고, 소거 동작 시 상기 복수의 웰 영역들 각각에 독립적으로 소거 전압을 인가하여 상기 소거 동작은 상기 서브 블록 단위로 수행된다.

Description

불 휘발성 메모리 장치 및 그것의 소거 방법{NONVOLATILE MEMORY DEVICE AND ERASING METHOD THEREOF}

본 발명은 반도체 메모리에 관한 것으로, 구체적으로는 불 휘발성 메모리 장치 및 그것의 소거 방법에 관한 것이다.

반도체 메모리(semiconductor memory)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리는 크게 휘발성 메모리(Volatile memory)와 불 휘발성 메모리(Nonvolatile memory)로 구분된다.

휘발성 메모리는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불 휘발성 메모리는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불 휘발성 메모리에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

최근에, 반도체 메모리의 집적도를 향상시키기 위하여, 3차원 어레이 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 어레이 구조를 갖는 반도체 메모리 장치의 적층되는 높이는 증가하는 추세에 있다. 적층되는 높이가 증가할수록, 하나의 메모리 블록에 포함되는 메모리 셀들의 수는 증가한다. 따라서, 메모리 블록 단위로 소거 동작을 수행하는 반도체 메모리 장치의 경우, 소거 단위에 포함되는 메모리 셀들의 수가 증가하고 있다. 이에 따라 반도체 메모리 장치의 메모리 블록들의 수는 감소하게 된다. 메모리 블록들의 수가 감소하면, 공정에 의한 불량이나 진행성 불량이 발생했을 때 대체 가능한 블록의 수가 한정된다. 결국, 반도체 메모리 장치의 생산성은 감소하게 된다.

본 발명의 목적은 기판 또는 반도체 층을 복수의 분리 영역들로 구분되는 복수의 웰 영역들로 나누고, 소거 동작 시 복수의 웰 영역들에 독립적으로 소거 전압을 인가하여, 복수의 웰 영역들 각각에 대응하는 서브 블록 단위로 소거 동작을 수행하는 불 휘발성 메모리 장치 및 그것의 소거 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 기판 상에 형성된 주변 로직 구조체를 덮는 하부 매립 절연 층; 상기 하부 매립 절연 층 상에 형성되는 수평 반도체 층 내에 제 1 방향으로 신장되는 복수의 분리 영역들; 상기 수평 반도체 층 내에서 상기 복수의 분리 영역들로 구분되는 복수의 웰 영역들; 그리고 상기 수평 반도체 층 상에 적층되고, 복수의 메모리 블록들을 포함하는 3차원 메모리 셀 어레이를 포함하되, 상기 복수의 메모리 블록들은 상기 복수의 웰 영역들 각각에 대응하는 서브 블록을 포함하고, 소거 동작 시 상기 복수의 웰 영역들 각각에 독립적으로 소거 전압을 인가하여 상기 소거 동작은 상기 서브 블록 단위로 수행된다.

실시 예로서, 상기 3차원 메모리 셀 어레이는 복수의 셀 스트링들을 포함하고, 각 셀 스트링은 상기 수평 반도체 층과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 수평 반도체 층의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함한다.

실시 예로서, 상기 복수의 분리 영역들은 상기 3차원 메모리 셀 어레이와 수직인 방향으로 확장되어 상기 하부 매립 절연 층에 연결된다.

실시 예로서, 상기 소거 동작 시 상기 복수의 웰 영역들 중 선택된 서브 블록에 대응하는 제 1 웰 영역에 상기 소거 전압을 인가한다.

실시 예로서, 상기 소거 동작 시 상기 복수의 웰 영역들 중 비선택된 서브 블록에 대응하는 제 2 웰 영역은 비선택 소거 전압을 공급받거나 플로팅된다.

실시 예로서, 상기 소거 동작 시 상기 비선택 소거 전압은 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 연결된 워드 라인들에 공급되는 전압보다 높다.

실시 예로서, 상기 복수의 분리 영역들은 공통 소스 라인이다.

실시 예로서, 상기 제 1 방향은 상기 3차원 메모리 셀 어레이에 연결된 비트 라인들과 평행한 방향이다.

실시 예로서, 상기 제 1 방향은 상기 3차원 메모리 셀 어레이에 연결된 비트 라인들과 수직인 방향이다.

실시 예로서, 상기 복수의 웰 영역들은 상기 하부 매립 절연 층 내에 형성된 도전성 배선들에 연결되어 상기 소거 전압 또는 비선택 소거 전압을 공급받는다.

상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치는 기판 내에 제 1 방향으로 신장되는 복수의 분리 절연막들; 상기 기판 내에서 상기 복수의 분리 절연막들에 의해 구분되는 복수의 웰 영역들; 그리고 상기 기판 상에 형성되고, 복수의 메모리 블록들을 포함하는 3차원 메모리 셀 어레이를 포함하되, 상기 복수의 메모리 블록들은 상기 복수의 웰 영역들 각각에 대응하는 서브 블록을 포함하고, 소거 동작 시 상기 복수의 웰 영역들 각각에 독립적으로 소거 전압을 인가하여 상기 소거 동작은 상기 서브 블록 단위로 수행된다.

실시 예로서, 상기 복수의 웰 영역들은 상기 제 1 방향 또는 상기 제 1 방향과 수직인 방향으로 신장되는 공통 소스 라인을 포함하는 불 휘발성 메모리 장치.

상기 목적을 달성하기 위한 본 발명에 따른 불 휘발성 메모리 장치의 소거 방법은 기판 내에 제 1 방향으로 신장되는 복수의 분리 절연막들로 구분되는 복수의 웰 영역들; 그리고 상기 복수의 웰 영역들 각각에 대응하는 서브 블록을 포함하는 복수의 메모리 블록들을 포함하는 불 휘발성 메모리 장치의 소거 방법에 있어서, 상기 복수의 메모리 블록들 중 하나의 메모리 블록을 선택하는 단계; 상기 선택된 메모리 블록의 스트링 선택 라인들을 플로팅시키는 단계; 상기 선택된 메모리 블록의 워드 라인들 및 접지 선택 라인에 접지 전압을 인가하는 단계; 상기 선택된 메모리 블록 내에서 상기 복수의 웰 영역들 중 선택된 서브 블록에 대응하는 제 1 웰 영역에 소거 전압을 인가하는 단계; 상기 선택된 메모리 블록 내에서 상기 복수의 웰 영역들 중 비선택된 서브 블록에 대응하는 제 2 웰 영역에 비선택 소거 전압을 인가하는 단계; 그리고 상기 제 1 웰 영역에 상기 소거 전압이 인가된 후 소정의 시간이 지난 시점에 상기 접지 선택 라인을 플로팅시키는 단계를 포함한다.

실시 예로서, 상기 제 2 웰 영역에 비선택 소거 전압을 인가하는 단계에서, 상기 제 2 웰 영역은 플로팅된다.

실시 예로서, 상기 비선택 소거 전압은 상기 선택된 메모리 블록의 워드 라인들에 공급되는 전압보다 높다.

실시 예로서, 상기 제 1 방향은 상기 복수의 메모리 블록들에 연결된 비트 라인들과 평행한 방향이다.

실시 예로서, 상기 제 1 방향은 상기 복수의 메모리 블록들에 연결된 비트 라인들과 수직인 방향이다.

이상과 같은 본 발명의 실시 예에 따르면, 기판 또는 반도체 층을 복수의 분리 영역들로 구분되는 복수의 웰 영역들로 나누고, 소거 동작 시 복수의 웰 영역들에 독립적으로 소거 전압을 인가하여, 복수의 웰 영역들 각각에 대응하는 서브 블록 단위로 소거 동작을 수행하는 불 휘발성 메모리 장치 및 그것의 소거 방법을 제공할 수 있다.

도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi-1)의 실시 예에 따른 등가회로를 보여주는 회로도이다.
도 4는 도 3의 메모리 블록(BLKi-1)에 대응하는 구조의 실시 예를 보여주는 평면도이다.
도 5는 도 3의 메모리 블록(BLKi-1)에 대응하는 구조의 실시 예를 보여주는 사시도이다.
도 6은 도 5의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다.
도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
도 8은 도 6의 메모리 블록(BLKi-1)의 소거 동작 시 상태를 보여주는 단면도이다.
도 9는 도 6의 메모리 블록(BLKi-1)의 소거 동작 시 바이어스 조건의 실시 예를 보여주는 테이블이다.
도 10은 도 6의 메모리 블록(BLKi-1)의 소거 동작 시 바이어스 조건의 다른 실시 예를 보여주는 테이블이다.
도 11은 도 10의 바이어스 조건에 따른 선택 메모리 블록(Selected Block)의 전압 변화를 보여주는 타이밍도이다.
도 12는 도 11의 선택 웰 영역(Selected PPW) 및 비선택 웰 영역(Unselected PPW)에 전압 변화의 실시 예들을 보여주는 타이밍도이다.
도 13은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi-2)의 실시 예에 따른 등가회로를 보여주는 회로도이다.
도 14는 도 13의 메모리 블록(BLKi-2)에 대응하는 구조의 실시 예를 보여주는 사시도이다.
도 15는 도 14의 메모리 블록(BLKi-2)의 선(Ⅱ-Ⅱ')에 따른 단면도이다.
도 16은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi-3)의 실시 예에 따른 등가회로를 보여주는 회로도이다.
도 17은 도 16의 메모리 블록(BLKi-3)에 대응하는 구조의 실시 예를 보여주는 사시도이다.
도 18는 도 17의 메모리 블록(BLKi-3)의 선(Ⅲ-Ⅲ')에 따른 단면도이다.
도 19는 도 1의 불 휘발성 메모리 장치의 소거 방법을 보여주는 순서도이다.
도 20은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 21는 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 22은 본 발명의 실시 예에 따른 메모리 카드(3000)를 보여준다.
도 23은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 보여준다.
도 24는 본 발명의 실시 예에 따른 컴퓨팅 장치를 보여주는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 불 휘발성 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 저장 장치 또는 전자 장치의 한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고, 관점 및 응용에 따라 수정되거나 변경될 수 있다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 실시 예에 따른 불 휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불 휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 그리고 제어 로직(150)을 포함한다.

메모리 셀 어레이(110)는 어드레스 디코더(120)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 기판 위에 적층된다. 예시적으로, 복수의 메모리 셀들은 셀 당 하나 또는 그 이상의 비트를 저장할 수 있다.

어드레스 디코더(120)는 복수의 라인들(예를 들면, 스트링 선택 라인들, 워드 라인들, 및 접지 선택 라인들)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 전압 발생기(130)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다.

어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 대응하는 워드 라인을 선택할 것이다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(130)로부터 제공되는 전압들을 복수의 라인들에 인가함으로써, 어드레스(ADDR)에 대응하는 워드 라인을 선택할 것이다.

소거 동작 시에, 어드레스 디코더(120)는 복수의 라인들 중 일부에 전압 발생기(130)를 통해 제공되는 전압들을 인가하고, 복수의 라인들 중 나머지 일부를 플로팅할 것이다. 복수의 라인들 중 나머지 일부가 플로팅되는 시점들은 각각 제어 로직(150)에 의해 제어될 것이다. 예시적으로, 선택된 워드 라인들에 선택 워드 라인 전압이 인가될 것이다. 그리고, 메모리 셀 어레이(110)의 기판 또는 반도체 층에 소거 전압이 인가된 시점으로부터 특정한 지연 시간 후에, 접지 선택 라인들이 플로팅될 것이다.

소거 동작 시에, 기판 또는 반도체 층에 소거 전압이 인가될 수 있다. 기판 또는 반도체 층은 복수의 분리 영역들을 포함할 수 있다. 기판 또는 반도체 층은 복수의 분리 영역들에 의해 구분되는 복수의 웰 영역들을 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 각각의 메모리 블록은 복수의 서브 블록들을 포함할 수 있다. 복수의 서브 블록들 각각은 복수의 웰 영역들 각각에 대응된다. 복수의 웰 영역들은 웰 라인들(PPWL)을 통해 전압 발생기(130)에 연결될 수 있다. 불 휘발성 메모리 장치(100)는 소거 동작 시에 복수의 웰 영역들 각각에 독립적으로 전압을 인가할 수 있다. 선택된 웰 영역에는 소거 전압이 인가될 수 있다. 비선택된 웰 영역에는 비선택 소거 전압이 인가될 수 있다. 따라서, 불 휘발성 메모리 장치(100)는 서브 블록 단위로 소거 동작을 수행할 수 있다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(140)에 전달한다. 예시적으로, 어드레스 디코더(120)는 행 어드레스를 디코딩하는 행 디코더, 열 어드레스를 디코딩하는 열 디코더, 어드레스(ADDR)를 저장하는 어드레스 버퍼를 포함할 수 있다.

전압 발생기(130)는 제어 로직(150) 및 어드레스 디코더(120)에 연결된다. 전압 발생기(130)는 제어 로직(150)의 제어에 따라 동작할 것이다. 전압 발생기(130)는 고전압을 생성하도록 구성될 것이다. 예시적으로, 전압 발생기(130)에 의해 생성된 전압은 어드레스 디코더(120)를 통해 메모리 셀 어레이(110)에 연결된 복수의 라인들에 전달될 것이다.

또한, 전압 발생기(130)는 메모리 셀 어레이(110)의 기판 또는 반도체 층에 연결될 수 있다. 기판 또는 반도체 층 내의 복수의 웰 영역들은 웰 라인들(PPWL)을 통해 전압 발생기(130)에 연결될 수 있다. 전압 발생기(130)에 의해 생성된 전압은 메모리 셀 어레이(110)의 기판 또는 반도체 층에 전달될 것이다.

읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신한다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택할 것이다.

예시적으로, 프로그램 동작 시에, 읽기 및 쓰기 회로(140)는 외부로부터 데이터(DATA)를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 프로그램할 것이다. 읽기 동작 시에, 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 외부로 전달할 것이다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입할 수 있다. 예를 들면, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행할 수 있다.

예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 구성 요소들을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같은 구성 요소들을 포함할 수 있다.

예시적으로, 도 1에 도시되지는 않으나, 불 휘발성 메모리(100)는 버퍼 회로와 같은 구성 요소를 더 포함할 수 있다. 이 경우, 버퍼 회로는 프로그램 동작 시에 외부로부터 프로그램될 데이터를 수신하고, 읽기 동작 시에 읽어진 데이터를 외부로 전달할 것이다. 읽기 및 쓰기 회로(140)는 프로그램 동작 시에 버퍼 회로로부터 데이터를 수신하고, 읽기 동작 시에 메모리 셀 어레이(110)로부터 읽어진 데이터를 버퍼 회로에 전달할 것이다.

제어 로직(150)은 어드레스 디코더(120), 전압 발생기(130), 그리고 읽기 및 쓰기 회로(140)에 연결된다. 제어 로직(150)은 불 휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.

소거 동작 시에, 제어 로직(150)은 전압 발생기(130)에서 발생된 소거 전압 및 비선택 소거 전압이 메모리 셀 어레이(110)의 기판 또는 반도체 층에 전달되도록 전압 발생기(130)를 제어할 것이다. 본 발명의 실시 예에 따르면, 제어 로직(150)은 소거 동작 시 선택된 서브 블록에 대응하는 웰 영역에 소거 전압을 인가하도록 전압 발생기(130)를 제어할 수 있다. 제어 로직(150)은 소거 동작 시 비선택된 서블 블록에 대응하는 웰 영역에 비선택 소거 전압을 인가하도록 전압 발생기(130)를 제어할 수 있다.

도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 예를 들면, 각 메모리 블록은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다.

각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들, 복수의 접지 선택 라인들, 복수의 워드 라인들, 그리고 공통 소스 라인에 연결된다. 각 낸드 스트링(NS)은 비트 라인, 스트링 선택 라인, 접지 선택 라인, 워드 라인들, 그리고 공통 소스 라인에 연결된다. 각 메모리 블록은 도 4를 참조하여 더 상세하게 설명된다.

메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(120)에 의해 선택될 것이다. 예를 들면, 어드레스 디코더(120)는 메모리 블록들(BLK1~BLKz) 중 디코딩된 행 어드레스에 대응하는 메모리 블록(BLK)을 선택하도록 구성된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi-1)의 실시 예에 따른 등가회로를 보여주는 회로도이다. 도 3을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12~NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13~NS33)이 제공된다.

각 낸드 스트링(NS)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함한다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다.

이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인(BL)에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.

하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.

각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.

동일한 행의 낸드 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 낸드 스트링들(NS11~NS13, NS21~NS22, NS31~NS33)은 접지 선택 라인(GSL)을 공유한다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 워드 라인들(WL)은 공통으로 연결된다. 공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다.

도 3에 도시된 바와 같이, 동일 높이의 워드 라인들(WL)은 공통으로 연결되어 있다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결되어 있다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.

메모리 블록(BLKi-1)은 복수의 서브 블록들(Sub-block1, Sub-block2, Sub-block3)을 포함할 수 있다. 서브 블록(Sub-block1)은 낸드 스트링들(NS11~NS13)을 포함할 수 있다. 서브 블록(Sub-block2)은 낸드 스트링들(NS21~NS22)을 포함할 수 있다. 서브 블록(Sub-block3)은 낸드 스트링들(NS31~NS33)을 포함할 수 있다. 본 발명에 따른 불 휘발성 메모리 장치(100)는 서브 블록 단위로 소거 동작을 수행할 수 있다.

도 4는 도 3의 메모리 블록(BLKi-1)에 대응하는 구조의 실시 예를 보여주는 평면도이다. 도 5는 도 3의 메모리 블록(BLKi-1)에 대응하는 구조의 실시 예를 보여주는 사시도이다. 도 6은 도 5의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 4 내지 도 6을 참조하면, 메모리 블록(BLKi-1)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 웰(예를 들면, 포켓 p 웰)일 것이다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.

기판(111) 상에 주변 로직 구조체 및 셀 어레이 구조체가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체는 수직적 관점에서 기판(111)과 셀 어레이 구조체 사이에 배치될 수 있다. 즉, 주변 회로 영역과 셀 어레이 영역이 평면적 관점에서 오버랩될 수 있다.

주변 로직 구조체는 어드레스 디코더(120, 도 1 참조), 제어 로직(130), 그리고 읽기 및 쓰기 회로(140)를 포함할 수 있다. 이러한 주변 회로들은 반도체 기판(111)의 전면 상에 형성될 수 있다. 또한, 반도체 기판(111)은 n형 또는 p형 불순물이 도핑된 웰 영역(411)을 포함할 수 있다. 웰 영역(411)에는 소자 분리막(412)에 의해 활성 영역들이 정의될 수 있다.

주변 로직 구조체는 주변 워드 라인(415), 주변 워드 라인(415) 양측의 소오스 및 드레인 불순물 영역들(414), 및 주변 회로들을 덮는 하부 매립 절연막(413)을 포함할 수 있다. 보다 상세하게, n웰 영역 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역 상에 NMOS 트랜지스터들이 형성될 수 있다. 구체적으로, n웰 영역 및 p웰 영역 상에 주변 워드라인(415)이 배치되며, 주변 워드 라인(415) 양측에 소오스 및 드레인 불순물 영역들(414)이 배치될 수 있다. 이러한 NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(미도시) 및 주변회로 배선들(417)이 접속될 수 있다.

셀 어레이 구조체는 주변 회로들을 덮는 하부 매립 절연막(413) 상에 형성된 수평 반도체층을 포함하며, 수평 반도체층 상에 수직적으로 적층된 도전 물질들(211~291, 212~292, 213~293)을 포함하는 적층 구조체들과, 적층 구조체들 각각을 관통하는 복수의 필라들(113)을 포함한다.

수평 반도체층은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 제 1 도전형의 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 수평 반도체층은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.

수평 반도체층 내에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 수평 반도체층은 복수의 도핑 영역들(311~314)에 의해 구분되는 복수의 웰 영역들(321~323)을 포함한다. 예를 들면, 복수의 도핑 영역들(311~314)은 복수의 웰 영역들(321~323)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입인 것으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 웰 영역(321) 상에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 웰 영역(321)과 접촉할 것이다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 웰 영역(321) 상에서, 절연 물질들(112), 필라들(113), 그리고 웰 영역(321)의 노출된 표면을 따라 절연막(116)이 제공된다.

예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 웰 영역(321)에 인접한 절연 물질(112) 및 웰 영역(321) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다.

절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 사이의 웰 영역(322) 상에서, 웰 영역(321) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 웰 영역(322) 상에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.

제 3 및 제 4 도핑 영역들(313, 314) 사이의 웰 영역(323) 상에서, 웰 영역(321) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 웰 영역(323) 상에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.

드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

도 5 및 도 6에서, 각 필라(113)는 절연막(116) 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293)과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 7을 참조하여 더 상세하게 설명된다.

도 7은 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 5 내지 도 7을 참조하면, 절연막(116)은 적어도 세 개의 서브 절연막들(117, 118, 119)을 포함한다.

필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.

제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.

도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.

도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO (oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.

메모리 블록(BLKi-1)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi-1)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi-1)은 제 2 방향(또는 기판과 수직한 향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.

각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트리(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.

게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.

제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi-1)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.

제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.

요약하면, 메모리 블록(BLKi-1)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.

도 5 내지 도 7에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수개일 수 있다.

도 5 내지 도 7에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi-1)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.

도 5 내지 도 7에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.

도 5 내지 도 7에 도시된 바와 같이, 메모리 셀(MC)의 높이에 따라 필라(113)의 폭이 변화한다. 예시적으로, 공정상의 특성 또는 오차에 의해 필라(113)의 폭이 변화할 것이다. 예를 들면, 메모리 셀(MC)의 높이가 감소할수록, 즉 스트링 선택 라인(SSL) 및 워드 라인(WL) 사이의 거리가 증가할수록, 필라(113)의 폭은 감소한다.

필라(113)는 터널링 절연막으로 동작하는 실리콘 산화막(117), 전하 저장막으로 동작하는 실리콘 질화막(118), 그리고 블로킹 절연막으로 동작하는 실리콘 산화막(119)을 포함한다. 게이트(또는 제어 게이트) 및 바디(114) 사이의 전압 차이로 인해, 게이트(또는 제어 게이트) 및 바디(114) 사이에 전계(electric field)가 형성된다. 형성된 전계는 터널링 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다.

분배된 전계 중 터널링 절연막(117)에 분배되는 전계가 Fowler-Nordheim 터널링을 유발한다. 즉, 터널링 절연막(117)에 분배되는 전계에 의해, 메모리 셀(MC)이 프로그램 또는 소거된다. 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 또는 소거 동작 시에 전하 저장막으로부터 유출되는 전하의 양은 터널링 절연막(117)에 분배되는 전계에 따라 결정될 것이다.

전계는 터널링 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119) 각각의 정전 용량(capacitance)에 기반하여 터널 절연막(117), 전하 저장막(118), 그리고 블로킹 절연막(119)에 분배된다. 필라(113)의 폭이 감소할수록, 터링널 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율은 감소한다. 터널링 절연막(117)의 블로킹 절연막(119)에 대한 면적 비율이 감소할수록, 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율은 감소한다. 터널링 절연막(117)의 정전 용량의 블로킹 절연막(119)의 정전 용량에 대한 비율이 감소할수록, 터널링 절연막(117)에 분배되는 전계가 증가한다.

따라서, 필라(113)의 폭이 감소할수록, 프로그램 동작 시에 전하 저장막(118)에 포획되는 전하의 양 및 소거 동작 시에 전하 저장막(118)으로부터 유출되는 전하의 양이 증가한다. 즉, 필라(113)의 폭의 차이에 의해, 터널링 효과의 크기가 변화하며, 프로그램 동작 또는 소거 동작 시에 메모리 셀들(MC1~MC7)의 문턱 전압의 변화량이 변화한다.

필라(113)의 폭에 따른 메모리 셀들(MC)의 터널링 효과(또는 문턱 전압의 변화량)의 차이를 보상하기 위하여, 본 발명의 실시 예에 따른 어드레스 디코더(120, 도 2 참조) 및 전압 발생기(130)는 워드 라인(WL)의 위치에 따라 워드 라인(WL)에 인가되는 워드 라인 전압의 레벨을 조절하도록 구성된다. 예시적으로, 어드레스 디코더(120) 및 전압 발생기(130)는 선택 워드 라인에 인가되는 선택 전압, 비선택 워드 라인에 인가되는 비선택 전압, 그리고 소거 동작 시에 인가되는 워드 라인 소거 전압의 레벨을 조절하도록 구성된다.

소거 동작 시 전압 발생기(130)는 복수의 웰 영역들(321~323) 각각에 독립적으로 전압을 인가할 수 있다. 복수의 웰 영역들(321~323) 각각에 대응하는 낸드 스트링들은 서브 블록(Sub-block)을 구성할 수 있다. 본 발명에 따른 불 휘발성 메모리 장치(100)는 복수의 웰 영역들(321~323) 각각에 독립적으로 전압을 인가하여 서브 블록 단위로 소거 동작을 수행할 수 있다.

따라서, 복수의 서브 블록들(Sub-block1, Sub-block2, Sub-block3)은 메모리 블록 내의 스트링 선택 라인들(SSL1, SSL2, SSL3)에 연결된 낸드 스트링들을 복수의 그룹으로 나눌 수 있다. 예를 들면, 제 1 서브 블록(Sub-block1)은 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)을 포함할 수 있다. 제 2 서브 블록(Sub-block2)은 제 2 스트링 선택 라인들(SSL2)에 연결된 낸드 스트링들(NS21~NS23)을 포함할 수 있다. 제 3 서브 블록(Sub-block3)은 제 3 스트링 선택 라인들(SSL3)에 연결된 낸드 스트링들(NS31~NS33)을 포함할 수 있다.

도 8은 도 6의 메모리 블록(BLKi-1)의 소거 동작 시 상태를 보여주는 단면도이다. 도 9는 도 6의 메모리 블록(BLKi-1)의 소거 동작 시 바이어스 조건의 실시 예를 보여주는 테이블이다. 도 8 및 도 9를 참조하면, 메모리 블록(BLKi-1)은 복수의 서브 블록들(Sub-block1, Sub-block2, Sub-block3)을 포함한다. 도 8을 참조한 설명에서, 제 2 서브 블록(Sub-block2)이 소거되고, 제 1 및 제 3 서브 블록들(Sub-block1, Sub-block3)은 소거 금지된다고 가정한다.

소거 동작 시, 스트링 선택 라인들(SSL)은 플로팅된다. 소거 전압(Vers)이 인가되기 시작한 시점으로부터 특정한 지연 시간의 경과 후에, 접지 선택 라인들(GSL)은 플로팅된다. 접지 선택 라인(GSL)은 접지 전압(VSS)을 제공받은 후에 플로팅될 것이다. 복수의 메모리 블록들 중 하나의 메모리 블록(BLKi-1)이 선택될 수 있다. 선택된 메모리 블록(Selected Block)의 워드 라인들(WL)에 공급되는 전압은 비선택된 메모리 블록(Unselected Block)의 워드 라인들(WL)에 공급되는 전압과 다르다. 선택된 메모리 블록(Selected Block)의 워드 라인들(WLs)에는 접지 전압(VSS)이 인가될 수 있다. 비선택된 메모리 블록(Selected Block)의 워드 라인들(WLs)은 플로팅될 수 있다. 메모리 블록이 선택된 후에 서브 블록들 중 하나가 선택된다.

예를 들면, 제 2 서브 블록(Sub-block2)이 선택된 경우, 웰 영역(PPW2)에는 소거 전압(Vers)가 인가될 수 있다. 비선택된 서브 블록들(Sub-block1, Sub-block3)에 대응하는 웰 영역들(PPW1, PPW3)에는 접지 전압(VSS)이 인가될 수 있다. 따라서, 선택된 서브 블록(Sub-block2)에서만 소거 동작이 수행될 수 있다.

웰 영역들(PPW1~PPW3)은 하부 매립 절연층(413)에 형성된 포켓 웰 라인들(PPWL1~PPWL3)에 각각 연결될 수 있다. 포켓 웰 라인들(PPWL1~PPWL3)은 전압 발생기(130, 도 1 참조)에 연결된다.

도 10은 도 6의 메모리 블록(BLKi-1)의 소거 동작 시 바이어스 조건의 다른 실시 예를 보여주는 테이블이다. 도 10을 참조하면, 비선택된 서브 블록(Unselected Sub-block)에 해당하는 웰 영역(PPW1, PPW3)에는 비선택 소거 전압(Vuners)이 인가될 수 있다. 또는 비선택된 서브 블록(Unselected Sub-block)에 해당하는 웰 영역(PPW1, PPW3)은 플로팅될 수 있다.

도 9의 바이어스 조건으로 전압들을 인가하는 경우, 비선택된 메모리 블록(Unselected Block)에서 의도하지 않은 소거 또는 프로그램 동작이 수행될 수 있다. 도 9를 참조하면, 비선택 메모리 블록(Unselected Block)에도 소거 전압(Vers)이 채널에 유기될 수 있다. 비선택 메모리 블록(Unselected Block)의 워드 라인들(WLs)은 플로팅 상태이기 때문에, 워드 라인들(WLs)의 전압은 상승하게 된다. 예를 들면, 비선택 메모리 블록(Unselected Block)에서 선택된 웰 영역(Selected PPW)에 0V가 인가되고 비선택 웰 영역(Unselected PPW)에 20V가 인가된 경우, 플로팅된 워드 라인들(WLs)은 10V의 전압을 가지게 된다. 따라서, 비선택 메모리 블록(Unselected Block)에서 비선택 웰 영역(Unselected PPW)에 해당하는 서브 블록(Unselected Sub-block)에서는 의도하지 않은 프로그램 동작이 발생할 수 있다. 비선택 메모리 블록(Unselected Block)에서 선택 웰 영역(Selected PPW)에 해당하는 서브 블록(Selected Sub-block)에서는 의도하지 않은 소거 동작이 발생할 수 있다.

이에 따라 도 10의 바이어스 조건으로 웰 영역들(Selected PPW, Unselected PPW)에 전압을 인가하면, 앞에서 설명한 의도하지 않은 소거 또는 프로그램 동작을 방지할 수 있다. 도 10을 참조하면, 비선택 서브 블록(Unselected Sub-block)에 해당하는 웰 영역(Unselected PPW)에 비선택 소거 전압(Vuners)이 인가된다. 또는 비선택 서브 블록(Unselected Sub-block)에 해당하는 웰 영역(Unselected PPW)은 플로팅된다. 따라서, 비선택 메모리 블록(Unselected Block)의 워드 라인들(WLs)은 도 9의 경우보다 더 높은 전압을 가질 수 있다. 비선택 메모리 블록(Unselected Block)에서 워드 라인들(WLs)과 선택 웰 영역(Selected PPW) 사이 또는 워드 라인들(WLs)과 비선택 웰 영역(Unselected PPW) 사이의 전압 차이는 감소하게 된다. 결국, 비선택 메모리 블록(Unselected Block)에서 의도하지 않은 소거 또는 프로그램 동작의 발생은 방지될 수 있다.

도 11은 도 10의 바이어스 조건에 따른 선택 메모리 블록(Selected Block)의 전압 변화를 보여주는 타이밍도이다. 도 8 내지 도 11을 참조하면, 제 2 서브 블록(Sub-block2)이 소거될 서브 블록인 것으로 가정된다. 즉, 제 2 서브 블록(Sub-block2)은 선택 서브 블록(Selected Sub-block)이고, 제 1 및 제 3 서브 블록들(Sub-block1, Sub-block3)은 비선택 서브 블록(Unselected Sub-block)이다.

제 1 시간(t1)에, 제 2 웰 영역(PPW2)에 소거 전압(Vers)이 인가되기 시작한다. 소거 전압(Vers)은 고전압일 것이다. 제 1 및 제 3 영역(PPW1, PPW3)에 비선택 소거 전압(Vuners)이 인가되기 시작한다. 또는 제 1 및 제 3 영역(PPW1, PPW3)은 플로팅될 수 있다.

소거 전압(Vers)이 인가되기 시작하는 시점(t1)에, 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가된다. 소거 전압(Vers)이 인가되기 시작하는 시점(t1)에, 선택 메모리 블록(Selected Block)의 워드 라인들(WL)에 접지 전압(VSS)이 인가된다.

제 1 시간(t1)과 제 2 시간(t2) 사이에, 접지 선택 라인(GSL) 및 워드 라인들(WL)의 전압들 각각과 소거 전압(Vers)의 차이는 유지될 것이다. 따라서, 상승하는 소거 전압(Vers)은 제 2 서브 블록(Sub-block)의 메모리 셀들(MC1~MC7)에 대응하는 표면층(114)까지 안정적으로 전달될 것이다.

스트링 선택 라인들(SSL)은 소거 전압(Vers)이 인가되기 시작하는 시점(t1)부터 플로팅된다. 스트링 선택 라인들(SSL)의 전압은 커플링의 영향에 의해 상승할 것이다. 스트링 선택 트랜지스터들(SST)은 소거 금지될 것이다.

제 2 시간(t2)에, 접지 선택 라인(GSL)은 플로팅될 것이다. 커플링의 영향에 의해, 접지 선택 라인(GSL)의 전압은 상승할 것이다. 접지 선택 트랜지스터(GST)에 Fowler-Nordheim 터널링이 발생되지 않을 것이다. 접지 선택 트랜지스터(GST)는 소거 금지될 것이다.

한편, 제 3 시간(t3) 이후의 소거 전압(Vers)과 워드 라인들(WL)의 전압 차이는 제 2 서브 블록(Sub-block2)의 메모리 셀들(MC1~MC7)에 Fowler-Nordheim 터널링을 유발할 것이다. 제 2 서브 블록(Sub-block2)의 메모리 셀들(MC1~MC7)의 데이터는 소거될 것이다.

비선택 소거 전압(Vuners)과 워드 라인들(WL)의 전압 차이는 제 1 및 제 3 서브 블록(Sub-block1, Sub-block3)의 메모리 셀들(MC1~MC7)에 Fowler-Nordheim 터널링을 유발하지 못할 것이다. 제 1 및 제 3 서브 블록(Sub-block1, Sub-block3)의 메모리 셀들(MC1~MC7)의 데이터는 소거 금지될 수 있다.

따라서, 선택된 메모리 블록(Selected Block) 내의 서브 블록 단위로 소거 동작은 수행될 수 있다.

도 12는 도 11의 선택 웰 영역(Selected PPW) 및 비선택 웰 영역(Unselected PPW)에 전압 변화의 실시 예들을 보여주는 타이밍도이다. 도 12를 참조하면, 제 1 내지 제 3 경우(Case1~Case3)에 따라 선택 웰 영역(Selected PPW) 및 비선택 웰 영역(Unselected PPW)의 전압들은 변화할 수 있다.

제 1 경우(Case1)에, 선택 웰 영역(Selected PPW)의 전압은 제 1 시점(t1)부터 상승할 수 있다. 선택 웰 영역(Selected PPW)의 전압은 소거 전압(Vers)까지 상승할 것이다. 비선택 웰 영역(Unselected PPW)의 전압은 제 2 시점(t2)부터 상승할 수 있다. 비선택 웰 영역(Unselected PPW)의 전압은 비선택 소거 전압(Vuners)까지 상승할 것이다. 또는 비선택 웰 영역(Unselected PPW)의 전압은 플로팅된 상태에서 상승할 수 있다.

제 2 경우(Case2)에, 선택 웰 영역(Selected PPW)의 전압은 제 1 시점(t1)부터 상승할 수 있다. 선택 웰 영역(Selected PPW)의 전압은 소거 전압(Vers)까지 상승할 것이다. 비선택 웰 영역(Unselected PPW)의 전압도 제 1 시점(t1)부터 전압이 상승할 수 있다. 비선택 웰 영역(Unselected PPW)의 전압은 제 3 시점(t3)에 비선택 소거 전압(Vuners)까지 상승할 것이다. 또는 비선택 웰 영역(Unselected PPW)의 전압은 플로팅된 상태에서 제 3 시점(t3)까지 전압이 상승할 수 있다. 따라서 비선택 웰 영역(Unselected PPW)의 전압은 선택 웰 영역(Selected PPW)의 전압과는 다른 기울기로 상승할 것이다.

제 3 경우(Case3)에, 선택 및 비선택 웰 영역들(Selected PPW, Unselected PPW)의 전압들은 제 1 시점(t1)부터 동시에 같은 기울기로 상승할 수 있다. 비선택 웰 영역(Unselected PPW)의 전압은 제 2 시점(t2)까지 상승할 수 있다. 비선택 웰 영역(Unselected PPW)의 전압은 비선택 소거 전압(Vuners)까지 상승할 것이다. 또는 비선택 웰 영역(Unselected PPW)의 전압은 플로팅된 상태에서 상승할 것이다. 선택 웰 영역(Selected PPW)의 전압은 제 3 시점(t3)까지 상승할 수 있다. 선택 웰 영역(Selected PPW)의 전압은 소거 전압(Vers)까지 상승할 것이다.

도 13은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi-2)의 실시 예에 따른 등가회로를 보여주는 회로도이다. 도 13을 참조하면, 메모리 블록(BLKi-2)은 서브 블록들(Sub-block1, Sub-block2)을 포함할 수 있다. 메모리 블록(BLKi-2)의 구성은 도 3의 메모리 블록(BLKi-1)과 동일하므로 자세한 설명을 생략한다.

도 13에서 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS41)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12~NS42)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13~NS43)이 제공된다.

제 1 서브 블록(Sub-block1)은 낸드 스트링들(NS11~NS13, NS21~NS23)을 포함한다. 제 2 서브 블록(Sub-block2)은 낸드 스트링들(NS31~NS33, NS41~NS43)을 포함한다.

서브 블록들(Sub-block1, Sub-block2)은 기판 내의 분리된 웰 영역들에 의해 구분될 수 있다. 소거 동작 시 기판 내의 분리된 웰 영역들 각각에 독립적으로 전압이 인가될 수 있다.

도 14는 도 13의 메모리 블록(BLKi-2)에 대응하는 구조의 실시 예를 보여주는 사시도이다. 도 15는 도 14의 메모리 블록(BLKi-2)의 선(Ⅱ-Ⅱ')에 따른 단면도이다. 도 14 및 도 15을 참조하면, 메모리 블록(BLKi-2)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

우선, 기판이 제공된다. 예시적으로, 기판은 제 1 타입(예를 들면, 제 1 도전형(conductive type))을 갖는 웰(well) 일 것이다. 예를 들면, 기판은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 p 웰 일 것이다. 예를 들면, 기판은 n 웰 내에 제공되는 포켓 p 웰 일 것이다. 이하에서, 기판은 p 타입 웰(또는 p 타입 포켓 웰) 인 것으로 가정한다. 그러나, 기판의 도전형은 p 타입인 것으로 한정되지 않는다.

기판은 복수의 분리 영역들(511~513)을 포함한다. 또한, 기판은 복수의 분리 영역들(511~513)에 의해 구분되는 복수의 웰 영역들(111_1, 111_2)을 포함한다.

복수의 웰 영역들(111_1, 111_2) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311, 312)이 제공된다. 예를 들면, 복수의 도핑 영역들(311, 312)은 복수의 웰 영역들(111_1, 111_2)과 상이한 제 2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311, 312)은 n 타입을 가질 것이다. 이하에서, 복수의 도핑 영역들(311, 312)은 n 타입을 갖는 것으로 가정한다. 그러나, 복수의 도핑 영역들(311, 312)의 도전형은 n 타입으로 한정되지 않는다.

복수의 웰 영역들(111_1, 111_2) 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 복수의 절연 물질들(112)은 제 2 방향을 따라 특정 거리만큼 이격되어 제공될 것이다.

복수의 웰 영역들(111_1, 111_2) 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 복수의 웰 영역(111_1, 111_2)과 접촉할 것이다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 복수의 웰 영역들(111_1, 111_2)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.

복수의 웰 영역들(111_1, 111_2) 상에서, 절연 물질들(112), 필라들(113), 그리고 복수의 웰 영역들(111_1, 111_2)의 노출된 표면을 따라 절연막(116)이 제공된다.

복수의 웰 영역들(111_1, 111_2) 상에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294)이 제공된다. 예를 들면, 복수의 웰 영역들(111_1, 111_2)에 인접한 절연 물질(112) 및 복수의 웰 영역들(111_1, 111_2) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질들(211, 212, 213, 214)이 제공된다.

절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281, 222~282, 223~283, 224~284)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들을 포함할 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n 타입 실리콘 물질들을 포함하는 것으로 한정되지 않는다.

예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다. 예시적으로, 각 드레인(320)은 대응하는 필라(113)의 표면층(114)의 일부까지 연장될 수 있다.

드레인들(320) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 특정 거리만큼 이격되어 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294)은 복수의 웰 영역들(111_1, 111_2)로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 복수의 웰 영역들(111_1, 111_2)과 인접한 제 1 도전 물질들(211~214)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제 1 도전 물질들(291~294)은 제 9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294) 중 특정 도전 물질의 복수의 웰 영역들(111_1, 111_2)로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.

도 14 및 도 15에서, 각 필라(113)는 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294)과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.

도 14 및 도 15에서, 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 도전 물질들(211~291, 212~292, 213~293, 214~294)은 9 개의 층으로 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 도전 물질들은 메모리 셀들을 형성하는 적어도 8 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 제 1 도전 물질들은 메모리 셀들을 구성하는 적어도 16 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다.

공정 상의 특성 또는 오차에 의해, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 가변될 수 수 있다. 도 14 및 도 15에 도시된 바와 같이, 필라(113)의 제 1 및 제 3 방향에 따른 단면적은 복수의 웰 영역들(111_1, 111_2)과 가까울수록 감소할 수 있다. 필라(113)는 식각에 의해 형성된 홀에 실리콘 물질 및 절연 물질과 같은 물질들이 제공되어 형성될 것이다. 식각되는 깊이가 증가할수록, 식각에 의해 형성되는 홀의 제 1 및 제 3 방향에 따른 면적은 감소할 수 있다.

제 1 서브 블록(Sub-block1)은 제 1 웰 영역(111_1) 상에 형성된 낸드 스트링들을 포함한다. 제 2 서브 블록(Sub-block2)은 제 2 웰 영역(111_1) 상에 형성된 낸드 스트링들을 포함한다.

소거 동작 시, 복수의 서브 블록들(Sub-block1, Sub-block2) 중 선택 서브 블록(Selected Sub-block)의 웰 영역에 소거 전압(Vers)이 인가된다. 복수의 서브 블록들(Sub-block1, Sub-block2) 중 비선택 서브 블록(Unselected Sub-block)의 웰 영역에 비선택 소거 전압(Vuners)이 인가된다. 또는 비선택 서브 블록(Unselected Sub-block)의 웰 영역은 플로팅된다. 따라서, 본 발명에 따른 불 휘발성 메모리 장치(100)는 복수의 웰 영역들(111_1, 111_2) 각각에 독립적으로 전압을 인가하여 서브 블록 단위로 소거 동작을 수행할 수 있다.

따라서, 복수의 서브 블록들(Sub-block1, Sub-block2)은 메모리 블록 내의 스트링 선택 라인들(SSL)에 연결된 낸드 스트링들을 복수의 그룹으로 나눌 수 있다. 예를 들면, 제 1 서브 블록(Sub-block1)은 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)에 연결된 낸드 스트링들(NS11~NS13, NS21~NS23)을 포함할 수 있다. 제 2 서브 블록(Sub-block2)은 제 3 및 제 4 스트링 선택 라인들(SSL3, SSL4)에 연결된 낸드 스트링들(NS31~NS33, NS41~NS43)을 포함할 수 있다.

도 16은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi-3)의 실시 예에 따른 등가회로를 보여주는 회로도이다. 도 16을 참조하면, 메모리 블록(BLKi-3)은 서브 블록들(Sub-block1, Sub-block2)을 포함할 수 있다. 메모리 블록(BLKi-3)의 구성은 도 3의 메모리 블록(BLKi-1)과 동일하므로 자세한 설명을 생략한다.

도 16에서 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12~NS32)이 제공된다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13~NS33)이 제공된다. 제 4 비트 라인(BL4) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS14~NS34)이 제공된다.

제 1 서브 블록(Sub-block1)은 낸드 스트링들(NS11~NS31, NS12~NS32)을 포함한다. 제 2 서브 블록(Sub-block2)은 낸드 스트링들(NS13~NS33, NS14~NS34)을 포함한다.

도 17은 도 16의 메모리 블록(BLKi-3)에 대응하는 구조의 실시 예를 보여주는 사시도이다. 도 18는 도 17의 메모리 블록(BLKi-3)의 선(Ⅲ-Ⅲ')에 따른 단면도이다. 도 14 및 도 15을 참조하면, 메모리 블록(BLKi-3)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

기판은 제 3 방향으로 신장된 복수의 분리 영역들(511, 512)을 포함한다. 또한, 기판은 복수의 분리 영역들(511, 512)에 의해 구분되는 복수의 웰 영역들(111_1, 111_2)을 포함한다.

복수의 웰 영역들(111_1, 111_2) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~313)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~313)은 복수의 웰 영역들(111_1, 111_2)과 상이한 제 2 타입(예를 들면, 제 2 도전형(conductive type))을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~313)은 n 타입을 가질 것이다. 이하에서, 복수의 도핑 영역들(311~313)은 n 타입을 갖는 것으로 가정한다. 그러나, 복수의 도핑 영역들(311~313)의 도전형은 n 타입으로 한정되지 않는다.

복수의 웰 영역들(111_1, 111_2) 상에, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113)은 절연 물질들(112)을 관통하여 복수의 웰 영역들(111_1, 111_2)과 접촉할 것이다.

복수의 웰 영역들(111_1, 111_2) 상에서, 절연막(116)의 노출된 표면 상에 제 1 도전 물질들(211~291, 212~292, 213~293)이 제공된다. 예를 들면, 복수의 웰 영역들(111_1, 111_2)에 인접한 절연 물질(112) 및 복수의 웰 영역들(111_1, 111_2) 사이에 제 1 방향을 따라 신장되는 제 1 도전 물질들(211, 212, 213)이 제공된다.

절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281, 222~282, 223~283)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291, 212~292, 213~293)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291, 212~292, 213~293)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

이하에서, 제 1 도전 물질들(211~291, 212~292, 213~293)의 높이가 정의된다. 제 1 도전 물질들(211~291, 212~292, 213~293)은 복수의 웰 영역들(111_1, 111_2)로부터 순차적으로 제 1 내지 제 9 높이를 갖는 것으로 정의된다. 즉, 복수의 웰 영역들(111_1, 111_2)과 인접한 제 1 도전 물질들(211~214)은 제 1 높이를 갖는다. 제 2 도전 물질들(331~333)과 인접한 제 1 도전 물질들(291~293)은 제 9 높이를 갖는다. 제 1 도전 물질들(211~291, 212~292, 213~293) 중 특정 도전 물질의 복수의 웰 영역들(111_1, 111_2)로부터의 순서가 증가할수록, 제 1 도전 물질의 높이는 증가한다.

도 14 및 도 15에서, 각 필라(113)는 절연막(116) 및 복수의 제 1 도전 물질들(211~291, 212~292, 213~293)과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 도전 물질들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.

도 14 및 도 15에서, 제 1 도전 물질들(211~291, 212~292, 213~293)은 9 개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 도전 물질들(211~291, 212~292, 213~293)은 9 개의 층으로 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 도전 물질들은 메모리 셀들을 형성하는 적어도 8 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다. 제 1 도전 물질들은 메모리 셀들을 구성하는 적어도 16 개의 층 그리고 선택 트랜지스터들을 형성하는 적어도 2개의 층에 제공될 수 있다.

따라서, 복수의 서브 블록들(Sub-block1, Sub-block2)은 메모리 블록 내의 비트 라인들에 연결된 낸드 스트링들을 복수의 그룹으로 나눌 수 있다. 예를 들면, 제 1 서브 블록(Sub-block1)은 제 1 및 제 2 비트 라인들(BL1, BL2)에 연결된 낸드 스트링들(NS11~NS31, NS12~NS32)을 포함할 수 있다. 제 2 서브 블록(Sub-block2)은 제 3 및 제 4 비트 라인들(BL3, BL4)에 연결된 낸드 스트링들(NS13~NS33, NS14~NS34)을 포함할 수 있다.

도 19는 도 1의 불 휘발성 메모리 장치의 소거 방법을 보여주는 순서도이다. 도 19를 참조하면, 불 휘발성 메모리 장치(100, 도 1 참조)는 복수의 웰 영역들로 구분되는 서브 블록 단위로 소거 동작을 수행할 수 있다.

S110 단계에서, 불 휘발성 메모리 장치(100)는 소거될 서브 블록이 포함된 메모리 블록을 선택한다.

S120 단계에서, 불 휘발성 메모리 장치(100)는 선택된 메모리 블록에서 스트링 선택 라인들(SSL)을 플로팅 시킨다.

S130 단계에서, 불 휘발성 메모리 장치(100)는 선택된 메모리 블록에서 워드 라인들(WL) 및 접지 선택 라인(GSL)에 접지 전압(VSS)을 인가한다.

S140 단계에서, 불 휘발성 메모리 장치(100)는 선택된 메모리 블록에서 선택된 서브 블록에 대응하는 웰 영역(Well Region)에 소거 전압(Vers)을 인가한다. 선택된 서브 블록은 소거될 서브 블록이다.

S150 단계에서, 불 휘발성 메모리 장치(100)는 선택된 메모리 블록에서 비선택된 서브 블록들에 대응하는 웰 영역(Well Region)에 비선택 소거 전압(Vuners)을 인가한다. 또는 불 휘발성 메모리 장치(100)는 비선택된 서브 블록들에 대응하는 웰 영역(Well Region)을 플로팅시킬 수 있다. 비선택된 서브 블록들은 소거 금지될 서브 블록들이다.

S160 단계에서, 불 휘발성 메모리 장치(100)는 미리 설정된 시간 후에 접지 선택 라인(GSL)을 플로팅시킨다. 접지 선택 라인(GSL)은 선택된 서브 블록에 소거 전압(Vers)이 인가되고 소정의 시간 후에 플로팅될 수 있다. 따라서, 선택된 서브 블록에 대응하는 웰 영역(Well Region)에 공급된 소거 전압(Vers)은 안정적으로 채널에 공급될 것이다.

S170 단계에서, 불 휘발성 메모리 장치(100)는 선택된 서브 블록에 포함된 메모리 셀들에 대한 소거 동작을 수행한다. 따라서, 불 휘발성 메모리 장치(100)는 기판 또는 수평 반도체 층에 형성된 복수의 웰 영역들 각각에 독립적으로 전압을 인가하여 복수의 웰 영역들 각각에 해당하는 서브 블록 단위로 소거 동작을 수행할 수 있다.

도 20은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 20을 참조하면, 메모리 시스템(1000)은 불 휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.

예시적으로, 불 휘발성 메모리 장치(1100)는 도 1 내지 도 19를 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(1100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 기판 또는 수평 반도체 층에 형성된 복수의 웰 영역들 각각에 독립적으로 전압을 인가하여 복수의 웰 영역들 각각에 해당하는 서브 블록 단위로 소거 동작을 수행할 수 있다.

컨트롤러(1200)는 불 휘발성 메모리 장치(1100)에 연결된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불 휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.

컨트롤러(1200)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 그리고 파이어와이어(Firewire) 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다.

컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 컨트롤러(120) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

컨트롤러(1200) 및 불 휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.

예시적으로, 불 휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 불 휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 21는 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 21를 참조하면, 메모리 시스템(2000)은 불 휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 불 휘발성 메모리 장치(2100)는 복수의 불 휘발성 메모리 칩들을 포함한다. 복수의 불 휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불 휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예시적으로, 복수의 불 휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.

예시적으로, 불 휘발성 메모리 칩들 각각은 도 1 내지 도 19를 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 칩들 각각은 도 1 내지 도 19를 참조하여 설명된 바와 같이, 기판 또는 수평 반도체 층에 형성된 복수의 웰 영역들 각각에 공급되는 전압을 독립적으로 제어하여 복수의 웰 영역들 각각에 해당하는 서브 블록 단위로 소거 동작을 수행할 수 있다.

도 21에서, 하나의 채널에 복수의 불 휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나 하나의 채널에 하나의 불 휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변경될 수 있다.

도 22은 본 발명의 실시 예에 따른 메모리 카드(3000)를 보여준다. 도 22을 참조하면, 메모리 카드(3000)는 불 휘발성 메모리 장치(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.

불 휘발성 메모리 장치(3100)는 도 1 내지 도 19를 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(3100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 기판 또는 수평 반도체 층에 형성된 복수의 웰 영역들 각각에 공급되는 전압을 독립적으로 제어하여 복수의 웰 영역들 각각에 해당하는 서브 블록 단위로 소거 동작을 수행할 수 있다. 커넥터(3300)는 메모리 카드(3000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.

메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.

도 23은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000, SSD, Solid State Drive)를 보여준다. 도 23을 참조하면, 솔리드 스테이트 드라이브(4000)는 복수의 불 휘발성 메모리 장치들(4100), 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.

불 휘발성 메모리 장치(4100)는 도 1 내지 도 19를 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 불 휘발성 메모리 장치(4100)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 기판 또는 수평 반도체 층에 형성된 복수의 웰 영역들 각각에 공급되는 전압을 독립적으로 제어하여 복수의 웰 영역들 각각에 해당하는 서브 블록 단위로 소거 동작을 수행할 수 있다. 커넥터(4300)는 솔리드 스테이트 드라이브(4000)와 외부 장치(예를 들어, 호스트)를 전기적으로 연결할 수 있다.

도 24는 본 발명의 실시 예에 따른 컴퓨팅 장치(5000)를 보여주는 블록도이다. 도 24를 참조하면, 컴퓨팅 장치(5000)는 프로세서(5100), 메모리(5200), 스토리지(5300), 모뎀(5400), 그리고 사용자 인터페이스(5500)를 포함한다.

프로세서(5100)는 컴퓨팅 장치(5000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(5100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(5100)는 범용 프로세서 또는 어플리케이션 프로세서일 수 있다.

메모리(5200)는 프로세서(5100)와 통신할 수 있다. 메모리(5200)는 프로세서(5100) 또는 컴퓨팅 장치(5000)의 동작 메모리(또는 메인 메모리)일 수 있다. 메모리(5200)는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.

스토리지(5300)는 컴퓨팅 장치(5000)에서 장기적으로 저장하고자 하는 데이터를 저장할 수 있다. 스토리지(5300)는 하드 디스크 드라이브(HDD, Hard Disk Drive) 또는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불 휘발성 메모리 장치를 포함할 수 있다.

스토리지(5300)는 도 1 내지 도 19를 참조하여 설명된 불 휘발성 메모리 장치(100)일 수 있다. 스토리지(5300)는 도 1 내지 도 19를 참조하여 설명된 바와 같이, 기판 또는 수평 반도체 층에 형성된 복수의 웰 영역들 각각에 공급되는 전압을 독립적으로 제어하여 복수의 웰 영역들 각각에 해당하는 서브 블록 단위로 소거 동작을 수행할 수 있다.

예시적으로, 메모리(5200) 및 스토리지(5300)는 동일한 종류의 불 휘발성 메모리 장치로 구성될 수 있다. 이때, 메모리(5200) 및 스토리지(5300)는 하나의 반도체 집적 회로로 구성될 수 있다.

모뎀(5400)은 프로세서(5100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(5400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(5400)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SCSI (Small Computer Small Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.

사용자 인터페이스(5500)는 프로세서(5100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(5500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(5500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100 : 불 휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 전압 발생기
140 : 읽기 및 쓰기 회로
150 : 제어 로직
1000, 2000: 메모리 시스템
3000: 메모리 카드
4000: 솔리드 스테이트 드라이브
5000: 컴퓨팅 장치

Claims

기판 상에 형성된 주변 로직 구조체를 덮는 하부 매립 절연 층;
상기 하부 매립 절연 층 상에 형성되는 수평 반도체 층 내에 제 1 방향으로 신장되는 복수의 분리 영역들;
상기 수평 반도체 층 내에서 상기 복수의 분리 영역들로 구분되는 복수의 웰 영역들; 그리고
상기 수평 반도체 층 상에 적층되고, 복수의 메모리 블록들을 포함하는 3차원 메모리 셀 어레이를 포함하되,
상기 복수의 메모리 블록들은 상기 복수의 웰 영역들 각각에 대응하는 서브 블록을 포함하고,
소거 동작 시, 상기 복수의 웰 영역들 각각에 독립적으로 소거 전압을 인가하여 상기 소거 동작은 상기 서브 블록 단위로 수행되고, 그리고 상기 복수의 웰 영역들 중 비선택된 서브 블록에 대응하는 제 1 웰 영역은 비선택 소거 전압을 공급받는 불 휘발성 메모리 장치.
제 1 항에 있어서,
상기 3차원 메모리 셀 어레이는 복수의 셀 스트링들을 포함하고,
각 셀 스트링은 상기 수평 반도체 층과 수직인 방향으로 적층된 복수의 메모리 셀들, 상기 복수의 메모리 셀들과 상기 수평 반도체 층의 사이에 제공되는 접지 선택 트랜지스터, 그리고 상기 복수의 메모리 셀들과 비트 라인 사이에 제공되는 스트링 선택 트랜지스터를 포함하는 불 휘발성 메모리 장치.
제 1 항에 있어서,
상기 복수의 분리 영역들은 상기 3차원 메모리 셀 어레이와 수직인 방향으로 확장되어 상기 하부 매립 절연 층에 연결되는 불 휘발성 메모리 장치.
제 1 항에 있어서,
상기 소거 동작 시 상기 복수의 웰 영역들 중 선택된 서브 블록에 대응하는 제 2 웰 영역에 상기 소거 전압을 인가하는 불 휘발성 메모리 장치.
삭제
제 1 항에 있어서,
상기 소거 동작 시 상기 비선택 소거 전압은 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 연결된 워드 라인들에 공급되는 전압보다 높은 불 휘발성 메모리 장치.
제 1 항에 있어서,
상기 복수의 분리 영역들은 공통 소스 라인인 불 휘발성 메모리 장치.
제 1 항에 있어서,
상기 제 1 방향은 상기 3차원 메모리 셀 어레이에 연결된 비트 라인들과 평행한 방향인 불 휘발성 메모리 장치.
제 1 항에 있어서,
상기 제 1 방향은 상기 3차원 메모리 셀 어레이에 연결된 비트 라인들과 수직인 방향인 불 휘발성 메모리 장치.
제 1 항에 있어서,
상기 복수의 웰 영역들은 상기 하부 매립 절연 층 내에 형성된 도전성 배선들에 연결되어 상기 소거 전압 또는 비선택 소거 전압을 공급받는 불 휘발성 메모리 장치.