KR20130104590A

KR20130104590A - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법

Info

Publication number: KR20130104590A
Application number: KR1020120026209A
Authority: KR
Inventors: 김선아; 곽동훈; 이천안; 이호철
Original assignee: 삼성전자주식회사
Priority date: 2012-03-14
Filing date: 2012-03-14
Publication date: 2013-09-25
Also published as: KR101868393B1; US9093157B2; US20130242675A1

Abstract

본 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다. 본 발명의 프로그램 방법은, 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 음의 전압을 인가하는 단계, 복수의 워드 라인들에 패스 전압을 인가하는 단계, 그리고 복수의 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 단계로 구성된다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAM METHOD OF NONVOLATILE MEMORY DEVICE}

본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.

최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다.

본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법을 제공하는 데에 있다.

기판 위에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 음의 전압을 인가하는 단계; 상기 복수의 워드 라인들에 패스 전압을 인가하는 단계; 그리고 상기 복수의 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 포함한다.

실시 예로서, 상기 복수의 워드 라인들에 음의 전압을 인가하는 단계가 수행될 때, 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 턴-온 전압을 인가하는 단계를 더 포함한다.

실시 예로서, 상기 턴-온 전압은 전원 전압이다.

실시 예로서, 상기 복수의 워드 라인들에 패스 전압을 인가하는 단계가 수행될 때, 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계를 더 포함한다.

실시 예로서, 상기 턴-오프 전압은 접지 전압이다.

실시 예로서, 상기 복수의 워드 라인들에 음의 전압을 인가하는 단계가 수행될 때, 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 비트 라인들에 전원 전압을 인가하는 단계를 더 포함한다.

실시 예로서, 상기 복수의 워드 라인들에 패스 전압을 인가하는 단계가 수행될 때, 상기 비트 라인들 중 선택된 비트 라인들에 접지 전압을 인가하는 단계를 더 포함한다.

실시 예로서, 상기 프로그램이 수행되는 동안, 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인에 턴-오프 전압을 인가하는 단계를 더 포함한다.

실시 예로서, 상기 턴-오프 전압은 접지 전압이다.

실시 예로서, 상기 접지 선택 라인들에 턴-오프 전압을 인가하는 단계는, 상기 복수의 워드 라인들에 음의 전압을 인가하는 단계가 수행될 때, 상기 접지 선택 라인에 음의 전압을 인가하는 단계; 그리고 상기 복수의 워드 라인들에 패스 전압을 인가하는 단계가 수행될 때, 상기 접지 선택 라인에 접지 전압을 인가하는 단계를 포함한다.

실시 예로서, 상기 접지 선택 라인에 음의 전압을 인가하는 단계가 수행될 때, 상기 기판에 접지 전압을 인가하는 단계를 더 포함한다.

실시 예로서, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 음의 전압을 인가하는 단계는, 상기 기판과 가까운 워드 라인부터 상기 기판과 먼 워드 라인의 순서로 순차적으로 상기 음의 전압을 인가하는 단계를 포함한다.

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 기판 위에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 메모리 셀들을 포함하는 메모리 셀 어레이; 복수의 워드 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더; 그리고 복수의 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로를 포함하고, 프로그램 시에, 상기 어드레스 디코더는 상기 복수의 워드 라인들에 음의 전압을 인가한 후에 패스 전압을 인가하고, 그리고 선택된 워드 라인에 프로그램 전압을 인가하도록 구성된다.

실시 예로서, 상기 기판으로부터 동일한 순서에 위치한 메모리 셀들은 하나의 워드 라인에 공통으로 연결된다.

실시 예로서, 상기 프로그램 시에, 상기 어드레스 디코더는 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인에 음의 전압을 인가한 후에 접지 전압을 인가하도록 구성된다.

본 발명에 따르면, 워드 라인들에 음의 전압이 인가된 후에 패스 전압이 인가된다. 음의 전압에 의해 채널의 전자 밀도가 감소하고, 자기 격리(self isolation)가 발생한다. 따라서, 비선택된 셀 스트링들의 채널의 부스팅 효율이 증가하고, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법이 제공된다.

도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 하나의 메모리 블록의 일부를 보여주는 제 1 예에 따른 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 1 예를 보여준다.
도 5는 도 4의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 1 예를 보여준다.
도 6은 도 5의 셀 트랜지스터들 중 하나를 보여주는 확대도이다.
도 7은 도 3의 평면도의 일 부분의 제 1 예에 따른 등가 회로를 보여준다.
도 8은 본 발명의 제 1 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
도 9는 프로그램 시에 메모리 셀 어레이에 인가되는 전압 조건들을 보여주는 테이블이다.
도 10은 도 9의 전압 조건들에 따른 메모리 셀 어레이의 전압 변화들을 보여주는 타이밍도이다.
도 11은 도 5의 단면도의 일부를 보여준다.
도 12는 본 발명의 제 2 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
도 13은 도 12의 프로그램 방법에 따른 메모리 셀 어레이의 전압 변화들을 보여주는 타이밍도이다.
도 14는 본 발명의 제 3 실시 예에 따른 프로그램 방법을 보여주는 순서도이다.
도 15는 도 14의 프로그램 방법에 따라 메모리 셀 어레이에 인가되는 전압 조건들을 보여주는 테이블이다.
도 16은 도 15의 전압 조건들에 따른 메모리 셀 어레이의 전압 변화들을 보여주는 타이밍도이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 19는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여준다.
도 20은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

'선택된 메모리 블록'은 복수의 메모리 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 메모리 블록을 가리킨다. '선택된 서브 블록'은 하나의 메모리 블록의 복수의 서브 블록들 중 프로그램, 읽기 또는 소거를 위해 선택된 서브 블록을 가리킨다.

'선택된 비트 라인' 또는 '선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다. '비선택된 비트 라인' 또는 '비선택된 비트 라인들'은 복수의 비트 라인들 중 프로그램 금지 또는 읽기 금지의 대상이 되는 셀 트랜지스터에 연결된 비트 라인 또는 비트 라인들을 가리킨다.

'선택된 스트링 선택 라인'은 복수의 스트링 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 스트링 선택 라인을 가리킨다. '비선택된 스트링 선택 라인' 또는 '비선택된 스트링 선택 라인들'은 복수의 스트링 선택 라인들 중 선택된 스트링 선택 라인을 제외한 나머지 스트링 선택 라인 또는 나머지 스트링 선택 라인들을 가리킨다. '선택된 스트링 선택 트랜지스터들'은 선택된 스트링 선택 라인에 연결된 스트링 선택 트랜지스터들을 가리킨다. '비선택된 스트링 선택 트랜지스터들'은 비선택된 스트링 선택 라인 또는 비선택된 스트링 선택 라인들에 연결된 스트링 선택 트랜지스터들을 가리킨다.

'선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터를 포함하는 셀 스트링에 연결된 접지 선택 라인을 가리킨다. '비선택된 접지 선택 라인'은 복수의 접지 선택 라인들 중 선택된 접지 선택 라인을 제외한 나머지 접지 선택 라인 또는 나머지 접지 선택 라인들을 가리킨다. '선택된 접지 선택 트랜지스터들'은 선택된 접지 선택 라인에 연결된 접지 선택 트랜지스터들을 가리킨다. '비선택된 접지 선택 트랜지스터들'은 비선택된 접지 선택 라인 또는 비선택된 접지 선택 라인들에 연결된 접지 선택 트랜지스터들을 가리킨다.

'선택된 워드 라인'은 복수의 워드 라인들 중 프로그램 또는 읽기의 대상이 되는 셀 트랜지스터에 연결된 워드 라인을 가리킨다. '비선택된 워드 라인' 또는 '비선택된 워드 라인들'은 복수의 워드 라인들 중 선택된 워드 라인을 제외한 나머지 워드 라인 또는 나머지 워드 라인들을 가리킨다.

'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 읽기의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.

예시적으로, 낸드 플래시 메모리를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나, 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.

도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코어(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직 및 전압 생성기(140)를 포함한다.

메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예를 들면, 열 방향으로 배열되는 메모리 셀들은 복수의 셀 그룹들(예를 들면, 스트링)을 형성할 것이다. 그리고, 복수의 셀 그룹들이 비트 라인들(BL)에 각각 연결될 것이다. 예시적으로, 메모리 셀 어레이(110)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있는 복수의 메모리 셀들로 구성된다.

어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 워드 라인들(WL)을 선택한다. 어드레스 디코더(120)는 제어 로직 및 전압 생성기(140)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 워드 라인들에 각각 전달할 수 있다.

어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.

읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환한다. 읽기 및 쓰기 회로(130)는 제어 로직 및 전압 생성기(140)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.

예시적으로, 읽기 및 쓰기 회로(130)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(130)는 카피-백(copy-back) 동작을 수행하도록 구성된다.

예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다.

제어 로직 및 전압 생성기(140)는 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직 및 전압 생성기(140)는 불휘발성 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직 및 전압 생성기(140)는 불휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 제어 로직 및 전압 생성기(140)는 외부로부터 전달되는 제어 신호(CTRL) 및 커맨드(CMD)에 응답하여 동작한다.

제어 로직 및 전압 생성기(140)는 프로그램 제어기(PGMC) 및 예비 프로그램 제어기(RPGMC)를 포함한다. 예비 프로그램 제어기(RPGMC)는 프로그램을 수행하기 위한 예비 프로그램 동작을 제어할 수 있다. 프로그램 제어기(PGMC)는 예비 프로그램 동작 이후에, 프로그램 동작을 제어할 수 있다.

도 2는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 셀 스트링들(미도시)을 포함할 수 있다. 복수의 셀 스트링들(미도시)은 제 1 및 제 3 방향들을 따라 서로 이격될 수 있다.

하나의 메모리 블록의 셀 스트링들(미도시)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(미도시)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들(미도시)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블록들(BLK1~BLKz)에서 공유될 수 있다.

메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코딩부(120)에 의해 선택될 수 있다. 예를 들면, 어드레스 디코딩부(120)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택하도록 구성된다. 프로그램, 읽기, 그리고 소거는 선택된 메모리 블록에서 수행된다. 메모리 블록들(BLK1~BLKz)은 도 3 내지 도 6을 참조하여 더 상세하게 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 하나의 메모리 블록(BLKa)의 일부를 보여주는 제 1 예에 따른 평면도이다. 도 4는 도 3의 Ⅳ-Ⅳ' 선에 따른 사시단면도의 제 1 예를 보여준다. 도 5는 도 4의 Ⅳ-Ⅳ' 선에 따른 단면도의 제 1 예를 보여준다.

도 3 내지 도 5를 참조하면, 제 1 내지 제 3 방향들을 따라 신장된 3차원 구조물들이 제공된다.

기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰 일 수 있다. 예를 들면, 기판(111)은 N 웰 내에 제공되는 포켓 P 웰 일 수 있다. 이하에서, 기판(111)은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(111)은 P 도전형을 갖는 것으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공된다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다.

복수의 공통 소스 영역들(CSR)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다. 예를 들면, 복수의 공통 소스 영역들(CSR)은 N 도전형을 가질 수 있다. 이하에서, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 가정한다. 그러나, 복수의 공통 소스 영역들(CSR)은 N 도전형을 갖는 것으로 한정되지 않는다.

복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제 3 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공된다. 복수의 절연 물질들(112, 112a)은 제 3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(112, 112a)은 제 1 방향을 따라 신장된다. 예시적으로, 복수의 절연 물질들(112, 112a)은 반도체 산화막과 같은 절연 물질을 포함할 수 있다. 예시적으로, 복수의 절연 물질들(112, 112a) 중 기판(111)과 접촉하는 절연 물질(112a)의 두께는 다른 절연 물질들(112)의 두께보다 얇을 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공된다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다.

예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들은 제 1 방향을 따라 서로 이격될 수 있다. 필라들은 제 1 방향을 따라 한 줄로 배치될 수 있다.

예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(114) 및 채널막들(114) 내부의 내부 물질들(115)을 포함할 수 있다.

채널막들(114)은 제 1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.

내부 물질들(115)은 절연 물질을 포함한다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(116)이 제공된다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.

인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(112, 112a) 사이에서, 정보 저장막들(116)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL cut)은 제 1 방향을 따라 신장될 수 있다.

예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.

예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.

복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공된다. 예시적으로, 드레인들(320)은 제 2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 이하에서, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 N 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 드레인들(320)은 필라들(PL)의 채널막들(114)의 상부들로 확장될 수 있다.

드레인들(320) 상에, 제 2 방향으로 신장되고, 제 1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공된다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다.

도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라 제 1 내지 제 8 높이를 가질 수 있다.

복수의 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 셀 스트링들을 형성한다. 복수의 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 셀 스트링을 구성한다.

기판(111) 상에서, 필라들(PL)은 행 방향 및 열 방향을 따라 제공된다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 동일한 제 8 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 셀 스트링들을 구성한다. 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다.

도 6은 도 5의 셀 트랜지스터들(CT) 중 하나를 보여주는 확대도이다. 도 3 내지 도 6을 참조하면, 셀 트랜지스터들(CT)은 도전 물질들(CM1~CM8), 필라들(PL), 그리고 도전 물질들(CM1~CM8)과 필라들(PL) 사이에 제공되는 정보 저장막들(116)로 구성된다.

정보 저장막들(116)은 도전 물질들(CM1~CM8) 및 필라들(PL)의 사이로부터 도전 물질들(CM1~CM8)의 상면들 및 하면들로 신장된다. 정보 저장막들(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.

셀 트랜지스터들(CT)에서, 필라들(PL)의 채널막들(114)은 기판(111)과 동일한 P 타입 실리콘을 포함할 수 있다. 채널막들(114)은 셀 트랜지스터들(CT)의 바디(body)로 동작한다. 채널막들(114)은 기판(111)과 수직한 방향으로 형성된다. 즉, 채널막들(114)은 수직 바디로 동작할 수 있다. 채널막들(114)에 수직 채널들이 형성될 수 있다.

필라들(PL)에 인접한 제 1 서브 절연막들(117)은 셀 트랜지스터들(CT)의 터널링 절연막으로 동작한다. 예를 들면, 제 1 서브 절연막들(117)은 열산화막을 포함할 수 있다. 제 1 서브 절연막들(117)은 실리콘 산화막을 포함할 수 있다.

제 2 서브 절연막들(118)은 셀 트랜지스터들(CT)의 전하 저장막들로 동작한다. 예를 들면, 제 2 서브 절연막들(118)은 전하 포획막들로 동작할 수 있다. 예를 들면, 제 2 서브 절연막들(118)은 질화막 또는 금속 산화막을 포함할 수 있다.

도전 물질들(CM1~CM8)에 인접한 제 3 서브 절연막들(119)은 셀 트랜지스터들(CT)의 블로킹 절연막들로 동작한다. 예시적으로, 제 3 서브 절연막들(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막들(119)은 제 1 및 제 2 서브 절연막들(117, 118) 보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다. 제 3 서브 절연막들(119)은 실리콘 산화막을 포함할 수 있다.

예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONA (oxide-nitride-aluminium oxide) 또는 ONO (oxide-nitride-oxide)를 구성할 수 있다.

복수의 도전 물질들(CM1~CM8)은 셀 트랜지스터들(CT)의 게이트들(또는 제어 게이트들)로 동작한다.

즉, 게이트들(또는 제어 게이트들)로 동작하는 복수의 도전 물질들(CM1~CM8), 블로킹 절연막들로 동작하는 제 3 서브 절연막들(119), 전하 저장막들로 동작하는 제 2 서브 절연막들(118), 터널링 절연막들로 동작하는 제 1 서브 절연막들(117), 그리고 수직 바디로 동작하는 채널막들(114)은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 구성한다. 예시적으로, 셀 트랜지스터들(CT)은 전하 포획형 셀 트랜지스터들일 수 있다.

셀 트랜지스터들(CT)은 높이에 따라 상이한 용도로 사용될 수 있다. 예를 들면, 셀 트랜지스터들(CT) 중 상부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 스트링 선택 트랜지스터들로 사용될 수 있다. 스트링 선택 트랜지스터들은 셀 스트링들과 비트 라인들 사이의 스위칭을 수행할 수 있다. 셀 트랜지스터들(CT) 중 하부에 제공되는 적어도 하나의 높이의 셀 트랜지스터들은 접지 선택 트랜지스터들로 사용될 수 있다. 접지 선택 트랜지스터들은 셀 스트링들 및 공통 소스 영역들(CSR)로 구성되는 공통 소스 라인 사이의 스위칭을 수행할 수 있다. 스트링 선택 트랜지스터들 및 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들 사이의 셀 트랜지스터들은 메모리 셀들 및 더미 메모리 셀들로 사용될 수 있다.

도전 물질들(CM1~CM8)은 제 1 방향을 따라 신장되어 복수의 필라들(PL)에 결합된다. 도전 물질들(CM1~CM8)은 필라들(PL)의 셀 트랜지스터들(CT)을 서로 연결하는 도전 라인들을 구성할 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 높이에 따라 스트링 선택 라인, 접지 선택 라인, 워드 라인, 또는 더미 워드 라인으로 사용될 수 있다.

스트링 선택 트랜지스터들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 스트링 선택 라인들로 사용될 수 있다. 접지 선택 트랜지스터들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 접지 선택 라인들로 사용될 수 있다. 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 워드 라인들로 사용될 수 있다. 더미 메모리 셀들로 사용되는 셀 트랜지스터들을 서로 연결하는 도전 물질들은 더미 워드 라인들로 사용될 수 있다.

예시적으로, 도 3의 평면도의 일 부분(EC)의 제 1 예에 따른 등가 회로(BLKa1)가 도 7에 도시되어 있다. 도 3 내지 도 7을 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 제공된다. 제 1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결된다. 제 2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결된다.

공통 소스 영역들(CSR)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)은 도 3의 평면도의 일 부분(EC)의 네 개의 필라들에 대응한다. 네 개의 필라들은 도전 물질들(CM1~CM8) 및 정보 저장막들(116)과 함께 네 개의 셀 스트링들(CS11, CS12, CS21, CS22)을 구성한다.

예시적으로, 제 1 도전 물질들(CM1)은 정보 저장막들(116) 및 필라들(PL)과 함께 접지 선택 트랜지스터들(GST)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 접지 선택 라인(GSL)을 구성할 수 있다. 제 1 도전 물질들(CM1)은 서로 연결되어, 공통으로 연결된 하나의 접지 선택 라인(GSL)을 구성할 수 있다.

제 2 내지 제 7 도전 물질들(CM2~CM7)은 정보 저장막들(116) 및 필라들(PL)과 함께 제 1 내지 제 6 메모리 셀들(MC1~MC6)을 구성할 수 있다. 제 2 내지 제 7 도전 물질들(CM2~CM7)은 제 2 내지 제 6 워드 라인들(WL2~WL6)을 구성할 수 있다.

제 2 도전 물질들(CM2)은 서로 연결되어, 공통으로 연결된 제 1 워드 라인(WL1)을 구성할 수 있다. 제 3 도전 물질들(CM3)은 서로 연결되어, 공통으로 연결된 제 2 워드 라인(WL2)을 구성할 수 있다. 제 4 도전 물질들(CM4)은 서로 연결되어, 공통으로 연결된 제 3 워드 라인(WL3)을 구성할 수 있다. 제 5 도전 물질들(CM5)은 서로 연결되어, 공통으로 연결된 제 4 워드 라인(WL4)을 구성할 수 있다. 제 6 도전 물질들(CM6)은 서로 연결되어, 공통으로 연결된 제 5 워드 라인(WL5)을 구성할 수 있다. 제 7 도전 물질들(CM7)은 서로 연결되어, 공통으로 연결된 제 6 워드 라인(WL6)을 구성할 수 있다.

제 8 도전 물질들(CM8)은 정보 저장막들(116) 및 필라들(PL)과 함께 스트링 선택 트랜지스터들(SST)을 구성할 수 있다. 제 8 도전 물질들(CM8)은 스트링 선택 라인들(SSL1, SSL2)을 구성할 수 있다.

동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되어 있다. 따라서, 특정 높이의 워드 라인에 전압이 공급될 때, 모든 셀 스트링들(CS11, CS12, CS21, CS22)에 전압이 공급된다.

상이한 행의 셀 스트링들은 상이한 스트링 선택 라인들(SSL1, SSL2)에 각각 연결된다. 제 1 및 제 2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다. 예를 들면, 비선택된 스트링 선택 라인(SSL1 또는 SSL2)에 연결된 셀 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 수 있다. 선택된 스트링 선택 라인(SSL2 또는 SSL1)에 연결된 셀 스트링들(CS21 및 CS22, 또는 CS11 및 CS12)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트 라인들(BL1, BL2)에 연결된다. 제 1 비트 라인(BL1)에 셀 스트링들(CS11, CS21)이 연결되고, 제 2 비트 라인(BL2)에 셀 스트링들(CS12, CS22)이 연결된다. 비트 라인들(BL1, BL2)을 선택 및 비선택함으로써, 셀 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다.

도 8은 본 발명의 제 1 실시 예에 따른 프로그램 방법을 보여주는 순서도이다. 도 1 내지 도 8을 참조하면, S110 단계에서, 워드 라인들(WL1~WL6)에 음의 전압이 인가된다. 예시적으로, 예비 프로그램 제어기(RPGMC)는 워드 라인들(WL1~WL6)에 음의 전압을 인가하도록 어드레스 디코더(120)를 제어할 수 있다. 예시적으로, 어드레스 디코더(120)는 -4V 또는 이와 유사한 레벨을 갖는 음의 전압을 워드 라인들에 인가할 수 있다.

S120 단계에서, 워드 라인들(WL1~WL6)에 패스 전압(VPASS)이 인가된다. 프로그램 제어기(PGMC)는 워드 라인들(WL1~WL6)에 패스 전압(VPASS)을 인가하도록 어드레스 디코더(120)를 제어할 수 있다. 패스 전압(VPASS)은 고전압일 수 있다. 고전압은 전원 전압(VCC)이 펌핑되어 형성되는 전원 전압(VCC)보다 높은 레벨을 갖는 전압일 수 있다.

S130 단계에서, 선택된 워드 라인에 프로그램 전압(VPGM)이 인가된다. 프로그램 제어기(PGMC)는 워드 라인들(WL1~WL6) 중 선택된 워드 라인에 프로그램 전압(VPGMC)을 인가하도록 어드레스 디코더(120)를 제어할 수 있다. 프로그램 전압(VPGM)은 패스 전압(VPASS)보다 높은 레벨을 갖는 고전압일 수 있다.

도 9는 프로그램 시에 메모리 셀 어레이(110)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 10은 도 9의 전압 조건들에 따른 메모리 셀 어레이(110)의 전압 변화들을 보여주는 타이밍도이다. 도 10에서, 가로 축은 시간을 가리키고, 세로 축은 전압을 가리킨다.

도 1 내지 도 10을 참조하면, 제 1 시간(T1)에 예비 프로그램 제어기(RPGMC)는 예비 프로그램 동작을 제어한다. 예비 프로그램 제어기(RPGMC)의 제어에 따라, 워드 라인들(WL1~WL6)에 음의 전압(VN1)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(VSS)이 공급된다. 즉, 접지 선택 트랜지스터들(GST)은 턴-오프 된다.

스트링 선택 라인들(SSL1, SSL2)에 턴-온 전압이 인가된다. 턴-오프 전압은 스트링 선택 트랜지스터들(SST)을 턴-온 하는 전압일 수 있다. 예시적으로, 턴-오프 전압은 전원 전압(VCC)일 수 있다.

비트 라인들(BL1, BL2)에 양의 전압이 인가된다. 예시적으로, 비트 라인들(BL1, BL2)에 전원 전압(VCC)이 인가될 수 있다.

제 2 시간(T2)에 프로그램 제어기(PGMC)는 프로그램 동작을 제어한다. 프로그램 제어기(PGMC)의 제어에 따라, 워드 라인들(WL1~WL6)에 패스 전압(VPASS)이 인가된다. 접지 선택 라인(GSL)에 접지 전압(VSS)이 인가된다. 접지 선택 라인(GSL)의 전압은 예비 프로그램 동작 때로부터 접지 전압(VSS)을 유지할 수 있다.

선택된 스트링 선택 라인(예를 들어, SSL1)에 턴-온 전압이 인가되고, 비선택된 스트링 선택 라인(예를 들어, SSL2)에 턴-오프 전압이 인가된다. 예를 들어, 선택된 스트링 선택 라인(SSL1)에 전원 전압(VCC)이 인가되고, 비선택된 스트링 선택 라인(SSL2)에 접지 전압(VSS)이 공급될 수 있다. 선택된 스트링 선택 라인(SSL1)의 전압은 예비 프로그램 동작 때로부터 전원 전압(VCC)을 유지할 수 있다.

선택된 비트 라인(예를 들어, BL1)에 접지 전압(VCC)이 공급되고, 비선택된 비트 라인(예를 들어, BL2)에 전원 전압(VCC)이 공급된다. 비선택된 비트 라인(BL2)의 전압은 예비 프로그램 동작 때로부터 전원 전압(VCC)을 유지할 수 잇다.

제 3 시간(T3)에 프로그램 제어기(PGMC)의 제어에 따라, 워드 라인들(WL1~WL6) 중 선택된 워드 라인(예를 들어, WL4)에 프로그램 전압(VPGM)이 인가된다.

도 11은 도 5의 단면도의 일부를 보여준다. 예시적으로, 예비 프로그램 동작 시에 전압들이 인가된 상태 및 그에 따른 채널막들(114)의 전자 밀도가 도 11에 도시된다.

도 1 내지 도 11을 참조하면, 예비 프로그램 동작 시에, 제 8 도전 물질들(CM8)이 형성하는 스트링 선택 트랜지스터들(SST)은 턴-온 된다. 제 1 도전 물질들(CM1)이 형성하는 접지 선택 트랜지스터들(GST)은 턴-오프 된다. 제 2 내지 제 7 도전 물질들(CM2~CM7)이 형성하는 워드 라인들(WL1~WL6)에 음의 전압(VN1)이 인가된다.

제 2 내지 제 7 도전 물질들(CM2~CM7)에 인가된 음의 전압(VN1)으로 인해, 제 2 내지 제 7 도전 물질들(CM2~CM7)과 채널막들(114) 사이에 전계(electric field)가 형성된다. 형성된 전계로 인해, 채널막들(114)의 전자들은 채널막들(114)로부터 밀려날 수 있다. 밀려난 전자들은 턴-온 되어 있는 스트링 선택 트랜지스터들(SST)을 통해 비트 라인들(BL1, BL2)로 전달될 수 있다. 비트 라인들(BL1, BL2)에 인가되는 양의 전압(전원 전압(VCC))은 전자들의 이동을 가속할 수 있다.

채널막들(114)로부터 전자들이 밀려나면, 채널막들(114)의 전자 밀도가 감소할 수 있다. 전자 밀도가 감소하면, 제 2 내지 제 7 도전 물질들(CM2~CM7)에 패스 전압(VPASS)이 인가될 때 채널막들(114)의 부스팅 효율이 증가한다.

또한, 제 2 내지 제 7 도전 물질들(CM2~CM7)에 대응하는 위치의 채널막들(114)의 부분들의 전자 밀도는 채널막들(114)의 다른 부분들의 전자 밀도보다 적을 수 있다. 채널막들(114)의 전자 밀도가 낮은 부분들은 채널막들(114)의 전하 공유(charge sharing)를 방해하는 장벽으로 작용할 수 있다. 즉, 제 2 내지 제 7 도전 물질들(CM2~CM7)에 인가된 음의 전압(VN1)으로 인해, 채널막들(114)에서 전하 공유(charge sharing)의 효과가 감소할 수 있다. 채널막들(114)에서 자기 격리(self isolation)가 발생하여, 채널막들(114)이 전하 공유(charge sharing)에 대해 지역화(localization)되는 것으로 이해될 수 있다.

채널막들(114)이 지역화(localization) 되면, 선택된 워드 라인(WL4)에 프로그램 전압(VPGM)이 인가될 때, 채널막들(114)의 지역화된 부분들 중 선택된 워드 라인(WL4)에 해당하는 부분의 전압이 부스팅된다. 채널막들(114) 전체가 부스팅되는 대신 채널막들(114)의 지역화된 부분들 중 선택된 워드 라인(WL4)에 대응하는 부분이 부스팅되므로, 부스팅 효율이 향상된다.

즉, 본 발명의 실시 예에 따른 예비 프로그램 동작이 수행되면, 채널막들(114)의 전자 밀도가 감소하여 부스팅 효율이 향상된다. 또한, 채널막들(114)이 지역화(localization) 되므로, 부스팅 효율이 더욱 향상된다. 따라서, 비선택된 셀 스트링들의 메모리 셀들이 프로그램 금지되고, 향상된 신뢰성을 갖는 불휘발성 메모리 장치(100) 및 불휘발성 메모리 장치(100)의 프로그램 방법이 제공된다.

도 12는 본 발명의 제 2 실시 예에 따른 프로그램 방법을 보여주는 순서도이다. 도 1 내지 도 7, 그리고 도 12를 참조하면, S210 단계에서, 기판(111) 측으로부터 순차적으로 워드 라인들(WL1~WL6)에 음의 전압(VN1)이 인가된다. 예를 들어, 예비 프로그램 제어기(RPGMC)의 제어에 따라, 어드레스 디코더(120)는 워드 라인들(WL1~WL6) 중 기판(111)에 가까운 워드 라인(WL1)으로부터 기판(111)에서 먼 워드 라인(WL6)의 순서로 음의 전압을 순차적으로 인가할 수 있다.

S220 단계에서, 워드 라인들(WL1~WL6)에 패스 전압(VPASS)이 인가되고, S230 단계에서 선택된 워드 라인(WL4)에 프로그램 전압(VPGM)이 인가된다. S220 단계 및 S230 단계는 도 8의 S120 단계 및 S130 단계와 동일한 방법으로 수행될 수 있다.

도 13은 도 12의 프로그램 방법에 따른 메모리 셀 어레이(110)의 전압 변화들을 보여주는 타이밍도이다. 도 13에서, 가로 축은 시간을 가리키고, 세로 축은 전압을 가리킨다. 예시적으로, 워드 라인들(WL1~WL6)의 전압 변화들이 도 13에 도시된다.

도 1 내지 도 7, 그리고 도 12 및 도 13을 참조하면, 제 1 시간(T1)에, 기판(111)에 가장 가까운 워드 라인(WL1)에 음의 전압(VN1)이 인가된다. 이후에, 기판(111)과 가까운 순서대로, 워드 라인들(WL2~WL6)에 음의 전압(VN1)이 순차적으로 인가된다.

워드 라인(WL1)에 음의 전압(WL1)이 인가되면, 워드 라인(WL1)에 인접한 채널막들(114)의 부분들의 전자들은 워드 라인들(WL2~WL6)에 인접한 채널막들(114)의 부분들로 밀려난다. 워드 라인(WL2)에 음의 전압(VN1)이 인가되면, 워드 라인(WL2)에 인접한 채널막들(114)의 부분들의 전자들은 워드 라인들(WL3~WL6)에 인접한 채널막들(114)의 부분들로 밀려난다. 기판(111)에 가까운 워드 라인(WL1)으로부터 기판(111)과 먼 워드 라인(WL6)의 순서로 순차적으로 음의 전압(VN1)이 인가되면, 채널막들(114)의 전자들은 접지 선택 트랜지스터(GST)에 인접한 채널막들(114)의 부분으로부터 비트 라인들(BL1, BL2)로 순차적으로 밀려난다. 따라서, 채널막들(114)의 전자 밀도가 효과적으로 감소되고, 부스팅 효율이 향상된다.

도 14는 본 발명의 제 3 실시 예에 따른 프로그램 방법을 보여주는 순서도이다. 도 1 내지 도 7, 그리고 도 14를 참조하면, S310 단계에서, 워드 라인들(WL1~WL6)에 음의 전압(VN1)이 인가된다. S310 단계는 도 8의 S110 단계 또는 도 12의 S210 단계와 동일한 방법으로 수행될 수 있다.

S320 단계에서, 접지 선택 라인(GSL)에 음의 전압(VN2)이 인가된다. 예시적으로, 예비 프로그램 제어기(RPGMC)의 제어에 따라, 어드레스 디코더(120)는 접지 선택 라인(GSL)에 음의 전압(VN2)을 인가할 수 있다.

S330 단계에서, 기판(111)에 접지 전압(VSS)이 인가된다. 예시적으로, 예비 프로그램 제어기(RPGMC)의 제어에 따라, 기판(111)에 접지 전압(VSS)이 인가될 수 있다.

S340 단계에서, 워드 라인들(WL1~WL6)에 패스 전압(VPASS)이 인가된다. S340 단계는 도 8의 S120 단계와 동일한 방법으로 수행될 수 있다.

S350 단계에서, 선택된 워드 라인(WL4)에 프로그램 전압(VPGM)이 인가된다. S350 단계는 도 8의 S130 단계와 동일한 방법으로 수행될 수 있다.

도 15는 도 14의 프로그램 방법에 따라 메모리 셀 어레이(110)에 인가되는 전압 조건들을 보여주는 테이블이다. 도 16은 도 15의 전압 조건들에 따른 메모리 셀 어레이(110)의 전압 변화들을 보여주는 타이밍도이다. 도 16에서, 가로 축은 시간을 가리키고, 세로 축은 전압을 가리킨다.

도 1 내지 도 7, 그리고 도 14 내지 도 16을 참조하면, 제 1 시간(T1)에 예비 프로그램 제어기(RPGMC)는 예비 프로그램 동작을 제어한다. 기판(111)에 접지 전압(VSS)이 인가된다. 접지 선택 라인(GSL)에 음의 전압(VN2)이 인가된다. 워드 라인들(WL1~WL6)에 음의 전압(VN1)이 인가된다. 도 12 및 도 13을 참조하여 설명된 바와 같이, 음의 전압(VN1)은 워드 라인들(WL1~WL6)에 순차적으로 인가될 수 있다. 스트링 선택 라인들(SSL1, SSL2)에 양의 전압(전원 전압(VCC))이 인가된다. 비트 라인들(BL1, BL2)에 양의 전압(전원 전압(VCC))이 인가된다.

도 10의 타이밍도와 비교하면, 기판(111)에 접지 전압(VSS)이 공급되고, 접지 선택 라인(GSL)에 음의 전압(VN2)이 공급된다. 채널막들(114)은 기판(111)과 동일한 도전형을 갖거나, 진성 실리콘(intrinsic silicon)일 수 있다. 기판(111)에 접지 전압(VSS)이 공급되면, 채널막들(114)의 전자들이 비트 라인들(BL1, BL2)로 밀려날 때 기판(111)으로부터 채널막들(114)로 정공들이 공급될 수 있다. 채널막들(114)에 정공들이 공급되면, 채널막들(114)의 전위가 상승되어 부스팅 효율이 향상된다.

채널막들(114)은 기판(111)보다 낮은 도핑 농도를 가질 수 있다. 따라서, 기판(111)의 정공들이 채널막들(114)로 이동하기 위해, 정공들은 기판(111)과 채널막들(114) 사이의 에너지 장벽을 넘어야 한다. 접지 선택 라인(GSL)에 음의 전압(VN2)이 공급되면, 접지 선택 라인(GSL)에 해당하는 채널막들(114)의 부분에 정공들이 집중된다. 집중된 정공들은 기판(111)과 채널막들(114) 사이의 에너지 장벽을 감소시킨다. 즉, 접지 선택 라인(GSL)에 음의 전압(VN2)이 인가되면, 기판(111)으로부터 채널막들(114)로 정공들이 이동할 수 있다.

도 17은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 17을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.

불휘발성 메모리 장치(1100)는 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가질 수 있다. 즉, 불휘발성 메모리 장치(1100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 장치(1100)는 상술된 프로그램 방법에 따라 프로그램을 수행할 수 있다.

컨트롤러(1200)는 호스트(Host) 및 불휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 메모리 장치(1100)의 읽기, 프로그램, 소거, 상태 읽기, 재배열을 고려한 프로그램, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 불휘발성 메모리 장치(1100)에 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)를 제공하도록 구성된다. 컨트롤러(1200)로부터 제공되는 제어 신호(CTRL), 커맨드(CMD) 및 어드레스(ADDR)에 응답하여, 불휘발성 메모리 장치(1100)는 읽기, 프로그램, 그리고 소거 동작을 수행하도록 구성된다.

예시적으로, 컨트롤러(1200)는 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 더 포함할 수 있다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 18은 본 발명의 실시 예에 따른 메모리 카드(3000)를 보여준다. 도 18을 참조하면, 메모리 카드(3000)는 불휘발성 메모리 장치(3100), 컨트롤러(3200), 그리고 커넥터(3300)를 포함한다.

불휘발성 메모리 장치(3100)는 본 발명의 실시 예들에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 장치(3100)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 장치(3100)는 본 발명의 실시 예들에 따라 프로그램을 수행할 수 있다. 컨트롤러(3200)는 본 발명의 실시 예들에 따라 프로그램을 수행하도록 불휘발성 메모리 장치(3100)를 제어할 수 있다.

커넥터(3300)는 메모리 카드(3000)와 호스트를 전기적으로 연결할 수 있다.

메모리 카드(3000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.

도 19는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(4000, SSD, Solid State Drive)를 보여준다. 도 19를 참조하면, 솔리드 스테이트 드라이브(4000)는 복수의 불휘발성 메모리 장치들(4100), 컨트롤러(4200), 그리고 커넥터(4300)를 포함한다.

불휘발성 메모리 장치들(4100) 각각은 본 발명의 실시 예들에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 장치들(4100) 각각은 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 장치들(4100) 각각은 본 발명의 실시 예들에 따라 프로그램을 수행할 수 있다. 컨트롤러(4200)는 본 발명의 실시 예들에 따라 프로그램을 수행하도록 불휘발성 메모리 장치들(4100)을 제어할 수 있다.

커넥터(4300)는 솔리드 스테이트 드라이브(4000)와 호스트를 전기적으로 연결할 수 있다.

도 20은 본 발명의 실시 예에 따른 컴퓨팅 시스템(5000)을 보여주는 블록도이다. 도 20을 참조하면, 컴퓨팅 시스템(5000)은 중앙 처리 장치(5100), 램(5200, RAM, Random Access Memory), 사용자 인터페이스(5300), 모뎀(5400), 시스템 버스(5500), 그리고 메모리 시스템(5600)을 포함한다.

메모리 시스템(5600)은 시스템 버스(5500)를 통해, 중앙처리장치(5100), 램(5200), 사용자 인터페이스(5300), 그리고 모뎀(5400)에 전기적으로 연결된다. 사용자 인터페이스(5300)를 통해 제공되거나, 중앙 처리 장치(5100)에 의해서 처리된 데이터, 또는 모뎀(5400)을 통해 수신되는 데이터는 메모리 시스템(5600)에 저장된다.

메모리 시스템(5600)은 불휘발성 메모리 장치(5610) 및 컨트롤러(5620)를 포함한다. 불휘발성 메모리 장치(5610)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들을 형성한다. 복수의 불휘발성 메모리 칩들의 그룹들 각각은 하나의 공통 채널을 통해 컨트롤러(5620)와 통신하도록 구성된다. 예시적으로, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(5620)와 통신할 수 있다.

불휘발성 메모리 칩들 각각은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)와 동일한 구조를 가지며, 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 장치(5610)는 기판(111) 상에 제공되는 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함하고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 기판(111)과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)을 포함한다. 불휘발성 메모리 장치(5610)는 본 발명의 실시 예들에 따라 프로그램을 수행할 수 있다. 컨트롤러(5620)는 본 발명의 실시 예들에 따라 프로그램을 수행하도록 불휘발성 메모리 장치(5610)를 제어할 수 있다.

도 20에서, 하나의 채널에 복수의 불휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 불휘발성 메모리 칩이 연결되도록 메모리 시스템(5600)이 변형될 수 있다.

도 20에서, 불휘발성 메모리 장치(5610)는 컨트롤러(5620)를 통해 시스템 버스(5500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(5610)는 시스템 버스(5500)에 직접 연결될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

100; 불휘발성 메모리 장치 110; 메모리 셀 어레이
120; 어드레스 디코딩부 130; 읽기 및 쓰기 회로
140; 제어 로직 PGMC; 프로그램 제어기
RPGMC; 예비 프로그램 제어기 BLK1~BLKz; 메모리 블록들
111; 기판 112, 112a; 절연 물질들
PL, PLa, PLb; 필라들 114, 114a, 114b; 채널막들
115, 115a, 115b; 내부 물질들 116; 정보 저장막들
117~119; 제 1 내지 제 3 서브 절연막들
CM1~CM8; 제 1 내지 제 8 도전 물질들
CT; 셀 트랜지스터들 WL Cut; 워드 라인 컷
CSR; 공통 소스 영역들 320; 드레인들
BL, BL1, BL2; 비트 라인들 CS11, CS12, CS21, CS22; 셀 스트링들
GST, GSTa, GSTb; 접지 선택 트랜지스터들
GSL, GSL1, GSL2; 접지 선택 라인 MC1~MC6; 메모리 셀들
WL1~WL6; 워드 라인들 CSL; 공통 소스 라인
SST, SSTa, SSTb; 스트링 선택 트랜지스터들
SSL1, SSL2, SSL1a, SSL1b, SSL2a, SSL2b; 스트링 선택 라인들
BLKa1~BLKa7; 등가 회로들 IM; 절연 물질들
1000, 2000; 메모리 시스템 3000; 메모리 카드
4000; 솔리드 스테이트 드라이브 5000; 컴퓨팅 시스템

Claims

기판 위에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 적어도 하나의 접지 선택 트랜지스터, 복수의 메모리 셀들, 그리고 적어도 하나의 스트링 선택 트랜지스터를 포함하는 불휘발성 메모리 장치의 프로그램 방법에 있어서:
상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 음의 전압을 인가하는 단계;
상기 복수의 워드 라인들에 패스 전압을 인가하는 단계; 그리고
상기 복수의 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 포함하는 프로그램 방법.
제 1 항에 있어서,
상기 복수의 워드 라인들에 음의 전압을 인가하는 단계가 수행될 때, 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 스트링 선택 라인들에 턴-온 전압을 인가하는 단계를 더 포함하는 프로그램 방법.
제 2 항에 있어서,
상기 턴-온 전압은 전원 전압인 프로그램 방법.
제 2 항에 있어서,
상기 복수의 워드 라인들에 패스 전압을 인가하는 단계가 수행될 때, 상기 스트링 선택 라인들 중 비선택된 스트링 선택 라인들에 턴-오프 전압을 인가하는 단계를 더 포함하는 프로그램 방법.
제 4 항에 있어서,
상기 턴-오프 전압은 접지 전압인 프로그램 방법.
제 2 항에 있어서,
상기 복수의 워드 라인들에 음의 전압을 인가하는 단계가 수행될 때, 상기 복수의 셀 스트링들의 스트링 선택 트랜지스터들에 연결된 비트 라인들에 전원 전압을 인가하는 단계를 더 포함하는 프로그램 방법.
제 6 항에 있어서,
상기 복수의 워드 라인들에 패스 전압을 인가하는 단계가 수행될 때, 상기 비트 라인들 중 선택된 비트 라인들에 접지 전압을 인가하는 단계를 더 포함하는 프로그램 방법.
제 1 항에 있어서,
상기 프로그램이 수행되는 동안, 상기 복수의 셀 스트링들의 접지 선택 트랜지스터들에 연결된 접지 선택 라인에 턴-오프 전압을 인가하는 단계를 더 포함하는 프로그램 방법.
제 1 항에 있어서,
상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들에 음의 전압을 인가하는 단계는,
상기 기판과 가까운 워드 라인부터 상기 기판과 먼 워드 라인의 순서로 순차적으로 상기 음의 전압을 인가하는 단계를 포함하는 프로그램 방법.
기판 위에 제공되는 복수의 셀 스트링들을 포함하고, 상기 복수의 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 메모리 셀들을 포함하는 메모리 셀 어레이;
복수의 워드 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 어드레스 디코더; 그리고
복수의 비트 라인들을 통해 상기 복수의 셀 스트링들에 연결되는 읽기 및 쓰기 회로를 포함하고,
프로그램 시에, 상기 어드레스 디코더는 상기 복수의 워드 라인들에 음의 전압을 인가한 후에 패스 전압을 인가하고, 그리고 선택된 워드 라인에 프로그램 전압을 인가하도록 구성되는 불휘발성 메모리 장치.