KR20110131984A - 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명은 프로그램 시퀀서를 포함하는 플래시 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 물리 페이지로 구성되는 메모리 셀 어레이; 및 상기 복수의 물리 페이지가 일차적으로 프로그램된 다음에, 상기 복수의 물리 페이지가 이차적으로 프로그램되도록 프로그램 순서를 정하기 위한 프로그램 시퀀서를 포함한다. 여기에서, 상기 일차적 프로그램 동작의 프로그램 상태(P0)는 상기 이차적 프로그램 동작의 비트 라인 세트업 구간에서 상기 복수의 물리 페이지에 인가되는 워드 라인 전압보다 낮은 것을 특징으로 한다. 본 발명에 의하면, 커플링 노이즈, Vpass 디스터번스, 그리고 Vpgm 디스터번스를 줄일 수 있다.

Description

프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법{FLASH MEMORY DEVICE AND SYSTEM INCLUDING PROGRAM SEQUENCER AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리로 분류된다. 휘발성 메모리는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리 장치는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리 장치는 하나의 메모리 셀에 싱글 비트 데이터(single bit data)를 저장할 수도 있고, 두 비트 이상의 멀티 비트 데이터(multi bit data)를 저장할 수 있다. 싱글 비트 데이터를 저장하는 플래시 메모리 장치(이하, SLC 플래시 메모리 장치라 함)는 문턱 전압 분포에 따라 하나의 소거 상태와 하나의 프로그램 상태를 갖는다. 멀티 비트 데이터를 저장하는 플래시 메모리 장치(이하, MLC 플래시 메모리 장치라 함)는 문턱 전압 분포에 따라 하나의 소거 상태와 복수의 프로그램 상태를 갖는다.
특히 MLC 플래시 메모리 장치는 각 프로그램 상태들 간의 읽기 마진(read margin)을 확보하는 것이 중요하다. 그러나 플래시 메모리 장치는 프로그램 동작 중에 여러 가지 원인으로 인해 문턱 전압이 변할 수 있다. 예를 들면, 메모리 셀의 문턱 전압의 상승으로 인해, 소거 상태가 프로그램 상태와 겹칠 수 있다. 그 결과로 읽기 동작 시에 읽기 페일이 발생할 수 있다. 메모리 셀의 문턱 전압을 변하게 할 수 있는 요인들로는 커플링 노이즈, 패스 전압 디스터번스, 그리고 프로그램 전압 디스터번스 등이 있다.
본 발명의 목적은 프로그램 동작 시에 문턱 전압의 변화를 줄일 수 있는 플래시 메모리 장치, 플래시 메모리 시스템, 그리고 프로그램 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치는 복수의 물리 페이지로 구성되는 메모리 셀 어레이; 및 상기 복수의 물리 페이지가 일차적으로 프로그램(이하, 일차적 프로그램 동작)된 다음에, 상기 복수의 물리 페이지가 이차적으로 프로그램(이하, 이차적 프로그램 동작)되도록 프로그램 순서를 정하기 위한 제어 로직을 포함한다. 여기에서, 상기 일차적 프로그램 동작의 프로그램 검증 전압(VFY0)은 0V보다 낮다.
실시 예로서, 상기 제어 로직은 상기 복수의 물리 페이지의 프로그램 순서를 정하는 프로그램 시퀀서를 포함한다. 상기 일차적 프로그램 동작 시에 워드 라인에 인가되는 Vpass 전압은 상기 이차적 프로그램 동작 시에 인가되는 Vpass 전압과 다른 레벨일 수 있다. 상기 일차적 프로그램 동작의 프로그램 검증 시에 비선택 워드 라인에 인가되는 Vread 전압은 상기 이차적 프로그램 동작 시에 인가되는 Vread 전압과 다른 레벨일 수 있다.
다른 실시 예로서, 상기 일차적 프로그램 동작 및 상기 이차적 프로그램 동작은 상기 복수의 물리 페이지 번호에 따라 순차적으로 수행될 수 있다. 상기 이차적 프로그램 동작의 비트 라인 세트업 구간에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압은 0V일 수 있다. 상기 일차적 프로그램 동작의 프로그램 상태에 있는 메모리 셀의 문턱 전압(P0)은, 상기 이차적 프로그램 동작의 비트 라인 세트업 구간(MSB BL setup)에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압(VWL)보다 낮을 수 있다.
또 다른 실시 예로서, 상기 일차적 프로그램 동작 및 상기 이차적 프로그램 동작은 상기 복수의 물리 페이지 번호의 중간부터 양쪽 선택 라인 방향으로 번갈아 가며 수행될 수 있다. 상기 이차적 프로그램 동작의 비트 라인 세트업 구간에서 공통 소스 라인을 통해 전원 전압이 제공될 수 있다.
또 다른 실시 예로서, 상기 일차적 프로그램 동작은 이븐(또는 아드) 물리 페이지에 대해 수행된 다음에, 아드(또는 이븐) 물리 페이지에 대해 수행될 수 있다. 상기 이차적 프로그램 동작은 이븐(또는 아드) 물리 페이지에 대해 수행된 다음에, 아드(또는 이븐) 물리 페이지에 대해 수행될 수 있다.
또 다른 실시 예로서, 상기 제어 로직은 상기 이차적 프로그램 동작이 수행된 다음에, 상기 복수의 물리 페이지가 삼차적으로 프로그램 되도록 프로그램 순서를 정할 수 있다. 상기 메모리 셀 어레이는 메모리 셀이 기판과 수직한 방향으로 적층된 삼차원 구조일 수 있다.
본 발명에 따른 플래시 메모리 장치의 다른 일면은 복수의 물리 페이지로 구성되는 메모리 셀 어레이; 및 상기 복수의 물리 페이지가 LSB 프로그램된 다음에, 상기 복수의 물리 페이지가 MSB 프로그램 되도록 프로그램 순서를 정하기 위한 제어 로직을 포함한다. 여기에서, 상기 LSB 프로그램 결과 상기 복수의 물리 페이지에 있는 메모리 셀의 문턱 전압(P0)은 0V보다 낮은 것을 특징으로 한다.
본 발명에 따른 플래시 메모리 시스템은 복수의 물리 페이지를 갖는 플래시 메모리 장치; 및 상기 복수의 물리 페이지가 프로그램 되도록 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 복수의 물리 페이지가 일차적으로 프로그램(이하, 일차적 프로그램 동작)된 다음에, 상기 복수의 물리 페이지가 이차적으로 프로그램(이하, 이차적 프로그램 동작)되도록 프로그램 순서를 정하기 위한 제어 로직을 포함한다. 여기에서, 상기 일차적 프로그램 동작의 프로그램 검증 전압(VFY0)은 0V보다 낮고, 상기 일차적 프로그램 동작의 프로그램 상태에 있는 메모리 셀의 문턱 전압(P0)은 상기 이차적 프로그램 동작의 비트 라인 세트업 구간에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압(VWL)보다 낮다.
본 발명에 따른 플래시 메모리 장치의 프로그램 방법은, 상기 플래시 메모리 장치의 복수의 물리 페이지를 일차적으로 프로그램하는 단계; 및 상기 복수의 물리적 페이지가 일차적으로 프로그램된 다음에, 상기 복수의 물리 페이지를 이차적으로 프로그램하는 단계를 포함한다. 여기에서, 상기 일차적 프로그램 단계의 프로그램 검증 전압(VFY0)은 0V보다 낮고, 상기 일차적 프로그램 단계의 메모리 셀의 문턱 전압(P0)은 상기 이차적 프로그램 단계의 비트 라인 세트업 구간에서 상기 복수의 물리 페이지에 인가되는 워드 라인 전압보다 낮다.
본 발명에 따른 플래시 메모리 장치의 또 다른 일면은 메모리 셀들이 기판과 수직 방향으로 적층된 삼차원 구조를 가지며, 하나의 메모리 블록은 복수의 물리 페이지로 구성되는 메모리 셀 어레이; 및 상기 복수의 물리 페이지가 일차적으로 프로그램(이하, 일차적 프로그램 동작)된 다음에, 상기 복수의 물리 페이지가 이차적으로 프로그램(이하, 이차적 프로그램 동작)되도록 프로그램 순서를 정하기 위한 제어 로직을 포함한다. 여기에서, 상기 일차적 프로그램 동작의 프로그램 검증 전압(VFY0)은 0V보다 낮고, 상기 일차적 프로그램 동작의 프로그램 상태에 있는 메모리 셀의 문턱 전압(P0)은 상기 이차적 프로그램 동작의 비트 라인 세트업 구간(MSB BL setup)에서 상기 복수의 물리 페이지에 인가되는 워드 라인 전압(VWL)보다 낮다.
본 발명의 실시 예에 따른 플래시 메모리 장치에 의하면, 커플링 노이즈, Vpass 디스터번스, 그리고 Vpgm 디스터번스로 인한 문턱 전압의 변화를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 셀의 문턱 전압 변화를 예시적으로 보여주는 다이어그램이다.
도 4는 도 2에 도시된 플래시 메모리 장치의 프로그램 시퀀스에 대한 제 1 실시 예를 보여준다.
도 5 내지 도 7은 도 4에 도시된 프로그램 시퀀스의 Vpgm 디스터번스를 줄일 수 있는 방법을 설명하기 위한 셀 스트링 구조도이다.
도 8 내지 도 10은 P0 상태를 0V보다 낮게 설정할 수 있는 여러 가지 실시 예를 보여준다.
도 11은 도 4에 도시된 프로그램 시퀀스를 이용하는 플래시 메모리 장치의 동작 방법을 설명하기 위한 다이어그램이다.
도 12는 도 11에 도시된 LSB 프로그램 동작을 설명하기 위한 타이밍도이다.
도 13은 도 11에 도시된 MSB 프로그램 동작을 설명하기 위한 타이밍도이다.
도 14는 도 2에 도시된 플래시 메모리 장치의 프로그램 시퀀스에 대한 제 2 실시 예를 보여준다.
도 15 내지 도 18은 도 14에 도시된 프로그램 시퀀스의 Vpgm 디스터번스를 줄일 수 있는 방법을 보여준다.
도 19는 도 2에 도시된 플래시 메모리 장치의 프로그램 시퀀스에 대한 제 3 실시 예를 보여준다.
도 20은 도 2에 도시된 3비트 메모리 셀의 문턱 전압 변화를 예시적으로 보여주는 다이어그램이다.
도 21 내지 도 23은 3비트 MLC의 문턱 전압 변화를 줄일 수 있는 프로그램 시퀀스(program sequence)의 실시 예를 보여준다.
도 24는 본 발명에 따른 플래시 메모리 시스템의 다른 실시 예를 보여주는 블록도이다.
도 25는 본 발명의 실시 예에 따른 플래시 메모리 시스템을 메모리 카드에 적용한 예를 보여준다.
도 26은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 포함하는 전자 장치를 보여주는 블록도이다.
도 27은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다.
도 28은 도 27에 도시된 SSD 컨트롤러(5210)의 구성을 예시적으로 보여주는 블록도이다.
도 29 내지 도 33은 본 발명에 따른 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예 또는 적용 예를 첨부된 도면을 참조하여 설명하기로 한다.
플래시 메모리 장치는 프로그램 동작 중에 여러 가지 요인으로 인해, 메모리 셀의 문턱 전압이 변할 수 있다. 메모리 셀의 문턱 전압에 영향을 줄 수 있는 요인으로는, 커플링 노이즈(coupling noise), 패스 전압 디스터번스(Vpass disturbance), 프로그램 전압 디스터번스(Vpgm disturbance) 등이 있다. 이러한 원인으로 인해 메모리 셀의 문턱 전압이 변하면, 플래시 메모리 장치는 충분한 읽기 마진을 갖지 못하여 읽기 페일(read fail) 등을 유발할 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 장치는 프로그램 시퀀싱(program sequencing)을 통해 메모리 셀의 문턱 변화를 줄일 수 있다.
Ⅰ. 프로그램 시퀀서를 포함하는 플래시 메모리 시스템
도 1은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 1에 도시된 플래시 메모리 시스템(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 플래시 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
플래시 메모리 장치(1100)는 프로그램 시퀀서(program sequencer, 1165)를 포함할 수 있다. 프로그램 시퀀서(1165)는 플래시 메모리 장치(1100)의 프로그램 시퀀스(program sequence)를 정할 수 있다. 프로그램 시퀀서(1165)는 하드웨어 또는 소프트웨어 형태로 구현될 수 있다. 프로그램 시퀀서(1165)는 메모리 컨트롤러(1200, 도 24 참조) 내에 포함될 수도 있다. 이 경우에, 프로그램 시퀀서(1165)는 플래시 변환 계층(FTL)에 의해 관리될 수 있다.
도 2는 도 1에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
메모리 셀 어레이(1110)는 복수의 메모리 블록(memory block)으로 구성될 수 있다. 도 2에서는 예로서 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 복수의 물리 페이지(physical page)로 구성될 수 있다. 여기에서, 물리 페이지는 하나의 워드 라인에 연결되어 있는 메모리 셀의 집합을 의미한다. 도 2에서 참조번호 1111은 하나의 물리 페이지의 예이다. 각각의 물리 페이지는 복수의 메모리 셀로 구성될 수 있다. 각각의 메모리 셀은 컨트롤 게이트와 플로팅 게이트를 갖는 셀 트랜지스터로 구성될 수 있다.
하나의 메모리 셀에는 싱글 비트 데이터 또는 두 비트 이상의 멀티 비트 데이터가 저장될 수 있다. 싱글 비트 데이터가 저장될 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부르고, 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다.
2 비트 MLC 플래시 메모리 장치의 경우, 하나의 물리 페이지(physical page)에 두 개의 논리 페이지(logical page)가 저장될 수 있다. 여기에서, 논리 페이지는 하나의 물리 페이지에 동시에 프로그램될 수 있는 데이터의 집합을 의미한다. 3 비트 MLC 플래시 메모리 장치의 경우에는, 하나의 물리 페이지(1111)에 세 개의 논리 페이지가 저장될 수 있을 것이다.
한편, 메모리 셀 어레이(1110)는 복수의 셀 스트링(cell string)으로 구성되어 있다. 각각의 셀 스트링(예를 들면, 1112)은 스트링 선택 라인(SSL; String Selection Line)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WL63)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL; Ground Selection Line)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
CSL 드라이버(1115)는 공통 소스 라인(CSL)으로 접지 전압 또는 CSL 전압(예를 들면, VDD)을 제공할 수 있다. CSL 드라이버(1115)는 제어 로직에 의해 제어되며, 전압 발생기(1150)로부터 전원을 제공받을 수 있다.
계속해서 도 2를 참조하면, 어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WL0~WL63)을 통해 메모리 셀 어레이(1110)와 연결된다. 프로그램 또는 읽기 동작 시에, 어드레스 디코더(1120)는 어드레스(ADDR)를 입력 받고, 어느 하나의 워드 라인(예를 들면, WL0)을 선택할 수 있다.
페이지 버퍼 회로(1130)는 비트 라인(BL0~BLm)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성된다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결(all BL 구조)되거나, 두 개 또는 그 이상의 비트 라인이 연결(shield BL 구조)될 수도 있다. 페이지 버퍼 회로(1130)는 선택 페이지(1111)에 프로그램될 데이터나 선택 페이지(1111)로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 1 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생한다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 도 2를 참조하면, 전압 발생기(1150)는 고전압 발생기(1151), 저전압 발생기(1152), 그리고 음전압 발생기(1153)를 포함한다.
고전압 발생기(1151)는 전원 전압보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass) 등으로 사용될 수 있다. 저전압 발생기(1152)는 전원 전압과 같거나 그보다 낮은 저전압(LV; Low Voltage)을 발생할 수 있다. 전원 전압 또는 저전압은 비트 라인 프리차지 전압 또는 CSL 전압 등으로 사용될 수 있다. 그리고 음전압 발생기(1153)는 OV보다 낮은 음전압(NV; Negative Voltage)을 발생할 수 있다. 음전압은 프로그램 검증 전압 등으로 사용될 수 있다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인(예를 들면, WL0)으로 프로그램 전압이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지(1111)에 프로그램 데이터가 제공되도록 할 수 있다.
한편, 제어 로직(1160)은 프로그램 시퀀서(1165)를 포함할 수 있다. 프로그램 시퀀서(1165)는 물리 페이지 또는 논리 페이지의 프로그램 시퀀스를 정할 수 있다. 한편, 프로그램 시퀀서(1165)는 제어 로직(1160) 외부에 별도로 위치하도록 구성될 수 있다.
도 3은 도 2에 도시된 메모리 셀의 문턱 전압 변화를 예시적으로 보여주는 다이어그램이다. 도 3은 2비트 MLC 플래시 메모리 장치의 예이며, 메모리 셀은 두 번의 프로그램 동작(LSB PGM, MSB PGM)을 통해, 4개의 상태(E0, P1, P2, P3) 중 어느 하나를 갖게 된다.
프로그램 동작 전의 초기 상태(initial state)에서, 물리 페이지(도 2 참조, 1111)의 모든 메모리 셀은 소거 상태(E0)에 있다. LSB 프로그램 동작이 수행되면, 메모리 셀은 LSB 데이터에 따라, 소거 상태(E0)를 유지하거나 P0 상태로 프로그램될 것이다. 그 다음에, MSB 프로그램 동작이 수행되면, 메모리 셀은 LSB 프로그램 상태와 MSB 데이터에 따라, 4개의 상태(E0, P1, P2, P3) 중 어느 하나를 갖도록 프로그램될 것이다. 여기에서, MSB 프로그램은 도 3과 달리, E0이 P3으로 P0이 P1 또는 P2로 수행될 수 있고, E0, P1, P2, P3 순으로 수행될 수도 있다.
도 3에서 4개의 상태(E0, E1, E2, E3)는 충분한 읽기 마진(read margin)을 갖도록 분포되어야 한다. 그러나 플래시 메모리 장치(1100)는 프로그램 동작 중에 커플링 노이즈(coupling noise), 패스 전압 디스터번스(Vpass disturbance), 프로그램 전압 디스터번스(Vpgm disturbance) 등에 메모리 셀의 문턱 전압이 변할 수 있다.
커플링 노이즈는 선택 페이지(selected page)를 프로그램할 때, 커플링 효과(coupling effect)로 인해 인접 페이지(neighboring page)에 있는 메모리 셀의 문턱 전압이 변하는 현상을 의미한다. Vpass 디스터번스는 프로그램 동작 시에 비선택 워드 라인(unselected WL)에 인가되는 패스 전압으로 인해, 비선택 페이지(unselected page)에 있는 메모리 셀의 문턱 전압이 상승하는 현상을 의미한다. Vpgm 디스터번스는 프로그램 동작 시에 선택 워드 라인(selected WL)에 프로그램 전압(Vpgm)이 인가될 때, 선택 페이지에 있는 프로그램 금지 셀(program inhibit cell)이 프로그램되는 현상을 의미한다.
이러한 원인으로 인해 메모리 셀의 문턱 전압이 변하면, 플래시 메모리 장치(1100)는 충분한 읽기 마진을 갖지 못하여 읽기 페일(read fail) 등을 유발할 수 있다. 다시 도 2를 참조하면, 본 발명의 실시 예에 따른 플래시 메모리 장치(1100)는 프로그램 시퀀서(1165)를 이용하여, 메모리 셀의 문턱 전압 변화에 영향을 줄 수 있는 요소를 최소화할 수 있다. 이하에서는 메모리 셀의 문턱 전압 변화를 줄일 수 있는 다양한 프로그램 시퀀스(program sequence)가 설명될 것이다.
Ⅱ. 플래시 메모리 장치의 프로그램 시퀀스
1. 프로그램 시퀀스의 제 1 실시 예
도 4는 도 2에 도시된 플래시 메모리 장치의 프로그램 시퀀스에 대한 제 1 실시 예를 보여준다. 도 2를 참조하면, 플래시 메모리 장치(1100)는 64개의 물리 페이지를 가지며, 64개의 물리 페이지에는 128개의 논리 페이지가 프로그램된다. 128개의 논리 페이지는 64번의 LSB 프로그램과 64번의 MSB 프로그램을 통해 프로그램될 것이다. 이하에서는 WLi(i=0~63)에 해당하는 물리 페이지를 "WLi 물리 페이지"라고 표기한다.
도 4에 도시된 프로그램 시퀀스는 WL0~WL63 물리 페이지에 LSB 프로그램한 다음에, WL0~WL63 물리 페이지에 MSB 프로그램한다. 도 4를 참조하면, WL0~WL63 물리 페이지에 제 1 내지 제 64 논리 페이지가 순차적으로 LSB 프로그램된다. 그 다음에, WL0~WL63 물리 페이지에 제 65 내지 제 128 논리 페이지가 순차적으로 MSB 프로그램된다.
도 4의 예에서, WL62 물리 페이지는 제 63 논리 페이지를 LSB 프로그램하기 전까지 62번의 Vpass 스트레스를 받는다. 또한, 도 4에 도시된 프로그램 시퀀스에 의하면, WL62 물리 페이지는 MSB 프로그램 후에 한 번의 커플링 노이즈를 받는다. 도 4에 도시된 프로그램 시퀀스는 커플링 노이즈와 Vpass 스트레스로 인한 메모리 셀의 문턱 전압 상승을 줄일 수 있다.
도 5 내지 도 7은 도 4에 도시된 프로그램 시퀀스의 Vpgm 디스터번스를 줄일 수 있는 방법을 설명하기 위한 셀 스트링 구조도이다. 도 5 내지 도 7에서, M1 메모리 셀은 프로그램 금지 셀이고, WL1 물리 페이지에 제 66 논리 페이지(도 4 참조)가 MSB 프로그램된다고 가정한다.
비트 라인 세트업 구간에서, 프로그램 비트 라인(program BL)에는 접지 전압(0V)이 제공되고, 프로그램 금지 비트 라인(inhibit BL)에는 전원 전압(VDD)이 제공된다. 프로그램 실행 구간에서, 선택 워드 라인(WL1)에 프로그램 전압(Vpgm)이 인가될 때, 프로그램 셀은 F-N 터널링에 의해 프로그램되고, 프로그램 금지 셀은 채널 부스팅(channel boosting)으로 인해 프로그램 금지된다. Vpgm 디스터번스는 프로그램 금지 셀(M1)에서 채널 부스팅이 충분히 이루어지지 않을 때 발생할 수 있다.
도 5를 참조하면, LSB 프로그램 결과 메모리 셀의 문턱 전압은 E0 상태는 0V보다 낮고 P0 상태는 0V보다 높다. 그리고 MSB 프로그램의 비트 라인 세트업 구간(이하, MSB BL 세트업 구간)에서, 모든 워드 라인에 0V의 워드 라인 전압(VWL)이 제공되고, 프로그램 금지 비트 라인 BLi에 전원 전압(VDD)이 인가된다. 도 5에 도시된 예에 의하면, M2~M63 메모리 셀은 LSB 프로그램 상태(E0, P0)에 따라 채널을 형성하거나 차단할 수 있다. 만약 M2~M63 메모리 셀에 P0 상태가 존재하면, M1 메모리 셀에 전원 전압이 충분히 제공되지 않을 수 있다. 이 경우에, M1 메모리 셀은 MSB 프로그램 동작 시에 채널 부스팅되지 않을 수 있다. 그 결과로 M1 메모리 셀은 원치 않게 프로그램될 수 있다.
본 발명에 따른 플래시 메모리 장치(1100)는 이러한 Vpgm 디스터번스를 방지하기 위해서, MSB BL 세트업 구간에서 P0 상태보다 높은 워드 라인 전압(VWL)을 제공한다. P0 상태보다 높은 워드 라인 전압(VWL)을 제공하는 방법에는 여러 가지가 있을 수 있다.
일 예로서, 도 6을 참조하면, 플래시 메모리 장치(1100)는 MSB BL 세트업 구간에서 P0 상태보다 높은 워드 라인 전압(예를 들면, VDD)을 인가할 수 있다. 워드 라인 전압(VWL)이 P0 상태보다 높으면, M2~M63 메모리 셀은 LSB 프로그램 상태에 관계없이 채널을 형성할 수 있다. 즉, MSB BL 세트업 구간에서 M2~M63 메모리 셀이 0V보다 높은 P0 상태로 프로그램 되더라도, M1 메모리 셀은 전원 전압을 충분히 제공받을 수 있다.
다른 예로, 도 7을 참조하면, 플래시 메모리 장치(1100)는 P0 상태를 0V보다 낮게 설정할 수 있다. P0 상태가 0V보다 낮으면, M2~M63 메모리 셀은 LSB 프로그램 상태에 관계없이 채널을 형성할 수 있다. 즉, MSB BL 세트업 구간에서 0V의 워드 라인 전압(VWL)이 인가되더라도, M1 메모리 셀은 전원 전압을 충분히 제공받을 수 있다. 플래시 메모리 장치(1100)가 P0 상태를 0V보다 낮게 설정할 수 있는 방법에는 여러 가지가 있을 수 있다.
도 8 내지 도 10은 P0 상태를 0V보다 낮게 설정할 수 있는 여러 가지 실시 예를 보여준다. LSB 프로그램 동작 시, 메모리 셀의 문턱 전압 분포는 프로그램 검증 바이어스 조건에 따라 결정될 수 있다.
여기에서, 프로그램 검증 바이어스 전압에는 선택 워드 라인으로 제공되는 VWL, 비트 라인으로 제공되는 VBL, 공통 소스 라인으로 제공되는 VCSL 등이 있다. 그리고 도 8 내지 도 10에는 도시되지 않았지만, 비선택 워드 라인(도시되지 않음)이나 선택 라인(도시되지 않음, SSL, GSL)에는 메모리 셀이나 선택 트랜지시터를 충분히 턴 온할 수 있는 전압이 제공된다. 도 8 내지 도 10에서, VWL은 전압 발생기(도 2 참조, 1150)에서 제공되고, VBL은 페이지 버퍼 회로(도 2 참조, 1130)에서 제공되며, VCSL은 CSL 드라이버(도 2 참조, 1115)에서 제공된다.
도 8은 음전압 발생기를 사용한 예이다. 도 8을 참조하면, 플래시 메모리 장치(1100)는 LSB 프로그램 검증 동작 시에 선택 워드 라인으로 음의 프로그램 검증 전압(예를 들면, VWL=-1V)을 제공한다. 플래시 메모리 장치(1100)는 음전압 발생기(도 2 참조, 1153)를 이용하여 음(-)의 프로그램 검증 전압을 생성할 수 있다. 선택 워드 라인으로 음의 프로그램 검증 전압(예를 들면, VWL=-1V)이 제공되고, 비트 라인으로는 전원 전압(VDD)이 제공되며, 공통 소스 라인으로는 0V가 제공된다.
이와 같은 바이어스 조건에서, 메모리 셀의 문턱 전압이 a1이라고 가정하면(Vth=a1), VWL-VCSL이 Vth보다 높기 때문에, 메모리 셀은 온 셀(on cell)로 동작하게 된다. 따라서 비트 라인 충전 전하는 메모리 셀을 통해 공통 소스 라인으로 방전된다. 그 결과 페이지 버퍼 회로(1130)의 래치 회로(LAT, 1131)는 프로그램 계속 데이터(예를 들면, 데이터 0)를 갖게 된다. 여기에서, 프로그램 계속 데이터는 해당 메모리 셀에 대한 프로그램 동작을 계속 진행하기 위한 데이터를 의미한다.
메모리 셀의 문턱 전압이 b1으로 되면(Vth=b1), VWL-VCSL이 Vth보다 낮거나 같기 때문에, 메모리 셀은 오프 셀(off cell)로 동작하게 된다. 따라서 비트 라인 충전 전하는 그대로 유지된다. 그 결과 페이지 버퍼 회로(1130)의 래치 회로(LAT, 1131)는 프로그램 종료 데이터(예를 들면, 데이터 1)를 갖게 된다. 여기에서, 프로그램 종료 데이터는 해당 메모리 셀에 대한 프로그램 동작을 종료하기 위한 데이터를 의미한다. 위와 같은 원리에 의해, P0 상태에 있는 메모리 셀은 음의 문턱 전압을 가질 수 있다.
도 9 및 도 10은 CSL 드라이버를 사용한 예이다. 도 9를 참조하면, 플래시 메모리 장치(1100)는 LSB 프로그램 검증 동작 시에 공통 소스 라인으로 전원 전압(VDD)을 제공한다. 플래시 메모리 장치(1100)는 저전압 발생기(도 2 참조, 1152)를 이용하여 전원 전압을 생성할 수 있다. 선택 워드 라인으로 0V가 제공된다.
이와 같은 바이어스 조건에서, 메모리 셀의 문턱 전압이 a2이라고 가정하면(Vth=a2), 비트 라인 전압 VBL이 VWL-Vth로 될 때, 메모리 셀은 셧 오프(shut off) 된다. 즉, VBL은 VWL-Vth, 즉 a2의 절대값 /a2/까지 상승할 수 있다. 이때 페이지 버퍼 회로(1130)는 비교기(1132)를 이용하여, VBL과 /VFY0/을 비교한다. 여기에서, VFY0은 프로그램 타겟 전압이다. 비교 결과, VBL이 /VFY0/보다 높기 때문에, 페이지 버퍼 회로(1130)의 래치 회로(LAT, 1133)는 프로그램 계속 데이터(예를 들면, 데이터 0)을 갖게 된다.
메모리 셀의 문턱 전압이 b2로 되면(Vth=b2), VBL이 /VFY0/보다 낮거나 같기 때문에, 페이지 버퍼 회로(1130)의 래치 회로(LAT, 1133)는 프로그램 종료 데이터(예를 들면, 데이터 1)을 갖게 된다. 위와 같은 원리에 의해, P0 상태에 있는 메모리 셀은 음의 문턱 전압을 가질 수 있다.
도 10을 참조하면, 플래시 메모리 장치(1100)는 LSB 프로그램 검증 동작 시에 공통 소스 라인으로 CSL 전압(예를 들면, VCSL=1V)을 제공하고, 선택 워드 라인으로 0V가 제공되며, 비트 라인으로 전원 전압(VDD)이 제공된다. 여기에서, VCSL은 VDD보다 낮고, 프로그램 타겟 전압의 절대값이다.
이와 같은 바이어스 조건에서, 메모리 셀의 문턱 전압이 a3이라고 가정하면(Vth=a3), VWL-VCSL이 Vth보다 높기 때문에, 메모리 셀은 온 셀(on cell)로 동작하게 된다. 따라서 페이지 버퍼 회로(1130)의 래치 회로(LAT, 1134)는 프로그램 계속 데이터(예를 들면, 데이터 0)을 갖게 된다.
메모리 셀의 문턱 전압이 b3으로 되면(Vth=b3), VWL-VCSL이 Vth보다 낮거나 같기 때문에, 메모리 셀은 오프 셀(off cell)로 동작하게 된다. 따라서 페이지 버퍼 회로(1130)의 래치 회로(LAT, 1134)는 프로그램 종료 데이터(예를 들면, 데이터 1)을 갖게 된다. 위와 같은 원리에 의해, P0 상태에 있는 메모리 셀은 음의 문턱 전압을 가질 수 있다.
다시 도 7을 참조하면, 플래시 메모리 장치(1100)는 P0 상태를 0V보다 낮게 설정함과 동시에, MSB BL 세트업 구간에서 0V보다 높은 워드 라인 전압(예를 들면, 1V)을 인가할 수 있다. 이 방법을 사용하는 이유는 LSB 프로그램 동작 동안에 음(-)의 프로그램 검증 전압(VFY0)을 인가하더라도, P0 상태에 있는 일부 메모리 셀의 문턱 전압이 0V보다 높아질 수 있기 때문이다.
위와 같은 프로그램 방법에 의하면, Vpgm 디스터번스를 줄일 수 있을 뿐만 아니라, LSB 프로그램 동작 시에 Vpass 전압 및 Vread 전압을 줄일 수도 있다. 여기에서, Vread 전압은 LSB 프로그램 검증 동작 또는 LSB 읽기 동작 시에 비선택 워드 라인에 제공되는 전압이다. 본 발명의 실시 예에 따른 플래시 메모리 장치(1100)는 LSB 프로그램과 MSB 프로그램 동작 시에 서로 다른 Vpass 전압 또는 Vread 전압을 인가할 수 있다. 즉, 본 발명의 실시 예에 따른 플래시 메모리 장치(1100)는 LSB 프로그램 동작 시에 워드 라인에 더 낮은 Vpass 전압을 인가할 수 있고, LSB 프로그램 검증 동작 시에 비선택 워드 라인에 더 낮은 Vread 전압을 인가할 수 있다.
도 11은 도 4에 도시된 프로그램 시퀀스를 이용하는 플래시 메모리 장치의 동작 방법을 설명하기 위한 다이어그램이다. 도 11을 참조하면, LSB 프로그램 과정에서 프로그램 검증 전압(VFY0)은 음전압이며, P0 상태는 OV보다 낮다. 그리고 MSB 프로그램 과정에서 P1 상태와 P2 상태의 프로그램 검증 전압(VFY1, VFY2)은 0V보다 낮고, P3 상태의 프로그램 검증 전압(VFY3)은 0V보다 높다.
도 12는 도 11에 도시된 LSB 프로그램 동작을 설명하기 위한 타이밍도이다. 도 12를 참조하면, LSB BL 세트업 구간에서, 프로그램 금지 비트 라인에는 전원 전압(VDD)이 인가되고, 프로그램 비트 라인에는 0V가 인가되며, 모든 워드 라인에는 0V가 인가된다. Vpass 인에이블 구간에서, 모든 워드 라인에는 Vpass 전압이 인가된다. LSB 프로그램 실행 구간에서, 증가형 스텝 펄스 프로그램(Incremental Step Pulse Program) 전압이 인가된다. 각각의 프로그램 루프마다 OV보다 낮은 프로그램 검증 전압(VFY0)을 이용하여 프로그램 검증 동작이 수행된다.
도 13은 도 11에 도시된 MSB 프로그램 동작을 설명하기 위한 타이밍도이다. 도 13을 참조하면, MSB BL 세트업 구간에서, 프로그램 금지 비트 라인에는 전원 전압(VDD)이 인가되고, 프로그램 비트 라인에는 0V가 인가된다. 그리고 모든 워드 라인에는 P0 상태보다 높은 워드 라인 전압(예를 들면, VDD)이 인가된다. Vpass 인에이블 구간에서, 모든 워드 라인에는 Vpass 전압이 인가된다. MSB 프로그램 실행 구간에서, ISPP 전압이 인가된다. 각각의 프로그램 루프마다 세 번의 프로그램 검증 전압(VFY1, VFY2, VFY2)이 인가된다. VFY1 및 VFY2는 0V보다 낮고, VFY3은 0V보다 높다.
도 4에 도시된 프로그램 시퀀스를 이용하는 플래시 메모리 장치(1100)는 위에서 설명한 바와 같이 커플링 노이즈, Vpass 스트레스, 그리고 Vpgm 디스터번스를 줄일 수 있다. 또한, 도 4에 도시된 프로그램 시퀀스에 의하면, Vpass 전압 및 Vread 전압을 줄일 수 있다.
2. 프로그램 시퀀스의 제 2 실시 예
도 14는 도 2에 도시된 플래시 메모리 장치의 프로그램 시퀀스에 대한 제 2 실시 예를 보여준다. 도 14에 도시된 프로그램 시퀀스는 도 4에 도시된 프로그램 시퀀스와 마찬가지로 WL0~WL63 물리 페이지에 LSB 프로그램한 다음에, WL0~WL63 물리 페이지에 MSB 프로그램한다. 그러나 도 14에 도시된 프로그램 시퀀스는 도 4의 방법과 달리, 가운데 위치한 물리 페이지(예를 들면, WL31 물리 페이지)부터 양쪽 방향으로 번갈아 가며 프로그램을 진행한다.
도 14를 참조하면, 먼저 WL31 물리 페이지에 제 1 논리 페이지가 LSB 프로그램되고, WL32 물리 페이지에 제 2 논리 페이지가 LSB 프로그램되며, WL30 물리 페이지에 제 3 논리 페이지가 LSB 프로그램된다. 이와 같은 방법으로 WL0 물리 페이지에 제 63 논리 페이지가 LSB 프로그램되고, WL63 물리 페이지에 제 64 논리 페이지가 LSB 프로그램된다. 그 다음에 WL31 물리 페이지에 제 65 논리 페이지가 MSB 프로그램되고, WL32 물리 페이지에 제 66 논리 페이지가 MSB 프로그램된다. 이와 같은 방법으로 WL0 물리 페이지에 제 127 논리 페이지가 MSB 프로그램되고, WL63 물리 페이지에 제 128 논리 페이지가 MSB 프로그램된다.
도 14의 예에서, WL62 물리 페이지는 제 62 논리 페이지를 LSB 프로그램하기 전까지 61번의 Vpass 스트레스를 받는다.. 그리고 도 14에 도시된 프로그램 시퀀스에 의하면, WL62 물리 페이지는 MSB 프로그램 후에 한 번의 커플링 노이즈를 받는다. 도 14에 도시된 프로그램 시퀀스는 커플링 노이즈와 Vpass 스트레스로 인한 메모리 셀의 문턱 전압 상승을 줄일 수 있다.
도 15 내지 도 18은 도 14에 도시된 프로그램 시퀀스의 Vpgm 디스터번스를 줄일 수 있는 방법을 보여준다. 도 14에 도시된 프로그램 시퀀스는 Vpgm 디스터번스를 줄이기 위해, 플래시 메모리 장치(1100)는 MSB BL 세트업 구간에서 CSL 드라이버(1115)로부터 전원 전압(VDD)을 공급받는다. 이것은 하위 물리 페이지에 충분한 채널 전압을 제공하기 위함이다.
도 15를 참조하면, M1 메모리 셀은 프로그램 금지 셀이고, WL1 물리 페이지에 제 125 논리 페이지(도 14 참조)가 MSB 프로그램된다고 가정한다. 도 16에 도시된 바와 같이 MSB BL 세트업 구간에서, SSL과 GSL에 전원 전압(VDD)이 인가되고, CSL에 전원 전압(VDD)이 제공된다. 그리고 모든 워드 라인(WL0~WL63)에는 0V가 인가된다.
이러한 바이어스 조건에서, LSB 프로그램의 P0 상태를 0V보다 낮게 설정되면, M0 메모리 셀은 LSB 프로그램 상태에 관계없이 채널을 형성할 수 있다. 즉, MSB BL 세트업 구간에서 0V의 워드 라인 전압(VWL)이 인가되더라도, M1 메모리 셀은 CSL 드라이버(1115)를 통해 전원 전압(VDD)을 충분히 제공받을 수 있기 때문에, Vpgm 디스터번스를 막을 수 있다.
도 17을 참조하면, 플래시 메모리 장치(1100)는 MSB BL 세트업 구간에서 P0 상태보다 높은 워드 라인 전압(예를 들면, VDD)을 인가할 수 있다. 워드 라인 전압(VWL)이 P0 상태보다 높으면, M0 메모리 셀은 LSB 프로그램 상태에 관계없이 채널을 형성할 수 있다. 즉, MSB BL 세트업 구간에서 M0 메모리 셀이 0V보다 높은 P0 상태로 프로그램되더라도, M1 메모리 셀은 전원 전압을 충분히 제공받을 수 있다. 도 18에 도시된 바와 같이, 플래시 메모리 장치(1100)는 MSB BL 세트업 구간에서, 전원 전압(VDD)을 인가하여 GSL을 턴 온하고, CSL을 통해 전원 전압(VDD)을 비트 라인으로 제공한다.
도 14에 도시된 프로그램 시퀀스에 의하면, 커플링 노이즈, Vpass 디스터번스, 그리고 Vpgm 디스터번스를 줄일 수 있다. 또한, 도 15에 도시된 방법에 의하면, LSB 프로그램 동작 시에 Vpass 전압 및 Vread 전압을 줄일 수도 있다. 여기에서, Vread 전압은 LSB 프로그램 검증 동작 또는 LSB 읽기 동작 시에 비선택 워드 라인에 제공되는 전압이다.
3. 프로그램 시퀀스의 제 3 실시 예
도 19는 도 2에 도시된 플래시 메모리 장치의 프로그램 시퀀스에 대한 제 3 실시 예를 보여준다. 도 19에 도시된 프로그램 시퀀스는 도 4의 방법과 마찬가지로 WL0~WL63 물리 페이지에 LSB 프로그램한 다음에, WL0~WL63 물리 페이지에 MSB 프로그램한다.
도 19에 도시된 프로그램 시퀀스는 도 4의 방법과 달리, LSB 프로그램 시에 이븐 워드 라인(even WL; WL0, WL2, WL4, …, WL62)을 프로그램한 다음에, 아드 워드 라인(odd WL; WL1, WL3, WL5, …, WL63)을 프로그램한다. 그리고 MSB 프로그램 시에는 도 4에 도시된 프로그램 시퀀스와 동일하게 프로그램한다.
도 19의 예에서, WL62 물리 페이지는 제 32 논리 페이지를 LSB 프로그램하기 전까지 31번의 Vpass 스트레스를 받는다. 그리고 WL62 물리 페이지에 제 32 논리 페이지가 LSB 프로그램되면, 모든 물리 페이지는 적어도 한 번 이상의 커플링 노이즈를 받게 된다. 메모리 셀의 문턱 전압(Vth)과 Vpass 전압의 차이가 작으면 작을수록, 메모리 셀은 Vpass 스트레스를 덜 받게 된다. 메모리 셀의 문턱 전압이 커플링 노이즈로 인해 상승하면, 메모리 셀은 상대적으로 Vpass 스트레스를 덜 받게 된다.
도 19에서, 이븐 물리 페이지에 대한 LSB 프로그램이 수행되면, 모든 물리 페이지는 커플링 노이즈로 인해 문턱 전압이 상승한 상태에 있다. 따라서 WL63 물리 페이지는 제 64 논리 페이지를 LSB 프로그램하기 전까지 63번의 Vpass 스트레스를 받지만, 도 4의 방법에 비해 상대적으로 Vpass 스트레스를 덜 받게 된다.
제 1 실시 예와 비교할 때, 도 19에 도시된 프로그램 시퀀스는 Vpass 스트레스를 덜 받는다. 한편, 도 19에 도시된 프로그램 시퀀스는 도 6 및 도 7에 도시된 방법을 이용하여 Vpgm 디스터번스를 줄일 수 있다. 도 19에 도시된 프로그램 시퀀스에 의하면, Vpass 스트레스를 최소화할 수 있고 그로 인한 메모리 셀의 문턱 전압 상승을 줄일 수 있다.
4. 3비트 MLC 프로그램 시퀀스의 실시 예
도 20은 도 2에 도시된 메모리 셀의 문턱 전압 변화를 예시적으로 보여주는 다이어그램이다. 도 20은 3비트 MLC의 예이며, 메모리 셀은 세 번의 프로그램 동작을 통해, 8개의 상태(E0, P1, P2, P3, P4, P5, P6, P7) 중 어느 하나를 갖게 된다.
도 21 내지 도 23은 3비트 MLC의 문턱 전압 변화를 줄일 수 있는 프로그램 시퀀스(program sequence)의 실시 예를 보여준다. 3비트 MLC의 프로그램 시퀀스는 2비트 MLC의 여러 조합을 통해 다양하게 구현될 수 있다.
도 21은 3비트 MLC 프로그램 시퀀스의 제 1 실시 예를 보여준다. 도 21을 참조하면, 제 1 페이지 프로그램은 2비트 MLC의 제 1 실시 예와 같다. 즉, 제 1 페이지 프로그램 동작 동안에, WL0~WL63 물리 페이지에 제 1 내지 제 64 논리 페이지가 순차적으로 프로그램된다.
제 2 및 제 3 페이지 프로그램은 상위 물리 페이지에 하위 비트 페이지를 프로그램하고, 하위 물리 페이지에 상위 비트 페이지를 프로그램한다. 도 21을 참조하면, 먼저 WL0 물리 페이지에 제 65 논리 페이지가 LSB 프로그램된다. 그 다음에 WL1 물리 페이지에 제 66 논리 페이지가 LSB 프로그램되고, WL0 물리 페이지에 제 67 논리 페이지가 MSB 프로그램된다. 이와 같은 방법으로 WL63 물리 페이지에 제 190 논리 페이지가 LSB 프로그램되고, WL62 물리 페이지에 제 191 논리 페이지가 MSB 프로그램된다. 마지막으로 WL63 물리 페이지에 제 192 논리 페이지가 MSB 프로그램된다.
도 22는 3비트 MLC 프로그램 시퀀스의 제 2 실시 예를 보여준다. 도 22를 참조하면, 제 1 내지 제 3 페이지 프로그램은 2비트 MLC의 제 1 실시 예와 동일한 방법으로 수행된다. 즉, WL0~WL63 물리 페이지에는, 제 1 페이지 프로그램 동안에 제 1 내지 제 64 논리 페이지가 순차적으로 프로그램되고, 제 2 페이지 프로그램 동안에 제 65 내지 제 128 논리 페이지가 순차적으로 프로그램되며, 제 3 페이지 프로그램 동안에 제 129 내지 제 192 논리 페이지가 순차적으로 프로그램된다.
도 23은 3비트 MLC 프로그램 시퀀스의 제 3 실시 예를 보여준다. 도 23을 참조하면, WL0~WL3 물리 페이지(a)에 대한 프로그램 시퀀스는 3비트 MLC의 제 1 실시 예의 제 2 및 제 3 페이지 프로그램과 유사한 방법으로 수행되고, WL4~WL63 물리 페이지(b)에 대한 프로그램 시퀀스는 3비트 MLC의 제 2 실시 예(도 22 참조)와 동일한 방법으로 수행된다.
Ⅲ. 플래시 메모리 시스템의 적용 예
본 발명의 실시 예에 따른 플래시 메모리 시스템은 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 시스템은 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 24는 본 발명에 따른 플래시 메모리 시스템의 다른 실시 예를 보여주는 블록도이다. 도 24를 참조하면, 플래시 메모리 시스템(2000)은 메모리 컨트롤러(2100) 및 플래시 메모리 장치(2200)를 포함한다. 플래시 메모리 시스템(2000)은 메모리 카드(예를 들면, SD, MMC 등)나 착탈 가능한 이동식 저장 장치(예를 들면, USB 메모리 등)와 같은 저장 매체를 모두 포함한다.
도 24를 참조하면, 메모리 컨트롤러(2100)는 중앙처리장치(CPU, 2110), 호스트 인터페이스(2120), 랜덤 액세스 메모리(RAM, 2130), 플래시 인터페이스(2140), 그리고 프로그램 시퀀서(2150)를 포함한다. 프로그램 시퀀서(2150)는 플래시 변환 계층(FTL)에 의한 맵핑 테이블 형태로 관리될 수 있다. 프로그램 시퀀서(2150)의 동작 원리는 도 2에서 설명한 바와 같다.
플래시 메모리 시스템(2000)은 호스트와 연결되어 사용될 수 있다. 플래시 메모리 시스템(2000)은 호스트 인터페이스(2120)를 통해 호스트와 데이터를 주고 받으며, 플래시 인터페이스(2140)를 통해 플래시 메모리 장치(2200)와 데이터를 주고 받는다. 플래시 메모리 시스템(2000)은 호스트로부터 전원을 공급받아서 내부 동작을 수행한다.
본 발명의 실시 예에 따른 플래시 메모리 시스템(2000)은 프로그램 시퀀서(2150)를 이용하여, 플래시 메모리 장치(2200)의 프로그램 시퀀스를 조절할 수 있다. 플래시 메모리 장치(2200)의 프로그램 시퀀스를 조절하는 방법은 앞에서 설명한 바와 같다.
도 25는 본 발명의 실시 예에 따른 플래시 메모리 시스템을 메모리 카드에 적용한 예를 보여준다. 메모리 카드 시스템(3000)은 호스트(3100)와 메모리 카드(3200)를 구비한다. 호스트(3100)는 호스트 컨트롤러(3110) 및 호스트 접속 유닛(3120)을 포함한다. 메모리 카드(3200)는 카드 접속 유닛(3210), 카드 컨트롤러(3220), 그리고 플래시 메모리 장치(3230)를 포함한다. 여기에서, 카드 컨트롤러(3220) 또는 플래시 메모리 장치(3230)는 앞에서 설명한 프로그램 시퀀서(도시되지 않음)를 포함할 수 있다.
호스트(3100)는 메모리 카드(3200)에 데이터를 쓰거나, 메모리 카드(3200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(3110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(3100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(3120)을 통해 메모리 카드(3200)로 전송한다.
카드 컨트롤러(3220)는 카드 접속 유닛(3210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(3220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 플래시 메모리 장치(3230)에 저장한다. 플래시 메모리(3230)는 호스트(3100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(3100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
도 25에 도시된 메모리 카드(3200)는 프로그램 시퀀서(도시되지 않음)를 이용하여, 플래시 메모리 장치(3230)의 프로그램 시퀀스를 조절할 수 있다. 플래시 메모리 장치(3230)의 프로그램 시퀀스를 조절하는 방법은 앞에서 설명한 바와 같다.
도 26은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 포함하는 전자 장치를 보여주는 블록도이다. 전자 장치(4000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 26을 참조하면, 전자 장치(4000)는 플래시 메모리 시스템(4100), 전원 장치(4200), 보조 전원 장치(4250), 중앙처리장치(4300), 램(4400), 그리고 사용자 인터이스(4500)를 포함한다. 플래시 메모리 시스템(4100)은 플래시 메모리 장치(4110) 및 메모리 컨트롤러(4120)를 포함한다. 여기에서, 플래시 메모리 장치(4110) 또는 메모리 컨트롤러(4120)는 앞에서 설명한 프로그램 시퀀서(도시되지 않음)를 포함할 수 있다.
도 26에 도시된 전자 장치(4000)는 프로그램 시퀀서(도시되지 않음)를 이용하여, 플래시 메모리 장치(4110)의 프로그램 시퀀스를 조절할 수 있다. 플래시 메모리 장치(4110)의 프로그램 시퀀스를 조절하는 방법은 앞에서 설명한 바와 같다.
도 27은 본 발명의 실시 예에 따른 플래시 메모리 시스템을 솔리드 스테이트 드라이브(SSD)에 적용한 예를 보여주는 블록도이다. 도 27을 참조하면, SSD 시스템(5000)은 호스트(5100)와 SSD(5200)를 포함한다.
SSD(5200)는 신호 커넥터(signal connector, 5211)를 통해 호스트(5100)와 신호를 주고 받으며, 전원 커넥터(power connector, 5221)를 통해 전원을 입력받는다. SSD(5200)는 복수의 플래시 메모리 장치(5201~520n), SSD 컨트롤러(5210), 그리고 보조 전원 장치(5220)를 포함한다. 여기에서, 복수의 플래시 메모리 장치(5201~520n) 또는 SSD 컨트롤러(5210)는 앞에서 설명한 프로그램 시퀀서(도시되지 않음)를 포함할 수 있다.
복수의 플래시 메모리 장치(5201~520n)는 SSD(5200)의 저장 매체로서 사용된다. SSD(5200)는 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다. 복수의 플래시 메모리 장치(5201~520n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(5210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 플래시 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 플래시 메모리 장치들은 동일한 데이터 버스에 연결될 수 있다.
SSD 컨트롤러(5210)는 신호 커넥터(5211)를 통해 호스트(5100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(5210)는 호스트(1100)의 커맨드에 따라 해당 플래시 메모리 장치에 데이터를 쓰거나 해당 플래시 메모리 장치로부터 데이터를 읽어낸다. SSD 컨트롤러(5210)의 내부 구성은 도 28를 참조하여 상세하게 설명된다.
보조 전원 장치(5220)는 전원 커넥터(5221)를 통해 호스트(5100)와 연결된다. 보조 전원 장치(5220)는 호스트(5100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(5220)는 SSD(5200) 내에 위치할 수도 있고, SSD(5200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(5220)는 메인 보드에 위치하며, SSD(5200)에 보조 전원을 제공할 수도 있다.
도 28은 도 27에 도시된 SSD 컨트롤러(5210)의 구성을 예시적으로 보여주는 블록도이다. 도 28을 참조하면, SSD 컨트롤러(5210)는 중앙 처리 장치(CPU, 5211), 호스트 인터페이스(5212), 랜덤 액세스 메모리(RAM, 5213), 그리고 플래시 인터페이스(5214)를 포함한다.
중앙 처리 장치(5211)는 호스트(5100, 도 27 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(5211)는 호스트 인터페이스(5212)나 플래시 인터페이스(5214)를 통해 호스트(5100)나 플래시 메모리 장치(5201~520n)를 제어한다. 중앙 처리 장치(5211)는 SSD(5200)을 구동하기 위한 펌웨어에 따라서 플래시 메모리 장치(5201~520n)의 동작을 제어한다.
호스트 인터페이스(5212)는 호스트(5100)의 프로토콜에 대응하여 SSD(5200)와의 인터페이싱을 제공한다. 호스트 인터페이스(5212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(5100)와 통신할 수 있다. 또한, 호스트 인터페이스(5212)는 호스트(5100)가 SSD(5200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
랜덤 액세스 메모리(RAM, 5213)는 호스트(5100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리 장치로부터 읽은 데이터를 임시로 저장한다. 랜덤 액세스 메모리(5213)는 플래시 메모리 장치(5201~520n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 랜덤 액세스 메모리(5213)에 저장된 메타 데이터나 캐시 데이터는 플래시 메모리 장치(5201~520n)에 저장된다. 랜덤 액세스 메모리(RAM, 5213)에는 DRAM, SRAM 등이 포함될 수 있다.
플래시 인터페이스(5214)는 랜덤 액세스 메모리(5213)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 플래시 인터페이스(5214)는 플래시 메모리 장치(5201~520n)로부터 읽은 데이터를 랜덤 액세스 메모리(5213)로 전달한다.
도 27에 도시된 SSD(5200)는 프로그램 시퀀서(도시되지 않음)를 이용하여, 플래시 메모리 장치(5201~520n)의 프로그램 시퀀스를 조절할 수 있다. 플래시 메모리 장치(5201~520n)의 프로그램 시퀀스를 조절하는 방법은 앞에서 설명한 바와 같다.
도 29 내지 도 33은 본 발명에 따른 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다. 도 29는 도 2에 도시된 메모리 셀 어레이(1110)를 보여주는 블록도이다. 도 29를 참조하면, 메모리 셀 어레이(1110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다. 각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 30을 참조하여 더 상세하게 설명된다.
도 30은 도 29의 메모리 블록(BLKi)을 예시적으로 보여주는 사시도이고, 도 31은 도 30의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 30 및 도 31을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.
기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리 만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부 면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부 면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부 면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부 면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 30 및 도 31에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 32를 참조하여 더 상세하게 설명된다.
도 32는 도 31의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 30 내지 도 32를 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 30 내지 도 32에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
도 30 내지 도 32에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 30 내지 도 32에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 33은 도 30 내지 도 32를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다. 도 30 내지 도 33을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응할 것이다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.
하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결된다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인들(DWL)은 공통으로 연결된다.
예시적으로, 워드 라인들(WL) 또는 더미 워드 라인들(DWL)은 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 공통으로 연결될 수 있다.
동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 즉, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 접지 선택 라인(GSL)에 공통으로 연결된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결될 것이다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 내지 제 4 도핑 영역들(311~314)이 공통으로 연결될 수 있다.
도 33에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀(DMC) 및 접지 선택 라인(GST) 사이에 제 1 내지 제 3 메모리 셀들(MC1~MC3)이 제공된다. 더미 메모리 셀(DMC) 및 스트링 선택 라인(SST) 사이에 제 4 내지 제 6 메모리 셀들(MC4~MC6)이 제공된다. 이하에서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할되는 것으로 가정한다. 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1~MC3)을 하부 메모리 셀 그룹이라 부르기로 한다. 그리고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4~MC6)을 상부 메모리 셀 그룹이라 부르기로 한다.
본 발명의 실시 예에 따른 프로그램 시퀀스는 3D 구조를 갖는 플래시 메모리 장치에도 적용될 수 있다. 본 발명에 따른 3D 구조를 갖는 플래시 메모리 장치는 프로그램 시퀀서를 이용하여, 커플링 노이즈나 Vpass 디스터번스나 Vpgm 디스터번스를 줄일 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000; 플래시 메모리 시스템 1100; 플래시 메모리 장치
1110; 메모리 셀 어레이 1120; 어드레스 디코더
1165; 프로그램 시퀀서 1130; 페이지 버퍼 회로
1140; 데이터 입출력 회로 1150; 전압 발생기
1151; 고전압 발생기 1152; 저전압 발생기
1153; 음전압 발생기 1160; 제어 로직

Claims (36)

  1. 복수의 물리 페이지로 구성되는 메모리 셀 어레이; 및
    상기 복수의 물리 페이지가 일차적으로 프로그램(이하, 일차적 프로그램 동작)된 다음에, 상기 복수의 물리 페이지가 이차적으로 프로그램(이하, 이차적 프로그램 동작)되도록 프로그램 순서를 정하기 위한 제어 로직을 포함하되,
    상기 일차적 프로그램 동작의 프로그램 검증 전압(VFY0)은 0V보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 복수의 물리 페이지의 프로그램 순서를 정하는 프로그램 시퀀서를 포함하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 일차적 프로그램 동작 시에 워드 라인에 인가되는 Vpass 전압은 상기 이차적 프로그램 동작 시에 인가되는 Vpass 전압과 다른 레벨인 것을 특징으로 하는 플래시 메모리 장치
  4. 제 1 항에 있어서,
    상기 일차적 프로그램 동작의 프로그램 검증 시에 비선택 워드 라인에 인가되는 Vread 전압은 상기 이차적 프로그램 동작 시에 인가되는 Vread 전압과 다른 레벨인 것을 특징으로 하는 플래시 메모리 장치
  5. 제 1 항에 있어서,
    상기 일차적 프로그램 동작 및 상기 이차적 프로그램 동작은 상기 복수의 물리 페이지 번호에 따라 순차적으로 수행되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 이차적 프로그램 동작의 비트 라인 세트업 구간에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압은 0V인 것을 특징으로 하는 플래시 메모리 장치.
  7. 제 5 항에 있어서,
    상기 일차적 프로그램 동작의 프로그램 상태에 있는 메모리 셀의 문턱 전압(P0)은, 상기 이차적 프로그램 동작의 비트 라인 세트업 구간(MSB BL setup)에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압(VWL)보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
  8. 제 1 항에 있어서,
    상기 일차적 프로그램 동작 및 상기 이차적 프로그램 동작은 상기 복수의 물리 페이지 번호의 중간부터 양쪽 선택 라인 방향으로 번갈아 가며 수행되는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 이차적 프로그램 동작의 비트 라인 세트업 구간에서 공통 소스 라인을 통해 전원 전압이 제공되는 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    상기 일차적 프로그램 동작은 이븐(또는 아드) 물리 페이지에 대해 수행된 다음에, 아드(또는 이븐) 물리 페이지에 대해 수행되는 플래시 메모리 장치.
  11. 제 10 항에 있어서,
    상기 이차적 프로그램 동작은 이븐(또는 아드) 물리 페이지에 대해 수행된 다음에, 아드(또는 이븐) 물리 페이지에 대해 수행되는 플래시 메모리 장치.
  12. 제 1 항에 있어서,
    상기 제어 로직은 상기 이차적 프로그램 동작이 수행된 다음에, 상기 복수의 물리 페이지가 삼차적으로 프로그램 되도록 프로그램 순서를 정하는 플래시 메모리 장치.
  13. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 메모리 셀이 기판과 수직한 방향으로 적층된 삼차원 구조인 것을 특징으로 하는 플래시 메모리 장치.
  14. 복수의 물리 페이지로 구성되는 메모리 셀 어레이; 및
    상기 복수의 물리 페이지가 LSB 프로그램된 다음에, 상기 복수의 물리 페이지가 MSB 프로그램 되도록 프로그램 순서를 정하기 위한 제어 로직을 포함하되,
    상기 LSB 프로그램 결과 상기 복수의 물리 페이지에 있는 메모리 셀의 문턱 전압(P0)은 0V보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제어 로직은 상기 복수의 물리 페이지의 프로그램 순서를 정하는 프로그램 시퀀서를 포함하는 플래시 메모리 장치.
  16. 제 14 항에 있어서,
    상기 LSB 프로그램 및 상기 MSB 프로그램은 상기 복수의 물리 페이지 번호에 따라 순차적으로 수행되는 플래시 메모리 장치.
  17. 제 16 항에 있어서,
    MSB 비트 라인 세트업 구간에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압은 0V인 것을 특징으로 하는 플래시 메모리 장치.
  18. 제 16 항에 있어서,
    상기 LSB 프로그램의 프로그램 검증 전압은 0V보다 낮고,
    상기 MSB 비트 라인 세트업 구간에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압은 0V이거나 그보다 높은 것을 특징으로 하는 플래시 메모리 장치.
  19. 제 14 항에 있어서,
    상기 LSB 프로그램 및 상기 MSB 프로그램은 상기 복수의 물리 페이지 번호의 중간부터 양쪽 선택 라인 방향으로 번갈아 가며 수행되는 플래시 메모리 장치.
  20. 제 19 항에 있어서,
    MSB 비트 라인 세트업 구간에서, 비트 라인과 공통 소스 라인으로 동일 레벨의 전압이 제공되는 플래시 메모리 장치.
  21. 제 20 항에 있어서,
    상기 MSB 비트 라인 세트업 구간에서, 상기 비트 라인과 상기 공통 소스 라인으로 전원 전압이 제공되는 플래시 메모리 장치.
  22. 제 20 항에 있어서,
    상기 MSB 비트 라인 세트업 구간에서, 접지 선택 라인(GSL)에 0V보다 높은 전압이 제공되는 플래시 메모리 장치.
  23. 제 20 항에 있어서,
    상기 MSB 비트 라인 세트업 구간에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압은 0V이거나 그보다 높은 것을 특징으로 하는 플래시 메모리 장치.
  24. 제 14 항에 있어서,
    상기 LSB 프로그램은 이븐(또는 아드) 물리 페이지에 대해 수행된 다음에, 아드(또는 이븐) 물리 페이지에 대해 수행되는 플래시 메모리 장치.
  25. 제 14 항에 있어서,
    상기 LSB 프로그램 시의 프로그램 검증 전압은 0V보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
  26. 제 14 항에 있어서,
    상기 LSB 프로그램의 프로그램 검증 동작 시에, 선택 워드 라인으로 0V가 제공되고 공통 소스 라인으로 전원 전압이 제공되는 플래시 메모리 장치.
  27. 제 14 항에 있어서,
    상기 LSB 프로그램의 프로그램 검증 동작 시에, 선택 워드 라인으로 0V가 제공되고, 비트 라인으로 전원 전압이 제공되며, 공통 소스 라인으로 0V보다 높고 전원 전압보다 낮은 VCSL 전압이 제공되는 플래시 메모리 장치.
  28. 복수의 물리 페이지를 갖는 플래시 메모리 장치; 및
    상기 복수의 물리 페이지가 프로그램 되도록 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 메모리 컨트롤러는 상기 복수의 물리 페이지가 일차적으로 프로그램(이하, 일차적 프로그램 동작)된 다음에, 상기 복수의 물리 페이지가 이차적으로 프로그램(이하, 이차적 프로그램 동작)되도록 프로그램 순서를 정하기 위한 제어 로직을 포함하되,
    상기 일차적 프로그램 동작의 프로그램 검증 전압(VFY0)은 0V보다 낮고,
    상기 일차적 프로그램 동작의 프로그램 상태에 있는 메모리 셀의 문턱 전압(P0)은, 상기 이차적 프로그램 동작의 비트 라인 세트업 구간에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압(VWL)보다 낮은 것을 특징으로 하는 플래시 메모리 시스템.
  29. 제 28 항에 있어서,
    상기 일차적 프로그램 동작 및 상기 이차적 프로그램 동작은 상기 복수의 물리 페이지 번호에 따라 순차적으로 수행되는 플래시 메모리 시스템.
  30. 제 28 항에 있어서,
    상기 일차적 프로그램 동작 및 상기 이차적 프로그램 동작은 상기 복수의 물리 페이지 번호의 중간부터 양쪽 선택 라인 방향으로 번갈아 가며 수행되는 플래시 메모리 시스템.
  31. 제 28 항에 있어서,
    상기 일차적 프로그램 동작은 이븐(또는 아드) 물리 페이지에 대해 수행된 다음에, 아드(또는 이븐) 물리 페이지에 대해 수행되고, 상기 이차적 프로그램 동작은 상기 복수의 물리 페이지 번호에 따라 순차적으로 수행되는 플래시 메모리 시스템.
  32. 플래시 메모리 장치의 프로그램 방법에 있어서:
    상기 플래시 메모리 장치의 복수의 물리 페이지를 일차적으로 프로그램하는 단계; 및
    상기 복수의 물리적 페이지가 일차적으로 프로그램된 다음에, 상기 복수의 물리 페이지를 이차적으로 프로그램하는 단계를 포함하되,
    상기 일차적 프로그램 단계의 프로그램 검증 전압(VFY0)은 0V보다 낮고,
    상기 일차적 프로그램 단계의 메모리 셀의 문턱 전압(P0)은 상기 이차적 프로그램 단계의 비트 라인 세트업 구간에서 상기 복수의 물리 페이지에 인가되는 워드 라인 전압보다 낮은 것을 특징으로 하는 프로그램 방법.
  33. 제 32 항에 있어서,
    상기 일차적 프로그램 단계 및 상기 이차적 프로그램 단계는 상기 복수의 물리 페이지 번호에 따라 순차적으로 수행되는 프로그램 방법.
  34. 제 32 항에 있어서,
    상기 일차적 프로그램 단계 및 상기 이차적 프로그램 단계는 상기 복수의 물리 페이지 번호의 중간부터 양쪽 선택 라인 방향으로 번갈아 가며 수행되는 프로그램 방법.
  35. 제 32 항에 있어서,
    상기 일차적 프로그램 단계는
    이븐(또는 아드) 물리 페이지가 프로그램되는 단계; 및
    상기 이븐(또는 아드) 물리 페이지가 프로그램된 다음에, 아드(또는 이븐) 물리 페이지가 프로그램되는 단계를 포함하는 프로그램 방법.
  36. 메모리 셀들이 기판과 수직 방향으로 적층된 삼차원 구조를 가지며, 하나의 메모리 블록은 복수의 물리 페이지로 구성되는 메모리 셀 어레이; 및
    상기 복수의 물리 페이지가 일차적으로 프로그램(이하, 일차적 프로그램 동작)된 다음에, 상기 복수의 물리 페이지가 이차적으로 프로그램(이하, 이차적 프로그램 동작)되도록 프로그램 순서를 정하기 위한 제어 로직을 포함하되,
    상기 일차적 프로그램 동작의 프로그램 검증 전압(VFY0)은 0V보다 낮고,
    상기 일차적 프로그램 동작의 프로그램 상태에 있는 메모리 셀의 문턱 전압(P0)은, 상기 이차적 프로그램 동작의 비트 라인 세트업 구간(MSB BL setup)에서, 상기 복수의 물리 페이지에 인가되는 워드 라인 전압(VWL)보다 낮은 것을 특징으로 하는 플래시 메모리 장치.
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