JP2011253609A - 不揮発性メモリー装置、そのプログラム方法、不揮発性メモリー装置を含むメモリーシステム、電子装置及びシステム - Google Patents

不揮発性メモリー装置、そのプログラム方法、不揮発性メモリー装置を含むメモリーシステム、電子装置及びシステム Download PDF

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Abstract

【課題】カップリングノイズ、Ｖｐａｓｓ障害、及びＶｐｇｍ障害による閾値電圧の変化を減らすことができる不揮発性メモリー装置、そのプログラム方法、不揮発性メモリー装置を含むメモリーシステム、電子装置及びシステムを提供する。
【解決手段】本発明の不揮発性メモリー装置は、複数の物理ページで構成されるメモリーセルアレイと、複数の物理ページが一次的にプログラムされた後に複数の物理ページが二次的にプログラムされるようにプログラム順序を定めるためのプログラムシーケンサーと、を備え、一次的なプログラム動作のプログラム状態Ｐ０は、二次的なプログラム動作のビットラインセットアップ区間で複数の物理ページに印加されるワードライン電圧より低いことを特徴とする。
【選択図】図２

Description

本発明は、半導体メモリー装置に関し、より詳細にはプログラムシーケンサーを含む不揮発性メモリー装置、そのプログラム方法、不揮発性メモリー装置を含むメモリーシステム、電子装置及びシステムに関する。
半導体メモリー装置は、一般的にＤＲＡＭ、ＳＲＡＭ等のような揮発性メモリーと、ＥＥＰＲＯＭ、ＦＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリー等のような不揮発性メモリーとに分類される。
揮発性メモリーは電源が遮断された時に格納されたデータを失うが、不揮発性メモリーは電源が遮断されても格納されたデータを保存する。特に、フラッシュメモリー装置は、高いプログラミング速度、低い電力消費、大容量データ格納等の長所を有するので、コンピューターシステム等で格納媒体として広範囲に使用されている。
フラッシュメモリー装置は、１つのメモリーセルにシングルビットデータ（ｓｉｎｇｌｅ ｂｉｔ ｄａｔａ）を格納するごとができ、２ビット以上のマルチビットデータ（ｍｕｌｔｉ ｂｉｔ ｄａｔａ）を格納することができる。シングルビットデータを格納するフラッシュメモリー装置（以下、ＳＬＣフラッシュメモリー装置と称する）は閾値電圧分布に従って１つの消去状態と１つのプログラム状態とを有する。マルチビットデータを格納するフラッシュメモリー装置（以下、ＭＬＣフラッシュメモリー装置と称する）は閾値電圧分布によって１つの消去状態と複数のプログラム状態とを有する。
特に、ＭＬＣフラッシュメモリー装置は各プログラム状態の間の読出しマージン（ｒｅａｄ ｍａｒｇｉｎ）を確保することが重要である。しかし、フラッシュメモリー装置はプログラム動作の中で様々な原因によって閾値電圧が変わることがある。例えば、メモリーセルの閾値電圧の上昇によって、消去状態がプログラム状態と重なることがある。その結果として読出し動作の時に読出しフェイルが発生する。メモリーセルの閾値電圧を変化させ得る要因としてはカップリングノイズ効果（ｃｏｕｐｌｉｎｇ ｎｏｉｓｅ ｅｆｆｅｃｔｓ）、パス電圧障害（ｐａｓｓ ｖｏｌｔａｇｅ ｄｉｓｔｕｒｂａｎｃｅ ｅｆｆｅｃｔｓ）、プログラム電圧障害（ｐｒｏｇｒａｍ ｖｏｌｔａｇｅ ｄｉｓｔｕｒｂａｎｃｅ ｅｆｆｅｃｔｓ）等がある。
韓国特許第１０−０７６３３５３号明細書
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、プログラム動作の時に閾値電圧の変化を減らすことができる不揮発性メモリー装置、そのプログラム方法、不揮発性メモリー装置を含むメモリーシステム、電子装置及びシステムを提供することにある。
上記目的を達成するためになされた本発明の一特徴によるプログラム方法は、不揮発性メモリー装置のプログラム方法であって、前記不揮発性メモリー装置は複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、各々の物理ページＰＰは、連続した整列順序で配置されたＮ個のワードラインの中の１つ１つに各々関連され、ＭＳＢ論理ページとＬＳＢ論理ページとを含み、前記不揮発性メモリー装置のプログラム方法は、全てのＬＳＢ論理ページをプログラムするＬＳＢプログラム動作を実行する段階と、前記ＬＳＢプログラム動作を実行した後、全てのＭＳＢ論理ページをプログラムするＭＳＢプログラム動作を実行する段階と、を有し、前記ＬＳＢプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣが負の中間プログラム状態にプログラムされる。
一実施形態として、前記不揮発性メモリー装置のプログラム方法は、前記選択されたワードラインに負のワードライン電圧を印加する段階と、前記選択されたビットラインにパワーソース電圧を印加する段階と、前記ＬＳＢプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインに接地電圧を印加する段階と、を更に有することができる。
他の実施形態として、前記不揮発性メモリー装置のプログラム方法は、前記選択されたワードラインに接地されたワードライン電圧を印加する段階と、前記ＬＳＢプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧を印加する段階と、を更に有することができる。
もう１つの実施形態として、前記不揮発性メモリー装置のプログラム方法は、前記選択されたワードラインに接地されたワードライン電圧を印加する段階と、前記選択されたビットラインにパワーソース電圧を印加する段階と、前記ＬＳＢプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧より低い正のバイアス電圧を印加する段階と、を更に有することができる。
ここで、前記プログラム検証動作の間、前記正のバイアス電圧のレベルは消去状態と前記負の中間プログラム状態との間を区分するのに使用される負のプログラム検証レベルの絶対値と同一であり得る。
その他の実施形態として、前記ＬＳＢプログラム動作を実行する段階は、ＬＳＢビットラインセットアップ区間の間、前記Ｎ個のワードラインに接地電圧を印加する段階と、パス電圧Ｖｐａｓｓイネーブル区間の間、前記Ｎ個のワードラインにパス電圧を印加する段階と、前記パス電圧を印加した後、ＬＳＢプログラム実行区間の間、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含み、前記プログラム電圧の反復的な印加は、消去状態と前記負の中間プログラム状態との間を区分するのに使用される負の検証電圧を各々印加することを含むことができる。
その他の実施形態として、前記不揮発性メモリー装置のプログラム方法は、前記ＭＳＢプログラム動作が実行された後、前記選択されたマルチレベルメモリーセルがデータ状態のグループの中の１つにプログラムされ、前記データ状態は、初期閾値電圧分布を有する消去状態と、前記消去状態の閾値電圧分布より高い第１閾値電圧分布を有する第１プログラム状態と、前記第１プログラム状態の閾値電圧分布より高い第２閾値電圧分布を有する第２プログラム状態と、前記第２プログラム状態の閾値電圧分布より高い第３閾値電圧分布を有する第３プログラム状態と、を含むことができる。
ここで、少なくとも前記第１プログラム状態は負の状態であり得る。前記ＭＳＢプログラム動作を実行する段階は、ＭＳＢビットラインセットアップ区間の間、前記Ｎ個のワードラインに前記中間プログラム状態の閾値電圧分布より高いパワー印加電圧を印加する段階と、パス電圧Ｖｐａｓｓイネーブル区間の間、前記Ｎ個のワードラインにパス電圧を印加する段階と、前記パス電圧を印加した後、ＭＳＢプログラム実行区間の間、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含むことができる。
ここで、前記選択されたワードラインへの反復的な前記プログラム電圧の印加は、前記初期閾値電圧分布と前記第１閾値電圧分布との間を区分する第１プログラム検証電圧を印加する段階と、前記第１閾値電圧分布と前記第２閾値電圧分布との間を区分する第２プログラム検証電圧を印加する段階と、前記第２閾値電圧分布と前記第３閾値電圧分布との間を区分する第３プログラム検証電圧を印加する段階と、を各々含み、少なくとも前記第１プログラム検証電圧は負電圧であり得る。前記第１及び第２プログラム検証電圧は負であり得る。
上記目的を達成するためになされた本発明他の特徴による不揮発性メモリー装置のプログラム方法は、前記Ｎ個のワードラインの配列順序に従って前記ＬＳＢ論理ページの各々を順次的にプログラムするＬＳＢプログラム動作を実行する段階と、前記ＬＳＢプログラム動作を実行した後、全てのＭＳＢ論理ページをプログラムするＭＳＢプログラム動作を実行する段階と、を有し、前記ＬＳＢプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣが負の中間プログラム状態にプログラムされる。
一実施形態として、前記ＭＳＢプログラム動作は前記Ｎ個のワードラインの配列順序に従って前記ＭＳＢ論理ページの各々を順次的にプログラムできる。
上記目的を達成するためになされた本発明の他の特徴による不揮発性メモリー装置のプログラム方法は、全てのＬＳＢ論理ページをプログラムするＬＳＢプログラム動作を実行し、前記ＬＳＢプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣが負の中間プログラム状態にプログラムされる段階と、前記ＬＳＢプログラム動作を実行した後、ＭＳＢビットラインセットアップ区間の間、前記選択されたワードラインでない全ての非選択ワードラインに前記中間プログラム状態に対する閾値電圧分布より高いレベルを有するパワーソース電圧を印加し、その後に前記選択されたワードラインに反復的にプログラム電圧を印加することによって、前記Ｎ個のワードラインの配列順序に従って前記ＭＳＢ論理ページの各々を順次的にプログラムするＭＳＢプログラム動作を実行する段階と、を有する。
一実施形態として、前記選択されたワードラインへの反復的なプログラム電圧の印加は、プログラム検証動作の間、負の検証電圧を印加することを含むことができる。
上記目的を達成するためになされた本発明の他の特徴による不揮発性メモリー装置のプログラム方法は、前記Ｎ個のワードラインの連続的な整列順序でない非順次的順序で前記ＬＳＢ論理ページを非順次的にプログラムすることによって、全てのＬＳＢ論理ページをプログラムするＬＳＢプログラム動作を実行する段階と、前記ＬＳＢプログラム動作を実行した後、前記非順次的順序で前記ＭＳＢ論理ページを非順次的にプログラムすることによって、全てのＭＳＢ論理ページをプログラムするＭＳＢプログラム動作を実行する段階と、を有し、前記ＬＳＢプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣが負の中間プログラム状態にプログラムされ、前記非順次的順序がＮ／２センターワードラインから始まり、前記センターワードライン上に増加して配列される偶数番目論理ページと前記センターワードライン下に増加して配列される奇数番目論理ページとの間を交互にプログラムする。
一実施形態として、前記ＭＳＢプログラム動作を実行する段階は、ＭＳＢビットラインセットアップ区間の間、前記Ｎ個のワードラインに接地電圧を印加し、プログラムビットラインと禁止ビットラインを含むビットライン、各々の接地選択トランジスターを通じて前記ビットラインに連結する共通ソースライン、及び前記接地選択トランジスターの動作を制御する接地選択ラインにパワー供給電圧を印加する段階と、パス電圧Ｖｐａｓｓイネーブル区間の間、前記Ｎ個のワードラインにパス電圧を印加し、前記禁止ビットライン及び前記共通ソースラインにパワー供給電圧を継続的に印加し、前記プログラムビットライン及び前記接地選択ラインに接地電圧を印加する段階と、その次に、ＭＳＢプログラム実行区間の間、前記禁止ビットラインにパワー供給電圧を継続的に印加し、前記プログラムビットラインと前記接地選択ラインに接地電圧を継続的に印加し、前記共通ソースラインに前記パワー供給電圧を継続的に印加し、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含む。
他の実施形態として、前記選択されたワードラインへの反復的なプログラム電圧の印加は、消去状態と前記負の中間プログラム状態との間を区分するために使用される負の検証レベルを各々印加する段階を含む。
その他の実施形態として、前記ＭＳＢプログラム動作を実行する段階は、ＭＳＢビットラインセットアップ区間の間、前記Ｎ個のワードライン、プログラムビットラインと禁止ビットラインとを含むビットライン、各々の接地選択トランジスターを通じて前記ビットラインに連結される共通ソースライン、及び前記接地選択トランジスターの動作を制御する接地選択ラインにパワー供給電圧を印加する段階と、パス電圧Ｖｐａｓｓイネーブル区間の間、前記Ｎ個のワードラインにパス電圧を印加し、前記禁止ビットライン及び前記共通ソースラインにパワー供給電圧を継続的に印加し、前記プログラムビットライン及び前記接地選択ラインに接地電圧を印加する段階と、その次に、ＭＳＢプログラム実行区間の間、前記禁止ビットラインにパワー供給電圧を継続的に印加し、前記プログラムビットラインと前記接地選択ラインに接地電圧を継続的に印加し、前記共通ソースラインに前記パワー供給電圧を継続的に印加し、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含む。
その他の実施形態として、前記選択されたワードラインへの反復的なプログラム電圧の印加は、消去状態と前記負の中間プログラム状態との間を区分するために使用される負の検証レベルを各々印加することを含むことができる。
本発明の不揮発性メモリー装置によると、カップリングノイズ、Ｖｐａｓｓ障害、及びＶｐｇｍ障害による閾値電圧の変化を減らすことができる。
本発明の一実施形態によるフラッシュメモリーシステムを示すブロック図である。 図１に示したフラッシュメモリー装置を例示的に示すブロック図である。 図２に示したメモリーセルの閾値電圧変化を例示的に示すダイヤグラムである。 図２に示したフラッシュメモリー装置のプログラムシ−ケンスに対する第１実施形態を示す図面である。 図４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を説明するためのセルストリング構造図である。 図４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を説明するためのセルストリング構造図である。 図４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を説明するためのセルストリング構造図である。 Ｐ０状態を０Ｖより低く設定できる様々な実施形態を示す図面である。 Ｐ０状態を０Ｖより低く設定できる様々な実施形態を示す図面である。 Ｐ０状態を０Ｖより低く設定できる様々な実施形態を示す図面である。 図４に示したプログラムシ−ケンスを利用するフラッシュメモリー装置の動作方法を説明するためのダイヤグラムである。 図１１に示したＬＳＢプログラム動作を説明するためのタイミング図である。 図１１に示したＭＳＢプログラム動作を説明するためのタイミング図である。 図２に示したフラッシュメモリー装置のプログラムシ−ケンスに対する第２実施形態を示す図面である。 図１４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を示す図面である。 図１４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を示す図面である。 図１４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を示す図面である。 図１４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を示す図面である。 図２に示したフラッシュメモリー装置のプログラムシ−ケンスに対する第３実施形態を示す図面である。 図２に示した３ビットメモリーセルの閾値電圧変化を例示的に示すダイヤグラムである。 ３ビットＭＬＣの閾値電圧変化を減らすことができるプログラムシ−ケンスの実施形態を示す図面である。 ３ビットＭＬＣの閾値電圧変化を減らすことができるプログラムシ−ケンスの実施形態を示す図面である。 ３ビットＭＬＣの閾値電圧変化を減らすことができるプログラムシ−ケンスの実施形態を示す図面である。 本発明によるフラッシュメモリーシステムの他の実施形態を示すブロック図である。 本発明の一実施形態によるフラッシュメモリーシステムをメモリーカードに適用した実施形態を示す図面である。 本発明の一実施形態によるフラッシュメモリーシステムを含む電子装置を示すブロック図である。 本発明の一実施形態によるフラッシュメモリーシステムをソリッドステートドライブ（ＳＳＤ）に適用した実施形態を示すブロック図である。 図２７に示したＳＳＤコントローラーの構成を例示的に示すブロック図である。 本発明によるフラッシュメモリー装置を３次元で具現した実施形態を示す図面である。 本発明によるフラッシュメモリー装置を３次元で具現した実施形態を示す図面である。 本発明によるフラッシュメモリー装置を３次元で具現した実施形態を示す図面である。 本発明によるフラッシュメモリー装置を３次元で具現した実施形態を示す図面である。 本発明によるフラッシュメモリー装置を３次元で具現した実施形態を示す図面である。
以下、本発明の不揮発性メモリー装置及びそのプログラム方法と不揮発性メモリー装置を含むメモリーシステム及び電子装置並びにシステムを実施するための形態の具体例を、図面を参照しながら詳細に説明する。
フラッシュメモリー装置はプログラム動作中に様々な要因によってメモリーセルの閾値電圧が変わることがある。メモリーセルの閾値電圧に影響を及ぼす要因としては、カップリングノイズ（ｃｏｕｐｌｉｎｇ ｎｏｉｓｅ）、パス電圧障害（Ｖｐａｓｓ ｄｉｓｔｕｒｂａｎｃｅ）、プログラム電圧障害（Ｖｐｇｍ ｄｉｓｔｕｒｂａｎｃｅ）等がある。このような原因によってメモリーセルの閾値電圧が変わると、フラッシュメモリー装置は充分な読出しマージンを有せずに読出しフェイル（ｒｅａｄ ｆａｉｌ）等が発生する。本発明によるフラッシュメモリー装置はプログラムシーケンシング（ｐｒｏｇｒａｍ ｓｅｑｕｅｎｃｉｎｇ）を通じてメモリーセルの閾値変化を減らすことができる。
Ｉ．プログラムシーケンサーを含むフラッシュメモリーシステム
図１は、本発明の一実施形態によるフラッシュメモリーシステムを示すブロック図である。図１を参照すると、フラッシュメモリーシステム１０００はフラッシュメモリー装置１１００及びメモリーコントローラー１２００を含む。図１に示したフラッシュメモリーシステム１０００には、メモリーカード、ＵＳＢメモリー、ＳＳＤ等のようなフラッシュメモリーに基づくデータ格納媒体が全て包含され得る。
フラッシュメモリー装置１１００はメモリーコントローラー１２００の制御によって消去、書込み、又は読出し動作等を実行することができる。このため、フラッシュメモリー装置１１００は、入出力ラインを通じてコマンドＣＭＤ、アドレスＡＤＤＲ、及びデータＤＡＴＡを受信する。また、フラッシュメモリー装置１１００は、電源ラインを通じて電源ＰＷＲを受信し、制御ラインを通じて制御信号ＣＴＲＬを受信する。制御信号ＣＴＲＬには、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブルＡＬＥ、チップイネーブルｎＣＥ、書込みイネーブルｎＷＥ、読出しイネーブルｎＲＥ等が包含され得る。
フラッシュメモリー装置１１００はプログラムシーケンサー（ｐｒｏｇｒａｍ ｓｅｑｕｅｎｃｅｒ）１１６５を包含し得る。プログラムシーケンサー１１６５はフラッシュメモリー装置１１００のプログラムシ−ケンス（ｐｒｏｇｒａｍ ｓｅｑｕｅｎｃｅ）を定めることができる。プログラムシーケンサー１１６５はハードウェア又はソフトウェア形態で具現され得る。プログラムシーケンサー１１６５はメモリーコントローラー１２００（図２４参照）内に包含され得る。この場合、プログラムシーケンサー１１６５はフラッシュ変換階層ＦＴＬ（Ｆｌａｓｈ Ｔｒａｎｓｉｔｉｏｎ Ｌａｙｅｒ）によって管理され得る。
図２は、図１に示したフラッシュメモリー装置を例示的に示すブロック図である。図２を参照すると、フラッシュメモリー装置１１００は、メモリーセルアレイ１１１０、アドレスデコーダー１１２０、ページバッファー回路１１３０、データ入出力回路１１４０、電圧発生器１１５０、及び制御ロジック１１６０を含む。
メモリーセルアレイ１１１０は複数のメモリーブロック（ｍｅｍｏｒｙ ｂｌｏｃｋ）で構成され得る。図２では一実施形態として１つのメモリーブロックを示している。各々のメモリーブロックは複数の物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ）で構成され得る。ここで、物理ページは１つのワードラインに連結されているメモリーセルの集合を意味する。図２で参照番号１１１１は１つの物理ページの例である。各々の物理ページは複数のメモリーセルで構成され得る。各々のメモリーセルはコントロールゲートとフローティングゲートを有するセルトランジスターとで構成され得る。
１つのメモリーセルにはシングルビットデータ又は２ビット以上のマルチビットデータが格納され得る。シングルビットデータが格納されるメモリーセルはシングルレベルセル（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）又はシングルビットセル（ｓｉｎｇｌｅ ｂｉｔ ｃｅｌｌ）と称し、マルチビットデータが格納されるメモリーセルはマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ）又はマルチビットセル（ｍｕｌｔｉ ｂｉｔ ｃｅｌｌ）と称する。
２ビットＭＬＣフラッシュメモリー装置の場合、１つの物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ）に２つの論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ）が格納され得る。ここで、論理ページは１つの物理ページに同時にプログラムできるデータの集合を意味する。３ビットＭＬＣフラッシュメモリー装置の場合には、１つの物理ページ１１１１に３つの論理ページが格納され得る。
一方、メモリーセルアレイ１１１０は複数のセルストリング（ｃｅｌｌ ｓｔｒｉｎｇ）で構成されている。各々のセルストリング（例えば、参照符号１１１２）は、ストリング選択ライン（ＳＳＬ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）に連結されるストリング選択トランジスター、複数のワードライン（ＷＬ０〜ＷＬ６３）に連結される複数のメモリーセル、及び接地選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）に連結される接地選択トランジスターを含む。ストリング選択トランジスターはビットラインＢＬに連結され、接地選択トランジスターは共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結される。
ＣＳＬドライバー１１１５は共通ソースラインＣＳＬへ接地電圧又はＣＳＬ電圧（例えば、ＶＤＤ）を提供する。ＣＳＬドライバー１１１５は、制御ロジックによって制御され、電圧発生器１１５０から電源が提供される。
続いて、図２を参照すると、アドレスデコーダー１１２０は、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、又はワードラインＷＬ０〜ＷＬ６３を通じてメモリーセルアレイ１１１０と連結される。プログラム又は読出し動作の時に、アドレスデコーダー１１２０は、アドレスＡＤＤＲを受信し、いずれか１つのワードライン（例えば、ＷＬ０）を選択し得る。
ページバッファー回路１１３０はビットラインＢＬ０〜ＢＬｍを通じてメモリーセルアレイ１１１０に連結される。ページバッファー回路１１３０は複数のページバッファー（図示せず）で構成される。１つのページバッファーには１つのビットラインが連結（ａｌｌ ＢＬ構造）されるか、或いは２つ又はそれ以上のビットラインが連結（ｓｈｉｅｌｄ ＢＬ構造）され得る。ページバッファー回路１１３０は選択された物理ページ１１１１にプログラムされるデータや選択された物理ページ１１１１から読出したデータを臨時に格納することができる。
データ入出力回路１１４０は、内部的にはデータラインＤＬを通じてページバッファー回路１１３０に連結され、外部的には入出力ラインＩ／Ｏを通じてメモリーコントローラー１２００（図１参照）に連結される。データ入出力回路１１４０は、プログラム動作の時、メモリーコントローラー１２００からプログラムデータ（ｐｒｏｇｒａｍ ｄａｔａ）を受信し、読出し動作の時、読出しデータ（ｒｅａｄ ｄａｔａ）をメモリーコントローラー１２００へ提供する。
電圧発生器１１５０は、メモリーコントローラー１２００から電源ＰＷＲを受信し、データの読出しや書込みに必要なワードライン電圧ＶＷＬを発生する。ワードライン電圧ＶＷＬはアドレスデコーダー１１２０へ提供される。図２を参照すると、電圧発生器１１５０は、高電圧発生器１１５１、低電圧発生器１１５２、及び負電圧発生器１１５３を含む。
高電圧発生器１１５１は電源電圧より高い高電圧（ＨＶ：Ｈｉｇｈ Ｖｏｌｔａｇｅ）を発生する。高電圧はプログラム電圧Ｖｐｇｍやパス電圧Ｖｐａｓｓ等として使用することができる。
低電圧発生器１１５２は、電源電圧と同一であるか、或いはそれより低い低電圧（ＬＶ：Ｌｏｗ Ｖｏｌｔａｇｅ）を発生する。電源電圧又は低電圧はビットラインプリチャージ電圧又はＣＳＬ電圧等として使用することができる。そして、負電圧発生器１１５３は０Ｖより低い負電圧（ＮＶ：Ｎｅｇａｔｉｖｅ Ｖｏｌｔａｇｅ）を発生する。負電圧はプログラム検証電圧等として使用することができる。
制御ロジック１１６０は、コマンドＣＭＤ、アドレスＡＤＤＲ、及び制御信号ＣＴＲＬを利用して、フラッシュメモリー装置１１００のプログラム、読出し、消去等の動作を制御する。例えば、制御ロジック１１６０は、プログラム動作の時に、アドレスデコーダー１１２０を制御するため、選択ワードライン（例えば、ＷＬ０）へプログラム電圧が提供されるようにし、ページバッファー回路１１３０及びデータ入出力回路１１４０を制御するため、選択ページ１１１１にプログラムデータが提供されるようにする。
制御ロジック１１６０はプログラムシーケンサー１１６５を含むことができる。プログラムシーケンサー１１６５は物理ページ又は論理ページのプログラムシーケンスを定めることができる。一方、プログラムシーケンサー１１６５は制御ロジック１１６０の外部に別に位置するように構成することができる。
図３は、図２に示したメモリーセルの閾値電圧変化を例示的に示すダイヤグラムである。図３は２ビットＭＬＣフラッシュメモリー装置の実施形態であり、メモリーセルは、２回のプログラム動作（ＬＳＢ ＰＧＭ、ＭＳＢ ＰＧＭ）を通じて、４つの状態Ｅ０、Ｐ１、Ｐ２、Ｐ３の中のいずれか１つを有する。
プログラム動作の前に初期状態（ｉｎｉｔｉａｌ ｓｔａｔｅ）で、物理ページ１１１１（図２参照）の全てのメモリーセルは消去状態Ｅ０にある。ＬＳＢプログラム動作が実行されると、メモリーセルは、ＬＳＢデータによって、消去状態Ｅ０を維持するか、或いはＰ０状態にプログラムされ得る。その次に、ＭＳＢプログラム動作が実行されると、メモリーセルは、ＬＳＢプログラム状態とＭＳＢデータとによって、４つの状態Ｅ０、Ｐ１、Ｐ２、Ｐ３の中のいずれか１つを有するようにプログラムされ得る。ここで、ＭＳＢプログラムは、図３と異なり、Ｅ０がＰ３に実行され、Ｐ０がＰ１又はＰ２に実行され、Ｅ０、Ｐ１、Ｐ２、Ｐ３の順に実行され得る。
図３で、４つの状態Ｅ０、Ｐ１、Ｐ２、Ｐ３は充分な読出しマージンを有するように分布しなければならない。しかし、フラッシュメモリー装置１１００は、プログラム動作中にカップリングノイズ、パス電圧障害、プログラム電圧障害等によってメモリーセルの閾値電圧が変わることがある。
カップリングノイズは、選択ページをプログラムする時、カップリング効果によって隣接ページにあるメモリーセルの閾値電圧が変わる状態を意味する。Ｖｐａｓｓ障害は、プログラム動作の時に非選択ワードライン（ｕｎｓｅｌｅｃｔｅｄ ＷＬ）に印加されるパス電圧によって、非選択ページにあるメモリーセルの閾値電圧が上昇する状態を意味する。Ｖｐｇｍ障害は、プログラム動作の時に選択ワードライン（ｓｅｌｅｃｔｅｄ ＷＬ）にプログラム電圧Ｖｐｇｍが印加される時、選択ページにあるプログラム禁止セル（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｃｅｌｌ）がプログラムされる状態を意味する。
このような原因によって、メモリーセルの閾値電圧が変わると、フラッシュメモリー装置１１００は充分な読出しマージンを有せずに読出しフェイル（ｒｅａｄ ｆａｉｌ）等を発生させ得る。再び図２を参照すると、本実施形態によるフラッシュメモリー装置１１００は、プログラムシーケンサー１１６５を利用して、メモリーセルの閾値電圧変化に影響を及ぼす要素を最小化できる。以下ではメモリーセルの閾値電圧変化を減らすことができる多様なプログラムシ−ケンスを説明する。
ＩＩ．フラッシュメモリー装置のプログラムシ−ケンス
１．プログラムシ−ケンスの第１実施形態
図４（Ａ）及び（Ｂ）は、図２に示したフラッシュメモリー装置のプログラムシ−ケンスに対する第１実施形態を示す図面である。図２を参照すると、フラッシュメモリー装置１１００は６４の物理ページを有し、６４の物理ページには１２８の論理ページがプログラムされる。１２８の論理ページは６４回のＬＳＢプログラムと６４回のＭＳＢプログラムとを通じてプログラムされる。以下ではＷＬｉ（ｉ＝０〜６３）に該当する物理ページを“ＷＬｉ物理ページ”と表記する。
図４に示したプログラムシ−ケンスは、ＷＬ０〜ＷＬ６３物理ページにＬＳＢプログラムした後に、ＷＬ０〜ＷＬ６３物理ページにＭＳＢプログラムする。図４を参照すると、ＷＬ０〜ＷＬ６３物理ページに第１〜第６４論理ページが順次的にＬＳＢプログラムされる。その次に、ＷＬ０〜ＷＬ６３物理ページに第６５〜第１２８論理ページが順次的にＭＳＢプログラムされる。
図４の例で、ＷＬ６２物理ページは第６３論理ページをＬＳＢプログラムする前まで６２回のＶｐａｓｓストレスを受信する。また、図４に示したプログラムシ−ケンスによると、ＷＬ６２物理ページはＭＳＢプログラム後に１回のカップリングノイズを受信する。図４に示したプログラムシ−ケンスはカップリングノイズとＶｐａｓｓストレスとによるメモリーセルの閾値電圧上昇を減らすことができる。
図５〜図７は、図４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を説明するためのセルストリング構造図である。図５〜図７で、Ｍ１メモリーセルはプログラム禁止セルであり、ＷＬ１物理ページに第６６論理ページ（図４参照）がＭＳＢプログラムされると仮定する。
ビットラインセットアップ区間で、プログラムビットライン（ｐｒｏｇｒａｍ ＢＬ）には接地電圧０Ｖが提供され、プログラム禁止ビットライン（ｉｎｈｉｂｉｔ ＢＬ）には電源電圧ＶＤＤが提供される。プログラム実行区間で、選択ワードラインＷＬ１にプログラム電圧Ｖｐｇｍが印加される時、プログラムセルはＦ−Ｎトンネルリングによって、プログラムされ、プログラム禁止セルはチャンネルブースティング（ｃｈａｎｎｅｌ ｂｏｏｓｔｉｎｇ）によってプログラム禁止される。Ｖｐｇｍ障害はプログラム禁止セルＭ１でチャンネルブースティングが十分になされない時に発生する。
図５を参照すると、ＬＳＢプログラム結果、メモリーセルの閾値電圧はＥ０状態が０Ｖより低くＰ０状態が０Ｖより高い。そして、ＭＳＢプログラムのビットラインセットアップ区間（以下、ＭＳＢＢＬセットアップ区間）で、全てのワードラインに０Ｖのワードライン電圧ＶＷＬが提供され、プログラム禁止ビットラインＢＬｉに電源電圧ＶＤＤが印加される。図５に示した実施形態によると、Ｍ２〜Ｍ６３メモリーセルは、ＬＳＢプログラム状態Ｅ０、Ｐ０によってチャンネルを形成するか、或いは遮断される。仮にＭ２〜Ｍ６３メモリーセルにＰ０状態が存在すると、Ｍ１メモリーセルに電源電圧が十分に提供されないことがある。この場合、Ｍ１メモリーセルはＭＳＢプログラム動作の時にチャンネルブースティングされ得る。その結果、Ｍ１メモリーセルは誤ってプログラムされ得る。
本実施形態によるフラッシュメモリー装置１１００は、このようなＶｐｇｍ障害を防止するために、ＭＳＢＢＬセットアップ区間でＰ０状態より高いワードライン電圧ＶＷＬを提供する。Ｐ０状態より高いワードライン電圧ＶＷＬを提供する方法としては様々な方法がある。
一実施形態として、図６を参照すると、フラッシュメモリー装置１１００はＭＳＢＢＬセットアップ区間でＰ０状態より高いワードライン電圧（例えば、ＶＤＤ）を印加する。ワードライン電圧ＶＷＬがＰ０状態より高ければ、Ｍ２〜Ｍ６３メモリーセルは、ＬＳＢプログラム状態に拘らず、チャンネルを形成できる。即ち、ＭＳＢＢＬセットアップ区間でＭ２〜Ｍ６３メモリーセルが０Ｖより高いＰ０状態にプログラムされても、Ｍ１メモリーセルは電源電圧が十分に提供されて受信され得る。
他の実施形態として、図７を参照すると、フラッシュメモリー装置１１００はＰ０状態を０Ｖより低く設定し得る。Ｐ０状態が０Ｖより低ければ、Ｍ２〜Ｍ６３メモリーセルは、ＬＳＢプログラム状態に拘らず、チャンネルを形成できる。即ち、ＭＳＢＢＬセットアップ区間で０Ｖのワードライン電圧ＶＷＬが印加されても、Ｍ１メモリーセルは電源電圧が十分に提供されて受信され得る。フラッシュメモリー装置１１００がＰ０状態を０Ｖより低く設定できる方法としては様々な方法がある。
図８〜図１０は、Ｐ０状態を０Ｖより低く設定できる様々な実施形態を示す図面である。ＬＳＢプログラム動作の時、メモリーセルの閾値電圧分布はプログラム検証バイアス条件によって決定され得る。
ここで、プログラム検証バイアス電圧には、選択ワードラインへ提供されるＶＷＬ、ビットラインへ提供されるＶＢＬ、共通ソースラインへ提供されるＶＣＳＬ等がある。そして、図８〜図１０には図示していないが、非選択ワードライン（図示せず）や選択ライン（図示せず）（ＳＳＬ、ＧＳＬ）にはメモリーセルや選択トランジスターを十分にターンオンできる電圧が提供される。図８〜図１０で、ＶＷＬは電圧発生器１１５０（図２参照）から提供され、ＶＢＬはページバッファー回路１１３０（図２参照）へ提供され、ＶＣＳＬはＣＳＬドライバー１１１５（図２参照）へ提供される。
図８は、負電圧発生器を使用した実施形態である。図８を参照すると、フラッシュメモリー装置１１００はＬＳＢプログラム検証動作の時に選択ワードラインへ負のプログラム検証電圧（例えば、ＶＷＬ＝−１Ｖ）を提供する。フラッシュメモリー装置１１００は負電圧発生器１１５３（図２参照）を利用して負（−）のプログラム検証電圧を生成できる。選択ワードラインへ負のプログラム検証電圧（例えば、ＶＷＬ＝−１Ｖ）が提供され、ビットラインには電源電圧ＶＤＤが提供され、共通ソースラインには０Ｖが提供される。
このようなバイアス条件で、メモリーセルの閾値電圧がａ１であると仮定すると、（Ｖｔｈ＝ａ１）、ＶＷＬ−ＶＣＳＬがＶｔｈより高いので、メモリーセルはオンセル（ｏｎ ｃｅｌｌ）として作動する。従って、ビットライン充電電荷はメモリーセルを通じて共通ソースラインへ放電される。その結果、ページバッファー回路１１３０のラッチ回路（ＬＡＴ１１３１）はプログラム継続データ（例えば、データ０）を有する。ここで、プログラム継続データは該当メモリーセルに対するプログラム動作を継続進行するためのデータを意味する。
メモリーセルの閾値電圧がｂ１になると（Ｖｔｈ＝ｂ１）、ＶＷＬ−ＶＣＳＬが、Ｖｔｈより低いか、或いは同一であるために、メモリーセルはオフセル（ｏｆｆ ｃｅｌｌ）として作動する。従って、ビットライン充電電荷はそのまま維持される。その結果、ページバッファー回路１１３０のラッチ回路（ＬＡＴ１１３１）はプログラム終了データ（例えば、データ１）を有する。ここで、プログラム終了データは該当メモリーセルに対するプログラム動作を終了するためのデータを意味する。上記のような原理によって、Ｐ０状態にあるメモリーセルは負の閾値電圧を有することができる。
図９及び図１０は、ＣＳＬドライバーを使用した実施形態である。図９を参照すると、フラッシュメモリー装置１１００はＬＳＢプログラム検証動作の時に共通ソースラインへ電源電圧ＶＤＤを提供する。フラッシュメモリー装置１１００は、低電圧発生器１１５２（図２参照）を利用して電源電圧を生成でき、選択ワードラインへ０Ｖを提供する。
このようなバイアス条件で、メモリーセルの閾値電圧がａ２であると仮定すると（Ｖｔｈ＝ａ２）、ビットライン電圧ＶＢＬがＶＷＬ−Ｖｔｈになる時、メモリーセルはシャットオフ（ｓｈｕｔ ｏｆｆ）される。即ち、ＶＢＬは、ＶＷＬ−Ｖｔｈ、即ち、ａ２の絶対値｜ａ２｜まで上昇できる。この時、ページバッファー回路１１３０は比較器１１３２を利用してＶＢＬと｜ＶＦＹ０｜とを比較する。ここで、ＶＦＹ０はプログラムターゲット電圧である。比較結果、ＶＢＬが｜ＶＦＹ０｜より高いために、ページバッファー回路１１３０のラッチ回路（ＬＡＴ１１３３）はプログラム継続データ（例えば、データ０）を有する。
メモリーセルの閾値電圧がｂ２になると（Ｖｔｈ＝ｂ２）、ＶＢＬが、｜ＶＦＹ０｜より低いか、或いは同一であるために、ページバッファー回路１１３０のラッチ回路（ＬＡＴ１１３３）はプログラム終了データ（例えば、データ１）を有する。上記のような原理によって、Ｐ０状態にあるメモリーセルは負の閾値電圧を有することができる。
図１０を参照すると、フラッシュメモリー装置１１００は、ＬＳＢプログラム検証動作の時に共通ソースラインへＣＳＬ電圧（例えば、ＶＣＳＬ＝１Ｖ）を提供し、選択ワードラインへ０Ｖを提供し、ビットラインへ電源電圧ＶＤＤを提供する。ここで、ＶＣＳＬはＶＤＤより低く、プログラムターゲット電圧の絶対値である。
このようなバイアス条件で、メモリーセルの閾値電圧がａ３であると仮定すると（Ｖｔｈ＝ａ３）、ＶＷＬ−ＶＣＳＬがＶｔｈより高いために、メモリーセルはオンセル（ｏｎ ｃｅｌｌ）として作動する。従って、ページバッファー回路１１３０のラッチ回路（ＬＡＴ、１１３４）はプログラム継続データ（例えば、データ０）を有する。
メモリーセルの閾値電圧がｂ３になると（Ｖｔｈ＝ｂ３）、ＶＷＬ−ＶＣＳＬが、Ｖｔｈより低いか、或いは同一であるために、メモリーセルはオフセル（ｏｆｆ ｃｅｌｌ）として作動する。従って、ページバッファー回路１１３０のラッチ回路（ＬＡＴ１１３４）はプログラム終了データ（例えば、データ１）を有する。上のような原理によってＰ０状態にあるメモリーセルは負の閾値電圧を有することができる。
再び図７を参照すると、フラッシュメモリー装置１１００は、Ｐ０状態を０Ｖより低く設定すると同時に、ＭＳＢＢＬセットアップ区間で０Ｖより高いワードライン電圧（例えば、１Ｖ）を印加できる。この方法を使用する理由は、ＬＳＢプログラム動作の間に、負（−）のプログラム検証電圧ＶＦＹ０を印加しても、Ｐ０状態にある一部メモリーセルの閾値電圧が０Ｖより高まることがあるためである。
上述のようなプログラム方法によると、Ｖｐｇｍ障害を減らすことができるのみでなく、ＬＳＢプログラム動作の時にＶｐａｓｓ電圧及びＶｒｅａｄ電圧を減らすことができる。ここで、Ｖｒｅａｄ電圧はＬＳＢプログラム検証動作又はＬＳＢ読出し動作の時に非選択ワードラインに提供される電圧である。本実施形態によるフラッシュメモリー装置１１００はＬＳＢプログラムとＭＳＢプログラム動作の時に徐々に他のＶｐａｓｓ電圧又はＶｒｅａｄ電圧を印加できる。即ち、本実施形態によるフラッシュメモリー装置１１００は、ＬＳＢプログラム動作の時にワードラインへより低いＶｐａｓｓ電圧を印加でき、ＬＳＢプログラム検証動作の時に非選択ワードラインにより低いＶｒｅａｄ電圧を印加できる。
図１１は、図４に示したプログラムシ−ケンスを利用するフラッシュメモリー装置の動作方法を説明するためのダイヤグラムである。図１１を参照すると、ＬＳＢプログラム過程でプログラム検証電圧ＶＦＹ０は負電圧であり、Ｐ０状態は０Ｖより低い。そして、ＭＳＢプログラム過程でＰ１状態とＰ２状態のプログラム検証電圧ＶＦＹ１、ＶＦＹ２は０Ｖより低く、Ｐ３状態のプログラム検証電圧ＶＦＹ３は０Ｖより高い。
図１２は、図１１に示したＬＳＢプログラム動作を説明するためのタイミング図である。図１２を参照すると、ＬＳＢＢＬセットアップ区間で、プログラム禁止ビットラインには電源電圧ＶＤＤが印加され、プログラムビットラインには０Ｖが印加され、全てのワードラインには０Ｖが印加される。Ｖｐａｓｓイネーブル区間で、全てのワードラインにはＶｐａｓｓ電圧が印加される。ＬＳＢプログラム実行区間で、増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）電圧が印加される。各々のプログラムループ毎に０Ｖより低いプログラム検証電圧ＶＦＹ０を利用してプログラム検証動作が実行される。
図１３は、図１１に示したＭＳＢプログラム動作を説明するためのタイミング図である。図１３を参照すると、ＭＳＢＢＬセットアップ区間で、プログラム禁止ビットラインには電源電圧ＶＤＤが印加され、プログラムビットラインには０Ｖが印加される。そして、全てのワードラインにはＰ０状態より高いワードライン電圧（例えば、ＶＤＤ）が印加される。Ｖｐａｓｓイネーブル区間で、全てのワードラインにはＶｐａｓｓ電圧が印加される。ＭＳＢプログラム実行区間で、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）電圧が印加される。各々のプログラムループ毎に３回のプログラム検証電圧ＶＦＹ１、ＶＦＹ２、ＶＦＹ２が印加される。ＶＦＹ１及びＶＦＹ２は０Ｖより低く、ＶＦＹ３は０Ｖより高い。
図４に示したプログラムシ−ケンスを利用するフラッシュメモリー装置１１００は、上述した通りカップリングノイズ、Ｖｐａｓｓストレス、及びＶｐｇｍ障害を減らすことができる。また、図４に示したプログラムシ−ケンスによると、Ｖｐａｓｓ電圧及びＶｒｅａｄ電圧を減らすことができる。
２．プログラムシ−ケンスの第２実施形態
図１４は、図２に示したフラッシュメモリー装置のプログラムシ−ケンスに対する第２実施形態を示す図面である。図１４に示したプログラムシ−ケンスは、図４に示したプログラムシ−ケンスと同様にＷＬ０〜ＷＬ６３物理ページにＬＳＢプログラムした後、ＷＬ０〜ＷＬ６３物理ページにＭＳＢプログラムする。しかし、図１４に示したプログラムシ−ケンスは、図４の方法と異なり、中央に位置する物理ページ（例えば、ＷＬ３１物理ページ）から両側方向に交互にプログラムを進行する。
図１４を参照すると、先にＷＬ３１物理ページに第１論理ページがＬＳＢプログラムされ、ＷＬ３２物理ページに第２論理ページがＬＳＢプログラムされ、ＷＬ３０物理ページに第３論理ページがＬＳＢプログラムされる。このような方法でＷＬ０物理ページに第６３論理ページがＬＳＢプログラムされ、ＷＬ６３物理ページに第６４論理ページがＬＳＢプログラムされる。その次にＷＬ３１物理ページに第６５論理ページがＭＳＢプログラムされ、ＷＬ３２物理ページに第６６論理ページがＭＳＢプログラムされる。このような方法でＷＬ０物理ページに第１２７論理ページがＭＳＢプログラムされ、ＷＬ６３物理ページに第１２８論理ページがＭＳＢプログラムされる。
図１４の実施形態で、ＷＬ６２物理ページは第６２論理ページをＬＳＢプログラムする前まで６１回のＶｐａｓｓストレスを受信する。そして、図１４に示したプログラムシ−ケンスによると、ＷＬ６２物理ページはＭＳＢプログラムの後に一回のカップリングノイズを受信する。図１４に示したプログラムシ−ケンスはカップリングノイズとＶｐａｓｓストレスとによるメモリーセルの閾値電圧上昇を減らすことができる。
図１５〜図１８は、図１４に示したプログラムシ−ケンスのＶｐｇｍ障害を減らすことができる方法を示す図面である。図１４に示したプログラムシ−ケンスにおいて、Ｖｐｇｍ障害を減らすために、フラッシュメモリー装置１１００はＭＳＢ ＢＬセットアップ区間でＣＳＬドライバー１１１５から電源電圧ＶＤＤの供給を受信する。これは下位物理ページに充分のチャンネル電圧を提供するためである。
図１５を参照すると、Ｍ１メモリーセルはプログラム禁止セルであり、ＷＬ１物理ページに第１２５論理ページ（図１４参照）がＭＳＢプログラムされると仮定する。図１６に示したようにＭＳＢＢＬセットアップ区間で、ＳＳＬとＧＳＬとに電源電圧ＶＤＤが印加され、ＣＳＬに電源電圧ＶＤＤが提供される。そして、全てのワードラインＷＬ０〜ＷＬ６３には０Ｖが印加される。
このようなバイアス条件で、ＬＳＢプログラムのＰ０状態を０Ｖより低く設定すると、Ｍ０メモリーセルは、ＬＳＢプログラム状態に拘らず、チャンネルを形成できる。即ち、ＭＳＢ ＢＬセットアップ区間で０Ｖのワードライン電圧ＶＷＬが印加されても、Ｍ１メモリーセルは、ＣＳＬドライバー１１１５を通じて電源電圧ＶＤＤの提供を十分に受信することができるために、Ｖｐｇｍ障害を防止することができる。
図１７を参照すると、フラッシュメモリー装置１１００はＭＳＢＢＬセットアップ区間でＰ０状態より高いワードライン電圧（例えば、ＶＤＤ）を印加する。ワードライン電圧ＶＷＬがＰ０状態より高ければ、Ｍ０メモリーセルは、ＬＳＢプログラム状態に拘らず、チャンネルを形成できる。即ち、ＭＳＢＢＬセットアップ区間でＭ０メモリーセルが０Ｖより高いＰ０状態にプログラムされても、Ｍ１メモリーセルは電源電圧の提供を十分に受信することができる。図１８に示したように、フラッシュメモリー装置１１００は、ＭＳＢ ＢＬセットアップ区間で、電源電圧ＶＤＤを印加してＧＳＬをターンオンし、ＣＳＬを通じて電源電圧ＶＤＤをビットラインへ提供する。
図１４に示したプログラムシ−ケンスによると、カップリングノイズ、Ｖｐａｓｓ障害、及びＶｐｇｍ障害を減らすことができる。また、図１５に示した方法によると、ＬＳＢプログラム動作の時にＶｐａｓｓ電圧及びＶｒｅａｄ電圧を減らすことができる。ここで、Ｖｒｅａｄ電圧はＬＳＢプログラム検証動作又はＬＳＢ読出し動作の時に非選択ワードラインに提供される電圧である。
３．プログラムシ−ケンスの第３実施形態
図１９は、図２に示したフラッシュメモリー装置のプログラムシ−ケンスに対する第３実施形態を示す図面である。図１９に示したプログラムシ−ケンスは、図４の方法と同様にＷＬ０〜ＷＬ６３物理ページにＬＳＢプログラムした後に、ＷＬ０〜ＷＬ６３物理ページにＭＳＢプログラムする。
図１９に示したプログラムシ−ケンスは、図４の方法と異なり、ＬＳＢプログラムの時に偶数のワードライン（ｅｖｅｎ ＷＬ：ＷＬ０、ＷＬ２、ＷＬ４、…、ＷＬ６２）をプログラムした後、奇数のワードライン（ｏｄｄ ＷＬ：ＷＬ１、ＷＬ３、ＷＬ５、…、ＷＬ６３）をプログラムする。そして、ＭＳＢプログラムの時には図４に示したプログラムシ−ケンスと同一にプログラムする。
図１９の実施形態で、ＷＬ６２物理ページは第３２論理ページをＬＳＢプログラムする前まで３１回のＶｐａｓｓストレスを受信する。そして、ＷＬ６２物理ページに第３２論理ページがＬＳＢプログラムされると、全ての物理ページは少なくとも一回以上のカップリングノイズを受信する。メモリーセルの閾値電圧ＶｔｈとＶｐａｓｓ電圧との差が小さければ小さいほど、メモリーセルは相対的に少ないＶｐａｓｓストレスを受信する。メモリーセルの閾値電圧がカップリングノイズによって上昇すると、メモリーセルは相対的に少ないＶｐａｓｓストレスを受信する。
図１９で、偶数の物理ページに対するＬＳＢプログラムが実行されると、全ての物理ページはカップリングノイズによって閾値電圧が上昇した状態にある。従って、ＷＬ６３物理ページは、第６４論理ページをＬＳＢプログラムする前まで６３回のＶｐａｓｓストレスを受信するが、図４の方法に比べて相対的に少ないＶｐａｓｓストレスを受信する。
第１実施形態と比較すると、図１９に示したプログラムシ−ケンスは相対的に少ないＶｐａｓｓストレスを受信する。一方、図１９に示したプログラムシ−ケンスは図６及び図７に示した方法を利用してＶｐｇｍ障害を減らすことができる。図１９に示したプログラムシ−ケンスによると、Ｖｐａｓｓストレスを最小化でき、それによるメモリーセルの閾値電圧上昇を減らすことができる。
４．３ビットＭＬＣプログラムシ−ケンスの実施形態
図２０は、図２に示したメモリーセルの閾値電圧変化を例示的に示すダイヤグラムである。図２０は、３ビットＭＬＣの実施形態であり、メモリーセルは、３回のプログラム動作を通じて、８つの状態Ｅ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７の中のいずれか１つを有する。
図２１〜図２３は、３ビットＭＬＣの閾値電圧変化を減らすことができるプログラムシ−ケンスの実施形態を示す図面である。３ビットＭＬＣのプログラムシ−ケンスは２ビットＭＬＣの様々な組み合わせを通じて多様に具現することができる。
図２１は、３ビットＭＬＣプログラムシ−ケンスの第１実施形態を示す図面である。図２１を参照すると、第１ページプログラムは２ビットＭＬＣの第１実施形態と同様である。即ち、第１ページプログラム動作の間に、ＷＬ０〜ＷＬ６３物理ページに第１〜第６４論理ページが順次的にプログラムされる。
第２及び第３ページプログラムは上位物理ページに下位ビットページをプログラムし、下位物理ページに上位ビットページをプログラムする。図２１を参照すると、まずＷＬ０物理ページに第６５論理ページがＬＳＢプログラムされる。その次にＷＬ１物理ページに第６６論理ページがＬＳＢプログラムされ、ＷＬ０物理ページに第６７論理ページがＭＳＢプログラムされる。このような方法でＷＬ６３物理ページに第１９０論理ページがＬＳＢプログラムされ、ＷＬ６２物理ページに第１９１論理ページがＭＳＢプログラムされる。最後にＷＬ６３物理ページに第１９２論理ページがＭＳＢプログラムされる。
図２２は、３ビットＭＬＣプログラムシ−ケンスの第２実施形態を示す図面である。図２２を参照すると、第１〜第３ページプログラムは２ビットＭＬＣの第１実施形態と同一の方法で実行される。即ち、ＷＬ０〜ＷＬ６３物理ページには、第１ページのプログラムの間に第１〜第６４論理ページが順次的にプログラムされ、第２ページプログラムの間に第６５〜第１２８論理ページが順次的にプログラムされ、第３ページプログラムの間に第１２９〜第１９２論理ページが順次的にプログラムされる。
図２３は、３ビットＭＬＣプログラムシ−ケンスの第３実施形態を示す図面である。図２３を参照すると、ＷＬ０〜ＷＬ３物理ページ（ａ）に対するプログラムシ−ケンスは３ビットＭＬＣの第１実施形態の第２及び第３ページプログラムと類似の方法で実行され、ＷＬ４〜ＷＬ６３物理ページ（ｂ）に対するプログラムシ−ケンスは３ビットＭＬＣの第２実施形態（図２２参照）と同一の方法で実行される。
ＩＩＩ．フラッシュメモリーシステムの適用実施形態
本発明によるフラッシュメモリーシステムは様々な製品に適用又は応用できる。本発明によるフラッシュメモリーシステムは、パーソナルコンピューター、デジタルカメラ、カムコーダー、携帯電話、ＭＰ３、ＰＭＰ、ＰＳＰ、ＰＤＡ等のような電子装置のみでなく、メモリーカード、ＵＳＢメモリー、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ、以下ＳＳＤと称する）等のような格納装置で具現することができる。
図２４は、本発明によるフラッシュメモリーシステムの他の実施形態を示すブロック図である。図２４を参照すると、フラッシュメモリーシステム２０００はメモリーコントローラー２１００及びフラッシュメモリー装置２２００を含む。フラッシュメモリーシステム２０００はメモリーカード（例えば、ＳＤ、ＭＭＣ等）や着脱可能な移動式格納装置（例えば、ＵＳＢメモリー等）のような格納媒体を全て含む。
図２４を参照すると、メモリーコントローラー２１００は中央処理装置ＣＰＵ２１１０、ホストインターフェース２１２０、ＲＡＭ（ランダムアクセスメモリー）２１３０、フラッシュインターフェース２１４０、及びプログラムシーケンサー２１５０を含む。プログラムシーケンサー２１５０はフラッシュ変換階層（ＦＴＬ）によるマッピングテーブル形態で管理することができる。プログラムシーケンサー２１５０の動作原理は図２で説明したものと同様である。
フラッシュメモリーシステム２０００はホストと連結して使用することができる。フラッシュメモリーシステム２０００はホストインターフェース２１２０を介してホストとデータを送受信し、フラッシュインターフェース２１４０を介してフラッシュメモリー装置２２００とデータを送受信する。フラッシュメモリーシステム２０００はホストから電源を受信して内部動作を実行する。
本実施形態によるフラッシュメモリーシステム２０００は、プログラムシーケンサー２１５０を利用して、フラッシュメモリー装置２２００のプログラムシ−ケンスを調節できる。フラッシュメモリー装置２２００のプログラムシ−ケンスを調節する方法は上述したものと同様である。
図２５は、本発明の一実施形態によるフラッシュメモリーシステムをメモリーカードに適用した実施形態を示す図面である。メモリーカードシステム３０００はホスト３１００とメモリーカード３２００とを具備する。ホスト３１００はホストコントローラー３１１０及びホスト接続ユニット３１２０を含む。メモリーカード３２００は、カード接続ユニット３２１０、カードコントローラー３２２０、及びフラッシュメモリー装置３２３０を含む。ここで、カードコントローラー３２２０又はフラッシュメモリー装置３２３０は上述したプログラムシーケンサー（図示せず）を含むことができる。
ホスト３１００は、メモリーカード３２００にデータを書込むか、或いはメモリーカード３２００に格納されたデータを読出す。ホストコントローラー３１１０は、コマンド（例えば、書込みコマンド）、ホスト３１００内のクロック発生器（図示せず）で発生するクロック信号ＣＬＫ、及びデータＤＡＴＡを、ホスト接続ユニット３１２０を介してメモリーカード３２００へ送信する。
カードコントローラー３２２０は、カード接続ユニット３２１０を介して受信した書込みコマンドに応答して、カードコントローラー３２２０内にあるクロック発生器（図示せず）で発生したクロック信号に同期してデータをフラッシュメモリー装置３２３０に格納する。フラッシュメモリー３２３０装置はホスト３１００から送信されたデータを格納する。例えば、ホスト３１００がデジタルカメラである場合には映像データを格納する。
図２５に示したメモリーカード３２００はプログラムシーケンサー（図示せず）を利用してフラッシュメモリー装置３２３０のプログラムシ−ケンスを調節できる。フラッシュメモリー装置３２３０のプログラムシ−ケンスを調節する方法は上述したものと同様である。
図２６は、本発明の一実施形態によるフラッシュメモリーシステムを含む電子装置を示すブロック図である。電子装置４０００は、パーソナルコンピューターＰＣで具現するか、或いはノート型コンピューター、携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、及びカメラ等のような携帯用電子装置で具現することができる。
図２６を参照すると、電子装置４０００は、フラッシュメモリーシステム４１００、電源装置４２００、補助電源装置４２５０、中央処理装置４３００、ＲＡＭ４４００、及び使用者インターフェース４５００を含む。フラッシュメモリーシステム４１００はフラッシュメモリー装置４１１０及びメモリーコントローラー４１２０を含む。ここで、フラッシュメモリー装置４１１０又はメモリーコントローラー４１２０は上述したプログラムシーケンサー（図示せず）を含むことができる。
図２６に示した電子装置４０００はプログラムシーケンサー（図示せず）を利用してフラッシュメモリー装置４１１０のプログラムシ−ケンスを調節できる。フラッシュメモリー装置４１１０のプログラムシ−ケンスを調節する方法は上述したものと同様である。
図２７は、本発明の一実施形態によるフラッシュメモリーシステムをソリッドステートドライブ（ＳＳＤ）に適用した実施形態を示すブロック図である。図２７を参照すると、ＳＳＤシステム５０００はホスト５１００とＳＳＤ５２００とを含む。
ＳＳＤ５２００は、信号コネクター５２３１を通じてホスト５１００と信号を送受信し、電源コネクター５２２１を通じて電源を受信する。ＳＳＤ５２００は、複数のフラッシュメモリー装置５２０１〜５２０ｎ、ＳＳＤコントローラー５２１０、及び補助電源装置５２２０を含む。ここで、複数のフラッシュメモリー装置５２０１〜５２０ｎ又はＳＳＤコントローラー５２１０は上述したプログラムシーケンサー（図示せず）を含むことができる。
複数のフラッシュメモリー装置５２０１〜５２０ｎはＳＳＤ５２００の格納媒体として使用される。ＳＳＤ５２００は、フラッシュメモリー以外にもＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ等の不揮発性メモリー装置を使用することができる。複数のフラッシュメモリー装置５２０１〜５２０ｎは複数のチャンネルＣＨ１〜ＣＨｎを通じてＳＳＤコントローラー５２１０と連結することができる。１つのチャンネルには１つ又はそれ以上のフラッシュメモリー装置を連結することができる。１つのチャンネルに連結されるフラッシュメモリー装置は同一データバスに連結され得る。
ＳＳＤコントローラー５２１０は信号コネクター５２３１を通じてホスト５１００と信号ＳＧＬを送受信する。ここで、信号ＳＧＬにはコマンド、アドレス、データ等が包含され得る。ＳＳＤコントローラー５２１０は、ホスト５１００のコマンドによって該当フラッシュメモリー装置にデータを書込みか、或いは該当フラッシュメモリー装置からデータを読出す。ＳＳＤコントローラー５２１０の内部構成は図２８を参照して詳細に説明する。
補助電源装置５２２０は電源コネクター５２２１を通じてホスト５１００と連結される。補助電源装置５２２０はホスト５１００から電源ＰＷＲを受信して充電できる。一方、補助電源装置５２２０は、ＳＳＤ５２００内に位置することもでき、ＳＳＤ５２００の外部に位置することもできる。例えば、補助電源装置５２２０は、メインボードに位置して、ＳＳＤ５２００に補助電源を提供することができる。
図２８は、図２７に示したＳＳＤコントローラー５２１０の構成を例示的に示すブロック図である。図２８を参照すると、ＳＳＤコントローラー５２１０は、中央処理装置５２１１、ホストインターフェース５２１２、ＲＡＭ５２１３、及びフラッシュインターフェース５２１４を含む。
中央処理装置５２１１はホスト５１００（図２７参照）から入力された信号ＳＧＬを分析して処理する。中央処理装置５２１１はホストインターフェース５２１２やフラッシュインターフェース５２１４を通じてホスト５１００やフラッシュメモリー装置５２０１〜５２０ｎを制御する。中央処理装置５２１１はＳＳＤ５２００を駆動するためのファームウエアに従ってフラッシュメモリー装置５２０１〜５２０ｎの動作を制御する。
ホストインターフェース５２１２はホスト５１００のプロトコルに対応してＳＳＤ５２００とのインターフェーシングを提供する。ホストインターフェース５２１２はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等を利用してホスト５１００と通信できる。また、ホストインターフェース５２１２はホスト５１００がＳＳＤ５２００をハードディスクドライブＨＤＤとして認識するように支援するディスクエミュレーション（Ｄｉｓｋ Ｅｍｕｌａｔｉｏｎ）機能を実行できる。
ＲＡＭ５２１３はホスト５１００から提供される書込みデータ又はフラッシュメモリー装置から読出したデータを臨時に格納する。ＲＡＭ５２１３はフラッシュメモリー装置５２０１〜５２０ｎに格納されるメタデータやキャッシュデータを格納することができる。急なパワーオフ動作の時に、ＲＡＭ５２１３に格納されたメタデータやキャッシュデータはフラッシュメモリー装置５２０１〜５２０ｎに格納される。ＲＡＭ５２１３にはＤＲＡＭ、ＳＲＡＭ等が包含され得る。
フラッシュインターフェース５２１４はＲＡＭ５２１３から受信したデータを各々のチャンネルＣＨ１〜ＣＨｎでスキャッタリング（Ｓｃａｔｔｅｒｉｎｇ）する。そして、フラッシュインターフェース５２１４はフラッシュメモリー装置５２０１〜５２０ｎから読出したデータをＲＡＭ５２１３に伝達する。
図２７に示したＳＳＤ５２００はプログラムシーケンサー（図示せず）を利用してフラッシュメモリー装置５２０１〜５２０ｎのプログラムシ−ケンスを調節できる。フラッシュメモリー装置５２０１〜５２０ｎのプログラムシ−ケンスを調節する方法は上述したものと同様である。
図２９〜図３３は、本発明によるフラッシュメモリー装置を３次元で具現した実施形態を示す図面である。図２９は、図２に示したメモリーセルアレイ１１１０を示すブロック図である。図２９を参照すると、メモリーセルアレイ１１１０は複数のメモリーブロックＢＬＫ１〜ＢＬＫｈを含む。各メモリーブロックＢＬＫは３次元構造（又は垂直構造）を有する。例えば、各メモリーブロックＢＬＫは第１〜第３方向に沿って伸張された構造物を含む。
各メモリーブロックＢＬＫは第２方向に沿って伸張された複数のＮＡＮＤストリングＮＳを含む。第１及び第３方向に沿って複数のＮＡＮＤストリングＮＳが提供され得る。各ＮＡＮＤストリングＮＳは、ビットラインＢＬ、少なくとも１つのストリング選択ラインＳＳＬ、少なくとも１つの接地選択ラインＧＳＬ、複数のワードラインＷＬ、少なくとも１つのダミーワードラインＤＷＬ、及び共通ソースラインＣＳＬに連結される。即ち、各メモリーブロックは、複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、複数のダミーワードラインＤＷＬ、及び複数の共通ソースラインＣＳＬに連結される。メモリーブロックＢＬＫ１〜ＢＬＫｈは図３０を参照して更に詳細に説明する。
図３０は、図２９のメモリーブロックＢＬＫｉを例示的に示す斜視図であり、図３１は、図３０のメモリーブロックＢＬＫｉの線Ｉ−Ｉ’に沿う断面図である。図３０及び図３１を参照すると、メモリーブロックＢＬＫｉは第１〜第３方向に沿って伸張された構造物を含む。
まず、基板１１１が提供される。例示的に、基板１１１は第１タイプ不純物でドーピングされたシリコン物質を含む。例えば、基板１１１は、ｐタイプ不純物でドーピングされたシリコン物質を含み、ｐタイプウェル（例えば、ポケットｐウェル）であり得、ｐ−タイプウェルを囲むｎ−タイプウェルを更に含むことができる。以下で、基板１１１はｐタイプシリコンであると仮定する。しかし、基板１１１はｐタイプシリコンに限定されない。
基板１１１の上に、第１方向に沿って伸張された複数のドーピング領域（３１１〜３１４）が提供される。例えば、複数のドーピング領域（３１１〜３１４）は基板１１１と異なる第２タイプを有する。例えば、複数のドーピング領域（３１１〜３１４）はｎ−タイプを有する。以下で、第１〜第４ドーピング領域３１１〜３１４はｎ−タイプであると仮定する。しかし、第１〜第４ドーピング領域３１１〜３１４はｎ−タイプであるものに限定されない。
第１及び第２ドーピング領域３１１、３１２の間に対応する基板１１１上の領域で、第１方向に沿って伸張される複数の絶縁物質１１２が第２方向に沿って順次的に提供される。例えば、複数の絶縁物質１１２及び基板１１１は第２方向に沿って予め設定された距離程離隔されて提供される。例えば、複数の絶縁物質１１２は各々第２方向に沿って予め設定された距離程離隔されて提供される。例示的に、絶縁物質１１２はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を含む。
第１及び第２ドーピング領域３１１、３１２の間に対応する基板１１１上の領域で、第１方向に沿って順次的に配置されて第２方向に沿って絶縁物質１１２を貫通する複数のピラー１１３が提供される。例示的に、複数のピラー１１３の各々は絶縁物質１１２を貫通して基板１１１と連結される。
例示的に、各ピラー１１３は複数の物質で構成される。例えば、各ピラー１１３の表面層１１４は第１タイプでドーピングされたシリコン物質を含む。例えば、各ピラー１１３の表面層１１４は基板１１１と同一のタイプでドーピングされたシリコン物質を含む。以下で、各ピラー１１３の表面層１１４はｐ−タイプシリコンを含むものと仮定する。しかし、各ピラー１１３の表面層１１４はｐ−タイプシリコンを含むものに限定されない。
各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５はシリコン酸化物のような絶縁物質で充填される。
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁物質１１２、ピラー１１３、及び基板１１１の露出した表面に沿って絶縁膜１１６が提供される。例示的に、絶縁膜１１６の厚さは絶縁物質１１２との間の距離の１／２より小さい。即ち、絶縁物質１１２の中で第１絶縁物質の下部面に提供された絶縁膜１１６、及び第１絶縁物質下部の第２絶縁物質の上部面に提供された絶縁膜１１６との間に、絶縁物質１１２及び絶縁膜１１６以外の物質を配置することができる領域が提供される。
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁膜１１６の露出した表面上に導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接する絶縁物質１１２及び基板１１１の間に第１方向に沿って伸張される導電物質２１１が提供される。より詳細には、基板１１１に隣接する絶縁物質１１２の下部面の絶縁膜１１６及び基板１１１の間に、第１方向に伸張される導電物質２１１が提供される。
絶縁物質１１２の中で特定絶縁物質の上部面の絶縁膜１１６及び特定絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜１１６の間に、第１方向に沿って伸張される導電物質が提供される。例示的に、絶縁物質１１２の間に、第１方向に伸張される複数の導電物質２２１〜２８１が提供される。また、絶縁物質１１２上の領域に第１方向に沿って伸張される導電物質２９１が提供される。例示的に、第１方向に伸張された導電物質２１１〜２９１は金属物質であり得る。例示的に、第１方向に伸張された導電物質２１１〜２９１はポリシリコン等のような導電物質であり得る。
第２及び第３ドーピング領域３１２、３１３の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一の構造物が提供され得る。例示的に、第２及び第３ドーピング領域３１２、３１３の間の領域で、第１方向に伸張される複数の絶縁物質１１２、第１方向に沿って順次的に配置されて第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出した表面に提供される絶縁膜１１６、及び第１方向に沿って伸張される複数の導電物質２１２〜２９２が提供される。
第３及び第４ドーピング領域３１３、３１４の間の領域で、第１及び第２ドーピング領域３１１、３１２上の構造物と同一の構造物が提供され得る。例示的に、第３及び第４ドーピング領域３１３、３１４の間の領域で、第１方向に伸張される複数の絶縁物質１１２、第１方向に沿って順次的に配置されて第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出した表面に提供される絶縁膜１１６、及び第１方向に沿って伸張される複数の導電物質２１３〜２９３が提供される。
複数のピラー１１３の上にドレーン３２０が各々提供される。例示的に、ドレーン３２０は第２タイプでドーピングされたシリコン物質であり得る。例えば、ドレーン３２０はｎタイプでドーピングされたシリコン物質であり得る。以下で、ドレーン３２０はｎ−タイプシリコンを含むものと仮定する。しかし、ドレーン３２０はｎ−タイプシリコンを含むものに限定されない。例示的に、各ドレーン３２０の幅は対応するピラー１１３の幅より大きい。例えば、各ドレーン３２０は対応するピラー１１３の上部面にパッド形態で提供され得る。
ドレーン３２０の上に、第３方向に伸張された導電物質３３１〜３３３が提供される。導電物質３３１〜３３３は第１方向に沿って順次的に配置される。導電物質３３１〜３３３の各々は対応する領域のドレーン３２０と連結される。例示的に、ドレーン３２０及び第３方向に伸張された導電物質３３３は各々コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）を通じて連結され得る。例示的に、第３方向に伸張された導電物質３３１〜３３３は金属物質であり得る。例示的に、第３方向に伸張された導電物質３３１〜３３３はポリシリコン等のような導電物質であり得る。
図３０及び図３１で、各ピラー１１３は、絶縁膜１１６の隣接する領域及び第１方向に沿って伸張される複数の導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中の隣接する領域と共にストリングを形成する。例えば、各ピラー１１３は、絶縁膜１１６の隣接する領域及び第１方向に沿って伸張される複数の導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中の隣接する領域と共にＮＡＮＤストリングＮＳを形成する。ＮＡＮＤストリングＮＳは複数のトランジスター構造ＴＳを含む。トランジスター構造ＴＳは図３２を参照してより詳細に説明する。
図３２は、図３１のトランジスター構造ＴＳを示す断面図である。図３０〜図３２を参照すると、絶縁膜１１６は、第１〜第３サブ絶縁膜１１７、１１８、１１９を含む。
ピラー１１３のｐ−タイプシリコン（表面層１１４）はボディー（ｂｏｄｙ）として作動することができる。ピラー１１３に隣接する第１サブ絶縁膜１１７はトンネルリング絶縁膜として作動することができる。例えば、ピラー１１３に隣接する第１サブ絶縁膜１１７は熱酸化膜を含むことができる。
第２サブ絶縁膜１１８は電荷格納膜として作動することができる。例えば、第２サブ絶縁膜１１８は電荷捕獲層として作動することができる。例えば、第２サブ絶縁膜１１８は窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）を含むことができる。
導電物質２３３に隣接する第３サブ絶縁膜１１９はブロッキング絶縁膜として作動することができる。例示的に、第１方向に伸張された導電物質２３３と隣接する第３サブ絶縁膜１１９は単一層又は多層に形成することができる。第３サブ絶縁膜１１９は第１及び第２サブ絶縁膜１１７、１１８より高い誘電常数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。
導電物質２３３はゲート（又は制御ゲート）として作動することができる。即ち、ゲート（又は制御ゲート）（導電物質２３３）、ブロッキング絶縁膜（第３サブ絶縁膜１１９）、電荷格納膜（第２サブ絶縁膜１１８）、トンネルリング絶縁膜（第２サブ絶縁膜１１７）、及びボディー（表面層１１４）はトランジスター（又はメモリーセルトランジスター構造）を形成することができる。例示的に、第１〜第３サブ絶縁膜１１７〜１１９はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成できる。以下で、ピラー１１３のｐ−タイプシリコン（表面層１１４）を第２方向のボディーと称する。
メモリーブロックＢＬＫｉは複数のピラー１１３を含む。即ち、メモリーブロックＢＬＫｉは複数のＮＡＮＤストリングＮＳを含む。より詳細には、メモリーブロックＢＬＫｉは第２方向（又は基板と垂直な方向）に伸張された複数のＮＡＮＤストリングＮＳを含む。
各ＮＡＮＤストリングＮＳは第２方向に沿って配置される複数のトランジスター構造ＴＳを含む。各ＮＡＮＤストリングＮＳの複数のトランジスター構造ＴＳの中の少なくとも１つはストリング選択トランジスターＳＳＴとして作動する。各ＮＡＮＤストリングＮＳの複数のトランジスター構造ＴＳの中の少なくとも１つは接地選択トランジスターＧＳＴとして作動する。
複数のゲート（又は複数の制御ゲート）は、第１方向に伸張された導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３に対応する。即ち、複数のゲート（又は複数の制御ゲート）は、第１方向に伸張されてワードライン、及び少なくとも２つの選択ライン（例えば、少なくとも１つのストリング選択ラインＳＳＬ及び少なくとも１つの接地選択ラインＧＳＬ）を形成する。
第３方向に伸張された導電物質３３１〜３３３はＮＡＮＤストリングＮＳの一端に連結される。例示的に、第３方向に伸張された導電物質３３１〜３３３はビットラインＢＬとして作動する。即ち、１つのメモリーブロックＢＬＫｉで、１つのビットラインＢＬに複数のＮＡＮＤストリングが連結される。
第１方向に伸張された第２タイプドーピング領域（３１１〜３１４）がＮＡＮＤストリングの他端に提供される。第１方向に伸張された第２タイプドーピング領域（３１１〜３１４）は共通ソースラインＣＳＬとして作動する。
要約すると、メモリーブロックＢＬＫｉは基板１１１と垂直な方向（第２方向）に伸張された複数のＮＡＮＤストリングを含み、１つのビットラインＢＬに複数のＮＡＮＤストリングＮＳが連結されるＮＡＮＤフラッシュメモリーブロック（例えば、電荷捕獲型）として作動する。
図３０〜図３２で、第１方向に伸張される導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９つの層で提供されるものと説明した。しかし、第１方向に伸張される導体ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９つの層で提供されるものに限定されない。例えば、第１方向に伸張される導体ラインは８つの層、１６個の層、又は複数の層で提供することができる。即ち、１つのＮＡＮＤストリングで、トランジスターは８つ、１６個、又は複数個であり得る。
図３０〜図３２で、１つのビットラインＢＬに３つのＮＡＮＤストリングＮＳが連結されるものと説明した。しかし、１つのビットラインＢＬに３つのＮＡＮＤストリングＮＳが連結されるものに限定されない。例示的に、メモリーブロックＢＬＫｉで、１つのビットラインＢＬにｍ個のＮＡＮＤストリングＮＳを連結することができる。この時、１つのビットラインＢＬに連結されるＮＡＮＤストリングＮＳの数程、第１方向に伸張される導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の数及び共通ソースライン３１１〜３１４の数も調節され得る。
図３０〜図３２で、第１方向に伸張された１つの導電物質に３つのＮＡＮＤストリングＮＳが連結されるものと説明した。しかし、第１方向に伸張された１つの導電物質に３つのＮＡＮＤストリングＮＳが連結されるものに限定されない。例えば、第１方向に伸張された１つの導電物質に、ｎ個のＮＡＮＤストリングＮＳを連結することができる。この時、第１方向に伸張された１つの導電物質に連結されるＮＡＮＤストリングＮＳの数程、ビットライン３３１〜３３３の数も調節され得る。
図３３は、図３０〜図３２を参照して説明したメモリーブロックＢＬＫｉの等価回路を示す回路図である。図３０〜図３３を参照すると、第１ビットラインＢＬ１及び共通ソースラインＣＳＬの間にＮＡＮＤストリングＮＳ１１〜ＮＳ３１が提供される。第１ビットラインＢＬ１は第３方向に伸張された導電物質３３１に対応する。第２ビットラインＢＬ２及び共通ソースラインＣＳＬの間にＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が提供される。第２ビットラインＢＬ２は第３方向に伸張された導電物質３３２に対応する。第３ビットラインＢＬ３及び共通ソースラインＣＳＬの間に、ＮＡＮＤストリングＮＳ１３、ＮＳ２３。ＮＳ３３が提供される。第３ビットラインＢＬ３は第３方向に伸張された導電物質３３３に対応する。
各ＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴは対応するビットラインＢＬと連結される。各ＮＡＮＤストリングＮＳの接地選択トランジスターＧＳＴは共通ソースラインＣＳＬと連結される。各ＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴの間にメモリーセルＭＣが提供される。
以下で、行及び列単位にＮＡＮＤストリングＮＳを定義する。１つのビットラインに共通に連結されたＮＡＮＤストリングＮＳは１つの列を形成する。例えば、第１ビットラインＢＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ３１は第１列に対応する。第２ビットラインＢＬ２に連結されたＮＡＮＤストリングＮＳ１２〜ＮＳ３２は第２列に対応する。第３ビットラインＢＬ３に連結されたＮＡＮＤストリングＮＳ１３〜ＮＳ３３は第３列に対応する。
１つのストリング選択ラインＳＳＬに連結されるＮＡＮＤストリングＮＳは１つの行を形成する。例えば、第１ストリング選択ラインＳＳＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に連結されたＮＡＮＤストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に連結されたＮＡＮＤストリングＮＳ３１〜ＮＳ３３は第３行を形成する。
各ＮＡＮＤストリングＮＳで、高さが定義される。例示的に、各ＮＡＮＤストリングＮＳで、接地選択トランジスターＧＳＴに隣接するメモリーセルＭＣ１の高さは１である。各ＮＡＮＤストリングＮＳで、ストリング選択トランジスターＳＳＴに隣接すればするほどメモリーセルの高さは増加する。各ＮＡＮＤストリングＮＳで、ストリング選択トランジスターＳＳＴに隣接するメモリーセルＭＣ７の高さは７である。
同一行のＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴはストリング選択ラインＳＳＬを共有する。異なる行のＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴは異なるストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３に各々連結される。
同一行のＮＡＮＤストリングＮＳの同一高さのメモリーセルはワードラインＷＬを共有する。同一の高さで、異なる行のＮＡＮＤストリングＮＳのメモリーセルＭＣに連結されたワードラインＷＬは共通に連結される。同一行のＮＡＮＤストリングＮＳの同一高さのダミーメモリーセルＤＭＣはダミーワードラインＤＷＬを共有する。同一高さで、異なる行のＮＡＮＤストリングＮＳのダミーメモリーセルＤＭＣに連結されたダミーワードラインＤＷＬは共通に連結される。
例示的に、ワードラインＷＬ又はダミーワードラインＤＷＬは第１方向に伸張される導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３が提供される層から共通に連結され得る。例示的に、第１方向に伸張される導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３はコンタクトを通じて上部層に連結される。上部層から第１方向へ伸張される導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３が共通に連結される。
同一行のＮＡＮＤストリングＮＳの接地選択トランジスターＧＳＴは接地選択ラインＧＳＬを共有する。異なる行のＮＡＮＤストリングＮＳの接地選択トランジスターＧＳＴは接地選択ラインＧＳＬを共有する。即ち、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３は接地選択ラインＧＳＬに共通に連結される。
共通ソースラインＣＳＬはＮＡＮＤストリングＮＳに共通に連結される。例えば、基板１１１上の活性領域で、第１〜第４ドーピング領域３１１〜３１４が連結される。例えば、第１〜第４ドーピング領域３１１〜３１４はコンタクトを通じて上部層に連結され得る。上部層で第１〜第４ドーピング領域３１１〜３１４が共通に連結され得る。
図３３に示したように、同一高さのワードラインＷＬは共通に連結される。従って、特定ワードラインＷＬが選択される時、特定ワードラインＷＬに連結された全てのＮＡＮＤストリングＮＳが選択され得る。異なる行のＮＡＮＤストリングＮＳは異なるストリング選択ラインＳＳＬに連結される。従って、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択することによって、同一ワードラインＷＬに連結されたＮＡＮＤストリングＮＳの中の非選択行のＮＡＮＤストリングＮＳがビットラインＢＬ１〜ＢＬ３から分離できる。即ち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択することによって、ＮＡＮＤストリングＮＳの行が選択され得る。そして、ビットラインＢＬ１〜ＢＬ３を選択することによって、選択行のＮＡＮＤストリングＮＳが列単位に選択され得る。
各ＮＡＮＤストリングＮＳで、ダミーメモリーセルＤＭＣが提供される。ダミーメモリーセルＤＭＣ及び接地選択ラインＧＳＴの間に第１〜第３メモリーセルＭＣ１〜ＭＣ３が提供される。ダミーメモリーセルＤＭＣ及びストリング選択ラインＳＳＴの間に第４〜第６メモリーセルＭＣ４〜ＭＣ６が提供される。以下で、各ＮＡＮＤストリングＮＳのメモリーセルＭＣは、ダミーメモリーセルＤＭＣによって、メモリーセルグループで分割されるものと仮定する。分割されたメモリーセルグループの中の接地選択トランジスターＧＳＴに隣接するメモリーセル（例えば、ＭＣ１〜ＭＣ３）を下部メモリーセルグループと称する。そして、分割されたメモリーセルグループの中のストリング選択トランジスターＳＳＴに隣接するメモリーセル（例えば、ＭＣ４〜ＭＣ６）を上部メモリーセルグループと称する。
本発明によるプログラムシ−ケンスは３Ｄ構造を有するフラッシュメモリー装置にも適用することができる。本発明による３Ｄ構造を有するフラッシュメモリー装置は、プログラムシーケンサーを利用して、カップリングノイズ、Ｖｐａｓｓ障害、及びＶｐｇｍ障害を減らすことができる。
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限られるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１１１ 基板
１１２ 絶縁物質
１１３ ピラー
１１４ 表面層
１１５ 内部層
１１６ 絶縁膜
１１７〜１１９ 第１〜第３サブ絶縁膜
２１１〜２９１、２１２〜２９２、２１３〜２９３ 導電物質（導電ライン）
３３１〜３３３ 導電物質
３１１〜３１４ 第１〜第４ドーピング領域
３２０ ドレーン
１０００、２０００、４１００ フラッシュメモリーシステム
１１００、２２００、３２３０、４１１０、５２０１、５２０２、５２０ｎ フラッシュメモリー装置
１１１０ メモリーセルアレイ
１１１１ 物理ページ
１１１２ セルストリング
１１１５ ＣＳＬドライバー
１１２０ アドレスデコーダー
１１３０ ページバッファー回路
１１３１、１１３３、１１３４ ＬＡＴ（ラッチ回路）
１１３２ 比較器
１１４０ データ入出力回路
１１５０ 電圧発生器
１１５１ 高電圧発生器
１１５２ 低電圧発生器
１１５３ 負電圧発生器
１１６０ 制御ロジック
１１６５、２１５０ プログラムシーケンサー
１２００、２１００、４１２０ メモリーコントローラー
２１１０、４３００、５２１１ 中央処理装置（ＣＰＵ）
２１２０、５２１２ ホストインターフェース
２１３０、４４００、５２１３ ＲＡＭ（ランダムアクセスメモリー）
２１４０、５２１４ フラッシュインターフェース
３０００ メモリーカードシステム
３１００、５１００ ホスト
３１１０ ホストコントローラー
３１２０ ホスト接続ユニット（ＣＮＴ）
３２００ メモリーカード
３２１０ カード接続ユニット（ＣＮＴ）
３２２０ カードコントローラー
４０００ 電子装置
４２００ 電源装置
４２５０、５２２０ 補助電源装置
４５００ 使用者インターフェース
５０００ ＳＳＤシステム
５２００ ＳＳＤ
５２１０ ＳＳＤコントローラー
５２２１ 電源コネクター
５２３１ 信号コネクター

Claims (40)

  1. 不揮発性メモリー装置のプログラム方法であって、
    前記不揮発性メモリー装置は複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、
    各々の物理ページＰＰは、連続した整列順序で配置されたＮ個のワードラインの中の１つ１つに各々関連され、ＭＳＢ論理ページとＬＳＢ論理ページとを含み、
    前記不揮発性メモリー装置のプログラム方法は、
    全てのＬＳＢ論理ページをプログラムするＬＳＢプログラム動作を実行する段階と、
    前記ＬＳＢプログラム動作を実行した後、全てのＭＳＢ論理ページをプログラムするＭＳＢプログラム動作を実行する段階と、を有し、
    前記ＬＳＢプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣが負の中間プログラム状態にプログラムされることを特徴とするプログラム方法。
  2. 前記選択されたワードラインに負のワードライン電圧を印加する段階と、
    前記選択されたビットラインにパワーソース電圧を印加する段階と、
    前記ＬＳＢプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインに接地電圧を印加する段階と、を更に有することを特徴とする請求項１に記載のプログラム方法。
  3. 前記選択されたワードラインに接地されたワードライン電圧を印加する段階と、
    前記ＬＳＢプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧を印加する段階と、を更に有することを特徴とする請求項１に記載のプログラム方法。
  4. 前記選択されたワードラインに接地されたワードライン電圧を印加する段階と、
    前記選択されたビットラインにパワーソース電圧を印加する段階と、
    前記ＬＳＢプログラム動作の間、プログラム検証動作を実行しながら前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧より低い正のバイアス電圧を印加する段階と、を更に有することを特徴とする請求項１に記載のプログラム方法。
  5. 前記プログラム検証動作の間、前記正のバイアス電圧のレベルは消去状態と前記負の中間プログラム状態との間を区分するのに使用される負のプログラム検証レベルの絶対値と同一であることを特徴とする請求項４に記載のプログラム方法。
  6. 前記ＬＳＢプログラム動作を実行する段階は、
    ＬＳＢビットラインセットアップ区間の間、前記Ｎ個のワードラインに接地電圧を印加する段階と、
    パス電圧Ｖｐａｓｓイネーブル区間の間、前記Ｎ個のワードラインにパス電圧を印加する段階と、
    前記パス電圧を印加した後、ＬＳＢプログラム実行区間の間、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含み、
    前記プログラム電圧の反復的な印加は、消去状態と前記負の中間プログラム状態との間を区分するのに使用される負の検証電圧を各々印加することを含むことを特徴とする請求項１に記載のプログラム方法。
  7. 前記ＭＳＢプログラム動作が実行された後、前記選択されたマルチレベルメモリーセルがデータ状態のグループの中の１つにプログラムされ、
    前記データ状態は、
    初期閾値電圧分布を有する消去状態と、
    前記消去状態の閾値電圧分布より高い第１閾値電圧分布を有する第１プログラム状態と、
    前記第１プログラム状態の閾値電圧分布より高い第２閾値電圧分布を有する第２プログラム状態と、
    前記第２プログラム状態の閾値電圧分布より高い第３閾値電圧分布を有する第３プログラム状態と、を含むことを特徴とする請求項１に記載のプログラム方法。
  8. 少なくとも前記第１プログラム状態は負の状態であることを特徴とする請求項７に記載のプログラム方法。
  9. 前記ＭＳＢプログラム動作を実行する段階は、
    ＭＳＢビットラインセットアップ区間の間、前記Ｎ個のワードラインに前記中間プログラム状態の閾値電圧分布より高いパワー印加電圧を印加する段階と、
    パス電圧Ｖｐａｓｓイネーブル区間の間、前記Ｎ個のワードラインにパス電圧を印加する段階と、
    前記パス電圧を印加した後、ＭＳＢプログラム実行区間の間、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含み、
    前記選択されたワードラインへの反復的な前記プログラム電圧の印加は、
    前記初期閾値電圧分布と前記第１閾値電圧分布との間を区分する第１プログラム検証電圧を印加する段階と、
    前記第１閾値電圧分布と前記第２閾値電圧分布との間を区分する第２プログラム検証電圧を印加する段階と、
    前記第２閾値電圧分布と前記第３閾値電圧分布との間を区分する第３プログラム検証電圧を印加する段階と、を各々含み、
    少なくとも前記第１プログラム検証電圧は負電圧であることを特徴とする請求項７に記載のプログラム方法。
  10. 前記第１及び第２プログラム検証電圧は負電圧であることを特徴とする請求項９に記載のプログラム方法。
  11. 不揮発性メモリー装置のプログラム方法であって、
    前記不揮発性メモリー装置は複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、
    各々の物理ページＰＰは、連続した整列順序で配置されたＮ個のワードラインの中の１つ１つに各々関連され、ＭＳＢ論理ページとＬＳＢ論理ページとを含み、
    前記不揮発性メモリー装置のプログラム方法は、
    前記Ｎ個のワードラインの配列順序に従って前記ＬＳＢ論理ページの各々を順次的にプログラムするＬＳＢプログラム動作を実行する段階と、
    前記ＬＳＢプログラム動作を実行した後、全てのＭＳＢ論理ページをプログラムするＭＳＢプログラム動作を実行する段階と、を有し、
    前記ＬＳＢプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣが負の中間プログラム状態にプログラムされることを特徴とするプログラム方法。
  12. 前記ＭＳＢプログラム動作は前記Ｎ個のワードラインの配列順序に従って前記ＭＳＢ論理ページの各々を順次的にプログラムすることを特徴とする請求項１１に記載のプログラム方法。
  13. 前記ＭＳＢプログラム動作を実行する段階は、
    ビットラインセットアップ区間の間、前記選択されたワードラインでない全ての非選択ワードラインに接地電圧を印加する段階と、
    接地電圧を印加した後、前記選択されたワードラインに反復的にプログラム電圧を印加する段階と、を含むことを特徴とする請求項１２に記載のプログラム方法。
  14. 前記選択されたワードラインに反復的にプログラム電圧を印加する段階は、プログラム検証動作の間に、負の検証電圧を印加する段階を含むことを特徴とする請求項１３に記載のプログラム方法。
  15. 前記ＬＳＢプログラム動作は前記Ｎ個のワードラインの連続的な整列順序でない非順次的順序で前記ＬＳＢ論理ページをプログラムし、
    前記ＭＳＢプログラム動作は、前記非順次的順序で前記ＭＳＢ論理ページを非順次的にプログラムすることを特徴とする請求項１１に記載のプログラム方法。
  16. 前記非順次的順序は
    最低の第１の偶数ワードラインから始まり、
    前記Ｎ個のワードライン内の全ての偶数ワードラインに対する配列順序を通じて連続的な偶数ワードラインを各々増加しながら遷移し、
    その次に、最低の第１の奇数ワードラインから始まり、
    前記Ｎ個のワードライン内の全ての奇数ワードラインに対する配列順序を通じて連続的な奇数ワードラインを各々増加しながら遷移することを特徴とする請求項１５に記載のプログラム方法。
  17. 不揮発性メモリー装置のプログラム方法であって、
    前記不揮発性メモリー装置は複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、
    各々の物理ページＰＰは、連続した整列順序で配置されたＮ個のワードラインの中の１つ１つに各々関連され、ＭＳＢ論理ページとＬＳＢ論理ページとを含み、
    前記不揮発性メモリー装置のプログラム方法は、
    全てのＬＳＢ論理ページをプログラムするＬＳＢプログラム動作を実行し、前記ＬＳＢプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣが負の中間プログラム状態にプログラムされる段階と、
    前記ＬＳＢプログラム動作を実行した後、ＭＳＢビットラインセットアップ区間の間、前記選択されたワードラインでない全ての非選択ワードラインに前記中間プログラム状態に対する閾値電圧分布より高いレベルを有するパワーソース電圧を印加し、その後に前記選択されたワードラインに反復的にプログラム電圧を印加することによって、前記Ｎ個のワードラインの配列順序に従って前記ＭＳＢ論理ページの各々を順次的にプログラムするＭＳＢプログラム動作を実行する段階と、を有することを特徴とするプログラム方法。
  18. 前記選択されたワードラインへの反復的なプログラム電圧の印加は、プログラム検証動作の間、負の検証電圧を印加することを含むことを特徴とする請求項１７に記載のプログラム方法。
  19. 不揮発性メモリー装置のプログラム方法であって、
    前記不揮発性メモリー装置は複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、
    各々の物理ページＰＰは、連続した整列順序で配置されたＮ個のワードラインの中の１つ１つと各々関連され、ＭＳＢ論理ページとＬＳＢ論理ページとを含み、
    前記不揮発性メモリー装置のプログラム方法は、
    前記Ｎ個のワードラインの連続的な整列順序でない非順次的順序で前記ＬＳＢ論理ページを非順次的にプログラムすることによって、全てのＬＳＢ論理ページをプログラムするＬＳＢプログラム動作を実行する段階と、
    前記ＬＳＢプログラム動作を実行した後、前記非順次的順序で前記ＭＳＢ論理ページを非順次的でプログラムすることによって、全てのＭＳＢ論理ページをプログラムするＭＳＢプログラム動作を実行する段階と、を有し、
    前記ＬＳＢプログラム動作の間、選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣが負の中間プログラム状態にプログラムされ、
    前記非順次的順序がＮ／２センターワードラインから始まり、前記センターワードラインの上に増加して配列される偶数番目論理ページと前記センターワードラインの下に増加して配列される奇数番目論理ページとの間を交互にプログラムすることを特徴とするプログラム方法。
  20. 前記ＭＳＢプログラム動作を実行する段階は、
    ＭＳＢビットラインセットアップ区間の間、前記Ｎ個のワードラインに接地電圧を印加し、プログラムビットラインと禁止ビットラインとを含む複数のビットライン、各々の接地選択トランジスターを通じて前記ビットラインに連結される共通ソースライン、及び前記接地選択トランジスターの動作を制御する接地選択ラインにパワー供給電圧を印加する段階と、
    パス電圧Ｖｐａｓｓイネーブル区間の間、前記Ｎ個のワードラインにパス電圧を印加し、前記禁止ビットライン及び前記共通ソースラインにパワー供給電圧を継続的に印加し、前記プログラムビットライン及び前記接地選択ラインに接地電圧を印加する段階と、
    その次に、ＭＳＢプログラム実行区間の間、前記禁止ビットラインにパワー供給電圧を継続的に印加し、前記プログラムビットラインと前記接地選択ラインに接地電圧を継続的に印加し、前記共通ソースラインに前記パワー供給電圧を継続的に印加し、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含むことを特徴とする請求項１９に記載のプログラム方法。
  21. 前記選択されたワードラインへの反復的なプログラム電圧の印加は、消去状態と前記負の中間プログラム状態との間を区分するのに使用される負の検証レベルを各々印加する段階を含むことを特徴とする請求項２０に記載のプログラム方法。
  22. 前記ＭＳＢプログラム動作を実行する段階は、
    ＭＳＢビットラインセットアップ区間の間、前記Ｎ個のワードライン、プログラムビットラインと禁止ビットラインとを含む複数のビットライン、各々の接地選択トランジスターを通じて前記ビットラインに連結される共通ソースライン、及び前記接地選択トランジスターの動作を制御する接地選択ラインにパワー供給電圧を印加する段階と、
    パス電圧Ｖｐａｓｓイネーブル区間の間、前記Ｎ個のワードラインにパス電圧を印加し、前記禁止ビットライン及び前記共通ソースラインにパワー供給電圧を継続的に印加し、前記プログラムビットライン及び前記接地選択ラインに接地電圧を印加する段階と、
    その次に、ＭＳＢプログラム実行区間の間、前記禁止ビットラインにパワー供給電圧を継続的に印加し、前記プログラムビットラインと前記接地選択ラインに接地電圧を継続的に印加し、前記共通ソースラインに前記パワー供給電圧を継続的に印加し、前記選択されたワードラインに反復的にプログラム電圧を印加しながら前記選択されたワードラインでない非選択ワードラインにパス電圧を継続的に印加する段階と、を含むことを特徴とする請求項１９に記載のプログラム方法。
  23. 前記選択されたワードラインへの反復的なプログラム電圧の印加は、消去状態と前記負の中間プログラム状態との間を区分するのに使用される負の検証レベルを各々印加することを含むことを特徴とする請求項２２に記載のプログラム方法。
  24. ホストから受信したコマンドに応答して不揮発性メモリー装置の動作を制御するメモリーコントローラーを含むメモリーシステムであって、
    前記不揮発性メモリー装置は、
    複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、各々の物理ページが連続した整列順序で配置されたＮ個のワードラインの中の１つ１つと各々関連されてＭＳＢ論理ページとＬＳＢ論理ページとを含むメモリーセルアレイと、
    プログラムシーケンサーを含み、前記複数のＮ個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣに対するＬＳＢプログラム動作とＭＳＢプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、を備え、
    前記プログラムシーケンサーは、前記ＬＳＢプログラム動作の間、全てのＬＳＢ論理ページがプログラムされるようにし、その次に前記ＭＳＢプログラム動作の間、全てのＭＳＢ論理ページがプログラムされるようにし、
    前記制御ロジックは、前記ＬＳＢプログラム動作の間、前記選択されたマルチレベルセルＭＬＣが負の中間プログラム状態にプログラムされるようにすることを特徴とするメモリーシステム。
  25. 前記メモリーコントローラーと前記不揮発性メモリー装置とが機械的に前記ホストと連結されるか又は分離できるメモリーカードで具現され、
    前記メモリーコントローラーは、
    前記ホストとデータを交換するホストインターフェースと、
    前記不揮発性メモリー装置とデータを交換する不揮発性メモリーインターフェースと、を含むことを特徴とする請求項２４に記載のメモリーシステム。
  26. 前記ホストインターフェースは、前記不揮発性メモリー装置にプログラムされる少なくとも１つのデータ、前記不揮発性メモリー装置の動作を制御する前記コマンド、及び前記ホストのホスト接続ユニットからのクロック信号を受信するカード接続ユニットを含み、
    前記メモリーコントローラーは、前記カード接続ユニットと前記不揮発性メモリーインターフェースとの動作を制御するカードコントローラーを含むことを特徴とする請求項２５に記載のメモリーシステム。
  27. 少なくとも１つのランダムアクセスメモリーＲＡＭと使用者インターフェースとの間のデータ交換を制御する中央処理装置ＣＰＵと、不揮発性メモリーシステムとを含む電子装置であって、
    前記不揮発性メモリーシステムは、前記中央処理装置から受信したコマンドに応答して不揮発性メモリー装置の動作を制御するメモリーコントローラーを含み、
    前記不揮発性メモリー装置は、
    複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、各々の物理ページが連続した整列順序で配置されたＮ個のワードラインの中の１つ１つと各々関連されてＭＳＢ論理ページとＬＳＢ論理ページとを含むメモリーセルアレイと、
    プログラムシーケンサーを含み、前記複数のＮ個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣに対するＬＳＢプログラム動作とＭＳＢプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、を備え、
    前記プログラムシーケンサーは、前記ＬＳＢプログラム動作の間、全てのＬＳＢ論理ページがプログラムされるようにし、その次に前記ＭＳＢプログラム動作の間、全てのＭＳＢ論理ページがプログラムされるようにし、
    前記制御ロジックは、前記ＬＳＢプログラム動作の間、前記選択されたマルチレベルセルＭＬＣが負の中間プログラム状態にプログラムされるようにすることを特徴とする電子装置。
  28. ソリッドステートドライブＳＳＤと、該ＳＳＤと連結されて作動し、データ、アドレス、及びコマンドを通信するように構成されるホストを含むシステムであって、
    前記ＳＳＤは、前記コマンドに応答して複数の不揮発性メモリー装置の動作を制御するＳＳＤコントローラーを含み、
    前記複数の不揮発性メモリー装置の各々は、
    複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、各々の物理ページが連続した整列順序で配置されたＮ個のワードラインの中の１つ１つと各々関連されてＭＳＢ論理ページとＬＳＢ論理ページとを含むメモリーセルアレイと、
    プログラムシーケンサーを含み、前記複数のＮ個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣに対するＬＳＢプログラム動作とＭＳＢプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、を備え、
    前記プログラムシーケンサーは、前記ＬＳＢプログラム動作の間、全てのＬＳＢ論理ページがプログラムされるようにし、その次に前記ＭＳＢプログラム動作の間、全てのＭＳＢ論理ページがプログラムされるようにし、
    前記制御ロジックは、前記ＬＳＢプログラム動作の間、前記選択されたマルチレベルセルＭＬＣが負の中間プログラム状態にプログラムされるようにすることを特徴とするシステム。
  29. 前記複数のメモリー装置は複数のチャンネルに従って整列されて作動し、
    その結果により前記ＳＳＤコントローラーは、マルチャンネル構成に従って前記複数の不揮発性メモリー装置の動作を制御することを特徴とする請求項２８に記載のシステム。
  30. 前記ＳＳＤコントローラーは
    前記ホストからデータを受信するホストインターフェースと、
    前記マルチャンネル構成を経由して前記複数の不揮発性メモリー装置からデータを受信するメモリーインターフェースと、
    前記ホストインターフェースと前記メモリーインターフェースとを経由して前記ホストと前記複数の不揮発性メモリー装置との間のデータ交換を制御する中央処理装置と、を含むことを特徴とする請求項２９に記載のシステム。
  31. 前記ＳＳＤは、前記ＳＳＤコントローラーが作動するように電源を提供する補助パワー供給装置を含み、
    前記補助パワー供給装置は、前記ホストによって提供されるパワーソースに連結されることを特徴とする請求項２８に記載のシステム。
  32. 複数のメモリーブロックが物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、各々の物理ページが連続した整列順序で配置されたＮ個のワードラインの中の１つ１つと各々関連されてＭＳＢ論理ページとＬＳＢ論理ページとを含む３次元メモリーセルアレイと、
    プログラムシーケンサーを含み、前記複数のＮ個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣに対するＬＳＢプログラム動作とＭＳＢプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、を備え、
    前記プログラムシーケンサーは、前記ＬＳＢプログラム動作の間、全てのＬＳＢ論理ページがプログラムされるようにし、その次に前記ＭＳＢプログラム動作の間、全てのＭＳＢ論理ページがプログラムされるようにし、
    前記制御ロジックは、前記ＬＳＢプログラム動作の間、前記選択されたマルチレベルセルＭＬＣが負の中間プログラム状態にプログラムされるようにすることを特徴とする不揮発性メモリー装置。
  33. ホストから受信するコマンドに応答して複数の制御電圧の中の少なくとも１つを発生する電圧発生器と、
    前記複数の制御電圧を受信し、メモリーセルアレイに関連されたプログラム動作の実行を制御するアドレスデコーダーと、
    プログラムシーケンサーを含み、前記複数のＮ個のワードラインの中の選択されたワードラインと選択されたビットラインとの間に連結された選択されたマルチレベルメモリーセルＭＬＣに対するＬＳＢプログラム動作とＭＳＢプログラム動作とを含むプログラム動作の実行を制御する制御ロジックと、
    前記プログラム動作の間、プログラムされるデータを保存するページバッファーと、を備え、
    前記メモリーセルアレイは、複数の物理ページＰＰｓ及び複数の論理ページＬＰｓに整列されたマルチレベルメモリーセルＭＬＣｓを含み、
    各々の物理ページＰＰは、連続した整列順序で配置されたＮ個のワードラインの中の１つ１つと各々関連され、ＭＳＢ論理ページとＬＳＢ論理ページとを含み、
    前記プログラムシーケンサーは、前記ＬＳＢプログラム動作の間、全てのＬＳＢ論理ページがプログラムされるようにし、その次に前記ＭＳＢプログラム動作の間、全てのＭＳＢ論理ページがプログラムされるようにし、
    前記制御ロジックは、前記ＬＳＢプログラム動作の間、前記選択されたマルチレベルセルＭＬＣが負の中間プログラム状態にプログラムされるようにすることを特徴とする不揮発性メモリー装置。
  34. 前記電圧発生器は負の電圧発生器を含み、
    前記負の電圧発生器は、選択されたビットラインにパワーソース電圧を提供しながら、前記ＬＳＢプログラム動作のプログラム検証動作が実行される間、前記アドレスデコーダーを経由して前記選択されたワードラインに印加される負のプログラム検証電圧を発生することを特徴とする請求項３３に記載の不揮発性メモリー装置。
  35. 前記ＬＳＢプログラム動作のプログラム検証動作の間、前記選択されたビットラインに連結された共通ソースラインに接地電圧を提供する共通ソースラインドライバーを更に備え、
    前記負のプログラム検証電圧は前記選択されたワードラインに印加され、
    前記接地電圧は前記選択されたビットラインに印加され、
    その結果により前記ページバッファー回路のラッチはプログラム継続データ又はプログラム終了データをラッチすることを特徴とする請求項３４に記載の不揮発性メモリー装置。
  36. 前記電圧発生器は低電圧発生器を含み、
    前記低電圧発生器は、前記ＬＳＢプログラム動作のプログラム検証動作の間、前記アドレスデコーダーを経由して前記選択されたワードラインに印加される接地されたプログラム検証電圧を発生することを特徴とする請求項３３に記載の不揮発性メモリー装置。
  37. 前記ＬＳＢプログラム動作のプログラム検証動作の間、前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧を提供する共通ソースラインドライバーを更に備え、
    前記接地されたプログラム検証電圧は前記選択されたワードラインに印加され、
    その結果により前記ページバッファー回路のラッチはプログラム継続データ又はプログラム終了データをラッチすることを特徴とする請求項３６に記載の不揮発性メモリー装置。
  38. 前記ラッチは、前記選択されたビットラインからビットライン電圧及びプログラム目標電圧を受信し、該ラッチに比較結果を提供する比較器を含むことを特徴とする請求項３７に記載の不揮発性メモリー装置。
  39. 前記電圧発生器は低電圧発生器を含み、
    パワーソース電圧が前記選択されたビットラインに印加される期間、前記低電圧発生器は、前記ＬＳＢプログラム動作のプログラム検証動作の間、前記アドレスデコーダーを経由して前記選択されたワードラインに印加される接地されたプログラム検証電圧を発生することを特徴とする請求項３３に記載の不揮発性メモリー装置。
  40. 前記ＬＳＢプログラム動作のプログラム検証動作の間、前記選択されたビットラインに連結された共通ソースラインにパワーソース電圧より低い電圧を提供する共通ソースラインドライバーを更に備え、
    前記接地されたプログラム検証電圧は前記選択されたワードラインに印加され、
    その結果により前記ページバッファー回路のラッチはプログラム継続データ又はプログラム終了データをラッチすることを特徴とする請求項３９に記載の不揮発性メモリー装置。
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