KR102516121B1 - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR102516121B1
KR102516121B1 KR1020180126291A KR20180126291A KR102516121B1 KR 102516121 B1 KR102516121 B1 KR 102516121B1 KR 1020180126291 A KR1020180126291 A KR 1020180126291A KR 20180126291 A KR20180126291 A KR 20180126291A KR 102516121 B1 KR102516121 B1 KR 102516121B1
Authority
KR
South Korea
Prior art keywords
program operation
word line
memory cells
memory
semiconductor device
Prior art date
Application number
KR1020180126291A
Other languages
English (en)
Other versions
KR20200045347A (ko
Inventor
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180126291A priority Critical patent/KR102516121B1/ko
Priority to US16/437,303 priority patent/US10803951B2/en
Priority to CN201910615392.5A priority patent/CN111081301B/zh
Publication of KR20200045347A publication Critical patent/KR20200045347A/ko
Priority to US17/020,342 priority patent/US11227657B2/en
Application granted granted Critical
Publication of KR102516121B1 publication Critical patent/KR102516121B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5648—Multilevel memory programming, reading or erasing operations wherein the order or sequence of the operations is relevant
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

반도체 장치는, 복수의 워드라인들을 포함하는 메모리 블록; 및 상기 복수의 워드라인들 중 제1 워드라인에 대응하는 제1 메모리 셀들에 대해 제1 프로그램 동작을 수행하고, 상기 제1 워드라인과 인접한 제2 워드라인에 대응하는 제2 메모리 셀들에 대해 제1 프로그램 동작을 수행하고, 상기 제1 메모리 셀들에 대해 제2 프로그램 동작을 수행하고, 상기 제2 워드라인과 인접한 제3 워드라인에 대응하는 제3 메모리 셀들에 대해 더미 프로그램 동작을 수행하고, 상기 제2 메모리 셀들에 대해 제2 프로그램 동작을 수행하는 제어 로직을 포함할 수 있다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시예는 동작 속도가 개선되고 신뢰성이 향상된 반도체 장치 및 반도체 장치의 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 제1 워드라인에 대응하는 제1 메모리 셀들에 대해 제1 프로그램 동작을 수행하는 단계; 상기 제1 워드라인과 인접한 제2 워드라인에 대응하는 제2 메모리 셀들에 대해 제1 프로그램 동작을 수행하는 단계; 상기 제1 메모리 셀들에 대해 제2 프로그램 동작을 수행하는 단계; 상기 제2 워드라인과 인접한 제3 워드라인에 대응하는 제3 메모리 셀들에 대해 더미 프로그램 동작을 수행하는 단계; 및 상기 제2 메모리 셀들에 대해 제2 프로그램 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 복수의 워드라인들을 포함하는 메모리 블록; 및 상기 복수의 워드라인들 중 제1 워드라인에 대응하는 제1 메모리 셀들에 대해 제1 프로그램 동작을 수행하고, 상기 제1 워드라인과 인접한 제2 워드라인에 대응하는 제2 메모리 셀들에 대해 제1 프로그램 동작을 수행하고, 상기 제1 메모리 셀들에 대해 제2 프로그램 동작을 수행하고, 상기 제2 워드라인과 인접한 제3 워드라인에 대응하는 제3 메모리 셀들에 대해 더미 프로그램 동작을 수행하고, 상기 제2 메모리 셀들에 대해 제2 프로그램 동작을 수행하는 제어 로직을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 동작 방법은, 복수의 워드라인들을 포함하는 메모리 블록을 포함하는 반도체 장치의 동작 방법에 있어서, 상기 복수의 워드라인들 중 클로징 워드라인과 인접한 워드라인에 대응하는 메모리 셀들에 대해 더미 프로그램 동작을 수행하는 단계; 및 더미 프로그램 동작을 수행한 후, 상기 클로징 워드라인에 대응하는 메모리 셀들에 대해 프로그램 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 복수의 워드라인들을 포함하는 메모리 블록; 및 상기 복수의 워드라인들 중 클로징 워드라인과 인접한 워드라인에 대응하는 메모리 셀들에 대해 더미 프로그램 동작을 수행하고, 더미 프로그램 동작을 수행한 후에 상기 클로징 워드라인에 대응하는 메모리 셀들에 대해 프로그램 동작을 수행하는 제어 로직을 포함할 수 있다.
본 발명의 실시예들에 따르면, 프로그램 디스터브를 감소시키고, 데이터 리텐션 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 4a 및 도 4b는 프로그램 동작 시에 사용되는 펄스의 파형을 나타낸 도면이고, 도 5a 및 도 5b는 하나의 메모리 블록에 포함된 워드라인들/페이지들의 프로그램 순서를 나타내는 도면이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 6b는 하나의 메모리 블록에 포함된 워드라인들/페이지들의 프로그램 순서를 나타내는 도면이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 7b는 하나의 메모리 블록에 포함된 워드라인들/페이지들의 프로그램 순서를 나타내는 도면이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 8b는 하나의 메모리 블록에 포함된 워드라인들/페이지들의 프로그램 순서를 나타내는 도면이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 9b 및 도 9c는 하나의 메모리 블록에 포함된 워드라인들의 프로그램 상태를 나타낸 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 나타낸 블록도이다. 도 1을 참조하면, 반도체 장치(100)는 셀 어레이(110) 및 주변 회로(120)를 포함한다.
셀 어레이(110)는 로우 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 컬럼 라인들(CL)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 여기서, 로우 라인들(RL)은 워드라인일 수 있고 컬럼 라인들(CL)은 비트라인일 수 있다. 단, 워드 라인과 비트 라인은 상대적인 개념이며, 로우 라인들이 비트 라인이고 컬럼 라인들이 워드 라인인 것도 가능하다.
셀 어레이(110)는 복수의 메모리 스트링들을 포함하고, 메모리 스트링들은 기판 상에 수평 방향 또는 수직 방향으로 배열될 수 있다. 또한, 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 복수의 페이지들을 포함한다. 예를 들어, 반도체 장치(100)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 프로그램 동작 또는 리드 동작을 수행한다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)을 포함한다.
제어 로직(125)은 어드레스 디코더(121), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결될 수 있다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD)에 따른 내부 동작을 수행하도록 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
어드레스 디코더(121)는 로우 라인들(RL)을 통해 셀 어레이(110)에 연결될 수 있다. 예를 들어, 어드레스 디코더(121)는 워드라인, 소스 선택 라인 및 드레인 선택 라인을 통해 셀 어레이(110)에 연결될 수 있다. 또한, 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 로우 라인들(RL)을 제어하도록 구성될 수 있다. 따라서, 어드레스 디코더(121)는 제어 로직(125)으로부터 어드레스(ADDR)를 수신할 수 있고, 수신된 어드레스(ADDR)에 따라 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다.
반도체 장치(100)의 프로그램 동작 및 리드 동작은 페이지 단위로 수행될 수 있다. 따라서, 프로그램 동작 및 리드 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 로우 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩하고, 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 따라서, 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함할 수 있다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다.
읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 통해 셀 어레이(110)에 연결된다. 프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터 수신된 데이터(DATA)를 컬럼 라인들(CL)에 전달하고, 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들이 프로그램된다. 여기서, 데이터(DATA)는 메모리 셀들에 각각 프로그램 될 멀티 비트 데이터일 수 있다. 리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 컬럼 라인들(CL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시, 읽기 및 쓰기 회로(123)는 컬럼 라인들(CL)을 플로팅시킬 수 있다. 참고로, 프로그램 동작 및 소거 동작에는 검증 동작이 포함될 수 있으며, 검증 동작은 리드 동작과 유사한 방식으로 수행될 수 있다.
전술한 바와 같은 구성에 따르면, 메모리 셀들을 SLC(Single Level Cell) 방식 또는 MLC(Multi Level Cell) 방식으로 프로그램할 수 있다. 또한, 제어 로직(125)은 멀티-스텝 방식으로 프로그램 동작을 수행하도록 반도체 장치(100)를 제어할 수 있다. 여기서, 멀티-스텝 방식은 원하는 프로그램 상태를 구현하기 위해 복수 회 프로그램 동작을 수행하는 것으로, 프리/메인 프로그램 방식, 재프로그램(reprogram) 방식, 쉐도우(shadow) 프로그램 방식 등일 수 있다.
제어 로직(125)은, 클로징 워드라인에 대응하는 메모리 셀들에 프로그램 동작을 수행하기 전에 클로징 워드라인과 인접한 워드라인에 대응하는 메모리 셀들에 더미 프로그램 동작을 수행하도록, 반도체 장치(100)를 제어할 수 있다. 여기서, 클로징 워드라인은, 메모리 블록에 포함된 복수의 워드라인들 중 일부 워드라인에 대응되는 메모리 셀들에 대해서만 프로그램 동작을 수행하는 경우, 프로그램 동작이 수행되는 마지막 워드라인일 수 있다. 즉, 오픈 블록에서 마지막으로 프로그램 동작이 수행되는 워드라인일 수 있다.
예를 들어, 입출력 회로(124)로부터 읽기 및 쓰기 회로(123)로 메모리 셀들에 각각 프로그램 될 데이터가 입력되면, 제어 로직(125)은 클로징 워드라인에 대응하는 메모리 셀들에 제1 프로그램 동작을 수행하고 클로징 워드라인과 인접한 워드라인에 연결된 메모리 셀들에 더미 프로그램 동작을 수행한 후에 클로징 워드라인에 대응하는 메모리 셀들에 제2 프로그램 동작을 수행하도록, 어드레스 디코더(121)와 읽기 및 쓰기 회로(123)를 제어할 수 있다.
제어 로직(125)은 오픈 블록에 대한 프로그램 동작시, 복수의 워드라인들 중 오픈 워드라인들에 대해 프로그램 동작을 수행하도록, 반도체 장치(100)를 제어할 수 있다. 또한, 제어 로직(125)은 오픈 블록에 대한 프로그램 동작 시, 클로징 워드라인으로부터 인접한 워드라인들을 스킵하고, 나머지 오픈 워드라인들에 대해 프로그램 동작을 수행하도록, 반도체 장치(100)를 제어할 수 있다.
이러한 제어 방식에 따르면, 클로징 워드라인에 대응하는 메모리 셀들에 저장된 데이터가 손상되는 것을 방지할 수 있고, 데이터 리텐션 특성을 확보할 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 반도체 장치의 셀 어레이 구조를 나타낸 회로도이다.
도 2a는 메모리 스트링들(MS)이 2차원으로 배열된 실시예를 나타낸다. 도 2a를 참조하면, 메모리 블록(BLK)은 복수의 메모리 스트링들(MS)을 포함하고, 복수의 메모리 스트링들(MS)이 비트라인들(BL1~BLn)과 공통 소스 라인(CSL) 사이에 연결된다. 각각의 메모리 스트링들(MS)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 여기서, n은 2 이상의 정수이다.
메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결된다. 각각의 워드라인들(WL)에는 구동에 필요한 워드라인 전압들(프로그램 전압, 패스 전압, 리드 전압 등)이 인가될 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결된다.
전술한 바와 같은 구조에 따르면, 동일한 워드라인(WL)에 연결되어 동시에 프로그램되는 메모리 셀들(MC)이 하나의 페이지(Page)를 구성하고, 하나의 메모리 블록(BLK)이 복수의 페이지(Page)를 포함할 수 있다. 하나의 메모리 블록(BLK)에 포함된 복수의 페이지들(Page)은 워드라인들(WL)의 배열 순서에 따라 순차적으로 프로그램되거나, 랜덤하게 프로그램될 수 있다. 예를 들어, 드레인 측으로부터 소스 측을 향한 제1 방향(D1)으로 워드라인들(WL)이 차례로 선택되거나, 소스 측으로부터 드레인 측을 향한 제2 방향(D2)으로 워드라인들(WL)이 차례로 선택될 수 있다.
도 2b는 메모리 스트링들(MS)이 3차원으로 배열된 실시예를 나타낸다. 도 2b를 참조하면, 복수의 메모리 스트링들(MS11~MSmn)이 비트라인(BL1~BLn)과 공통 소스 라인(CSL) 사이에 연결된다. 각각의 메모리 스트링들(MS11~MSmn)은 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 선택 트랜지스터(SST)를 포함한다. 여기서, m, n은 2 이상의 정수이다.
여기서, 메모리 셀들(MC)의 게이트 전극들은 워드라인들(WL)에 연결된다. 메모리 스트링(MS11~MSmn)의 메모리 셀들(MC)이 워드라인들(WL)을 공유할 수 있다. 드레인 선택 트랜지스터들(DST)의 게이트 전극들은 드레인 선택 라인(DSL1~DSLm)에 연결된다. 예를 들어, 메모리 스트링들(MS11~MS1n)의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 의해 제어되고, 메모리 스트링들(MS21~MS2n)의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 의해 제어되고, 메모리 스트링들(MSm1~MSmn)의 드레인 선택 트랜지스터들(DST)은 제m 드레인 선택 라인(DSLm)에 의해 제어될 수 있다. 소스 선택 트랜지스터들(SST)의 게이트 전극들은 소스 선택 라인(SSL)에 연결된다. 소스 선택 트랜지스터들(SST)은 적어도 하나의 소스 선택 라인(SSL)에 의해 제어될 수 있다.
메모리 스트링들(MS11~MSmn)은 비트라인들(BL1~BLn)에 연결될 수 있다. 여기서, 메모리 스트링들(MS11~MSm1)은 제1 비트라인(BL1)에 연결되고, 제1 내지 제m 드레인 선택 라인들(DSL1~DSLm)에 의해 메모리 스트링들(MS11~MSm1)과 제1 비트라인(BL1)의 연결이 각각 제어된다. 메모리 스트링들(MS12~MSm2)은 제2 비트라인(BL2)에 연결되고, 제1 내지 제m 드레인 선택 라인들(DSL1~DSLm)에 의해 메모리 스트링들(MS12~MSm2)과 제2 비트라인(BL2)의 연결이 각각 제어된다. 또한, 메모리 스트링들(MS1n~MSmn)은 제n 비트라인(BLn)에 연결되고, 제1 내지 제m 드레인 선택 라인들(DSL1~DSLm)에 의해 메모리 스트링들(MS1n~MSmn)과 제n 비트라인(BLn)의 연결이 각각 제어된다.
메모리 스트링들(MS11~MSmn)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 또한, 소스 선택 라인(SSL)이 메모리 스트링들(MS11~MSmn)과 공통 소스 라인(CSL)의 연결을 제어할 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 스트링들(MS11~MS1n)에 포함된 메모리 셀들(MC) 중 동일한 워드라인(WL)에 연결된 메모리 셀들(MC)이 하나의 페이지를 구성하고, 메모리 스트링들(MS21~MS2n)에 포함된 메모리 셀들(MC) 중 동일한 워드라인(WL)에 연결된 메모리 셀들(MC)이 하나의 페이지를 구성하고, 메모리 스트링들(MSm1~MSmn)에 포함된 메모리 셀들(MC) 중 동일한 워드라인(WL)에 연결된 메모리 셀들(MC)이 하나의 페이지를 구성한다. 이러한 경우, m개의 페이지가 동일한 레벨에 위치되고, 하나의 워드라인(WL)이 m개의 페이지에 연결될 수 있다.
참고로, 하나의 비트라인(BL1~BLn)에 연결된 메모리 스트링들의 개수는 다양하게 변경될 수 있다. 또한, 동일한 레벨에 위치된 페이지의 개수, 하나의 워드라인(WL)에 연결된 페이지의 개수는 다양하게 변경될 수 있다.
도 2c는 메모리 스트링들(MS)이 3차원으로 배열된 실시예를 나타낸다. 도 2c를 참조하면, 각각의 메모리 스트링들(MS11~MSmn)은 적어도 하나의 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC), 파이프 트랜지스터(PT), 복수의 메모리 셀들(MC) 및 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다. 여기서, 파이프 트랜지스터(PT)의 게이트는 파이프 게이트(PG)에 연결된다. 또한, 각각의 메모리 스트링들(MS11~MS22)은 U 형태로 배열될 수 있다. 그 외의 구조는 앞서 도 2b를 참조하여 설명한 바와 실질적으로 동일하므로, 중복된 설명은 생략하도록 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 4a 및 도 4b는 프로그램 동작 시에 사용되는 펄스의 파형을 나타낸 도면이고, 도 5는 하나의 메모리 블록에 포함된 워드라인들/페이지들의 프로그램 순서를 나타내는 도면이다.
프로그램 동작의 수행 방식에 따라, 메모리 블록은 클로즈드 블록 또는 오픈 블록일 수 있다. 메모리 블록에 포함된 모든 페이지들에 대해 프로그램 동작이 완료된 경우, 해당 메모리 블록을 클로즈드 블록이라 한다. 또한, 메모리 블록에 포함된 페이들 중 일부의 페이지에 대해서만 프로그램 동작이 완료되고 나머지 페이지는 프로그램 동작이 수행되지 않은 경우, 해당 메모리 블록을 오픈 블록이라 한다. 예를 들어, 유저, 외부 요인 등에 의해 일부 페이지들에 대해서만 프로그램 동작이 수행되고 나머지 페이지들은 프로그램 동작이 수행되지 않는 경우, 해당 메모리 블록은 오픈 블록이 된다. 이하에서는 오픈 블록의 프로그램 동작에 대해 살펴보도록 한다.
도 3을 참조하면, 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S410). 여기서, k는 1 이상의 정수이다. 제1 프로그램 동작은 멀티-스텝 프로그램 방식에 의해 복수 회 수행되는 프로그램 동작들 중 하나일 수 있다.
제1 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행될 수 있다. 예를 들어, 제k 워드라인(WLk)에 ISPP 펄스를 인가하여 제1 프로그램 동작을 수행한다. ISPP 방식의 프로그램 동작은 점진적으로 레벨이 증가하는 프로그램 펄스(PGM) 및 프로그램 펄스(PGM) 사이의 검증 펄스(VF)를 선택된 워드라인에 인가하는 방식으로 수행될 수 있다(도 4a 참조). 따라서, ISPP 방식에 의하면, 프로그램 동작 및 검증 동작이 번갈아 수행될 수 있다.
이어서, 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S420). 여기서, 제k+1 워드라인(WLk+1)은 제k 워드라인에 인접한 워드라인일 수 있다. 프로그램 순서에 따라, 제k+1 워드라인(WLk+1)은 제k 워드라인(WLk) 보다 높은 레벨에 위치되거나 낮은 레벨에 위치될 수 있다. 예를 들어, 제k 워드라인(WLk)에 ISPP 펄스를 인가하여 제1 프로그램 동작을 수행한다.
이어서, 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S430). 여기서, 제2 프로그램 동작은 멀티-스텝 프로그램 방식에 의해 복수 회 수행되는 프로그램 동작들 중 하나일 수 있다. 또한, 제2 프로그램 동작은 ISPP 펄스를 이용하여 수행될 수 있다.
일 예로, 제1 프로그램 동작은 메모리 셀을 중간 프로그램 상태로 프리 프로그램하기 위한 것이고, 제2 프로그램 동작은 타겟 프로그램 상태로 메인 프로그램하기 위한 것일 수 있다. 다른 예로, 제1 프로그램 동작은 메모리 셀을 타겟 상태로 프로그램하기 위한 것이고, 제2 프로그램 동작은 각 프로그램 상태의 문턱 전압 산포를 좁게 보정하도록 재프로그램하기 위한 것일 수 있다. 또 다른 예로, 제1 프로그램 동작은 메모리 셀들을 쉐도우 프로그램하기 위한 것이고, 제2 프로그램 동작은 타겟 상태로 메인 프로그램하기 위한 것일 수 있다. 이를 통해, 제k 메모리 셀들에 대한 프로그램 동작이 완료될 수 있다.
참고로, 3회 이상의 프로그램 동작들을 수행하여 프로그램 동작이 완료되는 것도 가능하다. 이러한 경우, 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한 후 나머지 프로그램 동작들을 연속적으로 수행할 수 있다. 예를 들어, 제2 프로그램 동작부터 마지막 프로그램 동작까지 연속적으로 수행할 수 있다.
이어서, 제k+1 워드라인(WLk+1)이 클로징 워드라인인지 판별한다(S440). 만약, 제k+1 워드라인(WLk+1)이 클로징 워드라인이 아니라면(S440), 제k+2 워드라인(WLk+2)에 대응하는 제k+2 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S450, S420). 이어서, 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 제2 프로그램 동작을 수행한 후(S430), 제k+2 워드라인(WLk+2)이 클로징 워드라인인지 체크한다(S440). 즉, 클로징 워드라인에 도달할 때까지, "S420~S450"를 반복적으로 수행한다.
만약, 제k+1 워드라인(WLk+1)이 클로징 워드라인이라면(S440), 제k+2 워드라인(WLk+2)에 대응하는 제k+2 메모리 셀들에 대해 더미 프로그램 동작을 수행한다(S460). 여기서, 더미 프로그램 동작은 제1 또는 제2 프로그램 동작에 비해 적은 횟수로 더미 프로그램 펄스를 인가할 수 있다. 예를 들어, 제k+2 워드라인(WLk+2)에 더미 프로그램 펄스를 인가하여 더미 프로그램 동작을 수행한다. 더미 프로그램 동작시, 더미 프로그램 펄스(D_PGM)를 1회 또는 복수회 인가할 수 있으며, 검증 동작은 생략할 수 있다(도 4b 참조). 이와 같이, 펄스의 횟수를 제한하거나 검증 동작을 생략함으로써, 프로그램 시간을 단축할 수 있다.
또한, 클로징 워드라인과 인접한 복수의 워드라인들에 대해 더미 프로그램 동작을 수행하는 것도 가능하다. 예를 들어 제k+2 내지 제k+x 워드라인들에 대응하는 메모리 셀들에 더미 프로그램 동작을 수행할 수 있다. 여기서, x는 3 이상의 정수일 수 있다.
이어서, 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S470). 이때, 제2 프로그램 동작부터 마지막 프로그램 동작까지 연속적으로 수행하는 것도 가능하다. 이로써, 해당 메모리 블록에 대한 프로그램 동작이 완료된다.
전술한 바와 같은 동작 방법에 따르면, 클로징 워드라인을 프로그램하기 전에 클로징 워드라인과 인접한 워드라인에 더미 프로그램 동작을 수행한다. 따라서, 클로징 워드라인에 대응하는 메모리 셀들의 문턱 전압 분포를 개선하고, 리텐션 특성을 확보할 수 있다.
도 5a를 참조하면, 메모리 블록은 메모리 스트링들(MS11~MSmn)을 포함하고, m, n은 2 이상의 정수일 수 있다. 본 실시예에서는, 메모리 블록이 제1 내지 제40 워드라인들(WL0~WL39)을 포함하고, m=4이고, 제1 내지 제160 페이지를 포함한 경우의 프로그램 순서에 대해 설명하도록 한다. 여기서, 제1 내지 제40 워드라인들(WL0~WL39)은 동일한 레벨에 순차적으로 배열될 수 있고, 하나의 워드라인이 하나의 페이지에 대응할 수 있다. 또는, 제1 내지 제40 워드라인들(WL0~WL39)은 순차적으로 적층될 수 있고, 하나의 워드라인(WL0~WL39)이 복수의 페이지들, 예를 들어, 4개의 페이지에 연결될 수 있다. 참고로, 하나의 메모리 블록에 포함된 워드라인들의 개수는 다양하게 변경될 수 있다.
복수의 워드라인들의 프로그램 순서는 순차적이거나 랜덤일 수 있다. 예를 들어, 일 방향으로 배열된 워드라인들(WL0~WL39)에 대해 일 방향으로 프로그램이 순차적으로 진행되거나, 배열 순서에 관계없이 랜덤으로 프로그램 동작이 수행될 수 있다. 또는, 적층된 워드라인들(WL0~WL39)에 대해 위에서 아래로 또는 아래에서 위로 프로그램이 순차적으로 진행되거나, 적층 순서에 관계없이 랜덤으로 프로그램 동작이 수행될 수 있다. 본 실시예에서는 워드라인들의 배열 순서 또는 적층 순서에 따라 순차적으로 프로그램 동작이 진행되는 경우에 대해 설명하도록 한다.
도 3 내지 도 5a를 참조하면, 제k 워드라인(WL39)에 대응하는 제k 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S410). 이때, 동일한 레벨에 위치된 제1 내지 제4 페이지들(P0~P3)에 대해 제1 프로그램 동작을 수행할 수 있다.
이어서, 제k+1 워드라인(WL38)에 대응하는 제k+1 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S420). 이때, 제k+1 워드라인(WL38)에 대응하는 복수의 페이지들에 대해 제1 프로그램 동작을 수행할 수 있다. 예를 들어, 동일한 레벨에 위치된 제5 내지 제8 페이지들(P4~P7)에 대해 제1 프로그램 동작을 수행할 수 있다.
이어서, 제k 워드라인(WL39)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S430). 이때, 제k 워드라인(WL39)에 대응하는 제1 내지 제4 페이지들(P0~P3)에 대해 제2 프로그램 동작을 수행할 수 있다.
이어서, 제k+1 워드라인(WL38)이 클로징 워드라인이 아니면(S440), 제k+2 워드라인(WL37)에 대응하는 제k+2 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S450, S420). 이때, 제k+2 워드라인(WL37)에 대응하는 제9 내지 제12 페이지들(P8~P11)에 대해 제1 프로그램 동작을 수행할 수 있다.
이어서, 제k+1 워드라인(WL38)에 대응하는 제k+1 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S430). 이때, 제k+1 워드라인(WL38)에 대응하는 제5 내지 제8 페이지들(P4~P7)에 대해 제2 프로그램 동작을 수행할 수 있다.
여기서, "S420~S450"는 클로징 워드라인에 도달할 때까지 반복적으로 수행되고, 클로징 워드라인에 도달하면 더미 프로그램 동작을 수행한다. 제k+1 워드라인(WL32)에 대응하는 제k+1 메모리 셀들에 대해 제1 프로그램 동작을 수행하고(S420), 제k 워드라인(WL33)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S430). 이어서, 제k+1 워드라인(WL32)이 클로징 워드라인이면(S440), 제k+2 워드라인(WL31)에 대응하는 제k+2 메모리 셀들에 대해 더미 프로그램 동작을 수행한다(S460). 이때, 제k+2 워드라인(WL31)에 대응하는 제33 내지 제36 페이지들(P32~P35)에 대해 더미 프로그램 동작을 수행할 수 있다. 이어서, 제k+1 워드라인(WL32)에 대응하는 제k+1 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S470). 이때, 제k+1 워드라인(WL32)에 대응하는 제29 내지 제32 페이지들(P28~P31)에 대해 제2 프로그램 동작을 수행할 수 있다.
이로써, 해당 메모리 블록에 대한 프로그램 동작이 완료된다. 여기서, 나머지 워드라인들(WL30~WL0)에 대응되는 메모리 셀들은 프로그램되지 않았으므로, 추후 프로그램 동작에서 오픈 블록이 선택되는 경우, 나머지 워드라인들(WL30~WL0)에 대응되는 메모리 셀들에 대해 프로그램 동작이 수행될 수 있다. 이에 대해서는 도 7a 내지 도 8b를 참조하여 설명하도록 한다.
도 5b를 참조하면, 메모리 블록은 메모리 스트링들(MS11~MSmn)을 포함하고, m, n은 2 이상의 정수일 수 있다. 본 실시예에서는, 메모리 블록이 제1 내지 제48 워드라인들(WL0~WL17)을 포함하고, m=4이고, 제1 내지 제192 페이지를 포함한 경우의 프로그램 순서에 대해 설명하도록 한다. 여기서, 제1 내지 제48 워드라인들(WL0~WL47)은 동일한 레벨에 순차적으로 배열될 수 있고, 하나의 워드라인이 하나의 페이지에 대응할 수 있다. 또는, 제1 내지 제48 워드라인들(WL0~WL47)은 순차적으로 적층될 수 있고, 하나의 워드라인(WL0~WL47)이 복수의 페이지들, 예를 들어, 4개의 페이지에 연결될 수 있다. 참고로, 하나의 메모리 블록에 포함된 워드라인들의 개수는 다양하게 변경될 수 있다.
복수의 워드라인들의 프로그램 순서는 순차적이거나 랜덤일 수 있다. 예를 들어, 일 방향으로 배열된 워드라인들(WL0~WL47)에 대해 일 방향으로 프로그램이 순차적으로 진행되거나, 배열 순서에 관계없이 랜덤으로 프로그램 동작이 수행될 수 있다. 또는, 적층된 워드라인들(WL0~WL47)에 대해 위에서 아래로 또는 아래에서 위로 프로그램이 순차적으로 진행되거나, 적층 순서에 관계없이 랜덤으로 프로그램 동작이 수행될 수 있다. 본 실시예에서는 워드라인들의 배열 순서 또는 적층 순서에 따라 순차적으로 프로그램 동작이 진행되는 경우에 대해 설명하도록 한다.
도 3 및 도 5b를 참조하면, 제k 워드라인(WL47)에 대응하는 제k 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S410). 이때, 동일한 레벨에 위치된 제1 내지 제4 페이지들(P0~P3)에 대해 제1 프로그램 동작을 수행할 수 있다.
이어서, 제k+1 워드라인(WL46)에 대응하는 제k+1 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S420). 이때, 제k+1 워드라인(WL46)에 대응하는 복수의 페이지들에 대해 제1 프로그램 동작을 수행할 수 있다. 예를 들어, 동일한 레벨에 위치된 제5 내지 제8 페이지들(P4~P7)에 대해 제1 프로그램 동작을 수행할 수 있다.
이어서, 제k 워드라인(WL47)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S430). 이때, 제k 워드라인(WL39)에 대응하는 제1 내지 제4 페이지들(P0~P3)에 대해 제2 프로그램 동작을 수행할 수 있다. 또한, 제2 프로그램 동작부터 마지막 프로그램 동작까지 연속적으로 수행하는 것도 가능하다. 예를 들어, 제1 내지 제4 페이지들(P0~P3)에 대해 제2 프로그램 동작을 수행한 후, 제1 내지 제4 페이지들(P0~P3)에 대해 제3 프로그램 동작을 수행한다.
이어서, 제k+1 워드라인(WL46)이 클로징 워드라인이 아니면(S440), 제k+2 워드라인(WL45)에 대응하는 제k+2 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S450, S420). 이때, 제k+2 워드라인(WL45)에 대응하는 제9 내지 제12 페이지들(P8~P11)에 대해 제1 프로그램 동작을 수행할 수 있다.
이어서, 제k+1 워드라인(WL46)에 대응하는 제k+1 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S430). 이때, 제k+1 워드라인(WL38)에 대응하는 제5 내지 제8 페이지들(P4~P7)에 대해 제2 프로그램 동작부터 마지막 프로그램 동작까지 연속적으로 수행한다. 예를 들어, 제5 내지 제8 페이지들(P4~P7)에 대해 제2 프로그램 동작을 수행한 후, 제5 내지 제8 페이지들(P4~P7)에 대해 제3 프로그램 동작을 수행한다.
여기서, "S420~S450"는 클로징 워드라인에 도달할 때까지 반복적으로 수행되고, 클로징 워드라인에 도달하면 더미 프로그램 동작을 수행한다. 제k+1 워드라인(WL41)에 대응하는 제k+1 메모리 셀들에 대해 제1 프로그램 동작을 수행하고(S420), 제k 워드라인(WL42)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S430). 이어서, 제k+1 워드라인(WL41)이 클로징 워드라인이면(S440), 제k+2 워드라인(WL40)에 대응하는 제k+2 메모리 셀들에 대해 더미 프로그램 동작을 수행한다(S460). 이때, 제k+2 워드라인(WL40)에 대응하는 제28 내지 제32 페이지들(P27~P31)에 대해 더미 프로그램 동작을 수행할 수 있다. 이어서, 제k+1 워드라인(WL41)에 대응하는 제k+1 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S470). 이때, 제k+1 워드라인(WL41)에 대응하는 제25 내지 제28 페이지들(P24~P27)에 대해 제2 프로그램 동작부터 마지막 프로그램 동작까지 연속적으로 수행한다. 예를 들어, 제25 내지 제28 페이지들(P24~P27)에 대해 제2 프로그램 동작을 수행한 후, 제25 내지 제28 페이지들(P24~P27)에 대해 제3 프로그램 동작을 수행한다.
이로써, 해당 메모리 블록에 대한 프로그램 동작이 완료된다. 여기서, 나머지 워드라인들(WL39~WL0)에 대응되는 메모리 셀들은 프로그램되지 않았으므로, 추후 프로그램 동작에서 오픈 블록이 선택되는 경우, 나머지 워드라인들(WL39~WL0)에 대응되는 메모리 셀들에 대해 프로그램 동작이 수행될 수 있다. 이에 대해서는 도 7a 내지 도 8b를 참조하여 설명하도록 한다.
도 6a는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 6b는 하나의 메모리 블록에 포함된 워드라인들/페이지들의 프로그램 순서를 나타내는 도면이다. 이하에서는, 하나의 워드라인에 대해 프로그램 동작을 수행한 후 해당 메모리 블록에 대한 프로그램 동작이 완료되는 경우에 대해 설명하도록 한다.
도 6a를 참조하면, 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S710). 여기서, k는 1 이상의 정수이다. 제k 워드라인(WLk)이 클로징 워드라인이면, 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 더미 프로그램 동작을 수행한다(S720). 이어서, 제k 워드라인(WL)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S730). 이로써, 해당 메모리 블록에 대한 프로그램 동작이 완료된다.
도 6b를 참조하면, 메모리 블록은 메모리 스트링들(MS11~MSmn)을 포함하고, m, n은 2 이상의 정수일 수 있다. 본 실시예에서는, 메모리 블록이 복수의 워드라인들을 포함하고, m=4이고, 복수의 페이지를 포함하고, 제k 워드라인(WLk+1)이 선택된 경우의 프로그램 순서에 대해 설명하도록 한다.
도 6a 및 도 6b를 참조하면, 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S710). 이때, 제k 워드라인(WLk)에 대응하는 제1 내지 제4 페이지들(P0~P3)에 대해 제1 프로그램 동작을 수행할 수 있다.
이어서, 제k 워드라인(WLk)이 프로그램 동작이 종료되는 클로징 워드라인일 경우, 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 더미 프로그램 동작을 수행한다(S720). 이때, 제k+1 워드라인(WLk+1)에 대응하는 제5 내지 제8 페이지들(P4~P7)에 대해 더미 프로그램 동작을 수행할 수 있다.
이어서, 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S730). 이로써, 해당 메모리 블록에 대한 프로그램 동작이 완료된다.
전술한 바와 같은 동작 방법에 따르면, 클로징 워드라인을 프로그램하기 전에 클로징 워드라인과 인접한 워드라인에 더미 프로그램 동작을 수행한다. 특히, 메모리 블록에 포함된 복수의 워드라인들 중 하나의 워드라인(WLk)에 대해서만 프로그램 동작을 수행하는 경우에도, 워드라인(WLk)을 프로그램하기 전에 인접한 워드라인(WLk+1)에 더미 프로그램 동작을 수행함으로써, 클로징 워드라인에 대응하는 메모리 셀들의 문턱 전압 분포를 개선하고, 리텐션 특성을 확보할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 7b는 하나의 메모리 블록에 포함된 워드라인들/페이지들의 프로그램 순서를 나타내는 도면이다.
도 7a를 참조하면, 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S610). 이어서, 제k+1 워드라인(WLk+1)이 클로징 워드라인인지 판별한다(S620)
만약, 제k+1 워드라인(WLk+1)이 클로징 워드라인이 아니면(S620), 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S640). 이어서, 제k+2 워드라인(WLk+2)이 클로징 워드라인인지 판별한다(S650, S620). 즉, 클로징 워드라인에 도달할 때까지, "S620~S650"를 반복적으로 수행한다.
만약, 제k+1 워드라인(WLk+1)이 클로징 워드라인이면(S620), 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S660). 이어서, 제k 워드라인(WLk+2)에 대응하는 제k+2 메모리 셀들에 대해 더미 프로그램 동작을 수행한 후(S670), 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 프로그램 동작을 수행한다(S680). 여기서, 프로그램 동작은 제1 프로그램 동작 및 제2 프로그램 동작을 포함할 수 있다. 이로써, 해당 메모리 블록에 대한 프로그램 동작이 종료된다.
도 7b를 참조하면, 메모리 블록은 메모리 스트링들(MS11~MSmn)을 포함하고, m, n은 2 이상의 정수일 수 있다. 본 실시예에서는, 메모리 블록이 제1 내지 제40 워드라인들(WL0~WL39)을 포함하고, m=4이고, 제1 내지 제160 페이지를 포함한 경우의 프로그램 순서에 대해 설명하도록 한다.
도 7a 및 도 7b를 참조하면, 제k 워드라인(WL39)에 대응하는 제k 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S610). 이어서, 제k+1 워드라인(WL38)이 클로징 워드라인이 아니면(S620), 제k+1 워드라인(WL38)에 대응하는 제k+1 메모리 셀들에 대해 제1 프로그램 동작을 수행한다(S630). 이어서, 제k 워드라인(WL39)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행한다(S640). 이어서, 제k+2 워드라인(WLk+2)이 클로징 워드라인인지 판별한다(S620).
여기서, "S620~S650"는 클로징 워드라인에 도달할 때까지 반복적으로 수행된다. 또한, 클로징 워드라인에 도달하면, 이전의 멀티-스텝 프로그램 동작을 완료한 후, 더미 프로그램 동작을 수행한다. 제k+1 워드라인(WL32)이 클로징 워드라인이면(S620), 제k 워드라인(WL33)에 대응하는 제k 메모리 셀들에 대해 제2 프로그램 동작을 수행함으로써(S660), 제k 워드라인(WL33)에 대한 프로그램 동작을 완료한다. 이어서, 제k+2 워드라인(WL31)에 대응하는 제k+2 메모리 셀들에 대해 더미 프로그램 동작을 수행한 후(S670), 제k+1 워드라인(WL32)에 대응하는 제k+1 메모리 셀들에 대해 프로그램 동작을 수행한다(S680). 여기서, 프로그램 동작은 제1 프로그램 동작 및 제2 프로그램 동작을 포함할 수 있다. 이로써, 해당 메모리 블록에 대한 프로그램 동작이 완료된다.
도 8a는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 8b는 하나의 메모리 블록에 포함된 워드라인들/페이지들의 프로그램 순서를 나타내는 도면이다. 이하에서는, 하나의 워드라인에 대해 프로그램 동작을 수행한 후 해당 메모리 블록에 대한 프로그램 동작이 완료되는 경우에 대해 설명하도록 한다.
도 8a를 참조하면, 제k 워드라인(WLk)이 클로징 워드라인이면, 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 더미 프로그램 동작을 수행한다. 이어서, 제k 워드라인(WL)에 대응하는 제k 메모리 셀들에 대해 프로그램 동작을 수행한다(S730). 여기서, 프로그램 동작은 멀티-스텝 프로그램 동작일 수 있다. 이로써, 해당 메모리 블록에 대한 프로그램 동작이 완료된다.
도 8b를 참조하면, 메모리 블록은 메모리 스트링들(MS11~MSmn)을 포함하고, m, n은 2 이상의 정수일 수 있다. 본 실시예에서는, 메모리 블록이 제1 내지 제40 워드라인들(WL0~WL39)을 포함하고, m=4이고, 제1 내지 제160 페이지를 포함한 경우의 프로그램 순서에 대해 설명하도록 한다.
도 8a 및 도 8b를 참조하면, 제k 워드라인(WLk)이 클로징 워드라인이면, 제k+1 워드라인(WLk+1)에 대응하는 제k+1 메모리 셀들에 대해 더미 프로그램 동작을 수행한다(S710). 이어서, 제k 워드라인(WLk)에 대응하는 제k 메모리 셀들에 대해 프로그램 동작을 수행한다(S720). 여기서, 프로그램 동작은 제1 프로그램 동작 및 제2 프로그램 동작을 포함할 수 있다. 이로써, 해당 메모리 블록에 대한 프로그램 동작이 완료된다.
도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 동작 방법을 보여주는 흐름도이고, 도 9b 및 도 9c는 하나의 메모리 블록에 포함된 워드라인들의 프로그램 상태를 나타낸 도면이다.
도 9a를 참조하면, 프로그램 동작을 수행하기 전에 선택된 메모리 블록이 오픈 블록인지 판별한다(S810). 만약, 선택된 메모리 블록이 오픈 블록이 아닌 것으로 판별되면, 프로그램 동작을 수행한다(S830). 예를 들어, 선택된 메모리 블록(BLK)은 복수의 워드라인들(WL1~WLy)을 포함하고, y는 3 이상의 정수일 수 있다. 판별 결과, 복수의 워드라인들(WL1~WLy)이 전부 프로그램되지 않은 상태이면, 도 3 내지 도 8bb를 참조하여 설명한 방식에 의해 프로그램 동작을 수행할 수 있다.
만약, 선택된 메모리 블록이 오픈 블록인 것으로 판별되면(S810), 클로징 워드라인(WLc)과 인접한 적어도 하나의 워드라인(WLc+1~WLk)을 스킵한다(S820). 여기서, c는 1 이상의 정수일 수 있고, k는 2 이상의 정수일 수 있다. 도 9b를 참조하면, 스킵된 워드라인(WLc+1~WLk)은 더미 프로그램된 워드라인일 수 있다. 도 9c를 참조하면, 스킵된 워드라인(WLc+1~WLk)은 더미 프로그램된 워드라인 및 프로그램되지 않은 워드라인(WLk+1~WLk+s)일 수 있다.
이어서, 나머지 워드라인들(WLk+1~WLy)에 대해 프로그램 동작을 수행한다(S830). 여기서, y는 3 이상의 정수일 수 있다. 또한, 프로그램 동작은 도 3 내지 도 8b를 참조하여 설명한 방식으로 수행될 수 있다.
전술한 바와 같은 동작 방법에 따르면, 리얼 데이터가 프로그램된 클로징 워드라인(WLc)과 프로그램 동작이 수행되는 워드라인(WLk+1)의 사이에 스킵된 워드라인들이 존재한다. 또한, 스킵된 워드라인들은 더미 프로그램된 워드라인들(WLc+1~WLc+k)을 포함하거나, 더미 프로그램된 워드라인 및 프로그램되지 않은 워드라인(WLk+1~WLk+s)을 포함할 수 있다. 따라서, 오픈 블록에 대한 프로그램 동작 수행시, 클로징 워드라인(WLc)에 가해지는 커플링/간섭을 최소화할 수 있다. 또한, 클로징 워드라인(WLc)에 대응되는 메모리 셀들의 문턱 전압 변동을 최소화할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 10을 참조하면, 메모리 시스템(1000)은 메모리 장치(100') 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 채널(CH)을 통해 메모리 장치(100')를 제어하고, 메모리 장치(100')는 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100')는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 메모리 장치(100')는 앞서 설명한 반도체 장치(100)일 수 있으며 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트(300)의 요청에 응답하여 메모리 장치(100')를 제어하도록 구성된다. 또한, 메모리 장치(100')은 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
또한, 컨트롤러(200)는 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100')를 제어할 수 있다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 데이터를 프로그램한다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거한다. 리드 동작 시, 컨트롤러(200)는 리드 커맨드, 어드레스 등을 채널(CH)을 통해 메모리 장치(100')에 제공하고, 메모리 장치(100')는 어드레스에 의해 선택된 영역으로부터 데이터를 읽는다. 여기서, 리드 동작은 메모리 셀에 저장된 데이터를 읽어서 출력하기 위한 리드 동작뿐만 아니라, 프로그램 또는 소거 동작에 수반되는 검증으로서의 리드 동작을 포함한다.
프로그램 동작을 수행함에 있어서, 컨트롤러(200)는 오픈 블록을 효율적으로 관리하고, 오픈 블록에 대한 프로그램 동작 시에 기 프로그램된 워드라인에 가해지는 커플링/간섭을 효율적으로 관리하도록 구성될 수 있다. 예를 들어, 호스트(300)로부터 쓰기 동작이 요청되면, 컨트롤러(200)는 앞서 도 3a 내지 도 9b를 참조하여 설명한 방식에 의해 프로그램 동작을 수행하도록, 메모리 장치(100')에 프로그램 동작을 커맨드한다.
예를 들어, 컨트롤러(200)는 프로그램 커맨드, 어드레스, 데이터 등과 함께 클로징 워드라인에 대한 정보를 메모리 장치(100')에 제공한다. 따라서, 컨트롤러(200)는 클로징 워드라인과 인접한 워드라인들에 대응하는 메모리 셀들을 더미 프로그램한 후에 클로징 워드라인을 프로그램하도록, 메모리 장치(100')를 제어할 수 있다. 컨트롤러(200)는 오픈 블록에 대한 프로그램 동작 시, 클로징 워드라인으로부터 또는 더미 프로그램된 워드라인으로부터 인접한 워드라인을 스킵하고, 나머지 오픈 워드라인들에 대해 프로그램 동작을 수행하도록, 메모리 장치(100')를 제어할 수 있다.
이러한 방식에 따르면, 클로징 워드라인에 대응하는 메모리 셀들의 문턱 전압 분포를 개선하고, 클로징 워드라인에 대응하는 메모리 셀들에 프로그램된 데이터의 신뢰성을 보장할 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 도 11을 참조하면, 메모리 시스템(2000)은 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다.
메모리 장치(2100)는 반도체 장치일 수 있으며, 복수의 메모리 칩들을 포함한다. 복수의 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 그룹들은 제1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 각각 통신한다. 각 메모리 칩은 도 1을 참조하여 설명된 반도체 장치(100)와 유사하게 구성되고, 동작할 수 있다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 10을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형되는 것도 가능하다.
컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
도 12는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다. 도 12를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되거나, 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 메모리 장치(2100)가 시스템 버스(3500)에 직접 연결될 경우, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 수 있다.
컴퓨팅 시스템(3000)은 도 8을 참조하여 설명한 메모리 시스템(2000)을 포함하거나, 도 10을 참조하여 설명한 메모리 시스템(1000)을 포함하도록 구성될 수 있다. 또한, 컴퓨팅 시스템(3000)이 도 10 및 도 11을 참조하여 설명한 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성되는 것도 가능하다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 장치 110: 셀 어레이
120: 주변 회로 121: 어드레스 디코더
123: 읽기 및 쓰기 회로 124: 입출력 회로
125: 제어 로직

Claims (19)

  1. 제1 워드라인에 대응하는 제1 메모리 셀들에 대해 제1 프로그램 동작을 수행하는 단계;
    상기 제1 워드라인과 인접한 제2 워드라인에 대응하는 제2 메모리 셀들에 대해 상기 제1 프로그램 동작을 수행하는 단계;
    상기 제1 메모리 셀들에 대해 제2 프로그램 동작을 수행하는 단계;
    상기 제2 메모리 셀들에 대해 상기 제1 프로그램 동작을 수행한 뒤, 상기 제2 워드라인과 인접한 제3 워드라인에 대응하는 제3 메모리 셀들에 대해 더미 프로그램 동작을 수행하는 단계; 및
    상기 제3 메모리 셀들에 대해 상기 더미 프로그램 동작을 수행한 뒤, 상기 제2 메모리 셀들에 대해 상기 제2 프로그램 동작을 수행하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제3 워드라인들은 연속적으로 위치된
    반도체 장치의 동작 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제3 워드라인들은 차례로 적층되고, 적층 방향을 따라 순차적으로 프로그램 동작이 수행되는
    반도체 장치의 동작 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 워드라인은 클로징 워드라인인
    반도체 장치의 동작 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 클로징 워드라인은, 메모리 블록에 포함된 복수의 워드라인들 중 일부 워드라인에 대응되는 메모리 셀들에 대해서만 프로그램 동작이 진행되는 경우, 상기 프로그램 동작이 수행되는 마지막 워드라인인
    반도체 장치의 동작 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 프로그램 동작이 수행된 오픈 블록이 선택된 경우, 상기 제3 워드라인과 인접한 제4 워드라인에 대응하는 제4 메모리 셀들에 대해 프로그램 동작을 수행하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2 프로그램 동작이 수행된 오픈 블록을 선택하는 단계; 및
    상기 제3 워드라인과 인접한 적어도 하나의 워드라인을 스킵하고, 나머지 워드라인들에 대해 프로그램 동작을 수행하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 프로그램 동작을 수행하기 전,
    오픈 블록이 선택된 경우, 클로징 워드라인과 인접한 워드라인을 스킵하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 메모리 셀들에 대해 상기 제2 프로그램 동작을 수행하는 단계는,
    상기 제1 메모리 셀들에 대해 상기 제2 프로그램 동작부터 마지막 프로그램 동작까지 수행하는
    반도체 장치의 동작 방법.
  10. 복수의 워드라인들을 포함하는 메모리 블록; 및
    상기 복수의 워드라인들 중 제1 워드라인에 대응하는 제1 메모리 셀들에 대해 제1 프로그램 동작을 수행하고, 상기 제1 워드라인과 인접한 제2 워드라인에 대응하는 제2 메모리 셀들에 대해 상기 제1 프로그램 동작을 수행하고, 상기 제1 메모리 셀들에 대해 제2 프로그램 동작을 수행하고, 상기 제2 워드라인과 인접한 제3 워드라인에 대응하는 제3 메모리 셀들에 대해 더미 프로그램 동작을 수행하고, 상기 제2 메모리 셀들에 대해 상기 제2 프로그램 동작을 수행하는 제어 로직을 포함하고,
    상기 제어 로직은 상기 제3 메모리 셀들에 대해 상기 더미 프로그램 동작을 수행하기 전에 상기 제2 메모리 셀들에 대해 상기 제1 프로그램 동작을 수행하고, 상기 제2 메모리 셀들에 대해 상기 제2 프로그램 동작을 수행하기 전에 상기 제3 메모리 셀들에 대해 상기 더미 프로그램 동작을 수행하는
    반도체 장치.
  11. 복수의 워드라인들을 포함하는 메모리 블록을 포함하는 반도체 장치의 동작 방법에 있어서,
    상기 복수의 워드라인들 중 제1 워드라인에 대응하는 메모리 셀들을 프로그램하는 단계;
    상기 복수의 워드라인들 중 상기 제1 워드라인들과 인접한 제2 워드라인이 클로징 워드라인임을 식별하는 단계;
    상기 복수의 워드라인들 중 상기 클로징 워드라인과 인접한 제3 워드라인에 대응하는 메모리 셀들에 대해 더미 프로그램 동작을 수행하는 단계; 및
    상기 더미 프로그램 동작을 수행한 후, 상기 클로징 워드라인에 대응하는 메모리 셀들에 대해 프로그램 동작을 수행하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 클로징 워드라인은, 메모리 블록에 포함된 복수의 워드라인들 중 일부 워드라인에 대응되는 메모리 셀들에 대해서만 상기 프로그램 동작이 진행되는 경우, 상기 프로그램 동작이 수행되는 마지막 워드라인인
    반도체 장치의 동작 방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 더미 프로그램 동작을 수행하기 전에 상기 클로징 워드라인에 대응하는 메모리 셀들에 제1 프로그램 동작을 수행하고, 상기 더미 프로그램 동작을 수행한 후에 상기 클로징 워드라인에 대응하는 메모리 셀들에 대해 제2 프로그램 동작을 수행하는
    반도체 장치의 동작 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 클로징 워드라인에 대응하는 메모리 셀들에 대해 상기 제2 프로그램 동작을 수행하는 단계는,
    상기 클로징 워드라인에 대응하는 메모리 셀들에 대해 상기 제2 프로그램 동작부터 마지막 프로그램 동작까지 수행하는
    반도체 장치의 동작 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 더미 프로그램 동작을 수행한 후, 상기 클로징 워드라인에 대응하는 메모리 셀들에 제1 프로그램 동작 및 제2 프로그램 동작을 수행하는
    반도체 장치의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 더미 프로그램 동작 및 상기 프로그램 동작이 수행된 오픈 블록을 선택하는 단계; 및
    상기 클로징 워드라인과 인접한 적어도 하나의 워드라인을 스킵하고, 나머지 워드라인들에 대해 상기 프로그램 동작을 수행하는 단계
    를 더 포함하는 반도체 장치의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 스킵된 워드라인은 더미 프로그램된 워드라인을 포함하는
    반도체 장치의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 스킵된 워드라인은 더미 프로그램된 워드라인 및 비프로그램된 워드라인을 포함하는
    반도체 장치의 동작 방법.
  19. 복수의 워드라인들을 포함하는 메모리 블록; 및
    상기 복수의 워드라인들 중 제1 워드라인에 대응하는 메모리 셀들을 프로그램한 뒤, 상기 제1 워드라인과 인접한 제2 워드라인이 클로징 워드라인임을 식별하고, 상기 클로징 워드라인과 인접한 제3 워드라인에 대응하는 메모리 셀들에 대해 더미 프로그램 동작을 수행하고, 상기 더미 프로그램 동작을 수행한 후에 상기 클로징 워드라인에 대응하는 메모리 셀들에 대해 프로그램 동작을 수행하는 제어 로직
    을 포함하는 반도체 장치.
KR1020180126291A 2018-10-22 2018-10-22 반도체 장치 및 그 동작 방법 KR102516121B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180126291A KR102516121B1 (ko) 2018-10-22 2018-10-22 반도체 장치 및 그 동작 방법
US16/437,303 US10803951B2 (en) 2018-10-22 2019-06-11 Semiconductor device and operating method of the semiconductor device
CN201910615392.5A CN111081301B (zh) 2018-10-22 2019-07-09 半导体器件以及半导体器件的操作方法
US17/020,342 US11227657B2 (en) 2018-10-22 2020-09-14 Semiconductor device and operating method of the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180126291A KR102516121B1 (ko) 2018-10-22 2018-10-22 반도체 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20200045347A KR20200045347A (ko) 2020-05-04
KR102516121B1 true KR102516121B1 (ko) 2023-03-31

Family

ID=70279703

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180126291A KR102516121B1 (ko) 2018-10-22 2018-10-22 반도체 장치 및 그 동작 방법

Country Status (3)

Country Link
US (2) US10803951B2 (ko)
KR (1) KR102516121B1 (ko)
CN (1) CN111081301B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102516121B1 (ko) * 2018-10-22 2023-03-31 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
US11621045B2 (en) * 2020-03-04 2023-04-04 Intel Corporation Non volatile flash memory with improved verification recovery and column seeding
US11282580B2 (en) * 2020-05-29 2022-03-22 Western Digital Technologies, Inc. Data storage device with foggy-fine program sequence for reducing neighbor wordline interference

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001102A (ko) 2009-06-29 2011-01-06 주식회사 하이닉스반도체 불휘발성 메모리 소자의 프로그램 동작 방법
KR101734204B1 (ko) * 2010-06-01 2017-05-12 삼성전자주식회사 프로그램 시퀀서를 포함하는 플래시 메모리 장치 및 시스템, 그리고 그것의 프로그램 방법
KR101075505B1 (ko) 2010-07-09 2011-10-21 주식회사 하이닉스반도체 메모리 장치 및 이의 동작 방법
KR101913331B1 (ko) * 2012-01-19 2018-10-30 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법
KR101916192B1 (ko) * 2012-04-19 2018-11-07 삼성전자주식회사 플래그 셀을 포함하는 불휘발성 메모리 장치 및 그것의 사용자 장치
KR102102224B1 (ko) * 2013-10-01 2020-04-20 삼성전자주식회사 저장 장치 및 그것의 프로그램 방법
KR102190399B1 (ko) * 2013-10-11 2020-12-11 삼성전자주식회사 신뢰성을 보장할 수 있는 불휘발성 메모리 장치의 동작 방법 및 상기 방법을 수행하는 메모리 시스템
KR102065665B1 (ko) * 2013-10-17 2020-01-13 삼성전자 주식회사 더미 워드라인을 포함하는 불휘발성 메모리 장치, 메모리 시스템 및 메모리 시스템의 동작방법
KR102117919B1 (ko) * 2013-10-24 2020-06-02 삼성전자주식회사 저장 장치 및 그것의 프로그램 방법
KR102272228B1 (ko) * 2014-05-13 2021-07-06 삼성전자주식회사 불휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102360211B1 (ko) * 2015-01-21 2022-02-08 삼성전자주식회사 메모리 시스템의 동작 방법
KR20160135055A (ko) 2015-05-15 2016-11-24 에스케이하이닉스 주식회사 더미 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR20160136675A (ko) * 2015-05-20 2016-11-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102452993B1 (ko) * 2016-03-25 2022-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102542299B1 (ko) * 2018-08-22 2023-06-13 에스케이하이닉스 주식회사 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR102516121B1 (ko) * 2018-10-22 2023-03-31 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법

Also Published As

Publication number Publication date
KR20200045347A (ko) 2020-05-04
CN111081301A (zh) 2020-04-28
CN111081301B (zh) 2023-10-13
US10803951B2 (en) 2020-10-13
US20200411101A1 (en) 2020-12-31
US11227657B2 (en) 2022-01-18
US20200126623A1 (en) 2020-04-23

Similar Documents

Publication Publication Date Title
US10790024B2 (en) Semiconductor device and operating method of the semiconductor device
KR102620813B1 (ko) 반도체 장치, 그 동작 방법 및 메모리 시스템
CN111223510B (zh) 半导体装置及半导体装置的操作方法
CN111554338B (zh) 半导体装置及操作半导体装置的方法
US9293211B2 (en) Semiconductor device and method of operating the same
US11227657B2 (en) Semiconductor device and operating method of the semiconductor device
US9330773B2 (en) Semiconductor memory apparatus and method for reading data from the same
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
CN112071350B (zh) 半导体装置及半导体装置的操作方法
KR102320830B1 (ko) 3차원 어레이 구조를 갖는 반도체 메모리 장치
KR20170011645A (ko) 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법
KR20170094659A (ko) 메모리 칩 및 이의 동작 방법
KR102618315B1 (ko) 반도체 장치, 메모리 시스템 및 그 동작 방법
US11393524B2 (en) Semiconductor memory and operating method thereof
CN111341369B (zh) 半导体装置及其操作方法
US20220180931A1 (en) Semiconductor memory device and method of operating the same
KR102656828B1 (ko) 메모리 장치 및 이의 동작 방법
CN116798486A (zh) 对半导体存储器设备的选择晶体管进行编程的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant