KR20170011645A - 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 출원의 실시 예는 메모리 시스템의 동작 방법에 관한 것이다. 동작 방법은 메인 데이터로부터 제 1 및 제 2 부분 데이터를 획득하는 단계, 그리고 제 1 부분 데이터가 선택된 페이지의 제 1 하프 페이지 중 컬럼 영역에 해당하는 메모리 셀들에 기입될 때, 제 2 부분 데이터를 선택된 페이지의 제 2 하프 페이지 중 동일한 컬럼 영역에 해당하는 메모리 셀들에 기입하는 단계를 포함한다.

Description

반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM INCLUDING SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 좀 더 구체적으로 반도체 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 메모리 시스템을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 복수의 페이지들을 포함하는 메모리 시스템의 동작 방법은, 메인 데이터로부터 제 1 및 제 2 부분 데이터를 획득하는 단계; 및 상기 제 1 부분 데이터가 선택된 페이지의 제 1 하프 페이지 중 제 1 컬럼 영역에 해당하는 메모리 셀들에 기입될 때, 상기 제 2 부분 데이터를 상기 선택된 페이지의 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 메모리 셀들에 기입하는 단계를 포함한다.
실시 예로서, 상기 선택된 페이지의 상기 제 1 하프 페이지 중 나머지 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 1 더미 데이터가 기입되고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 2 더미 데이터가 기입될 수 있다.
실시 예로서, 상기 제 1 및 제 2 더미 데이터 각각은 미리 정해진 데이터 패턴을 가질 수 있다.
실시 예로서, 상기 제 1 부분 데이터, 상기 제 1 더미 데이터, 상기 제 2 부분 데이터, 및 상기 제 2 더미 데이터는 동일한 프로그램 동작에 의해 상기 선택된 페이지에 저장될 수 있다.
실시 예로서, 상기 제 1 부분 데이터 및 상기 제 1 더미 데이터는 제 1 프로그램 동작에 의해 상기 선택된 페이지의 상기 제 1 하프 페이지에 기입되고, 상기 제 2 부분 데이터 및 상기 제 2 더미 데이터는 제 2 프로그램 동작에 의해 상기 선택된 페이지의 상기 제 2 하프 페이지에 기입될 수 있다.
실시 예로서, 상기 제 2 컬럼 영역은 제 1 및 제 2 서브 영역들로 구분되며, 상기 제 1 컬럼 영역은 상기 선택된 페이지 상에서 상기 제 1 및 제 2 서브 영역들 사이에 위치할 수 있다.
실시 예로서, 상기 제 1 메모리 셀들에 제 0 내지 제 m-1 컬럼 어드레스들이 순차적으로 매핑되고, 상기 제 2 메모리 셀들에 제 m 내지 제 2m-1 컬럼 어드레스들이 순차적으로 매핑될 때, 상기 기입하는 단계에서, 상기 선택된 페이지의 상기 제 1 하프 페이지 중 제 p 내지 제 m-q 컬럼 어드레스들에 해당하는 메모리 셀들에 상기 제 1 부분 데이터가 기입되고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 제 m+p 내지 제 2m-q 컬럼 어드레스들에 해당하는 메모리 셀들에 상기 제 2 부분 데이터가 기입될 수 있다.
본 발명의 다른 일면은 메모리 시스템에 관한 것이다. 본 발명의 실시 예에 따른 메모리 시스템은, 복수의 페이지들을 포함하되, 상기 페이지들 각각은 제 1 메모리 셀들을 갖는 제 1 하프 페이지 및 상기 제 1 메모리 셀들과 교대로 배열되는 제 2 메모리 셀들을 갖는 제 2 하프 페이지를 포함하는 반도체 메모리 장치; 및 상기 복수의 페이지들 중 선택된 페이지의 상기 제 1 하프 페이지 중 제 1 컬럼 영역에 해당하는 메모리 셀들에 메인 데이터 중 제 1 부분 데이터를 기입하고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 메모리 셀들에 상기 메인 데이터 중 나머지 제 2 부분 데이터를 기입하도록 구성되는 컨트롤러를 포함한다.
실시 예로서, 상기 선택된 페이지의 상기 제 1 하프 페이지 중 나머지 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 1 더미 데이터가 기입되고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 2 더미 데이터가 기입될 수 있다.
실시 예로서, 상기 컨트롤러는, 상기 제 1 부분 데이터가 상기 제 1 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 상기 메모리 셀들에 어드레스되도록, 상기 제 1 부분 데이터에 제 1 더미 데이터를 패딩하여 제 1 하프 페이지 데이터를 생성하고, 상기 제 2 부분 데이터가 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 상기 메모리 셀들에 어드레스되도록, 상기 제 2 부분 데이터에 상기 제 2 더미 데이터를 패딩하여 제 2 하프 페이지 데이터를 생성할 수 있다. 상기 컨트롤러는 상기 제 1 및 제 2 하프 페이지 데이터를 상기 제 1 및 제 2 하프 페이지들에 각각 프로그램하도록 상기 반도체 메모리 장치를 제어할 것이다.
실시 예로서, 상기 반도체 메모리 장치는, 상기 컨트롤러로부터 상기 제 1 부분 데이터의 기입이 커맨드되면, 상기 제 1 부분 데이터를 상기 선택된 페이지의 상기 제 1 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 상기 메모리 셀들에 프로그램하고, 상기 선택된 페이지의 상기 제 1 하프 페이지 중 나머지 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 1 더미 데이터를 프로그램할 수 있다. 상기 반도체 메모리 장치는, 상기 컨트롤러로부터 상기 제 2 부분 데이터의 기입이 커맨드되면, 상기 제 2 부분 데이터를 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 상기 메모리 셀들에 프로그램하고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 2 더미 데이터를 프로그램할 수 있다.
본 발명의 실시 예에 따른, 각각 제 1 및 제 2 하프 페이지들을 갖는 복수의 페이지들에 대한 제어 방법은, 선택된 페이지에 부분적으로 저장될 메인 데이터를 제공하는 단계; 및 상기 메인 데이터를, 상기 선택된 페이지의 상기 제 1 하프 페이지와 상기 선택된 페이지의 상기 제 2 하프 페이지 내의 동일한 컬럼 영역에 해당하는 메모리 셀들에 기입하는 단계를 포함한다.
실시 예로서, 상기 기입하는 단계에서, 상기 제 1 및 제 2 하프 페이지들 내 제 1 컬럼 영역에 해당하는 메모리 셀들에 상기 메인 데이터가 기입되며, 상기 제 1 및 제 2 하프 페이지들 내 나머지 제 2 컬럼 영역에 해당하는 메모리 셀들에 더미 데이터가 추가적으로 기입될 수 있다.
실시 예로서, 상기 기입하는 단계에서, 상기 제 1 하프 페이지 중 제 1 컬럼 영역에 해당하는 제 1 메모리 셀들에 상기 메인 데이터 중 제 1 부분 데이터가 프로그램되고, 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 제 2 메모리 셀들에 상기 메인 데이터 중 나머지 제 2 부분 데이터가 프로그램될 수 있다.
실시 예로서, 상기 기입하는 단계에서, 상기 제 1 하프 페이지 중 나머지 제 2 컬럼 영역에 해당하는 제 3 메모리 셀들에 제 1 더미 데이터가 프로그램되고, 상기 제 2 하프 페이지 중 상기 제 2 컬럼 영역에 해당하는 제 4 메모리 셀들에 제 2 더미 데이터가 프로그램될 수 있다.
실시 예로서, 상기 기입하는 단계는, 상기 제 1 부분 데이터는 상기 제 1 메모리 셀들에 어드레스되고 상기 제 1 더미 데이터는 상기 제 3 메모리 셀들에 어드레스되도록, 상기 제 1 부분 데이터에 상기 제 1 더미 데이터를 패딩하여 하프 페이지 데이터를 생성하는 단계를 포함할 수 있다. 그리고, 상기 하프 페이지 데이터는 상기 제 1 하프 페이지에 프로그램될 것이다.
실시 예로서, 상기 기입하는 단계는, 상기 제 2 부분 데이터는 상기 제 2 메모리 셀들에 어드레스되고 상기 제 2 더미 데이터는 상기 제 4 메모리 셀들에 어드레스되도록, 상기 제 2 부분 데이터에 상기 제 2 더미 데이터를 패딩하여 하프 페이지 데이터를 생성하는 단계를 포함할 수 있다. 그리고, 상기 하프 페이지 데이터는 상기 제 2 하프 페이지에 프로그램될 것이다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 메모리 시스템이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 메모리 셀 어레이 내 메모리 블록들 중 어느 하나를 보여주는 블록도이다.
도 4는 이븐 페이지들 및 오드 페이지들을 포함하는 메모리 블록을 보여주는 블록도이다.
도 5는 메모리 셀 어레이 내 메모리 블록들 중 하나의 일 실시 예를 보여주는 회로도이다.
도 6는 메모리 셀 어레이 내 메모리 블록들 중 하나의 다른 실시 예를 보여주는 회로도이다.
도 7은 메모리 셀 어레이 내 메모리 블록들 중 또 다른 실시 예를 보여주는 회로도이다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 보여주는 순서도이다.
도 9는 메인 데이터, 그리고 제 1 및 제 2 부분 데이터를 설명하기 위한 개념도이다.
도 10은 제 1 컬럼 영역 및 제 2 컬럼 영역을 설명하기 위한 개념도이다.
도 11은 이븐 페이지 및 오드 페이지 중 데이터가 기입되는 영역을 보여주는 개념도이다.
도 12는 이븐 비트 라인들과 오드 비트 라인들에 할당되는 컬럼 어드레스의 일 실시 예를 보여주는 테이블이다.
도 13은 이븐 페이지 및 오드 페이지 중 데이터가 기입되는 영역에 대한 다른 예를 보여주는 개념도이다.
도 14는 이븐 페이지 및 오드 페이지 중 데이터가 기입되는 영역의 변형 실시 예를 보여주는 개념도이다.
도 15는 이븐 페이지 및 오드 페이지 중 데이터가 기입되는 영역의 또 다른 변형 실시 예를 보여주는 개념도이다.
도 16은 도 8의 S120단계의 일 실시 예를 보여주는 순서도이다.
도 17은 제 1 및 제 2 하프 페이지 데이터의 기입을 설명하기 위한 도면이다.
도 18은 도 8의 S120단계의 다른 실시 예를 보여주는 순서도이다.
도 19는 스페셜 프로그램 커맨드에 따른 제 1 및 제 2 부분 데이터의 기입을 설명하기 위한 도면이다.
도 20은 도 1의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)를 구동하기 위한 주변 회로(120)를 포함한다. 메모리 셀 어레이(110)는 복수의 불휘발성 메모리 셀들을 포함한다.
주변 회로(120)는 컨트롤러(200)의 제어에 응답하여 동작한다. 주변 회로(120)는 컨트롤러(200)의 제어에 응답하여 메모리 셀 어레이(110)에 데이터를 프로그램한다. 주변 회로(120)는 컨트롤러(200)의 제어에 응답하여 메모리 셀 어레이(110)로부터 데이터를 읽고 읽어진 데이터를 컨트롤러(200)로 출력하도록 구성된다. 주변 회로(120)는 컨트롤러(200)의 제어에 응답하여 메모리 셀 어레이(110)에 저장된 데이터를 소거하도록 구성된다.
프로그램 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address), 및 데이터를 수신할 것이다. 물리 블록 어드레스에 의해 하나의 메모리 블록과 그것에 포함된 하나의 페이지가 선택될 것이다. 주변 회로(120)는 선택된 페이지에 데이터를 프로그램할 것이다.
읽기 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 읽기 커맨드 및 물리 블록 어드레스를 수신할 것이다. 물리 블록 어드레스에 의해 하나의 메모리 블록과 그것에 포함된 하나의 페이지가 선택될 것이다. 주변 회로(120)는 선택된 페이지로부터 데이터를 읽고, 읽어진 데이터를 컨트롤러(200)에 출력할 것이다.
소거 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 소거 커맨드 및 물리 블록 어드레스를 수신할 것이다. 물리 블록 어드레스에 의해 하나의 메모리 블록 또는 하나의 메모리 블록에 포함된 적어도 하나의 페이지가 선택될 것이다. 주변 회로(120)는 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device)일 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100)를 제어한다. 컨트롤러(200)가 기입을 커맨드할 때, 반도체 메모리 장치(100)는 프로그램 동작을 수행한다. 컨트롤러(200)가 읽기를 커맨드할 때, 반도체 메모리 장치(100)는 읽기 동작을 수행한다. 컨트롤러(200)이 소거를 커맨드할 때, 반도체 메모리 장치(100)는 소거 동작을 수행한다.
컨트롤러(200)는 프로세서(210), 버퍼 메모리(220), 호스트 인터페이스(230) 및 메모리 제어기(240)를 포함한다.
프로세서(210)는 메인 버스(250)에 연결된다. 프로세서(210)는 컨트롤러(200)의 제반 동작을 제어하도록 구성된다. 프로세서(210)는 플래시 변환 레이어(Flash Translation Layer)의 기능을 수행한다. 프로세서(210)는 호스트(Host)로부터 호스트 인터페이스(230)을 통해 요청(request)을 수신한다.
프로세서(210)는 요청에 포함된 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스로 변환할 것이다. 호스트(Host)로부터의 요청이 프로그램 요청일 때, 호스트(Host)로부터 데이터가 추가적으로 더 수신될 것이다. 프로세서(210)는 프로그램 요청에 대응하는 프로그램 커맨드를 생성하고, 프로그램 커맨드, 물리 블록 어드레스, 및 데이터를 버퍼 메모리(220)에 저장할 것이다. 버퍼 메모리(220)에 저장된 프로그램 커맨드, 물리 블록 어드레스 및 데이터는 메모리 제어기(240)에 의해 반도체 메모리 장치(100)에 전송될 것이다.
실시 예로서, 프로세서(210)는 호스트(Host)로부터의 요청 없이, 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 생성하고, 그것을 반도체 메모리 장치(100)에 전송할 수 있다. 예를 들면, 프로세서(210)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 위해 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 생성할 수 있다.
버퍼 메모리(220)는 메인 버스(250)에 연결된다. 버퍼 메모리(220)는 프로세서(210)의 제어에 응답하여 동작한다. 실시 예로서, 버퍼 메모리(220)는 프로세서(210)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 데이터 버퍼 중 적어도 하나로서 이용될 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 통신을 수행하기 위한 프로토콜을 포함한다. 실시 예로서, 호스트 인터페이스(230)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 제어기(240)는 메인 버스(250)에 연결된다. 메모리 제어기(240)는 프로세서(210)의 제어에 따라 반도체 메모리 장치(100)를 제어하도록 구성된다. 메모리 제어기(240)는 프로세서(210)의 제어에 응답하여, 버퍼 메모리(220)에 저장된 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 반도체 메모리 장치(100)에 전송함으로써 기입을 커맨드한다.
도 2는 도 1의 반도체 메모리 장치(100)를 보여주는 블록도이다. 도 3은 메모리 셀 어레이(110) 내 메모리 블록들 중 어느 하나를 보여주는 블록도이다.
먼저 도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 페이지들을 포함한다. 도 3을 참조하면, 하나의 메모리 블록(BLK)은 제 1 내지 제 n 페이지들(PG1~PGn)을 포함한다. 각 페이지는 제 1 메모리 셀들, 그리고 제 1 메모리 셀들과 교대로 배열되는 제 2 메모리 셀들을 포함한다. 제 1 메모리 셀들은 제 1 하프 페이지(HPG1)를 구성하며, 제 2 메모리 셀들은 제 2 하프 페이지(HPG2)를 구성한다. 즉, 각 페이지는 제 1 하프 페이지(HPG1) 및 제 2 하프 페이지(HPG2)를 포함한다.
실시 예로서, 제 1 하프 페이지(HPG1)는 짝수번째 메모리 셀들을 포함하고, 제 2 하프 페이지(HPG2)는 홀수번째 메모리 셀들을 포함할 수 있다. 이러한 경우, 제 1 하프 페이지(HPG1)는 이븐 페이지로 정의되고, 제 2 하프 페이지(HPG2)는 오드 페이지로 정의될 것이다. 실시 예로서, 제 1 하프 페이지(HPG1)는 홀수번째 메모리 셀들을 포함하고, 제 2 하프 페이지(HPG2)는 짝수번째 메모리 셀들을 포함할 수 있다. 이러한 경우, 제 1 하프 페이지(HPG1)는 오드 페이지로 정의되고, 제 2 하프 페이지(HPG2)는 이븐 페이지로 정의될 것이다.
하나의 페이지는 이븐 페이지와 오드 페이지를 포함할 것이다. 그리고, 도 4에 도시된 바와 같이 하나의 메모리 블록(BLK)은 제 1 내지 제 n 이븐 페이지들(EPG1~EPGn)과 제 1 내지 제 n 오드 페이지들(OPG1~OPGn)을 포함할 것이다.
다시 도 2를 참조하면, 복수의 페이지들은 각각 워드 라인들(WL)에 연결된다. 하나의 페이지 내에서, 메모리 셀들은 비트 라인들(BL)에 연결된다. 이븐 페이지의 메모리 셀들은 비트 라인들(BL) 중 이븐 비트 라인들에 연결될 것이다. 오드 페이지의 메모리 셀들은 비트 라인들(BL) 중 오드 비트 라인들에 연결될 것이다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 회로(124), 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(125)의 제어에 응답하여 동작하도록 구성된다.
어드레스 디코더(121)는 제어 로직(125)을 통해 물리 블록 어드레스(PA)를 수신한다. 반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 시에, 물리 블록 어드레스(PA)는 블록 어드레스 및 행 어드레스를 포함할 것이다.
어드레스 디코더(121)는 물리 블록 어드레스(PA) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들 중 하나의 메모리 블록을 선택한다.
어드레스 디코더(121)는 수신된 물리 블록 어드레스(PA) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 하나의 워드 라인을 선택한다. 이에 따라 하나의 페이지가 선택된다.
실시 예로서, 어드레스 디코더(121)는 어드레스 버퍼, 블록 디코더 및 행 디코더 등을 포함할 수 있다.
전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다.
실시 예로서, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
읽기 및 쓰기 회로(123)는 제어 로직(125)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)는 입출력 회로(124)와 연결된다.
읽기 및 쓰기 회로(123)는 물리 블록 어드레스(PA) 중 컬럼 어드레스를 디코딩 하도록 구성된다. 읽기 및 쓰기 회로(123)는 디코딩된 컬럼 어드레스에 따라 비트 라인들(BL)의 전부 또는 일부를 선택한다.
프로그램 동작 시에, 읽기 및 쓰기 회로(123)는 입출력 회로(124)를 통해 데이터(DATA)를 수신할 것이다. 읽기 및 쓰기 회로(123)는 데이터(DATA)를 선택된 비트 라인들(BL)을 통해 선택된 페이지의 해당 메모리 셀들에 전달할 것이다. 실시 예로서, 읽기 및 쓰기 회로(123)는 선택된 비트 라인들(BL)을 데이터(DATA)에 따라 프로그램 허용 전압(예를 들면, 접지 전압) 및 프로그램 금지 전압(예를 들면, 전원 전압)으로 바이어스할 것이다. 프로그램 허용 전압이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 및 입출력 회로(124)에 연결된다. 제어 로직(125)은 컨트롤러(200)로부터 커맨드(CMD) 및 물리 블록 어드레스(PA)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 응답하여 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 및 입출력 회로(124)를 제어하도록 구성된다. 제어 로직(125)은 물리 블록 어드레스(PA)를 어드레스 디코더(121) 및 읽기 및 쓰기 회로(123)에 전달한다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device)일 수 있다.
도 5는 메모리 셀 어레이(110) 내 메모리 블록들 중 하나의 일 실시 예(310)를 보여주는 회로도이다. 도 5에는 하나의 메모리 블록이 도시되나, 나머지 메모리 블록들도 도 5를 참조하여 설명된 메모리 블록(310)과 마찬가지로 구성될 것이다.
도 5를 참조하면, 메모리 블록(310)은 제 1 내지 제 m 이븐 비트 라인들(EBL1~EBLm), 그리고 제 1 내지 제 m 오드 비트 라인들(OBL1~OBLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 메모리 블록(310)은 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)을 통해 어드레스 디코더(121)에 연결된다. 제 1 내지 제 n 워드 라인들(WL1~WLn)은 도 1의 워드 라인들(WL)에 포함됨이 이해될 것이다.
메모리 블록(310)은 복수의 셀 스트링들(ECS1~ECSm, OCS1~OCSm)을 포함한다. 제 1 내지 제 m 이븐 셀 스트링들(ECS1~ECSm)은 각각 제 1 내지 제 m 이븐 비트 라인들(EBL1~EBLm)에 연결된다. 제 1 내지 제 m 오드 셀 스트링들(OCS1~OCSm)은 각각 제 1 내지 제 m 오드 비트 라인들(OBL1~OBLm)에 연결된다. 각 셀 스트링은 소스 선택 라인(SSL)에 연결되는 소스 선택 트랜지스터(SST), 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결되는 제 1 내지 제 n 메모리 셀들(M1~Mn), 그리고 드레인 선택 라인(DST)에 연결되는 드레인 선택 트랜지스터(DST)를 포함한다. 하나의 셀 스트링 내에서, 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(M1~Mn), 및 드레인 선택 트랜지스터(DST)는 직렬 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 연결된다. 각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 연결된다.
이븐 셀 스트링들(ECS1~ECSm) 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 이븐 페이지(도 4의 EPG 참조)를 구성한다. 마찬가지로, 오드 셀 스트링들(OCS1~OCSm) 중 하나의 워드 라인에 연결된 메모리 셀들은 오드 페이지(도 4의 OPG 참조)를 구성한다.
결과적으로, 하나의 메모리 블록(310)은 복수의 이븐 페이지들과 복수의 오드 페이지들을 포함한다.
도 6는 메모리 셀 어레이(110) 내 메모리 블록들 중 하나의 다른 실시 예(320)를 보여주는 회로도이다. 도 6에는 하나의 메모리 블록이 도시되나, 나머지 메모리 블록들도 도 6를 참조하여 설명된 메모리 블록(320)과 마찬가지로 구성될 것이다.
도 6을 참조하면 메모리 블록(320)은 복수의 셀 스트링들(ECS, OCS)을 포함한다. 복수의 셀 스트링들(ECS, OCS) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(320) 내에서, 열 방향으로 2개의 셀 스트링들이 배열된다. 하지만, 이는 설명의 편의를 위한 것으로서 열 방향(즉 +Y)으로 2개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
도 6에서, 제 1 행의 이븐 셀 스트링들 중 하나의 이븐 셀 스트링(ECS11)이 도시되어 있다. 하지만, 이는 인식의 편의를 위한 것으로 제 1 행에 m개의 이븐 셀 스트링들(ECS11~ECS1m)이 제공되는 것으로 이해될 것이다. 도 6에서, 제 1 행의 오드 셀 스트링들 중 하나의 오드 셀 스트링(OCS1m)이 도시되어 있다. 하지만, 이는 인식의 편의를 위한 것으로 제 1 행에 m개의 오드 셀 스트링들(OCS11~OCS1m)이 제공되는 것으로 이해될 것이다.
마찬가지로, 제 2 행에서, m개의 이븐 셀 스트링들(ECS21~ECS2m)이 제공되고, m개의 오드 셀 스트링들(OCS21~OCS2m)이 제공된다.
제 1 행에 배열된 이븐 셀 스트링들(ECS11~ECS1m)은 제 1 행에 배열된 오드 셀 스트링들(OCS11~OCS1m)과 교대로 배열된다. 제 2 행에 배열된 이븐 셀 스트링들(ECS21~ECS2m)은 제 2 행에 배열된 오드 셀 스트링들(OCS21~OCS2m)과 교대로 배열된다.
각 셀 스트링은 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 및 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
각 셀 스트링에서, 메모리 셀들(MC1~MCp) 및 소스 선택 트랜지스터(SST)는 메모리 블록(320) 하부의 기판(미도시)과 교차하는 방향, 즉 +Z 방향으로 적층된다. 각 셀 스트링에서, 메모리 셀들(MCp+1~MCn) 및 드레인 선택 트랜지스터(DST)는 +Z 방향으로 순차적으로 적층된다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 실시 예로서, 동일한 행(+X 방향)에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결된다. 상이한 행들에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 제 1 행에 배열된 이븐 셀 스트링들(ECS11~ECS1m) 및 오드 셀 스트링들(OCS11~OCS1m)은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 이븐 셀 스트링들(ECS21~ECS2m) 및 오드 셀 스트링들(OCS21~OCS2m)은 제 2 소스 선택 라인(SSL2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다.
제 1 내지 제 p 메모리 셀들(MC1~MCp)은 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 실시 예로서, 동일한 행에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 상이한 행들에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 상이한 드레인 선택 라인들에 연결된다. 제 1 행에 배열된 이븐 셀 스트링들(ECS11~ECS1m) 및 오드 셀 스트링들(OCS11~OCS1m)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행에 배열된 이븐 셀 스트링들(ECS21~ECS2m) 및 오드 셀 스트링들(OCS21~OCS2m)은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열(+Y 방향) 방향으로 배열되는 2개의 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 이븐 비트 라인들(EBL1~EBLm)은 오드 비트 라인들(OBL1~OBLm)과 교대로 배열된다. 이븐 비트 라인들(EBL1~EBLm) 각각은 이븐 셀 스트링들에 연결된다. 오드 비트 라인들(OBL1~OBLm) 각각은 오드 셀 스트링들과 연결된다.
제 1 행의 이븐 셀 스트링들(ECS11~ECS1m) 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 이븐 페이지(도 4의 EPG 참조)를 구성한다. 제 1 행의 오드 셀 스트링들(OCS11~OCS1m) 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 오드 페이지(도 4의 OPG 참조)를 구성한다. 또한, 제 2 행의 이븐 셀 스트링들(ECS21~ECS2m) 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 이븐 페이지를 구성하고, 제 2 행의 오드 셀 스트링들(OCS21~OCS2m) 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 오드 페이지를 구성한다.
즉, 메모리 셀 어레이(110, 도 2 참조)가 3차원 구조를 갖는 경우에도, 하나의 메모리 블록(320)은 복수의 이븐 페이지들과 복수의 오드 페이지들을 포함한다.
도 7은 메모리 셀 어레이(110) 내 메모리 블록들 중 또 다른 실시 예(330)를 보여주는 회로도이다. 도 7에는 하나의 메모리 블록이 도시되나, 나머지 메모리 블록들도 도 7을 참조하여 설명된 메모리 블록(330)과 마찬가지로 구성될 것이다.
도 7을 참조하면 메모리 블록(330)의 각 셀 스트링은 +Z 방향을 따라 신장된다.
도 7에서, 제 1 행의 이븐 셀 스트링들 중 하나의 이븐 셀 스트링(ECS11')이 도시되어 있다. 하지만, 이는 인식의 편의를 위한 것으로 제 1 행에 m개의 이븐 셀 스트링들(ECS11'~ECS1m')이 제공되는 것으로 이해될 것이다. 도 6에서, 제 1 행의 오드 셀 스트링들 중 하나의 오드 셀 스트링(OCS1m')이 도시되어 있다. 하지만, 이는 인식의 편의를 위한 것으로 제 1 행에 m개의 오드 셀 스트링들(OCS11'~OCS1m')이 제공되는 것으로 이해될 것이다.
마찬가지로, 제 2 행에서, m개의 이븐 셀 스트링들(ECS21'~ECS2m')이 제공되고, m개의 오드 셀 스트링들(OCS21'~OCS2m')이 제공된다.
제 1 행에 배열된 이븐 셀 스트링들(ECS11'~ECS1m')은 제 1 행에 배열된 오드 셀 스트링들(OCS11'~OCS1m')과 교대로 배열된다. 제 2 행에 배열된 이븐 셀 스트링들(ECS21'~ECS2m')은 제 2 행에 배열된 오드 셀 스트링들(OCS21'~OCS2m')과 교대로 배열된다.
각 셀 스트링은, 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 및 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
각 셀 스트링에서, 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 및 드레인 선택 트랜지스터(DST)는 메모리 블록(330) 하부의 기판(미도시)과 교차하는 방향, 즉 +Z 방향으로 순차적으로 적층된다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 실시 예로서, 동일한 행(+X 방향)에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결된다. 상이한 행들에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 제 1 행에 배열된 이븐 셀 스트링들(ECS11'~ECS1m') 및 오드 셀 스트링들(OCS11'~OCS1m')은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 이븐 셀 스트링들(ECS21'~ECS2m') 및 오드 셀 스트링들(OCS21'~OCS2m')은 제 2 소스 선택 라인(SSL2)에 연결된다.
각 셀 스트링에서, 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 제 1 행에 배열된 이븐 셀 스트링들(ECS11'~ECS1m') 및 오드 셀 스트링들(OCS11'~OCS1m')은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행에 배열된 이븐 셀 스트링들(ECS21'~ECS2m') 및 오드 셀 스트링들(OCS21'~OCS2m')은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링으로부터 파이프 트랜지스터(PT)가 제외된 것을 제외하면, 도 7의 메모리 블록(330)은 도 6의 메모리 블록(320)과 유사한 등가 회로를 갖는다.
제 1 행의 이븐 셀 스트링들(ECS11'~ECS1m') 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 이븐 페이지(도 4의 EPG 참조)를 구성한다. 제 1 행의 오드 셀 스트링들(OCS11'~OCS1m') 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 오드 페이지(도 4의 OPG 참조)를 구성한다. 또한, 제 2 행의 이븐 셀 스트링들(ECS21'~ECS2m') 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 이븐 페이지를 구성하고, 제 2 행의 오드 셀 스트링들(OCS21'~OCS2m') 중 하나의 워드 라인에 연결된 메모리 셀들은 하나의 오드 페이지를 구성한다.
도 6 및 도 7을 참조한 설명으로부터, 3차원 구조의 메모리 셀 어레이가 다양한 실시 예들로서 변경될 수 있음이 이해될 것이다. 다양한 실시 예들에서, 하나의 메모리 블록(320)은 복수의 페이지들을 포함하고, 각 페이지는 이븐 페이지와 오드 페이지를 포함한다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템(1000)의 동작 방법을 보여주는 순서도이다.
도 1 및 도 8을 참조하면, S110단계에서, 컨트롤러(200)는 메인 데이터로부터 제 1 및 제 2 부분 데이터를 제공한다. 메인 데이터는 반도체 메모리 장치(100)에 기입될 데이터를 의미한다.
이때, 메인 데이터는 하나의 페이지(도 3의 PG 참조)에 부분적으로 저장될 데이터 사이즈를 갖는다. 메인 데이터는 페이지의 전체 데이터 사이즈보다 적은 데이터 사이즈를 갖는다. 예를 들면, 페이지의 전체 데이터 사이즈가 8 킬로바이트일 때, 메인 데이터는 8 킬로바이트보다 적은 데이터 사이즈를 갖는다.
실시 예로서, 메인 데이터는 호스트(Host)로부터 수신된 데이터에 기반한 데이터일 수 있다. 실시 예로서, 메인 데이터는 호스트(Host)로부터 수신된 데이터에 대해 랜더마이즈(randomize)를 수행함으로써 제공될 수 있다. 이때, 랜더마이즈를 수행하기 위한 구성이 컨트롤러(200)에 더 제공될 수 있다. 실시 예로서, 메인 데이터는 호스트(Host)로부터 수신된 데이터에 대해 에러 정정 코드(Error Correction Code)에 기반한 패리티 비트들을 부가함으로써 제공될 수 있다. 이때, 에러 정정 코드를 수행하기 위한 구성이 컨트롤러(200)에 더 제공될 수 있다. 실시 예로서, 메인 데이터는 컨트롤러(200)가 자체적으로 생성한 데이터일 수 있다.
S120단계에서, 컨트롤러(200)는 제 1 하프 페이지 중 선택된 컬럼 영역의 메모리 셀들에 제 1 부분 데이터가 기입될 때 제 2 하프 페이지의 동일한 컬럼 영역의 메모리 셀들에 제 2 부분 데이터를 기입한다. 이때, 컬럼 영역은, 물리적으로 서로 이웃하는 다수의 컬럼들(비트 라인들)을 포함하는 영역을 의미한다. 예를 들면, 컬럼 영역은 서로 이웃하는 다수의 이븐 비트 라인들, 그리고 그것들과 교대로 배치되는 다수의 오드 비트 라인들을 포함하는 영역을 의미한다.
이하, 설명의 편의를 위해 제 1 하프 페이지는 이븐 페이지로, 제 2 하프 페이지는 오드 페이지로 가정한다.
도 9는 메인 데이터(MDT), 그리고 제 1 및 제 2 부분 데이터(PD1, PD2)를 설명하기 위한 개념도이다.
도 9를 참조하면, 메인 데이터(MDT)가 제공된다. 메인 데이터(MDT)는 페이지(PG)의 전체 사이즈보다 적은 데이터 사이즈를 가진다. 실시 예로서, 메인 데이터(MDT)는 페이지(PG)의 전체 사이즈의 반보다 큰 데이터 사이즈를 가질 수 있다. 다른 실시 예로서, 메인 데이터(MDT)는 페이지(PG)의 전체 사이즈의 반보다도 적은 데이터 사이즈를 가질 수 있다.
메인 데이터(MDT)로부터 제 1 및 제 2 부분 데이터(PD1, PD2)가 제공된다. 제 1 부분 데이터(PD1) 및 제 2 부분 데이터(PD2)는 거의 동일한 데이터 사이즈를 가질 수 있다. 실시 예로서, 제 1 및 제 2 부분 데이터(PD1, PD2) 각각은 메인 데이터(MDT)의 데이터 사이즈의 반에 해당하는 데이터 사이즈를 가질 수 있다.
프로세서(210)는 제 1 및 제 2 부분 데이터(PD1, PD2)를 버퍼 메모리(220)에 저장할 것이다.
도 10은 제 1 컬럼 영역(CR1) 및 제 2 컬럼 영역(CR2)을 설명하기 위한 개념도이다.
도 10을 참조하면, 하나의 페이지(PG)는, 도 4 내지 도 7을 참조하여 설명된 바와 같이, 이븐 메모리 셀들과 오드 메모리 셀들을 포함한다. 이븐 메모리 셀들과 오드 메모리 셀들은 서로 교대로 배열된다.
선택된 컬럼 영역이 정의될 수 있다. 선택된 컬럼 영역의 데이터 사이즈는 제 1 및 제 2 부분 데이터(PD1, PD2)의 데이터 사이즈에 의해 결정된다. 선택된 컬럼 영역이 하나의 부분 데이터에 포함된 데이터 비트들의 수와 동일한 개수의 이븐 메모리 셀들(혹은 오드 메모리 셀들)을 포함하도록, 선택된 컬럼 영역이 정의될 것이다.
도 10에서, 선택된 컬럼 영역이 제 1 컬럼 영역(CR1)으로서 표시된다. 비선택된 컬럼 영역이 제 2 컬럼 영역(CR2)으로서 표시된다. 제 2 컬럼 영역(CR2)은 제 1 및 제 2 서브 영역들(SR1, SR2)을 포함한다. 도 10에서, 제 1 컬럼 영역(CR1)은 선택된 페이지 상에서 제 1 및 제 2 서브 영역들(SR1, SR2) 사이에 위치하는 것으로 예시된다.
제 1 부분 데이터(PD1)는 제 1 컬럼 영역(CR1)에 포함된 이븐 메모리 셀들(즉, 이븐 페이지의 CR1에 해당하는 메모리 셀들)에 기입될 것이다. 제 2 부분 데이터(PD2)는 동일한 컬럼 영역(CR1)에 포함된 오드 메모리 셀들(즉, 오드 페이지의 CR1에 해당하는 메모리 셀들)에 기입될 것이다.
도 11은 이븐 페이지(EPG) 및 오드 페이지(OPG) 중 데이터가 기입되는 영역을 보여주는 개념도이다.
도 11을 참조하면, 선택된 페이지(PG)의 이븐 페이지(EPG) 및 오드 페이지(OPG)에 데이터가 기입된다. 이븐 페이지(EPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들에 제 1 부분 데이터(PD1)가 기입되고, 이븐 페이지(EPG) 중 제 1 및 제 2 서브 영역들(SR1, SR2)의 메모리 셀들에 데이터가 기입되지 않는다. 오드 페이지(OPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들에 제 2 부분 데이터(PD2)가 기입되고, 오드 페이지(OPG) 중 제 1 및 제 2 서브 영역들(SR1, SR2)의 메모리 셀들에는 데이터가 저장되지 않는다. 즉, 이븐 페이지(EPG)와 오드 페이지(OPG)의 동일한 컬럼 영역(CR1)에 해당하는 메모리 셀들에 메인 데이터가 기입된다.
프로세서(210)는, 제 1 및 제 2 부분 데이터(PD1, PD2)의 기입 시에, 프로그램 커맨드 및 물리 블록 어드레스를 생성할 것이다. 물리 블록 어드레스는, 블록 어드레스, 행 어드레스, 및 컬럼 어드레스를 포함한다. 그러한 물리 블록 어드레스에 따라, 하나의 페이지에 포함된 전부 또는 일부의 메모리 셀들이 선택될 수 있다. 물리 블록 어드레스 중 컬럼 어드레스는 이븐 페이지(EPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들과 오드 페이지(OPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들을 가리킬 것이다.
메모리 제어기(240)는 프로세서(210)의 제어에 응답하여, 프로그램 커맨드, 물리 블록 어드레스, 그리고 제 1 및 제 2 부분 데이터(PD1, PD2)를 반도체 메모리 장치(100)에 전송함으로써, 반도체 메모리 장치(100)에 기입을 커맨드할 것이다. 반도체 메모리 장치(100)는 물리 블록 어드레스 중 블록 어드레스와 행 어드레스에 따라 하나의 페이지를 선택한다. 반도체 메모리 장치(100)는 물리 블록 어드레스 중 컬럼 어드레스에 따라 이븐 페이지(EPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들과 오드 페이지(OPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들을 선택한다. 반도체 메모리 장치(100)는 선택된 페이지의 이븐 페이지(EPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들에 제 1 부분 데이터(PD1)를 프로그램하고, 선택된 페이지의 오드 페이지(OPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들에 제 2 부분 데이터(PD2)를 프로그램할 것이다.
도 12는 이븐 비트 라인들(EBL1~EBLm)과 오드 비트 라인들(OBL1~OBLm)에 할당되는 컬럼 어드레스의 일 실시 예를 보여주는 테이블이다.
도 12를 참조하면, 제 1 내지 제 m 이븐 비트 라인들(EBL1~EBLm)에 각각 제 0 내지 제 m-1 컬럼 어드레스들(CADDR0~CADDRm-1)이 할당될 수 있다. 제 1 내지 제 m 오드 비트 라인들(OBL1~OBLm)에 각각 제 m 내지 제 2m-1 컬럼 어드레스들(CADDRm~CADDR2m-1)이 할당될 수 있다.
이러한 경우, 제 p 내지 제 m-q 컬럼 어드레스들(CADDRp~CADDRm-q), 그리고 제 m+p 내지 제 2m-q 컬럼 어드레스들(CADDRm+p~CADDR2m-q)이 선택될 수 있다(p 및 q는 0보다 크고 m보다 적은 자연수). 제 p 내지 제 m-q 컬럼 어드레스들(CADDRp~CADDRm-q)은 이븐 페이지(EPG, 도 11 참조) 중 제 1 컬럼 영역(CR1)에 해당하는 메모리 셀들에 대응할 것이다. 제 m+p 내지 제 2m-q 컬럼 어드레스들(CADDRm+p~CADDR2m-q)은 오드 페이지(OPG, 도 11 참조) 중 제 1 컬럼 영역(CR1)에 해당하는 메모리 셀들에 대응할 것이다.
도 13은 이븐 페이지(EPG) 및 오드 페이지(OPG) 중 데이터가 기입되는 영역에 대한 다른 예를 보여주는 개념도이다.
도 13을 참조하면, 제 1 부분 데이터(PD1)가 저장되는 이븐 페이지(EPG)의 컬럼 영역과, 제 2 부분 데이터(PD2)가 저장되는 오드 페이지(OPG)의 컬럼 영역은 상이하다. 다른 말로서, 선택된 이븐 메모리 셀들과 선택된 오드 메모리 셀들은 상이한 컬럼 영역들에 위치한다.
비선택된 이븐 메모리 셀들은 제 3 컬럼 영역(CR3)에 위치한다. 비선택된 이븐 메모리 셀들은 동일한 컬럼 영역(CR3)의 선택된 오드 메모리 셀들에 대한 디스터브(disturb)를 유발한다.
이븐 메모리 셀들과 오드 메모리 셀들이 교대로 배열되어 있다는 점을 유의할 것이다. 비선택된 이븐 메모리 셀을 포함하는 셀 스트링의 채널은 프로그램 동작 시 부스팅된다. 그러한 부스팅된 전압은 인접한 선택된 오드 메모리 셀의 프로그램을 방해할 수 있다. 다수의 비선택된 이븐 메모리 셀들이 제 3 컬럼 영역(CR3)에 위치하는 것은, 제 3 컬럼 영역(CR3)에 위치한 선택된 오드 메모리 셀들의 프로그램이 방해됨을 의미한다. 비선택된 이븐 메모리 셀의 문턱 전압은 소거 상태에 해당하는 전압, 예를 들면 접지 전압보다 낮은 전압일 수 있다. 선택된 오드 메모리 셀의 문턱 전압은 프로그램 동작이 완료된 후 저장 데이터에 따라 상승한다. 다수의 비선택된 이븐 메모리 셀들이 제 3 컬럼 영역(CR3)에 위치하는 것은, 그것들의 낮은 문턱 전압들로 인해, 제 3 컬럼 영역(CR3)에 위치한 선택된 오드 메모리 셀들의 문턱 전압들을 감소시키는 원인이 될 수 있다.
비선택된 오드 메모리 셀들은 제 4 컬럼 영역(CR4)에 위치한다. 마찬가지로, 비선택된 오드 메모리 셀들은 동일한 컬럼 영역(CR4)의 선택된 이븐 메모리 셀들에 대한 디스터브를 유발한다.
본 발명의 실시 예에 따르면, 하나의 페이지에 부분적으로 저장되는 메인 데이터의 기입 시에, 이븐 페이지(EPG)와 오드 페이지(OPG)의 동일한 컬럼 영역에 메인 데이터를 기입한다. 이에 따라, 메인 데이터는 해당 페이지에 안정적으로 기입될 수 있다. 따라서, 향상된 신뢰성을 갖는 메모리 시스템(1000)이 제공된다.
도 14는 이븐 페이지(EPG) 및 오드 페이지(OPG) 중 데이터가 기입되는 영역의 변형 실시 예를 보여주는 개념도이다.
도 14를 참조하면, 제 1 컬럼 영역(CR1)은 이븐 페이지(EPG) 및 오드 페이지(OPG)의 왼쪽에 정의된다. 제 2 컬럼 영역(CR2)은 이븐 페이지(EPG) 및 오드 페이지(OPG)의 오른쪽에 정의된다. 이븐 페이지(EPG) 중 제 1 컬럼 영역(CR1)의 메모리 셀들에 제 1 부분 데이터(PD1)가 기입되고, 오드 페이지(OPG) 중 동일한 컬럼 영역(CR1)의 메모리 셀들에 제 2 부분 데이터(PD2)가 기입될 것이다. 제 2 컬럼 영역(CR2)의 이븐 메모리 셀들과 오드 메모리 셀들에는 데이터가 기입되지 않는다.
예를 들면, 이븐 비트 라인들(EBL1~EBLm)과 오드 비트 라인들(OBL1~OBLm)에 도 12의 실시 예와 같이 컬럼 어드레스가 할당되는 경우, 제 0 내지 제 r 컬럼 어드레스들(CADDR0~CADDRr), 그리고 제 m 내지 제 m+r 컬럼 어드레스들(CADDRm~CADDRm+r)이 선택될 것이다.
도 15는 이븐 페이지(EPG) 및 오드 페이지(OPG) 중 데이터가 기입되는 영역의 또 다른 변형 실시 예를 보여주는 개념도이다.
도 15를 참조하면, 제 1 컬럼 영역(CR1)은 이븐 페이지(EPG) 및 오드 페이지(OPG)의 오른쪽에 정의된다. 제 2 컬럼 영역(CR2)은 이븐 페이지(EPG) 및 오드 페이지(OPG)의 왼쪽에 정의된다. 이븐 페이지(EPG) 및 오드 페이지(OPG)의 제 1 컬럼 영역(CR1)에 제 1 부분 데이터(PD1) 및 제 2 부분 데이터(PD2)가 각각 기입될 것이다. 제 2 컬럼 영역(CR2)의 이븐 메모리 셀들과 오드 메모리 셀들에는 데이터가 기입되지 않는다.
예를 들면, 이븐 비트 라인들(EBL1~EBLm)과 오드 비트 라인들(OBL1~OBLm)에 도 12의 실시 예와 같이 컬럼 어드레스가 할당되는 경우, 제 m-x 내지 제 m-1 컬럼 어드레스들(CADDRm-x~CADDRm-1), 그리고 제 2m-x 내지 제 2m-1 컬럼 어드레스들(CADDR2m-x~CADDR2m-1)이 선택될 것이다.
도 11, 도 14, 및 도 15를 참조하여 설명된 바와 같이, 제 1 컬럼 영역(CR1)과 제 2 컬럼 영역(CR2)은 다양한 방식들로 위치할 수 있다. 이하, 도 11의 실시 예를 기준으로 본 발명의 실시 예가 더 설명된다.
도 16은 도 8의 S120단계의 일 실시 예를 보여주는 순서도이다.
도 1 및 도 16을 참조하면, S210단계에서, 컨트롤러(200)는 제 1 부분 데이터(PD1, 도 9 참조)에 제 1 더미 데이터를 패딩하여 제 1 하프 페이지 데이터를 생성한다. 이븐 페이지 중 제 1 컬럼 영역(CR1, 도 10 참조)의 메모리 셀들에 제 1 부분 데이터(PD1)가 어드레스되고 이븐 페이지 중 제 2 컬럼 영역(CR2, 도 10 참조)의 메모리 셀들에 제 1 더미 데이터가 어드레스되도록, 제 1 더미 데이터가 패딩될 것이다.
실시 예로서, 제 1 하프 페이지 데이터의 사이즈는 이븐 페이지의 전체 데이터 사이즈와 동일할 수 있다.
S220단계에서, 컨트롤러(200)는 제 2 부분 데이터(PD2, 도 9 참조)에 제 2 더미 데이터를 패딩하여 제 2 하프 페이지 데이터를 생성한다. 오드 페이지 중 제 1 컬럼 영역(CR1)의 메모리 셀들에 제 2 부분 데이터(PD2)가 어드레스되고 오드 페이지 중 제 2 컬럼 영역(CR2)의 메모리 셀들에 제 2 더미 데이터가 어드레스되도록, 제 2 더미 데이터가 패딩될 것이다.
실시 예로서, 제 2 하프 페이지 데이터의 사이즈는 오드 페이지의 전체 데이터 사이즈와 동일할 수 있다.
제 1 및 제 2 더미 데이터 각각은 미리 정해진 데이터 패턴을 가질 수 있다. 그러한 데이터 패턴에 따라, 데이터를 저장하지 않는 메모리 셀들의 문턱 전압들에 의해, 데이터를 저장하는 메모리 셀들의 문턱 전압들이 변경되는 것이 방지될 수 있다.
S230단계에서, 컨트롤러(200)는 제 1 및 제 2 하프 페이지 데이터를 이븐 페이지 및 오드 페이지에 각각 기입한다.
도 17은 제 1 및 제 2 하프 페이지 데이터의 기입을 설명하기 위한 도면이다.
도 1 및 도 17을 참조하면, 컨트롤러(200)는 제 1 부분 데이터(PD1)에 제 1 더미 데이터(DD1)를 패딩하여 제 1 하프 페이지 데이터(HPD1)를 생성한다(S310). 제 1 하프 페이지 데이터(HPD1)는 버퍼 메모리(220)에 저장될 것이다. 제 1 하프 페이지 데이터(HPD1)는 이븐 페이지(EPG)의 전체 데이터 사이즈에 해당할 것이다. 그리고, 컨트롤러(200)는 제 2 부분 데이터(PD2)에 제 2 더미 데이터(DD2)를 패딩하여 제 2 하프 페이지 데이터(HPD2)를 생성한다(S320). 제 2 하프 페이지 데이터(HPD2)는 오드 페이지(OPG)의 전체 데이터 사이즈에 해당할 것이다. 제 1 및 제 2 하프 페이지 데이터(HPD1, HPD2)는 동일한 데이터 사이즈를 가질 것이다.
이후, 컨트롤러(200)는 제 1 및 제 2 하프 페이지 데이터(HPD1, HPD2)의 기입을 반도체 메모리 장치(100)에 커맨드한다(S330).
반도체 메모리 장치(100)는 컨트롤러(200)에 의해 커맨드되어 프로그램 동작을 수행한다. 반도체 메모리 장치(100)는 제 1 하프 페이지 데이터(HPD1)를 이븐 페이지(EPG)에 프로그램하고, 제 2 하프 페이지 데이터(HPD2)를 오드 페이지(OPG)에 프로그램할 것이다.
실시 예로서, 제 1 및 제 2 하프 페이지 데이터(HPD1, HPD2)는 동일한 프로그램 동작에 의해 이븐 페이지(EPG) 및 오드 페이지(OPG)에 프로그램될 수 있다. 예를 들면, 컨트롤러(200)는 프로그램 커맨드, 이븐 페이지(EPG) 및 오드 페이지(OPG)에 해당하는 물리 블록 어드레스, 그리고 제 1 및 제 2 하프 페이지 데이터(HPD1, HPD2)를 반도체 메모리 장치(100)에 전송하여 기입을 커맨드할 수 있다. 이때, 물리 블록 어드레스의 컬럼 어드레스는 선택된 페이지의 전체를 가리킬 것이다.
다른 실시 예로서, 제 1 및 제 2 하프 페이지 데이터(HPD1, HPD2)는 상이한 프로그램 동작들에 의해 이븐 페이지(EPG) 및 오드 페이지(OPG)에 프로그램될 수 있다. 예를 들면, 컨트롤러(200)는 프로그램 커맨드, 이븐 페이지(EPG)에 해당하는 물리 블록 어드레스, 그리고 제 1 하프 페이지 데이터(HPD1)를 반도체 메모리 장치(100)에 전송하여 기입을 커맨드한다. 이때, 물리 블록 어드레스에 포함된 컬럼 어드레스는 선택된 페이지의 이븐 페이지(EPG)를 가리킬 것이다. 그리고, 컨트롤러(200)는 프로그램 커맨드, 오드 페이지(OPG)에 해당하는 물리 블록 어드레스, 그리고 제 2 하프 페이지 데이터(HPD2)를 반도체 메모리 장치(100)에 전송하여 기입을 커맨드한다. 이때, 물리 블록 어드레스에 포함된 컬럼 어드레스는 선택된 페이지의 오드 페이지(OPG)를 가리킬 것이다.
도 18은 도 8의 S120단계의 다른 실시 예를 보여주는 순서도이다.
도 1 및 도 18을 참조하면, S310단계에서, 컨트롤러(200)는 데이터를 패딩하는 것 없이, 제 1 부분 데이터(PD1, 도 9 참조) 및 제 2 부분 데이터(PD2, 도 9 참조)의 기입을 반도체 메모리 장치(100)에 커맨드한다.
이때, 컨트롤러(200)는 반도체 메모리 장치(100)가 선택된 페이지의 메모리 셀들 중 비선택된 메모리 셀들에 더미 데이터를 프로그램하도록, 반도체 메모리 장치(100)에 스페셜 프로그램 커맨드를 제공한다. 이때, 물리 블록 어드레스의 컬럼 어드레스는 이븐 페이지의 제 1 컬럼 영역(CR1, 도 10 참조)에 해당하는 메모리 셀들 및 오드 페이지의 제 1 컬럼 영역(CR1)에 해당하는 메모리 셀들을 가리킬 것이다.
S320단계에서, 반도체 메모리 장치(100)는 제 1 부분 데이터(PD1)와 함께 제 1 더미 데이터를 이븐 페이지에 프로그램한다. S330단계에서, 반도체 메모리 장치(100)는 제 2 부분 데이터(PD2)와 함께 제 2 더미 데이터를 오드 페이지에 프로그램한다. S320단계 및 S330단계는 동일한 프로그램 동작에 의해 수행될 수 있다.
다른 실시 예로서, 컨트롤러(200)는 제 1 부분 데이터(PD1)를 제 1 프로그램 동작에 의해 프로그램하도록, 반도체 메모리 장치(100)에 스페셜 프로그램 커맨드, 물리 블록 어드레스 및 제 1 부분 데이터(PD1)를 전송할 수 있다. 이후 제 2 부분 데이터(PD2)를 제 2 프로그램 동작에 의해 프로그램하도록, 반도체 메모리 장치(100)에 스페셜 프로그램 커맨드, 물리 블록 어드레스 및 제 2 부분 데이터(PD2)를 전송할 수 있다. 제 1 프로그램 동작 시에 제공된 물리 블록 어드레스의 컬럼 어드레스는 이븐 페이지의 제 1 컬럼 영역(CR1)을 가리킬 것이다. 제 2 프로그램 동작 시에 제공된 물리 블록 어드레스의 컬럼 어드레스는 오드 페이지의 제 1 컬럼 영역(CR1)을 가리킬 것이다.
도 19는 스페셜 프로그램 커맨드에 따른 제 1 및 제 2 부분 데이터(PD1, PD2)의 기입을 설명하기 위한 도면이다.
도 1 및 도 19를 참조하면, 컨트롤러(200)는 제 1 및 제 2 부분 데이터(PD1, PD2)를 반도체 메모리 장치(100)에 제공한다(S410).
반도체 메모리 장치(100)는 제 1 부분 데이터(PD1)에 제 1 더미 데이터(DD1)를 패딩한다(S420). 반도체 메모리 장치(100)의 읽기 및 쓰기 회로(123, 도 2 참조)는 제 1 부분 데이터(PD1)를 입출력 회로(124, 도 2 참조)를 통해 수신할 것이다. 제 1 부분 데이터(PD1)는 읽기 및 쓰기 회로(123) 내에서 이븐 페이지(EPG)의 제 1 컬럼 영역(CR1)에 해당하는 페이지 버퍼들(미도시)에 저장될 것이다. 그리고, 반도체 메모리 장치(100)의 제어 로직(125, 도 2 참조)은 제 1 더미 데이터(DD1)를 읽기 및 쓰기 회로(123)에 제공할 것이다. 제 1 더미 데이터(DD1)는 읽기 및 쓰기 회로(123) 내에서 이븐 페이지(EPG)의 제 2 컬럼 영역(CR2)에 해당하는 페이지 버퍼들(미도시)에 저장될 것이다.
반도체 메모리 장치(100)는 제 2 부분 데이터(PD2)에 제 2 더미 데이터(DD2)를 패딩한다(S430). 읽기 및 쓰기 회로(123)는 제 2 부분 데이터(PD2)를 입출력 회로(124)를 통해 수신하고, 제어 로직(125)으로부터 제 2 더미 데이터(DD2)를 제공받을 것이다. 제 2 부분 데이터(PD2)는 읽기 및 쓰기 회로(123) 내에서 오드 페이지(OPG)의 제 1 컬럼 영역(CR1)에 해당하는 페이지 버퍼들(미도시)에 저장될 것이다. 제 2 더미 데이터(DD2)는 읽기 및 쓰기 회로(123) 내에서 오드 페이지(OPG)의 제 2 컬럼 영역(CR2)에 해당하는 페이지 버퍼들(미도시)에 저장될 것이다.
제 1 및 제 2 더미 데이터(DD1, DD2) 각각은 미리 정해진 데이터 패턴을 가질 수 있다. 그러한 데이터 패턴에 따라, 데이터를 저장하지 않는 메모리 셀들의 문턱 전압들에 의해, 데이터를 저장하는 메모리 셀들의 문턱 전압들이 변경되는 것이 방지될 수 있다.
읽기 및 쓰기 회로(123)에 저장된 데이터가 선택된 페이지에 프로그램된다(S440). 이에 따라, 이븐 페이지(EPG)의 제 1 컬럼 영역(CR1)에 해당하는 메모리 셀들에 제 1 부분 데이터(PD1)가 프로그램되고, 오드 페이지(OPG)의 제 1 컬럼 영역(CR1)에 해당하는 메모리 셀들에 제 2 부분 데이터(PD2)가 프로그램될 것이다. 이븐 페이지(EPG)의 제 2 컬럼 영역(CR2)에 해당하는 메모리 셀들에 제 1 더미 데이터(DD1)가 프로그램되고, 오드 페이지(OPG)의 제 2 컬럼 영역(CR2)에 해당하는 메모리 셀들에 제 2 더미 데이터(DD2)가 프로그램될 것이다.
도 20은 도 1의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 20에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 20에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 21은 도 20을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 20을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 하나의 페이지에 부분적으로 저장되는 메인 데이터의 기입 시에, 제 1 하프 페이지와 제 2 하프 페이지의 동일한 컬럼 영역에 제 1 부분 데이터 및 제 2 부분 데이터를 각각 기입한다. 이에 따라, 페이지에 저장된 메인 데이터의 신뢰성은 향상된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
200: 컨트롤러
110: 메모리 셀 어레이
PG: 페이지
HPG1, HPG2: 제 1 및 제 2 하프 페이지들
EPG, OPG: 이븐 페이지 및 오드 페이지
MDT: 메인 데이터
PD1, PD2: 제 1 및 제 2 부분 데이터
제 1 컬럼 영역: CR1
제 2 컬럼 영역: CR2

Claims (18)

  1. 복수의 페이지들을 포함하는 메모리 시스템의 동작 방법에 있어서:
    상기 복수의 페이지들 각각은 제 1 메모리 셀들을 갖는 제 1 하프 페이지, 그리고 상기 제 1 메모리 셀들과 교대로 배열되는 제 2 메모리 셀들을 갖는 제 2 하프 페이지를 포함하고,
    상기 동작 방법은,
    메인 데이터로부터 제 1 및 제 2 부분 데이터를 획득하는 단계; 및
    상기 제 1 부분 데이터가 선택된 페이지의 상기 제 1 하프 페이지 중 제 1 컬럼 영역에 해당하는 메모리 셀들에 기입될 때, 상기 제 2 부분 데이터를 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 메모리 셀들에 기입하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 선택된 페이지의 상기 제 1 하프 페이지 중 나머지 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 1 더미 데이터가 기입되고,
    상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 2 더미 데이터가 기입되는 동작 방법.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 더미 데이터 각각은 미리 정해진 데이터 패턴을 갖는 동작 방법.
  4. 제 2 항에 있어서,
    상기 제 1 부분 데이터, 상기 제 1 더미 데이터, 상기 제 2 부분 데이터, 및 상기 제 2 더미 데이터는 동일한 프로그램 동작에 의해 상기 선택된 페이지에 저장되는 동작 방법.
  5. 제 2 항에 있어서,
    상기 제 1 부분 데이터 및 상기 제 1 더미 데이터는 제 1 프로그램 동작에 의해 상기 선택된 페이지의 상기 제 1 하프 페이지에 기입되고,
    상기 제 2 부분 데이터 및 상기 제 2 더미 데이터는 제 2 프로그램 동작에 의해 상기 선택된 페이지의 상기 제 2 하프 페이지에 기입되는 동작 방법.
  6. 제 1 항에 있어서,
    상기 제 2 컬럼 영역은 제 1 및 제 2 서브 영역들로 구분되며,
    상기 제 1 컬럼 영역은 상기 선택된 페이지 상에서 상기 제 1 및 제 2 서브 영역들 사이에 위치하는 동작 방법.
  7. 제 1 항에 있어서,
    상기 제 1 메모리 셀들에 제 0 내지 제 m-1 컬럼 어드레스들이 순차적으로 매핑되고,
    상기 제 2 메모리 셀들에 제 m 내지 제 2m-1 컬럼 어드레스들이 순차적으로 매핑되고,
    상기 기입하는 단계에서,
    상기 선택된 페이지의 상기 제 1 하프 페이지 중 제 p 내지 제 m-q 컬럼 어드레스들에 해당하는 메모리 셀들에 상기 제 1 부분 데이터가 기입되고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 제 m+p 내지 제 2m-q 컬럼 어드레스들에 해당하는 메모리 셀들에 상기 제 2 부분 데이터가 기입되는 동작 방법.
  8. 복수의 페이지들을 포함하되, 상기 페이지들 각각은 제 1 메모리 셀들을 갖는 제 1 하프 페이지 및 상기 제 1 메모리 셀들과 교대로 배열되는 제 2 메모리 셀들을 갖는 제 2 하프 페이지를 포함하는 반도체 메모리 장치; 및
    상기 복수의 페이지들 중 선택된 페이지의 상기 제 1 하프 페이지 중 제 1 컬럼 영역에 해당하는 메모리 셀들에 메인 데이터 중 제 1 부분 데이터를 기입하고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 메모리 셀들에 상기 메인 데이터 중 나머지 제 2 부분 데이터를 기입하도록 구성되는 컨트롤러를 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 선택된 페이지의 상기 제 1 하프 페이지 중 나머지 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 1 더미 데이터가 기입되고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 2 더미 데이터가 기입되는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 컨트롤러는,
    상기 제 1 부분 데이터가 상기 제 1 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 상기 메모리 셀들에 어드레스되도록, 상기 제 1 부분 데이터에 제 1 더미 데이터를 패딩하여 제 1 하프 페이지 데이터를 생성하고,
    상기 제 2 부분 데이터가 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 상기 메모리 셀들에 어드레스되도록, 상기 제 2 부분 데이터에 상기 제 2 더미 데이터를 패딩하여 제 2 하프 페이지 데이터를 생성하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 컨트롤러는 상기 제 1 및 제 2 하프 페이지 데이터를 상기 제 1 및 제 2 하프 페이지들에 각각 프로그램하도록 상기 반도체 메모리 장치를 제어하는 메모리 시스템.
  12. 제 8 항에 있어서,
    상기 반도체 메모리 장치는,
    상기 컨트롤러로부터 상기 제 1 부분 데이터의 기입이 커맨드되면, 상기 제 1 부분 데이터를 상기 선택된 페이지의 상기 제 1 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 상기 메모리 셀들에 프로그램하고, 상기 선택된 페이지의 상기 제 1 하프 페이지 중 나머지 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 1 더미 데이터를 프로그램하고,
    상기 컨트롤러로부터 상기 제 2 부분 데이터의 기입이 커맨드되면, 상기 제 2 부분 데이터를 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 상기 메모리 셀들에 프로그램하고, 상기 선택된 페이지의 상기 제 2 하프 페이지 중 상기 제 2 컬럼 영역에 해당하는 메모리 셀들에 제 2 더미 데이터를 프로그램하는 메모리 시스템.
  13. 각각 제 1 및 제 2 하프 페이지들을 갖는 복수의 페이지들에 대한 제어 방법에 있어서:
    선택된 페이지에 부분적으로 저장될 메인 데이터를 제공하는 단계; 및
    상기 메인 데이터를, 상기 선택된 페이지의 상기 제 1 하프 페이지와 상기 선택된 페이지의 상기 제 2 하프 페이지 내의 동일한 컬럼 영역에 해당하는 메모리 셀들에 기입하는 단계를 포함하는 제어 방법.
  14. 제 13 항에 있어서,
    상기 기입하는 단계에서,
    상기 제 1 및 제 2 하프 페이지들 내 제 1 컬럼 영역에 해당하는 메모리 셀들에 상기 메인 데이터가 기입되며,
    상기 제 1 및 제 2 하프 페이지들 내 나머지 제 2 컬럼 영역에 해당하는 메모리 셀들에 더미 데이터가 추가적으로 기입되는 제어 방법.
  15. 제 13 항에 있어서,
    상기 기입하는 단계에서,
    상기 제 1 하프 페이지 중 제 1 컬럼 영역에 해당하는 제 1 메모리 셀들에 상기 메인 데이터 중 제 1 부분 데이터가 프로그램되고, 상기 제 2 하프 페이지 중 상기 제 1 컬럼 영역에 해당하는 제 2 메모리 셀들에 상기 메인 데이터 중 나머지 제 2 부분 데이터가 프로그램되는 제어 방법.
  16. 제 15 항에 있어서,
    상기 기입하는 단계에서,
    상기 제 1 하프 페이지 중 나머지 제 2 컬럼 영역에 해당하는 제 3 메모리 셀들에 제 1 더미 데이터가 프로그램되고, 상기 제 2 하프 페이지 중 상기 제 2 컬럼 영역에 해당하는 제 4 메모리 셀들에 제 2 더미 데이터가 프로그램되는 제어 방법
  17. 제 16 항에 있어서,
    상기 기입하는 단계는,
    상기 제 1 부분 데이터는 상기 제 1 메모리 셀들에 어드레스되고 상기 제 1 더미 데이터는 상기 제 3 메모리 셀들에 어드레스되도록, 상기 제 1 부분 데이터에 상기 제 1 더미 데이터를 패딩하여 하프 페이지 데이터를 생성하는 단계를 포함하되,
    상기 하프 페이지 데이터는 상기 제 1 하프 페이지에 프로그램되는 제어 방법
  18. 제 16 항에 있어서,
    상기 기입하는 단계는,
    상기 제 2 부분 데이터는 상기 제 2 메모리 셀들에 어드레스되고 상기 제 2 더미 데이터는 상기 제 4 메모리 셀들에 어드레스되도록, 상기 제 2 부분 데이터에 상기 제 2 더미 데이터를 패딩하여 하프 페이지 데이터를 생성하는 단계를 포함하되,
    상기 하프 페이지 데이터는 상기 제 2 하프 페이지에 프로그램되는 제어 방법.
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