KR101636015B1 - 불휘발성 데이터 저장 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents
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Abstract
불휘발성 데이터 저장 장치에 프로그램 동작이 수행될 경우, 메모리 셀 어레이의 메모리 블록들과 연결된 패스 트랜지스터들 간의 바이폴라 현상을 방지하여, 프로그램된 데이터의 신뢰성을 향상시킴에 있다. 본 발명의 실시 예에 따르면, 하나의 블록 워드 라인을 공유하는 복수의 메모리 블록들을 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법은 상기 복수의 메모리 블록들을 선택하는 단계; 상기 복수의 메모리 블록들 중 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하는 단계; 및 상기 복수의 메모리 블록들 중 프로그램 금지될 메모리 블록들의 워드 라인들에 바이폴라 금지 전압을 인가하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 불휘발성 데이터 저장 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 데이터 저장 장치(Volatile Data Storage device)와 불휘발성 데이터 저장 장치(Nonvolatile Data Storage device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 데이터 저장 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 데이터 저장 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은, 메모리 셀 어레이의 메모리 블록들과 연결된 패스 트랜지스터들 간의 바이폴라 현상을 방지하는 불휘발성 데이터 저장장치를 제공하는 데에 있다.
본 발명의 실시 예에 따르면, 하나의 블록 워드 라인을 공유하는 복수의 메모리 블록들을 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법은 상기 복수의 메모리 블록들을 선택하는 단계; 상기 복수의 메모리 블록들 중 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하는 단계; 및 상기 복수의 메모리 블록들 중 프로그램 금지된 메모리 블록들의 워드 라인들에 바이폴라 금지 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 복수의 메모리 블록들을 선택하는 단계는, 상기 복수의 메모리 블록들과 연결된 패스 트랜지스터들을 활성화하는 단계를 포함한다.
실시 예로서, 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하는 단계는, 상기 활성화된 패스 트랜지스터를 통해 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 프로그램 금지된 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계는, 상기 활성화된 패스 트랜지스터들을 통해 상기 프로그램 금지된 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계를 포함한다.
실시 예로서, 상기 프로그램 금지된 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계는, 상기 프로그램 금지된 메모리 블록들의 워드 라인들에 동일한 바이폴라 금지 전압을 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 프로그램 금지된 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계는, 상기 프로그램 금지된 메모리 블록들의 워드 라인들에 각각 상이한 바이폴라 금지 전압들을 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 프로그램 금지된 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계는, 상기 프로그램 금지된 메모리 블록들의 워드 라인들의 그룹별로 상이한 바이폴라 금지 전압들을 인가하는 단계를 포함할 수 있다.
실시 예로서, 상기 바이폴라 금지 전압은 양의 전압일 수 있다.
실시 예로서, 상기 바이폴라 금지 전압은 기판의 전압보다 높게 제공될 수 있다.
실시 예로서, 상기 바이폴라 금지 전압은 프로그램 시에 변화하는 기판의 전압보다 높게 제공될 수 있다.
본 발명의 실시 예에 따르면, 불휘발성 데이터 저장 장치는 하나의 블록 워드 라인을 공유하는 복수의 메모리 블록들; 상기 블록 워드 라인과 연결되며, 상기 복수의 메모리 블록들을 선택하는 블록 디코더; 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하는 제 1 드라이버; 및 프로그램 금지된 메모리 블록들의 워드 라인들에 바이폴라 금지 전압을 인가하는 제 2 드라이버를 포함한다.
실시 예로서, 불휘발성 데이터 저장 장치는 상기 복수의 메모리 블록들, 그리고 상기 제 1 및 제 2 드라이버들과 연결된 패스 트랜지스터들을 더 포함하며, 상기 블록 디코더는 상기 패스 트랜지스터들을 활성화하여 상기 메모리 블록들을 선택하는 것일 수 있다.
실시 예로서, 상기 제 1 드라이버는 상기 활성화된 패스 트랜지스터들을 통해 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하는 것이다.
실시 예로서, 상기 제 2 드라이버는 상기 활성화된 패스 트랜지스터들을 통해 상기 프로그램 금지된 메모리 블록들에 상기 바이폴라 금지 전압을 인가하는 것이다.
실시 예로서, 본 발명의 실시 예에 따른 메모리 시스템은 불휘발성 데이터 저장장치 및 상기 불휘발성 데이터 저장 장치를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 불휘발성 데이터 저장 장치는 하나의 블록 워드 라인을 공유하는 복수의 메모리 블록들; 상기 블록 워드 라인과 연결되며, 상기 복수의 메모리 블록들을 선택하는 블록 디코더; 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하는 제 1 드라이버; 및 프로그램 금지된 메모리 블록들의 워드 라인들에 바이폴라 금지 전압을 인가하는 제 2 드라이버를 포함할 수 있다.
실시 예로서, 상기 불휘발성 데이터 저장 장치 및 상기 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 형성하는 메모리 시스템일 수 있다.
실시 예로서, 상기 불휘발성 데이터 저장 장치 및 상기 컨트롤러는 메모리 카드를 형성하는 메모리 시스템일 수 있다.
본 발명의 실시 예에 따른 불휘발성 데이터 저장 장치의 프로그램 방법에 의하면 트랜지스터 회로의 패스 트랜지스터들 사이의 바이폴라 현상이 방지될 수 있다. 따라서, 불휘발성 데이터 저장 장치의 데이터의 신뢰성이 향상된다.
도 1은 본 발명의 제 1 실시 예에 따른 불휘발성 데이터 저장 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이 및 어드레스 디코더의 일부를 보여주는 블록도이다.
도 3은 도 2의 어드레스 디코더 및 복수의 메모리 블록들 중 일부를 보여주는 블록도이다.
도 4는 도 3의 제 1 및 제 2 패스 트랜지스터 회로들의 패스 트랜지스터들의 배치를 보여주는 블록도이다.
도 5는 도 3 및 도 4의 제 2 패스 트랜지스터와 제 1 패스 트랜지스터의 단면도이다.
도 6은 프로그램 시, 도 3의 제 1 및 제 2 패스 트랜지스터 회로들의 패스 트랜지스터들에 인가되는 전압 조건들을 보여주는 테이블이다.
도 7은 프로그램 시, 블록 워드 라인 신호를 공유하는 메모리 블록들의 워드 라인들에 전압을 인가하는 방법이 도시된 순서도이다.
도 8은 도 1의 불휘발성 데이터 저장 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 9는 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10은 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이 및 어드레스 디코더의 일부를 보여주는 블록도이다.
도 3은 도 2의 어드레스 디코더 및 복수의 메모리 블록들 중 일부를 보여주는 블록도이다.
도 4는 도 3의 제 1 및 제 2 패스 트랜지스터 회로들의 패스 트랜지스터들의 배치를 보여주는 블록도이다.
도 5는 도 3 및 도 4의 제 2 패스 트랜지스터와 제 1 패스 트랜지스터의 단면도이다.
도 6은 프로그램 시, 도 3의 제 1 및 제 2 패스 트랜지스터 회로들의 패스 트랜지스터들에 인가되는 전압 조건들을 보여주는 테이블이다.
도 7은 프로그램 시, 블록 워드 라인 신호를 공유하는 메모리 블록들의 워드 라인들에 전압을 인가하는 방법이 도시된 순서도이다.
도 8은 도 1의 불휘발성 데이터 저장 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 9는 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 10은 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 데이터 저장 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 데이터 저장 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 제어 로직(150), 그리고 고전압 발생기(160)를 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들로 구성된다. 하나의 메모리 블록은 복수의 메모리 셀들로 구성된다. 예시적으로, 메모리 셀 어레이(110)는 셀당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성된다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스를 이용하여 하나의 메모리 블록 또는 복수의 메모리 블록들을 할 수 있다. 예시적으로, 디코딩 된 블록 어드레스에 기반하여 어드레스 디코더(120)는 두개의 메모리 블록들을 선택할 수 있다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스를 이용하여 워드 라인들(WL)을 선택한다. 어드레스 디코더(120)는 고전압 발생기(160)로부터 수신된 전압을 선택된 워드 라인들(WL)에게 제공한다. 예시적으로, 프로그램 시, 선택된 워드 라인에는 프로그램 전압(Vpgm)이 인가된다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(130)에 전달된다. 예시적으로, 어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더, 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회로(130)는 비트 라인들(BL)을 선택한다.
예시적으로, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달할 수 있다. 또한, 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 카피-백(copy-back) 프로그램 할 수도 있다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등을 포함할 수 있다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등을 포함할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 데이터 입출력 회로(140)는 외부로부터 전달되는 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(130)에 전달하도록 구성된다. 데이터 입출력 회로(140)는 읽기 및 쓰기 회로로부터 데이터 라인들(DL)을 통해 전달되는 데이터(DATA)를 외부로 출력하도록 구성된다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼 등을 포함할 수 있다.
제어 로직(150)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 그리고 고전압 발생기(160)에 연결된다. 제어 로직(150)은 불휘발성 데이터 저장 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
고전압 발생기(160)는 어드레스 디코더(120)에 연결된다. 고전압 발생기(160)는 제어 로직(150)의 제어에 응답하여 동작한다. 고전압 발생기(160)는 고전압을 어드레스 디코더(120)에 제공한다. 예시적으로, 고전압 발생기(160)는 전원 전압을 공급받은 후, 공급된 전압을 증폭시키고 증폭된 전압을 분배하여 다양한 고전압들을 발생한다. 예시적으로, 고전압 발생기(160)는 어드레스 디코더(120)에 프로그램 전압(Vpgm), 패스 전압(Vpass), 읽기 전압(Vread) 등을 제공한다.
예시적으로, 불휘발성 데이터 저장 장치(100)는 플래시 메모리(Flash Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-Change Memory), MRAM(Magnetic Random Access Memory), FeRam(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory)중 적어도 하나를 포함한다.
도 2는 도 1의 메모리 셀 어레이(110) 및 어드레스 디코더(120)의 일부를 보여주는 블록도이다.
어드레스 디코더(120)는 복수의 패스 트랜지스터 회로들(241~24m), 블록 디코더(250), 및 복수의 드라이버들(261~26m)을 포함한다.
패스 트랜지스터 회로들(241~24m)은 블록 워드 라인들(BLKWL1~BLKWLk)을 통해 블록 디코더(250)와 연결된다. 복수의 패스 트랜지스터 회로들은 하나의 블록 워드 라인을 공유한다. 예시적으로 2개의 패스 트랜지스터 회로들은 하나의 블록 워드 라인을 공유한다. 예시적으로, 제 1 패스 트랜지스터 회로(241) 및 제 2 패스 트랜지스터 회로(242)는 제 1 블록 워드 라인(BLKWL1)을 공유하며, 제 1 블록 워드 라인을 통해 블록 디코더(250)에 연결된다. 블록 어드레스에 응답하여, 블록 디코더(250)로부터 블록 워드 라인들(BLKWL1~BLKWLk)을 통해 패스 트랜지스터 회로들(241~24m)에 블록 선택 신호가 제공될 것이다.
패스 트랜지스터 회로들(241~24m)은 드라이버들(261~26m)에 연결된다. 패스 트랜지스터 회로들(241~24m)은 메모리 블록들(211~21m)에 연결된다. 예시적으로, 제 1 패스 트랜지스터 회로(241)는 제 1 메모리 블록(211) 및 제 1 드라이버(261)에 연결된다.
블록 디코더(250)는 패스 트랜지스터 회로들(241~24m)에 연결된다. 블록 디코더(250)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 블록 디코더(250)는 디코딩된 블록 어드레스를 이용하여 복수의 패스 트랜지스터 회로들을 선택한다. 선택된 복수의 패스 트랜지스터 회로들은 턴-온 되어, 메모리 블록과 드라이버가 전기적으로 연결된다. 예시적으로, 제 1 메모리 블록(211)에 프로그램 동작이 수행될 경우, 블록 디코더(250)가 디코딩된 블록 어드레스를 이용하여 제 1 및 제 2 패스 트랜지스터 회로들(241,242)을 선택한다. 선택된 제 1 및 제 2 패스 트랜지스터 회로들(241,242)은 턴-온 되어, 제 1 및 제 2 드라이버(261, 262)와 제 1 및 제 2 메모리 블록(211, 212)이 전기적으로 연결된다.
도 3은 도 2의 어드레스 디코더(120) 및 복수의 메모리 블록들(211~21m) 중 일부를 보여주는 블록도이다.
예시적으로, 제 1 및 제 2 메모리 블록(211, 212), 제 1 및 제 2 패스 트랜지스터 회로들(241, 242), 블록 디코더(250), 제 1 및 제 2 드라이버들(261, 262)이 도시되어 있다.
제 1 메모리 블록(211)은 셀 스트링(CS1)을 포함한다. 하나의 셀 스트링(CS1)은 스트링 선택 트랜지스터(String Select Transistor, SST1), 접지 선택 트랜지스터(Ground Select Transistor, GST1), 및 메모리 셀들(M1_1~M1_n)을 포함한다. 스트링 선택 트랜지스터(SST1)는 비트 라인(BL)에 연결된다. 접지 선택 트랜지스터(GST1)는 공통 소스 라인(CSL)에 연결된다. 복수의 메모리 셀들(M1_1~M1_n)은 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST1)의 사이에 연결된다.
제 2 메모리 블록(212)은 셀 스트링(CS2)을 포함한다. 셀 스트링(CS2)은 스트링 선택 트랜지스터(SST2), 접지 선택 트랜지스터(GST2), 및 메모리 셀들(M2_1~M2_n)을 포함한다. 제 2 메모리 블록(212)은 제 1 메모리 블록(211)과 마찬가지로 구성된다.
제 1 메모리 블록(211)과 제 2 메모리 블록(212)은 비트 라인(BL)을 공유한다. 도 3에서 제 1 및 제 2 메모리 블록들(211, 212)은 각각 하나의 비트 라인(BL)에 연결된 하나의 셀 스트링(CS1, CS2)을 포함하는 것으로 도시되어 있다. 그러나, 각 메모리 블록은 복수의 비트 라인들에 각각 연결되는 복수의 셀 스트링들을 포함할 수 있다.
도 3에서 비트 라인이 2개의 메모리 블록들에 공유되는 것으로 도시되어 있다. 그러나 적어도 3개의 메모리 블록들에서 비트 라인이 공유될 수 있다.
제 1 및 제 2 패스 트랜지스터 회로들(241, 242)은 복수의 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)을 포함한다. 예시적으로 제 1 및 제 2 패스 트랜지스터 회로들(241)의 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)은 NMOS 트랜지스터들로 구성된다. 이 NMOS 트랜지스터들의 게이트들은 제 1 블록 워드 라인(BLKWL1)을 통해 블록 디코더(250)에 연결된다.
제 1 메모리 블록(211)과 연결된 제 1 패스 트랜지스터 회로(241)와 제 2 메모리 블록(212)과 연결된 제 2 패스 트랜지스터 회로(242)는 제 1 블록 워드 라인(BLKWL1)을 공유한다. 따라서 제 1 메모리 블록(211)에 프로그램 동작이 수행되는 경우 또는 제 2 메모리 블록(212)에 프로그램 동작이 수행되는 경우, 제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)이 턴-온 된다.
도 3에서는 2개의 메모리 블록들(211, 212)이 제 1 블록 워드 라인(BLKWL1)을 공유한다. 그러나 복수의 메모리 블록들이 제 1 블록 워드 라인(BLKWL1)을 공유할 수 있다.
디코딩된 블록 어드레스에 따라 제 1 블록 워드 라인(BLKWL1)이 선택되면 제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)이 턴-온 된다.
턴-온 된 제 1 패스 트랜지스터 회로(241)는 제 1 스트링 선택 신호 라인(SS1), 제 1 접지 선택 신호 라인(GS1), 및 제 1 워드 라인 구동신호 라인(S1_1~S1_n)을 제 1 메모리 블록(211)의 제 1 스트링 선택 라인(SSL1), 제 1 접지 선택 라인(GSL1), 및 제 1 워드 라인들(WL1_1~WL1_n)과 연결한다.
제 2 패스 트랜지스터 회로(242)는 제 2 스트링 선택 신호 라인(SS2), 제 2 접지 선택 신호 라인(GS2), 및 제 2 워드 라인 구동신호 라인들(S2_1~S2_n)을 제 2 메모리 블록(212)의 제 2 스트링 선택 라인(SSL2), 제 2 접지 선택 라인(GSL2), 및 제 2 워드 라인들(WL2_1~WL2_n)과 연결한다.
블록 디코더(250)는 도 2 에서 보여지는 블록 디코더(250)와 같이 동작된다.
제 1 및 제 2 드라이버들(261, 262)은 제 1 메모리 블록(211) 또는 제 2 메모리 블록(212)의 프로그램 시, 제 1 메모리 블록(211)의 제 1 스트링 선택 신호 라인(SS1)과 제 2 메모리 블록(212)의 제 2 스트링 선택 신호 라인(SS2)에 전원 전압(VDD) 또는 바이폴라 금지 전압(Va)을 인가한다.
제 1 및 제 2 드라이버들(261, 262)은 제 1 메모리 블록(210) 또는 제 2 메모리 블록(220)의 프로그램 시, 제 1 메모리 블록(211)의 제 1 접지 선택 신호 라인(GS1)과 제 2 메모리 블록(220)의 제 2 접지 선택 신호 라인(GS2)에 접지 전압(VSS) 또는 바이폴라 금지 전압(Va)을 인가한다.
제 1 및 제 2 드라이버들(261, 262)은 제 1 메모리 블록(210) 또는 제 2 메모리 블록(220)의 프로그램 시, 디코딩된 로우 어드레스 신호들(미도시)과 제어 신호들(미도시)에 응답하여 제 1 메모리 블록(211) 또는 제 2 메모리 블록(212)의 제 1 및 제 2 워드 라인 구동 신호 라인들(S1_1~S1_n, S2_1~S2_n)에 프로그램 전압(Vpgm), 패스 전압(Vpass) 또는 바이폴라 금지 전압(Va)을 인가한다.
구체적으로, 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가된다. 프로그램될 메모리 블록의 비선택된 워드 라인에 패스 전압(Vpass)이 인가된다. 프로그램 금지된 메모리 블록들에 바이폴라 금지 전압이 인가된다. 이는 도 6을 참조하여 상세히 설명된다.
도 4는 도 3의 제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)의 배치를 보여주는 블록도이다.
도 3에 도시되지 않으나, 제 1 패스 트랜지스터(S1Wi)는 제 1 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn)에 포함되는 패스 트랜지스터이다. 도 3에 도시되지 않으나, 제 2 패스 트랜지스터(S2Wj) 및 제 2 패스 트랜지스터(S2Wj-1)은 제 2 패스 트랜지스터들(S2G, S2S, S2W1~S2Wn)에 포함되는 패스 트랜지스터이다.
제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)은 집적도를 향상시키기 위해 제 1 메모리 블록(211) 및 제 2 메모리 블록(212)의 비트 라인들의 방향과 독립적으로 배치될 수 있다. 예시적으로, 제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)은 도 4에 도시된 바와 같이 매트릭스 형태로 배치될 수 있다.
예시적으로, 제 1 패스 트랜지스터(S1W2)는 제 1 워드 라인 구동신호 라인(S1_2)과 제 1 워드 라인(WL1_2)을 연결한다. 제 2 패스 트랜지스터(S2G)는 제 2 접지 선택 신호 라인(GS2)과 제 2 접지 선택 라인(GSL2)을 연결한다.
도 4에서 제 1 패스 트랜지스터(S1W2)와 제 2 패스 트랜지스터(S2G)의 구조만 도시되어 있다. 그러나 제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 다른 패스 트랜지스터들(S1G, S1S, S1W1~S1W9, S1W11~S1Wn, S2G, S2S, S2W1~S2W24, S2W26~S2Wn) 각각은 도 3을 참조하여 설명된 바와 같이 구성될 것이다.
즉, 제 1 및 제 2 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)의 게이트들은 제 1 블록 워드 라인(BLKWL1)과 연결된다.
제 1 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn)은 제 1 스트링 선택 신호 라인(SS1), 제 1 접지 선택 신호 라인(GS1), 및 제 1 워드 라인 구동신호 라인(S1_1~S1_n)을 각각 제 1 스트링 선택 라인(SSL1), 제 1 접지 선택 라인(GSL1), 및 제 1 워드 라인들(WL1_1~WL1_n)과 연결한다.
제 2 패스 트랜지스터들(S2G, S2S, S2W1~S2Wn)은 제 2 스트링 선택 신호 라인(SS2), 제 2 접지 선택 신호 라인(GS2), 및 제 2 워드 라인 구동신호 라인들(S2_1~S2_n)을 각각 제 2 스트링 선택 라인(SSL2), 제 2 접지 선택 라인(GSL2), 및 제 2 워드 라인들(WL2_1~WL2_n)과 연결한다.
도 4를 참조하면 제 1 패스 트랜지스터 회로(241)의 패스 트랜지스터들(S1S, S1G, S1W1~S1Wn)과 제 2 패스 트랜지스터 회로(242)의 패스 트랜지스터들(S2S, S2G, S2W1~S2Wn)이 서로 인접하여 배치될 수 있다. 예시적으로, 제 1 패스 트랜지스터 회로(241)의 제 1 패스 트랜지스터(S1Wn)와 제 2 패스 트랜지스터 회로(242)의 제 2 패스 트랜지스터(S2S)는 서로 인접하여 배치된다. 제 1 패스 트랜지스터 회로(241)의 제 1 패스 트랜지스터(S1Wi)와 제 2 패스 트랜지스터 회로(242)의 제 2 패스 트랜지스터(S2Wj-1)는 서로 인접하여 배치된다. 도 4는 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)의 배치를 예시적으로 보여주는 도면이다. 따라서, 서로 인접한 제 1 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn)과 제 2 패스 트랜지스터들(S2G, S2S, S2W1~S2Wn)은 도 4에 도시된 경우보다 더 많을 수 있다.
한편, 제 1 패스 트랜지스터 회로(241)의 패스 트랜지스터들(S1S, S1G, S1W1~S1Wn) 중 어느 하나와 제 2 패스 트랜지스터 회로(242)의 패스 트랜지스터들(S2S, S2G, S2W1~S2Wn) 중 어느 하나가 인접한 경우, npn접합이 발생할 수 생길 수 있다.
구체적으로, 제 1 메모리 블록(211)에 프로그램이 수행될 때 선택된 워드 라인과 연결된 패스 트랜지스터에 프로그램 전압(Vpgm)이 인가된다. 이때, 선택된 워드 라인에 연결되는 제 1 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn) 중 어느 하나와 제 2 패스 트랜지스터 회로(242)의 제 2 패스 트랜지스터들(S2S, S2G, S2W1~S2Wn)이 인접한 경우, npn 접합에 따른 바이폴라 현상이 발생할 수 있다. 이는 도 5에서 상세히 검토된다.
도 5는 도 3 및 도 4의 제 1 패스 트랜지스터(S1W2)와 제 2 패스 트랜지스터(S2G)의 단면도이다.
예시적으로, 제 1 패스 트랜지스터(S1W2, 320)는 프로그램될 제 1 메모리 블록(211)의 제 1 워드 라인(WL1_10)과 연결되고, 제 2 패스 트랜지스터(S2G, 330)는 프로그램 금지될 제 2 메모리 블록(212)의 제 2 접지 선택 라인(GSL2)과 연결되는 것으로 가정한다.
도 3을 참조하여 설명된 바와 같이, 제 1 메모리 블록(211)과 연결된 제 1 패스 트랜지스터 회로(241)와 제 2 메모리 블록(212)과 연결된 제 2 패스 트랜지스터 회로(242)는 블록 워드 라인(BLKWL1)을 공유한다. 즉, 제 1 패스 트랜지스터(S1W2)의 게이트(321)와 제 2 패스 트랜지스터(S2G)의 게이트(331)는 블록 워드 라인(BLKWL1)에 연결된다. 따라서 제 1 메모리 블록(211)에 프로그램 동작이 수행될 때, 제 1 패스 트랜지스터(S1W2)와 제 2 패스 트랜지스터(S2G)는 턴-온 된다.
제 1 워드 라인(WL1_2)의 프로그램 시, 제 1 워드 라인 구동신호 라인(S1_2)에 프로그램 전압(Vpgm)이 인가된다. 그리고, 기판(Substrate, 340)에 접지전압(VSS)이 인가된다.
제 1 워드 라인(WL1_2)과 연결된 n웰(325), 기판(340), 및 제 2 접지 선택 신호 라인(GS2)에 연결되는 n웰(335)은 npn접합(310)을 형성할 수 있다. 예를 들어, 제 1 워드 라인(WL1_2)과 연결된 n웰(325)이 컬렉터(collector) 영역, 기판(340)이 베이스(base) 영역, 제 2 접지 선택 신호 라인(GS2)에 연결되는 n웰(335)이 이미터(emitter) 영역으로 동작한다. npn접합(310)은 BJT(Bipolar Junction Transistor)로 동작 가능하다.
제 2 접지 선택 신호 라인(GS2)에 접지 전압(VSS)이 인가되는 경우, 제 2 접지 선택 라인(GSL2)의 전압은 접지 전압(VSS)이다. 제 1 워드 라인 구동신호 라인(S1_2)에 연결되는 n웰(326)의 전압은 프로그램 전압(Vpgm)이다. 따라서 제 1 워드 라인(WL1_2)와 연결된 n웰(325)에 고전압인 프로그램 전압(V_pgm,이하, 컬렉터 전압(Vc1)이라 한다)이 인가된다. 기판(340)의 전압(이하, 베이스 전압(Vb1)이라 한다)은 접지 전압(VSS)이며, 제 2 접지 선택 신호 라인(GS2)에 연결되는 n웰(335)의 전압(이하, 이미터 전압(Ve1)이라 한다.)은 접지 전압(VSS)이다. 따라서 n웰(335)의 이미터 전압(Ve1)이 기판(340)의 베이스 전압(Vb1)보다 낮지 않아 순 바이어스 조건이 성립되지 않아야 한다.
그러나, n웰(325)의 컬렉터 전압(Vc1)과 n웰(335)의 이미터 전압(Ve1)의 차가 큰 경우, n웰(325)의 전자가 기판(340)으로 누설(leakage)되는 경우가 발생된다. 이 경우, npn 접합 영역(310)에서, 기판(340)의 베이스 전압(Vb1)이 상승하여 순 바이어스 조건을 만족시킬 수 있다.
즉, 컬렉터 전압(Vc1)은 상승된 기판(340)의 베이스 전압(Vb1)보다 크고, 상승된 기판(340)의 베이스 전압(Vb1)은 이미터 전압(Ve1)보다 크다. n웰(325)과 n웰(335) 사이에 전류의 흐름이 생길 수 있다. 이하, 이 현상을 바이폴라 현상으로 정의한다.
이와 같은 문제를 해결하기 위하여 본 발명의 실시 예에 따른 불휘발성 데이터 저장 장치(100)는 턴-온 상태인 패스 트랜지스터들과 연결된 프로그램 금지된 메모리 블록에 바이폴라 금지 전압을 인가한다.
예시적으로, 제 2 접지 선택 신호 라인(GS2)에 바이폴라 금지 전압(이하, 바이폴라 금지 전압(Va)라 한다)이 인가되는 경우, n웰(335)의 전압은 바이폴라 금지 전압(Va)이다. 바이폴라 금지 전압(Va)은 양의 전압일 수 있다. 바이폴라 금지 전압(Va)은 상승되는 기판(340)의 전압(Vb2)보다 높게 설정될 수 있다.
추가적으로, 도 4을 참조하면, 제 2 패스 트랜지스터 회로(241, 242)의 패스 트랜지스터들(S2G, S2S, S2W1~S2Wn)에 동일한 바이폴라 금지 전압(Va)이 인가될 수 있다. 제 2 패스 트랜지스터 회로(241, 242)의 패스 트랜지스터들(S2G, S2S, S2W1~S2Wn)에 각각 상이한 바이폴라 금지 전압들이 인가될 수 있다. 제 2 패스 트랜지스터 회로(241, 242)의 패스 트랜지스터들(S2G, S2S, S2W1~S2Wn)은 복수의 그룹들로 분할되고, 분할된 그룹단위로 상이한 바이폴라 금지 전압들이 인가될 수 있다.
제 1 블록(211)에 프로그램 동작이 수행되는 경우, 제 1 워드 라인 구동신호(S1_2)를 수신하는 n웰(326)의 전압(이하, 컬렉터 전압(Vc2)이라 한다)은 고전압인 프로그램 전압(Vpgm)이다. 따라서, n웰(325)의 전압은 고전압인 프로그램 전압(V_pgm)이다. 기판(340)의 전압은 바이폴라 금지 전압(Va)보다 낮은 전압(이하, 베이스 전압(Vb2)이라 한다)이다. n웰(335)의 전압(이하, 이미터 전압(Ve2)이라 한다.)은 바이폴라 금지 전압(Va)이다. 따라서 컬렉터 전압(Vc2)은 기판(340)의 베이스 전압(Vb2)보다 크나, 기판(340)의 베이스 전압(Vb2)은 이미터 전압(Ve2)보다 작다. 따라서 npn 접합 영역(310)에서, 바이폴라 금지 전압을 이용하면, 순 바이어스 조건을 만족시킬 수 없다.
도 4는 제 1 패스 트랜지스터(S1W2)와 제 2 패스 트랜지스터(S2G)만 도시하나, 제 1 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn)과 제 2 패스 트랜지스터들(S2G, S2S, S2W1~S2Wn)이 인접한 경우, 도 4를 참조하여 설명된 바와 같이 바이폴라 금지 전압을 인가할 수 있다.
다시 도 3을 참조하면, 제 1 드라이버(261)는 제 1 메모리 블록(211)에 프로그램 동작이 수행되는 경우, 스트링 선택 트랜지스터(SST1)를 턴-온 시켜 제 1 메모리 블록(211)을 선택한다. 예시적으로, 제 1 드라이버(261)는 제 1 메모리 블록(211)의 프로그램 동작 시 스트링 선택 신호 라인(SS1)에 전원 전압(VDD)을 인가하여 제 1 메모리 블록(210)을 선택한다. 제 1 드라이버(261)는 제 2 메모리 블록(212)에 프로그램 동작이 수행되는 경우, 제 1 패스 트랜지스터 회로(241)의 스트링 선택 신호 라인(SS1)에 바이폴라 금지 전압(Va)을 인가한다.
제 1 드라이버(261)는 제 1 메모리 블록(211)에 프로그램 동작이 수행되는 경우, 접지 선택 트랜지스터(GST1)를 턴-오프 시킨다. 예시적으로, 제 1 드라이버(261)는 제 1 메모리 블록(211)에 프로그램 동작이 수행되는 경우, 제 1 패스 트랜지스터 회로(241)의 접지 선택 신호 라인(GS1)에 접지 전압(VSS)을 인가한다. 제 1 드라이버(261)는 제 2 메모리 블록(212)에 프로그램 동작이 수행되는 경우, 제 1 패스 트랜지스터 회로(241)의 접지 선택 신호 라인(SS1)에 바이폴라 금지 전압(Vb)을 인가한다.
제 1 메모리 블록(211)에 프로그램 동작이 수행되는 경우, 제 1 드라이버(261)는 디코딩된 로우 어드레스 신호들(미도시)과 제어 신호들(미도시)에 응답하여 워드 라인 구동 신호들(S1_1~S1_n)을 프로그램 전압(Vpgm) 또는 패스 전압(Vpass)으로 구동한다. 이는 도 6을 참조하여 상세히 설명된다. 제 1 드라이버(262)는 제 2 메모리 블록(212)에 프로그램 동작이 수행되는 경우, 워드 라인 구동 신호 라인들(S1_1~S1_n)에 바이폴라 금지 전압(Va)을 인가한다.
제 1 메모리 블록(211) 또는 제 2 메모리 블록(212)에 프로그램 동작이 수행되는 경우, 제 2 드라이버(262)도 제 1 드라이버(261)와 마찬가지로 동작된다.
도 6은 프로그램 시, 도 3의 제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 패스 트랜지스터들(S1G, S1S, S1W1~S1Wn, S2G, S2S, S2W1~S2Wn)에 인가되는 전압 조건들을 보여주는 테이블이다.
도 6의 테이블은 예시적으로, 제 1 메모리 블록(211)의 워드 라인(WL1_2)이 프로그램되는 경우의 전압을 보여준다.
도 3과 도 6을 참조하면, 제 1 메모리 블록(211)에서, 제 1 접지 선택 신호 라인(GS1)에 접지 전압(VSS)이 인가된다. 제 1 스트링 선택 신호 라인(SS1)에 전원 전압(VSS)이 인가된다. 선택된 워드 라인(WL1_2)과 연결된 워드 라인 구동신호 라인(S1_2)은 프로그램 전압(Vpgm, 예를 들어 20볼트)이 인가된다. 비 선택된 워드 라인(WL1_1, WL1_3~WL_n)과 연결된 워드 라인 구동신호 라인(S1_1, S1_3~S1_n)은 패스 전압(Vpass)이 인가된다.
도 4를 참조하여 설명된 바와 같이, 제 2 패스 트랜지스터 회로(242)의 패스 트랜지스터들(S2S, S2G, S2W1~S2Wn)은 프로그램 전압(Vpgm)이 인가되는 워드 라인 구동신호 라인(S1_2)과 연결된 제 1 패스 트랜지스터(S1W2)와 인접되어 배치될 수 있다. 따라서 바이폴라 현상이 발생할 수 있다.
그러므로 프로그램 금지된 제 2 메모리 블록(212)에서, 접지 선택 신호 라인(GS2), 스트링 선택 신호 라인(SS2) 및 워드 라인 구동신호 라인들(S2_1~S2_n)은 바이폴라 금지 전압(Va)이 인가된다.
제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 패스 트랜지스터들(S1G, S1W1~S1Wn, S1S, S2G, S2W1~S2Wn, S2S)의 배치 방법에 따라 각 패스 트랜지스터들 사이의 거리가 다르다. 또, 제 1 및 제 2 패스 트랜지스터들 회로들(241, 242)의 패스 트랜지스터들(S1G, S1W1~S1Wn, S1S, S2G, S2W1~S2Wn, S2S)에 공정상의 오차가 존재한다.
접지 선택 신호 라인(GS2), 스트링 선택 신호 라인(SS2) 및 워드 라인 구동신호 라인들(S2_1~S2_n)에 모두 동일한 바이폴라 금지 전압(Va)이 인가되는 것으로 한정되지 않는다. 예를 들면, 접지 선택 신호 라인(GS2), 스트링 선택 신호 라인(SS2) 및 워드 라인 구동신호 라인들(S2_1~S2_n)에 동일한 바이폴라 금지 전압(Va)이 인가될 수 있다. 접지 선택 신호 라인(GS2), 스트링 선택 신호 라인(SS2) 및 워드 라인 구동신호 라인들(S2_1~S2_n)에 각각 상이한 바이폴라 금지 전압들이 인가될 수 있다. 접지 선택 신호 라인(GS2), 스트링 선택 신호 라인(SS2) 및 워드 라인 구동신호 라인들(S2_1~S2_n)은 복수의 그룹들로 분할되고, 분할된 그룹단위로 상이한 바이폴라 금지 전압들이 인가될 수 있다.
예시적으로, 스트링 선택 신호 라인(SS2)은 바이폴라 금지 전압(Va)으로 구동되며, 워드 라인 구동신호 라인들(S2_5~S2_n)은 바이폴라 금지 전압(Vb)으로 구동되며, 워드 라인 구동신호 라인들(S2_1~S2_4)은 바이폴라 금지 전압(Vc)으로 구동되며, 접지 선택 신호 라인(GS2)은 바이폴라 금지 전압(Vd)으로 구동될 수 있다.
도 6에서는 제 1 메모리 블록(211)의 워드 라인(WL1_10)이 선택된 경우가 도시되었으나, 제 1 메모리 블록(211)의 다른 워드 라인들(SS1, GS1, WL1_1~WL1_9, WL1_11~WL1_n)이 선택된 경우, 또는 제 2 메모리 블록(212)에 프로그램이 수행되는 경우도 같은 방법으로 동작된다.
도 6에서는 두 개의 메모리 블록(211, 212)들이 블록 디코더(250)와 연결된 제 1 블록 워드 라인(BLKWL1)을 공유하는 경우의 프로그램 방법이 도시되었으나, 적어도 3개 이상의 메모리 블록이 블록 워드 라인을 공유하는 경우도 같은 프로그램 방법으로 동작된다. 예시적으로, 블록 디코더를 공유하는 복수의 메모리 블록들 중 프로그램될 메모리 블록의 프로그램 시, 블록 디코더를 공유하는 복수의 메모리 블록들 중 프로그램 금지된 메모리 블록들에는 바이폴라 금지 전압들이 인가된다.
도 7은 프로그램 시, 블록 워드 라인 신호를 공유하는 메모리 블록들의 워드 라인들에 전압을 인가하는 방법이 도시된 순서도이다.
도 3, 도 6 및 도 7을 참조하면, S110단계에서 블록 디코더(250)는 패스 트랜지스터 회로들(241,242)을 활성화한다. 예시적으로, 블록 디코더(250)는 블록 선택 신호(BLKWL1)를 발생하여, 패스 트랜지스터 회로들(241,242)을 활성화한다. 따라서, 패스 트랜지스터 회로들(241,242)은 턴 온 된다.
S120단계에서, 제 1 드라이버(261)는 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가한다. 제 1 드라이버(261)는 프로그램될 메모리 블록의 비선택된 워드 라인에 패스 전압(Vpass)을 인가한다. 제 1 드라이버(261)는 프로그램될 메모리 블록의 접지 선택 라인에 접지 전압(VSS)을 인가한다. 제 1 드라이버(261)는 프로그램될 메모리 블록의 스트링 선택 라인에 전원 전압(VDD)을 인가한다.
S130단계에서, 제 2 드라이버(262)는 프로그램 금지될 메모리 블록에 바이폴라 금지 전압을 인가한다. 예시적으로, 프로그램 금지될 메모리 블록의 접지 선택 신호 라인, 스트링 선택 신호 라인 및 워드 라인 구동신호 라인들에 동일한 바이폴라 금지 전압이 인가될 수 있다. 접지 선택 신호 라인, 스트링 선택 신호 라인 및 워드 라인 구동신호 라인들에 각각 상이한 바이폴라 금지 전압들이 인가될 수 있다. 접지 선택 신호 라인, 스트링 선택 신호 라인 및 워드 라인 구동신호 라인들은 복수의 그룹들로 분할되고, 분할된 그룹단위로 상이한 바이폴라 금지 전압들이 인가될 수 있다.
도 8는 불휘발성 데이터 저장 장치(1100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다. 도 8를 참조하면, 메모리 시스템(1000)은 불휘발성 데이터 저장 장치(1100) 및 컨트롤러(1200)를 포함한다.
불휘발성 데이터 저장 장치(1100)는 도 1을 참조하여 설명된 불휘발성 데이터 저장 장치(100)와 동일하다.
컨트롤러(1200)는 호스트(Host) 및 불휘발성 데이터 저장 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 불휘발성 데이터 저장 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 불휘발성 데이터 저장 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 불휘발성 데이터 저장 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 불휘발성 데이터 저장 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 도 1 및 도 8을 참조하면, 컨트롤러(1200)는 불휘발성 데이터 저장 장치(1100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고 컨트롤러(1200)는 불휘발성 데이터 저장 장치(1100)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 데이터 저장 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 데이터 저장 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 불휘발성 데이터 저장 장치(1200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 데이터 저장 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 데이터 저장 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 불휘발성 데이터 저장 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 불휘발성 데이터 저장 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(1200) 및 불휘발성 데이터 저장 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
컨트롤러(1200) 및 불휘발성 데이터 저장 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 데이터 저장 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 데이터 저장 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 9은 도 8의 메모리 시스템(2000)의 응용 예를 보여주는 블록도이다.
컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1200)와 같다.
메모리 시스템(2000)은 불휘발성 데이터 저장 장치(2100) 및 컨트롤러(2200)를 포함한다. 불휘발성 데이터 저장 장치(2100)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 도 9에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1을 참조하여 설명된 불휘발성 데이터 저장 장치(2100)와 같이 구성된다. 그리고, 컨트롤러(2200)는 도 8을 참조하여 설명된 컨트롤러(1200)와 같이 구성된다.
도 10는 도 9을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 10를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다. 메모리 시스템(2000)은 컨트롤러(2100) 및 불휘발성 데이터 저장 장치(2200)를 포함한다.
도 10에서, 불휘발성 데이터 저장 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 데이터 저장 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 도 8 및 도 9를 참조하여 설명된 컨트롤러(1200, 2200)의 기능은 중앙처리장치(3100)에 의해 수행된다.
도 10에서, 도 9를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다.
예시적으로, 컴퓨팅 시스템(3000)은 도 8 및 도 9를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
상술한 바와 같이, 본 발명의 실시 예에 따른 불휘발성 데이터 저장 장치(100)의 프로그램 방법에 의하면 제 1 및 제 2 패스 트랜지스터 회로들(241, 242)의 패스 트랜지스터들(S1G, S1W1~S1Wn, S1S, S2G, S2W1~S2Wn, S2S) 사이의 바이폴라 현상이 방지될 수 있다. 본 발명의 실시 예에 따른 불휘발성 데이터 저장 장치의 프로그램 방법에 의하면 트랜지스터 회로의 패스 트랜지스터들 사이의 바이폴라 현상이 방지될 수 있다. 따라서, 불휘발성 데이터 저장 장치의 데이터의 신뢰성이 향상된다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
110 :메모리 셀 어레이
120 :어드레스 디코더
241 :제 1 패스 트랜지스터 회로
242 :제 2 패스 트랜지스터 회로
261 :제 1 드라이버
262 :제 2 드라이버
250 :블록 디코더
211 :제 1 메모리 블록
212 :제 2 메모리 블록
310 :npn접합
120 :어드레스 디코더
241 :제 1 패스 트랜지스터 회로
242 :제 2 패스 트랜지스터 회로
261 :제 1 드라이버
262 :제 2 드라이버
250 :블록 디코더
211 :제 1 메모리 블록
212 :제 2 메모리 블록
310 :npn접합
Claims (10)
- 하나의 블록 워드 라인을 공유하는 복수의 메모리 블록들을 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법에 있어서,
상기 복수의 메모리 블록들을 선택하는 단계;
제 1 패스 트랜지스터 회로를 통하여, 상기 복수의 메모리 블록들 중 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하는 단계; 및
제 2 패스 트랜지스터 회로를 통하여, 상기 복수의 메모리 블록들 중 프로그램 금지될 메모리 블록들의 워드 라인들에 바이폴라 금지 전압을 인가하는 단계를 포함하되,
상기 제 1 패스 트랜지스터 회로, 상기 불휘발성 데이터 저장 장치의 기판, 및 상기 제 2 패스 트랜지스터 회로의 접합에 의한 전류의 발생을 방지하기 위한 상기 바이폴라 금지 전압은 상기 불휘발성 데이터 저장 장치의 상기 기판의 전압보다 큰 불휘발성 데이터 저장 장치의 프로그램 방법. - 제 1 항에 있어서,
상기 복수의 메모리 블록들을 선택하는 단계는,
상기 복수의 메모리 블록들과 연결된 패스 트랜지스터들을 활성화하는 단계를 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법. - 제 2 항에 있어서,
상기 선택된 워드 라인에 상기 프로그램 전압을 인가하는 단계는,
상기 활성화된 패스 트랜지스터를 통해 상기 선택된 워드 라인에 상기 프로그램 전압을 인가하는 단계를 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법. - 제 2 항에 있어서,
상기 프로그램 금지될 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계는,
상기 활성화된 패스 트랜지스터들을 통해 상기 프로그램 금지될 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계를 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법. - 제 4 항에 있어서,
상기 프로그램 금지될 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계는,
상기 프로그램 금지될 메모리 블록들의 워드 라인들에 동일한 바이폴라 금지 전압을 인가하는 단계를 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법. - 제 4 항에 있어서,
상기 프로그램 금지될 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계는,
상기 프로그램 금지될 메모리 블록들의 워드 라인들에 각각 상이한 바이폴라 금지 전압들을 인가하는 단계를 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법. - 제 4 항에 있어서,
상기 프로그램 금지될 메모리 블록들의 워드 라인들에 상기 바이폴라 금지 전압을 인가하는 단계는,
상기 프로그램 금지될 메모리 블록들의 워드 라인들의 그룹별로 상이한 바이폴라 금지 전압들을 인가하는 단계를 포함하는 불휘발성 데이터 저장 장치의 프로그램 방법. - 불휘발성 데이터 저장 장치에 있어서,
하나의 블록 워드 라인을 공유하는 복수의 메모리 블록들;
상기 하나의 블록 워드 라인과 연결되며, 상기 복수의 메모리 블록들을 선택하는 블록 디코더;
제 1 패스 트랜지스터 회로를 통하여, 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하는 제 1 드라이버; 및
제 2 패스 트랜지스터 회로를 통하여, 프로그램 금지될 메모리 블록들의 워드 라인들에 바이폴라 금지 전압을 인가하는 제 2 드라이버를 포함하되,
상기 제 1 패스 트랜지스터 회로, 상기 불휘발성 데이터 저장 장치의 기판, 및 상기 제 2 패스 트랜지스터 회로의 접합에 의한 전류의 발생을 방지하기 위한 상기 바이폴라 금지 전압은 상기 불휘발성 데이터 저장 장치의 상기 기판의 전압보다 큰 불휘발성 데이터 저장 장치. - 제 8 항에 있어서,
상기 복수의 메모리 블록들, 그리고 상기 제 1 및 제 2 드라이버들과 연결된 패스 트랜지스터들을 더 포함하며,
상기 블록 디코더는 상기 패스 트랜지스터들을 활성화하여 상기 메모리 블록들을 선택하는 불휘발성 데이터 저장 장치. - 불휘발성 데이터 저장 장치; 및
상기 불휘발성 데이터 저장 장치를 제어하도록 구성되는 컨트롤러를 포함하고,
상기 불휘발성 데이터 저장 장치는,
하나의 블록 워드 라인을 공유하는 복수의 메모리 블록들;
상기 블록 워드 라인과 연결되며, 상기 복수의 메모리 블록들을 선택하는 블록 디코더;
제 1 패스 트랜지스터 회로를 통하여, 프로그램될 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하는 제 1 드라이버; 및
제 2 패스 트랜지스터 회로를 통하여, 프로그램 금지될 메모리 블록들의 워드 라인들에 바이폴라 금지 전압을 인가하는 제 2 드라이버를 포함하되,
상기 제 1 패스 트랜지스터 회로, 상기 불휘발성 데이터 저장 장치의 기판, 및 상기 제 2 패스 트랜지스터 회로의 접합에 의한 전류의 발생을 방지하기 위한 상기 바이폴라 금지 전압은 상기 기판의 전압보다 큰 메모리 시스템.
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