KR102601963B1 - 블록 디코더 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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Abstract

본 기술은 어드레스 신호들에 응답하여 제어 신호를 생성하기 위한 제어 신호 생성 회로; 상기 제어 신호에 응답하여 내부 전원 전위 레벨 또는 음 전위 레벨을 갖는 내부 전압을 제어 노드로 출력하기 위한 전위 레벨 스위치 회로; 및 상기 제어 노드와 출력 노드를 서로 연결하고, 상기 제어 신호 및 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 상기 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 선택 신호를 상기 출력 노드를 통해 출력하거나, 상기 제어 신호에 응답하여 상기 음 전위 레벨을 갖는 상기 내부 전압을 상기 블록 선택 신호로써 상기 출력 노드를 통해 출력하기 위한 전압 인가 회로를 포함하는 반도체 메모리 장치를 포함한다.

Description

블록 디코더 및 이를 포함하는 반도체 메모리 장치{Block decorder and semiconductor memory device having the same}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 블록 디코더 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
일반적으로, 플래시 메모리 소자는 메모리 셀의 프로그램, 리드 및 소거 동작을 수행하기 위하여 블록(block) 단위로 메모리 셀 어레이를 선택하기 위한 블록 디코더가 필요하다.
본 발명은 반도체 메모리 장치의 사이즈를 감소시킬 수 있는 블록 디코더 및 이를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 블록 디코더는 어드레스 신호들에 응답하여 제어 신호를 생성하기 위한 제어 신호 생성 회로; 상기 제어 신호에 응답하여 내부 전원 전위 레벨 또는 음 전위 레벨을 갖는 내부 전압을 제어 노드로 출력하기 위한 전위 레벨 스위치 회로; 및 상기 제어 노드와 출력 노드를 서로 연결하고, 상기 제어 신호 및 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 상기 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 선택 신호를 상기 출력 노드를 통해 출력하거나, 상기 제어 신호에 응답하여 상기 음 전위 레벨을 갖는 상기 내부 전압을 상기 블록 선택 신호로써 상기 출력 노드를 통해 출력하기 위한 전압 인가 회로를 포함한다.
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본 발명의 실시 예에 따른 반도체 메모리 장치는 메모리 블록; 다수의 동작 전압들을 생성하여 다수의 워드 라인들에 출력하기 위한 전압 생성 회로; 어드레스 신호들에 응답하여 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 선택 신호를 출력하거나, 음 전위 레벨을 갖는 상기 블록 선택 신호를 출력하기 위한 블록 디코더; 및 상기 전압 생성 회로와 상기 메모리 블록 사이에 상기 다수의 워드 라인들을 통해 연결되며, 상기 블록 선택 신호에 응답하여 상기 다수의 동작 전압들을 상기 메모리 블록으로 전달하거나 차단하는 패스 회로를 포함하며, 상기 블록 디코더는, 상기 어드레스 신호들에 응답하여 제어 신호를 생성하기 위한 제어 신호 생성 회로; 상기 제어 신호에 응답하여 상기 내부 전원 전위 레벨 또는 상기 음 전위 레벨을 갖는 내부 전압을 제어 노드로 출력하기 위한 전위 레벨 스위치 회로; 및 상기 제어 노드와 출력 노드를 서로 연결하고, 상기 제어 신호 및 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 상기 고 전위 레벨을 갖는 상기 블록 선택 신호를 상기 출력 노드를 통해 출력하거나, 상기 제어 신호에 응답하여 상기 음 전위 레벨을 갖는 상기 내부 전압을 상기 블록 선택 신호로써 상기 출력 노드를 통해 출력하기 위한 전압 인가 회로를 포함한다.
본 기술은 블록 디코더 내의 트랜지스터 수를 감소시킴으로써, 이를 포함하는 반도체 메모리 장치의 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 메모리 블록과 패스 회로를 구체적으로 설명하기 위한 회로도이다.
도 3은 제1 실시 예에 따른 블록 디코더를 설명하기 위한 회로도이다.
도 4는 제1 실시 예에 따른 블록 디코더의 동작을 설명하기 위한 신호들의 파형도이다.
도 5는 본 발명의 제2 실시 예에 따른 블록 디코더를 설명하기 위한 회로도이다.
도 6은 본 발명의 제2 실시 예에 따른 블록 디코더의 동작을 설명하기 위한 신호들의 파형도이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 블록(110), 패스 회로(120), 블록 디코더(130) 및 전압 생성 회로(140)를 포함할 수 있다.
메모리 블록(110)은 다수의 메모리 셀들을 포함할 수 있다. 예를 들면, 다수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 동일한 워드 라인에 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 또한 메모리 블록(110)은 다수의 셀 스트링을 포함할 수 있다. 메모리 블록(110)과 패스 회로(120) 사이에 로컬 워드 라인들(L_WL)이 연결된다.
패스 회로(120)는 전압 생성 회로(140)와 글로벌 워드 라인들(G_WL)을 통해 연결되며, 메모리 블록(110)과 로컬 워드 라인들(L_WL)을 통해 연결된다. 패스 회로(120)는 블록 디코더(130)에서 출력되는 블록 선택 신호(BLKWL)에 응답하여 전압 생성 회로(140)에서 생성된 다수의 동작 전압들을 메모리 블록(110)으로 전달하거나 차단한다. 예를 들어, 리드 동작 시, 전압 생성 회로(140)는 음 전위 레벨을 갖는 리드 전압을 포함한 다수의 동작 전압들을 출력할 수 있으며, 패스 회로(120)는 블록 선택 신호(BLKWL)에 응답하여 메모리 블록(110)에 전달하거나 차단할 수 있다. 이 때, 메모리 블록(110)이 선택된 메모리 블록일 경우, 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 선택 신호(BLKWL)가 패스 회로(120)에 인가된다. 이로 인해, 음 전위 레벨을 갖는 리드 전압을 포함한 다수의 동작 전압들이 메모리 블록(110)으로 전달된다. 또한, 메모리 블록(110)이 비 선택된 메모리 블록일 경우, 음 전압의 전위 레벨을 갖는 블록 선택 신호(BLKWL)가 패스 회로(120)에 인가된다. 이로 인해, 패스 회로(120)는 음 전위 레벨을 갖는 리드 전압을 포함한 다수의 동작 전압들이 메모리 블록(110)으로 전달되는 것을 차단한다.
블록 디코더(130)는 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 응답하여 고 전위 레벨을 갖는 블록 선택 신호(BLKWL)를 출력하거나, 음 전위 레벨을 갖는 블록 선택 신호(BLKWL)를 출력한다. 이 때, 블록 디코더(130)는 메모리 블록(110)이 선택된 메모리 블록일 경우, 모두 로직 하이 레벨을 갖는 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 응답하여 고 전위 레벨을 갖는 블록 선택 신호(BLKWL)를 출력한다. 또한, 메모리 블록(110)이 비 선택된 메모리 블록일 경우, 적어도 어느 하나는 로직 로우 레벨을 갖는 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 응답하여 음 전위의 전위 레벨을 갖는 블록 선택 신호(BLKWL)를 출력한다.
전압 생성 회로(140)는 다수의 동작 전압들을 생성하고, 다수의 동작 전압들을 글로벌 워드 라인들(G_WL)로 출력한다. 예를 들어 동작 전압들은 음의 전위 레벨을 갖는 리드 전압을 포함할 수 있다.
도 2는 도 1에 도시된 반도체 메모리 장치의 메모리 블록과 패스 회로를 구체적으로 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 블록(110)은 공통 소스 라인(CSL)과 다수의 비트 라인들(BL1~BLm) 사이에 각각 연결된 다수의 셀 스트링들(ST1~STm)을 포함한다. 다수의 셀 스트링들(ST1~STm) 각각은 서로 동일한 구조를 갖는다. 제1 스트링(ST1)은 공통 소스 라인(CSL)과 비트 라인(BL1) 사이에 직렬 연결된 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC0 내지 MCn) 및 드레인 선택 트랜지스터(DST)를 포함하며, 소스 선택 트랜지스터(SST), 다수의 메모리 셀들(MC0 내지 MCn) 및 드레인 선택 트랜지스터(DST) 각각은 로컬 워드 라인들(L_WL)에 연결된다.
패스 회로(120)는 글로벌 워드 라인들(G_WL)과 로컬 워드 라인들(L_WL)사이에 연결된다. 패스 회로(120)는 블록 선택 신호(BLKWL)에 응답하여 턴온 또는 턴오프되는 다수의 고 전압 트랜지스터들(HT1~HTk)을 포함할 수 있다.
패스 회로(120)는 블록 디코더에서 출력되는 블록 선택 신호(BLKWL)에 응답하여 전압 생성 회로에서 생성된 다수의 동작 전압들을 메모리 블록(110)으로 전달하거나 차단할 수 있다. 예를 들어, 리드 동작 시, 프로그램된 메모리 셀들의 문턱 전압의 분포가 0V 아래로 형성되면, 전압 생성 회로에서 글로벌 워드 라인들(G_WL)에 음 전위 레벨을 갖는 리드 전압이 인가될 수 있다. 이 때, 메모리 블록(110)이 선택된 메모리 블록일 경우, 고 전위 레벨을 갖는 블록 선택 신호(BLKWL)가 패스 회로(120)에 인가된다. 이로 인해, 다수의 고 전압 트랜지스터들(HT1~HTk)이 모두 턴온되고, 음 전위 레벨을 갖는 리드 전압이 메모리 블록(110)으로 전달된다. 또한, 메모리 블록(110)이 비 선택된 메모리 블록일 경우, 음 전압의 전위 레벨을 갖는 블록 선택 신호(BLKWL)가 패스 회로(120)에 인가된다. 이로 인해, 다수의 고 전압 트랜지스터들(HT1~HTk)이 모두 턴오프되고, 패스 회로(120)는 음 전위 레벨을 갖는 리드 전압이 메모리 블록(110)으로 전달되는 것을 차단한다.
도 3은 제1 실시 예에 따른 블록 디코더를 설명하기 위한 회로도이다.
도 4는 제1 실시 예에 따른 블록 디코더의 동작을 설명하기 위한 신호들의 파형도이다.
도 3 및 도 4를 참조하면, 블록 디코더(130)는 제어 신호 생성 회로(131_A), 전위 레벨 스위치 회로(132_A) 및 전압 인가 회로(133_A)를 포함할 수 있다.
제어 신호 생성 회로(131_A)는 다수의 NMOS 트랜지스터들(N1~N5), PMOS 트랜지스터들(P1 및 P2) 및 인버터(IV1)를 포함할 수 있다. PMOS 트랜지스터(P1)는 노드(B)와 내부 전원 전압(VCCI)이 인가되는 노드(A) 사이에 연결되고, 인에이블 신호(EN)에 응답하여 턴온(turn on) 또는 턴오프(turn off)된다. 다수의 NMOS 트랜지스터들(N1~N5)은 노드(B)와 접지 전압(VSSI)이 인가되는 단자 사이에 직렬로 연결된다. 다수의 NMOS 트랜지스터들(N2~N5)은 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 각각 응답하여 턴온 또는 턴오프된다. NMOS 트랜지스터(N1)는 인에이블 신호(EN)에 응답하여 턴온 또는 턴오프된다. 인버터(IV1)는 노드(B)와 노드(C) 사이에 연결된다. 인버터(IV1)는 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)를 반전시켜 노드(C)에 반전 제어 신호(CON_N)를 출력한다. PMOS 트랜지스터(P2)는 노드(B)와 내부 전원 전압(VCCI)이 인가되는 노드(A) 사이에 연결되고, 반전 제어 신호(CON_N)에 응답하여 턴온 또는 턴오프된다.
전위 레벨 스위치 회로(132_A)는 PMOS 트랜지스터들(P3 및 P4) 및 트리플 웰 트랜지스터들(THVN1~THVN3)을 포함할 수 있다. PMOS 트랜지스터(P3)는 노드(E)와 내부 전원 전압(VCCI)이 인가되는 노드(D) 사이에 연결되고, 제어 신호(CON)에 응답하여 턴온 또는 턴오프된다. PMOS 트랜지스터(P4)는 노드(F)와 내부 전원 전압(VCCI)이 인가되는 노드(D) 사이에 연결되고, 반전 제어 신호(CON_N)에 응답하여 턴온 또는 턴오프된다. 트리플 웰 트랜지스터(THVN1)는 노드(E)와 음 전압(VNEG)이 인가되는 노드(G) 사이에 연결되고, 노드(F)의 전위 레벨에 응답하여 턴온 또는 턴오프된다. 트리플 웰 트랜지스터(THVN2)는 노드(F)와 음 전압(VNEG)이 인가되는 노드(G) 사이에 연결되고, 노드(E)의 전위 레벨에 응답하여 턴온 또는 턴오프된다. 트리플 웰 트랜지스터(THVN3)는 노드(H)와 음 전압(VNEG)이 인가되는 노드(G) 사이에 연결되며, 노드(F)의 전위 레벨에 응답하여 턴온 또는 턴오프된다.
전압 인가 회로(133_A)는 디플리션 트랜지스터(DHVN1), 고 전압 트랜지스터(HVP1) 및 트리플 웰 트랜지스터(THVN4)를 포함할 수 있다. 디플리션 트랜지스터(DHVN1)와 고 전압 트랜지스터(HVP1)는 노드(H)와 고 전압(VBLC)이 인가되는 노드(I) 사이에 직렬로 연결된다. 디플리션 트랜지스터(DHVN1)는 노드(H)의 전위 레벨에 응답하여 턴온 또는 턴오프된다. 디플리션 트랜지스터(DHVN1)의 문턱 전압은 음의 값을 갖는다. 이로 인하여 디플리션 트랜지스터(DHVN1)의 게이트에 0V이상의 전압이 인가되면, 디플리션 트랜지스터(DHVN1)는 턴온된다. 고 전압 트랜지스터(HVP1)는 제어 신호(CON)에 응답하여 턴온 또는 턴오프된다. 고 전압 트랜지스터(HVP1)는 PMOS 트랜지스터로 구성될 수 있다. 트리플 웰 트랜지스터(THVN4)는 노드(C)와 노드(H) 사이에 연결되며, 블록 프리차지 신호(BLK_PRECH)에 응답하여 턴온 또는 턴오프된다.
도 3 및 도 4에 따른 블록 디코더(130)의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)는 PMOS 트랜지스터(P1)에 로직 로우 레벨로 인가되고, PMOS 트랜지스터(P1)는 턴온된다. 이로 인해, 노드(B)는 내부 전원 전압(VCCI)의 전위 레벨을 갖도록 초기화된다.
이 후, 인에이블 신호(EN)는 내부 전원 전압(VCCI) 레벨로 활성화된다. 블록 디코더(130)에 대응하는 메모리 블록이 선택된 메모리 블록일 경우, 디코딩된 어드레스 신호들(XA, XB, XC, XD)이 모두 로직 하이 레벨로 인가되고, 다수의 NMOS 트랜지스터들(N2~N5)은 모두 턴온된다. 이에 따라 접지 전압(VSSI)이 노드(B)에 인가되고, 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)는 로직 로우 레벨로 된다. 반전 제어 신호(CON_N)는 인버터(IV1)에 의해 로직 하이 레벨로 된다. 로직 로우 레벨의 제어 신호(CON)는 전위 레벨 스위치 회로(132_A)에 포함된 PMOS 트랜지스터(P3)에 인가되고, PMOS 트랜지스터(P3)는 턴온된다. 이로 인해, 내부 전원 전압(VCCI)이 노드(E)에 출력되고, 트리플 웰 트랜지스터(THVN2)는 노드(E)의 전위 레벨에 응답하여 턴온된다. 노드(F)는 음 전압(VNEG)의 전위 레벨을 갖으며, 트리플 웰 트랜지스터(THVN3)는 턴오프 상태를 유지한다. 설정된 시간 동안 블록 프리차지 신호(BLK_PRECH)는 트리플 웰 트랜지스터(THVN4)에 내부 전원 전압(VCCI)보다 높은 고 전압(HV)의 전위 레벨로 인가된다. 이로 인해, 트리플 웰 트랜지스터(THVN4)는 턴온되어 노드(C)로부터 내부 전원 전압(VCCI)의 전위 레벨을 갖는 반전 제어 신호(CON_N)가 노드(H)로 전달된다. 설정 시간 후, 블록 프리차지 신호(BLK_PRECH)는 트리플 웰 트랜지스터(THVN4)에 내부 전원 전압(VCCI)의 전위 레벨로 하향된다. 디플리션 트랜지스터(DHVN1)는 노드(H)의 전위 레벨에 응답하여 턴온되고, 이로 인해, 노드(I)를 통해 고 전압(VBLC)이 고 전압 트랜지스터(HVP1)로 출력된다. 로직 로우 레벨의 제어 신호(CON)는 고 전압 트랜지스터(HVP1)에 인가되어 고 전압 트랜지스터(HVP1)는 턴온되고, 고 전압(VBLC)이 노드(H)로 전달된다. 따라서, 노드(H)의 전위 레벨은 더욱 상승하게 되며, 디플리션 트랜지스터(DHVN1)를 통해 흐르는 전류량이 더욱 증가된다. 이로 인해, 노드(H)의 전위 레벨은 고 전압(VBLC) 레벨만큼 상승되고, 블록 선택 신호(BLKWL)는 고 전압(VBLC) 레벨로 출력된다. 고 전압(VBLC)의 전위 레벨을 갖는 블록 선택 신호(BLKWL)가 블록 디코더(130)로부터 출력되고, 이에 대응하여 전압 생성 회로에서 생성된 음 전위 레벨을 갖는 리드 전압을 포함한 다수의 동작 전압들이 메모리 블록으로 전달된다.
블록 디코더(130)에 대응하는 메모리 블록이 비 선택된 메모리 블록일 경우, 디코딩된 어드레스 신호들(XA, XB, XC, XD) 중 적어도 어느 하나는 로직 로우 레벨로 인가되고, 노드(B)는 내부 전원 전압(VCCI)의 전위 레벨을 유지한다. 즉, 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)는 로직 하이 레벨을 유지한다.
반전 제어 신호(CON_N)는 인버터(IV1)에 의해 로직 로우 레벨로 된다. 로직 로우 레벨의 반전 제어 신호(CON_N)는 전위 레벨 스위치 회로(132_A)에 포함된 PMOS 트랜지스터(P4)에 인가되고, PMOS 트랜지스터(P4)는 턴온된다. 이로 인해, 내부 전원 전압(VCCI)이 노드(F)에 전달된다. 트리플 웰 트랜지스터(THVN3)는 노드(F)의 전위 레벨에 응답하여 턴온된다. 따라서 노드(G)에 인가된 음 전압(VNEG)이 트리플 웰 트랜지스터(THVN3)를 통해 노드(H)로 출력된다. 메모리 블록이 비 선택될 경우, 블록 프리차지 신호(BLK_PRECH)는 전압 인가 회로(133_A)의 트리플 웰 트랜지스터(THVN4)에 접지 전압(VSSI)보다 낮은 음 전압(VNEG)의 전위 레벨로 인가된다. 로직 하이 레벨의 제어 신호(CON)는 고 전압 트랜지스터(HVP1)에 인가되고, 고 전압 트랜지스터(HVP1)는 턴오프된다. 디플리션 트랜지스터(DHVN1)는 음 전위 레벨을 갖는 노드(H)에 의해 턴오프된다. 이로 인해, 노드(H)로 전달된 음 전압(VNEG)이 블록 선택 신호(BLKWL)로 출력된다. 즉, 음 전압(VNEG)의 전위 레벨을 갖는 블록 선택 신호(BLKWL)가 블록 디코더(130)로부터 출력되고, 패스 회로는 전압 생성 회로에서 생성된 음 전위 레벨을 갖는 리드 전압을 포함한 다수의 동작 전압들이 메모리 블록으로 전달 되는 것을 차단한다.
도 5는 본 발명의 제2 실시 예에 따른 블록 디코더를 설명하기 위한 회로도이다.
도 6은 본 발명의 제2 실시 예에 따른 블록 디코더의 동작을 설명하기 위한 신호들의 파형도이다.
도 5 및 도 6을 참조하면, 블록 디코더(130)는 제어 신호 생성 회로(131_B), 전위 레벨 스위치 회로(132_B) 및 전압 인가 회로(133_B)를 포함할 수 있다.
제어 신호 생성 회로(131_B)는 다수의 NMOS 트랜지스터들(N11~N15), PMOS 트랜지스터들(P11 및 P12) 및 인버터(IV11)를 포함할 수 있다. PMOS 트랜지스터(P11)는 노드(B)와 내부 전원 전압(VCCI)이 인가되는 노드(A) 사이에 연결되고, 인에이블 신호(EN)에 응답하여 턴온 또는 턴오프된다. 다수의 NMOS 트랜지스터들(N11~N15)은 노드(B)와 접지 전압(VSSI)이 인가되는 단자 사이에 직렬로 연결된다. 다수의 NMOS 트랜지스터들(N12~N15)은 디코딩된 어드레스 신호들(XA, XB, XC, XD)에 각각 응답하여 턴온 또는 턴오프된다. NMOS 트랜지스터(N11)는 인에이블 신호(EN)에 응답하여 턴온 또는 턴오프된다. 인버터(IV11)는 노드(B)와 노드(C) 사이에 연결된다. 인버터(IV11)는 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)를 반전시켜 노드(C)에 반전 제어 신호(CON_N)를 출력한다. PMOS 트랜지스터(P12)는 노드(B)와 내부 전원 전압(VCCI)이 인가되는 노드(A) 사이에 연결되고, 반전 제어 신호(CON_N)에 응답하여 턴온 또는 턴오프된다.
전위 레벨 스위치 회로(132_B)는 PMOS 트랜지스터들(P13 및 P14) 및 트리플 웰 트랜지스터들(THVN11 및 THVN12)을 포함할 수 있다. PMOS 트랜지스터(P13)는 노드(E)와 내부 전원 전압(VCCI)이 인가되는 노드(D) 사이에 연결되고, 제어 신호(CON)에 응답하여 턴온 또는 턴오프된다. PMOS 트랜지스터(P14)는 노드(F)와 내부 전원 전압(VCCI)이 인가되는 노드(D) 사이에 연결되고, 반전 제어 신호(CON_N)에 응답하여 턴온 또는 턴오프된다. 트리플 웰 트랜지스터(THVN11)는 노드(E)와 음 전압(VNEG)이 인가되는 노드(G) 사이에 연결되고, 노드(F)의 전위 레벨에 응답하여 턴온 또는 턴오프된다. 트리플 웰 트랜지스터(THVN12)는 노드(F)와 음 전압(VNEG)이 인가되는 노드(G) 사이에 연결되고, 노드(E)의 전위 레벨에 응답하여 턴온 또는 턴오프된다.
전압 인가 회로(133_B)는 디플리션 트랜지스터(DHVN11), 고 전압 트랜지스터(HVP11) 및 트리플 웰 트랜지스터(THVN13)를 포함할 수 있다. 디플리션 트랜지스터(DHVN11)와 고 전압 트랜지스터(HVP11)는 노드(H)와 고 전압(VBLC)이 인가되는 노드(I) 사이에 직렬로 연결된다. 디플리션 트랜지스터(DHVN11)는 노드(H)의 전위 레벨에 응답하여 턴온 또는 턴오프된다. 디플리션 트랜지스터(DHVN11)의 문턱 전압은 음의 값을 갖는다. 이로 인해, 디플리션 트랜지스터(DHVN11)의 게이트에 0V이상의 전압이 인가되면, 디플리션 트랜지스터(DHVN11)는 턴온된다. 고 전압 트랜지스터(HVP11)는 제어 신호(CON)에 응답하여 턴온 또는 턴오프된다. 고 전압 트랜지스터(HVP11)는 PMOS 트랜지스터로 구성될 수 있다. 트리플 웰 트랜지스터(THVN13)는 노드(E)와 노드(H) 사이에 연결되며, 블록 프리차지 신호(BLK_PRECH)에 응답하여 턴온 또는 턴오프된다.
도 5 및 도 6에 따른 블록 디코더(130)의 동작을 설명하면 다음과 같다.
인에이블 신호(EN)는 PMOS 트랜지스터(P11)에 로직 로우 레벨로 인가되고, PMOS 트랜지스터(P11)는 턴온된다. 이로 인해, 노드(B)는 내부 전원 전압(VCCI)의 전위 레벨을 갖도록 초기화된다.
이 후, 인에이블 신호(EN)는 내부 전원 전압(VCCI) 레벨로 활성화된다. 블록 디코더(130)에 대응하는 메모리 블록이 선택된 메모리 블록일 경우, 디코딩된 어드레스 신호들(XA, XB, XC, XD)이 모두 로직 하이 레벨로 인가되고, 다수의 NMOS 트랜지스터들(N12~N15)은 모두 턴온된다. 이에 따라 접지 전압(VSSI)이 노드(B)에 인가되고, 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)는 로직 로우 레벨로 된다. 반전 제어 신호(CON_N)는 인버터(IV11)에 의해 로직 하이 레벨로 된다. 로직 로우 레벨의 제어 신호(CON)는 전위 레벨 스위치 회로(132_B)에 포함된 PMOS 트랜지스터(P13)에 인가되어 PMOS 트랜지스터(P13)는 턴온되고, 내부 전원 전압(VCCI)이 노드(E)에 출력된다. 이 때, 트리플 웰 트랜지스터(THVN13)는 내부 전원 전압(VCCI) 및 내부 전원 전압(VCCI)보다 높은 고 전압(HV)의 전위 레벨을 갖는 블록 프리차지 신호(BLK_PRECH)에 의해 제어된다. 설정된 시간 동안 블록 프리차지 신호(BLK_PRECH)는 트리플 웰 트랜지스터(THVN13)에 고 전압(HV)의 전위 레벨로 인가되어 트리플 웰 트랜지스터(THVN13)는 턴온된다. 따라서, 노드(E)에 출력된 내부 전원 전압(VCCI)이 노드(H)로 전달된다. 설정 시간 후, 블록 프리차지 신호(BLK_PRECH)는 트리플 웰 트랜지스터(THVN13)에 내부 전원 전압(VCCI)의 전위 레벨로 하향되어 인가된다. 디플리션 트랜지스터(DHVN11)는 노드(H)의 전위 레벨에 응답하여 턴온되고, 노드(I)를 통해 고 전압(VBLC)이 고 전압 트랜지스터(HVP11)로 출력된다. 로직 로우 레벨의 제어 신호(CON)는 고 전압 트랜지스터(HVP11)에 인가되어 고 전압 트랜지스터(HVP11)가 턴온된다. 따라서, 고 전압(VBLC)이 노드(H)로 전달된다. 따라서, 노드(H)의 전위 레벨은 더욱 상승하게 되며, 디플리션 트랜지스터(DHVN11)를 통해 흐르는 전류량이 더욱 증가된다. 이로 인해, 노드(H)의 전위 레벨은 고 전압(VBLC) 레벨만큼 상승되고, 블록 선택 신호(BLKWL)는 고 전압(VBLC) 레벨로 출력된다. 고 전압(VBLC)의 전위 레벨을 갖는 블록 선택 신호(BLKWL)가 블록 디코더(130)로부터 출력되고, 이에 대응하여 전압 생성 회로에서 생성된 음 전위 레벨을 갖는 리드 전압을 포함한 다수의 동작 전압들이 메모리 블록으로 전달된다.
블록 디코더(130)에 대응하는 메모리 블록이 비 선택된 메모리 블록일 경우, 디코딩된 어드레스 신호들(XA, XB, XC, XD) 중 적어도 어느 하나는 로직 로우 레벨로 인가되고, 노드(B)는 내부 전원 전압(VCCI)의 전위 레벨을 유지한다. 즉, 노드(B)의 전위 레벨에 대응하는 제어 신호(CON)는 로직 하이 레벨을 유지한다.
반전 제어 신호(CON_N)는 인버터(IV11)에 의해 로직 로우 레벨로 된다. 로직 로우 레벨의 반전 제어 신호(CON_N)는 전위 레벨 스위치 회로(132_B)에 포함된 PMOS 트랜지스터(P14)에 인가되고, PMOS 트랜지스터(P14)는 턴온된다. 이로 인해, 내부 전원 전압(VCCI)이 노드(F)에 전달된다. 트리플 웰 트랜지스터(THVN11)는 노드(F)의 전위 레벨에 응답하여 턴온된다. 따라서 노드(G)에 인가된 음 전압(VNEG)이 트리플 웰 트랜지스터(THVN11)를 통해 노드(E)로 출력된다. 이 때, 트리플 웰 트랜지스터(THVN13)는 내부 전원 전압(VCCI) 및 내부 전원 전압(VCCI)보다 높은 고 전압(HV)의 전위 레벨을 갖는 블록 프리차지 신호(BLK_PRECH)에 의해 제어된다. 노드(E)에 출력된 음 전압(VNEG)이 트리플 웰 트랜지스터(THVN13)에 의해 노드(H)로 전달된다. 로직 하이 레벨의 제어 신호(CON)는 고 전압 트랜지스터(HVP11)에 인가되고, 고 전압 트랜지스터(HVP11)는 턴오프된다. 디플리션 트랜지스터(DHVN11)는 음 전위 레벨을 갖는 노드(H)에 의해 턴오프된다. 이로 인해, 노드(H)로 전달된 음 전압(VNEG)이 블록 선택 신호(BLKWL)로 출력된다. 즉, 음 전압(VNEG)의 전위 레벨을 갖는 블록 선택 신호(BLKWL)가 블록 디코더(130)로부터 출력되고, 패스 회로는 전압 생성 회로에서 생성된 음 전위 레벨을 갖는 리드 전압을 포함한 다수의 동작 전압들이 메모리 블록으로 전달 되는 것을 차단한다.
이와 같은 본 발명의 제2 실시 예에 따른 블록 디코더는 제1 실시 예에 따른 블록 디코더에 비해 전위 레벨 스위치 회로에 포함된 트리플 웰 트랜지스터의 수가 감소되고, 제1 실시 예에 따른 블록 디코더와 동일하게 음 전위 레벨 또는 고 전위 레벨을 갖는 블록 선택 신호를 출력할 수 있다. 이로 인해, 블록 디코더 및 이를 포함하는 반도체 메모리 장치의 사이즈를 감소시킬 수 있다. 또한, 전위 레벨 스위치 회로로부터 음 전위 레벨 또는 내부 전원 전위 레벨을 갖는 내부 전압이 전압 인가 회로로 출력될 때, 전압 인가 회로에 포함된 트리플 웰 트랜지스터는 내부 전원 전위 레벨 및 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 프리차지 신호에 의해 제어된다.
설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 7은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 7을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략될 수 있다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결될 수 있다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성될 수 있다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성될 수 있다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성될 수 있다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성될 수 있다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 8은 도 7의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 8을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할될 수 있다.
도 8에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성될 수 있다. 컨트롤러(2200)는 도 7을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성될 수 있다.
도 9는 도 8을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결될 수 있다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장될 수 있다.
도 9에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 9에서, 도 8을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 7을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 7 및 도 8을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 반도체 메모리 장치 110 : 메모리 블록
120 : 패스 회로 130 : 블록 디코더
131_A, 131_B : 제어 신호 생성 회로
132_A, 132_B : 전위 레벨 스위치 회로
133_A, 133_B : 전압 인가 회로
140 : 전압 생성 회로

Claims (12)

  1. 어드레스 신호들에 응답하여 제어 신호를 생성하기 위한 제어 신호 생성 회로;
    상기 제어 신호에 응답하여 내부 전원 전위 레벨 또는 음 전위 레벨을 갖는 내부 전압을 제어 노드로 출력하기 위한 전위 레벨 스위치 회로; 및
    상기 제어 노드와 출력 노드를 서로 연결하고, 상기 제어 신호 및 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 상기 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 선택 신호를 상기 출력 노드를 통해 출력하거나, 상기 제어 신호에 응답하여 상기 음 전위 레벨을 갖는 상기 내부 전압을 상기 블록 선택 신호로써 상기 출력 노드를 통해 출력하기 위한 전압 인가 회로를 포함하는 블록 디코더.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 전위 레벨 스위치 회로는
    내부 전원 전압 단자와 상기 제어 노드 사이에 연결되며, 상기 제어 신호에 응답하여 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압을 상기 제어 노드에 전달 하기 위한 제1 스위치;
    상기 내부 전원 전압 단자와 제1 노드 사이에 연결되며, 상기 제어 신호를 반전시킨 반전 제어 신호에 응답하여 구동되는 제2 스위치; 및
    상기 제어 노드와 음 전압 단자 사이에 연결되며, 상기 제2 스위치를 통해 전달된 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 상기 음 전위 레벨을 갖는 상기 내부 전압을 상기 제어 노드에 전달하기 위한 제3 스위치를 포함하는 블록 디코더.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 전위 레벨 스위치 회로는
    상기 제1 노드와 상기 음 전압 단자 사이에 연결되며, 상기 제1 스위치를 통해 전달된 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 구동되는 제4 스위치를 더 포함하는 블록 디코더.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 전압 인가 회로는 상기 제어 노드와 상기 전압 인가 회로에 포함된 상기 출력 노드를 전기적으로 연결하기 위한 제5 스위치를 포함하며,
    상기 제어 노드에 상기 음 전위 레벨을 갖는 상기 내부 전압이 인가될 때, 상기 제5 스위치는 상기 내부 전원 전위 레벨 및 상기 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 프리차지 신호에 의해 제어되는 블록 디코더.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    상기 제어 노드에 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압이 인가될 때, 상기 제5 스위치는 상기 내부 전원 전위 레벨 및 상기 내부 전원 전위 레벨보다 높은 상기 고 전위 레벨을 갖는 상기 블록 프리차지 신호에 의해 제어되는 블록 디코더.
  6. 메모리 블록;
    다수의 동작 전압들을 생성하여 다수의 워드 라인들에 출력하기 위한 전압 생성 회로;
    어드레스 신호들에 응답하여 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 선택 신호를 출력하거나, 음 전위 레벨을 갖는 상기 블록 선택 신호를 출력하기 위한 블록 디코더; 및
    상기 전압 생성 회로와 상기 메모리 블록 사이에 상기 다수의 워드 라인들을 통해 연결되며, 상기 블록 선택 신호에 응답하여 상기 다수의 동작 전압들을 상기 메모리 블록으로 전달하거나 차단하는 패스 회로를 포함하며,
    상기 블록 디코더는,
    상기 어드레스 신호들에 응답하여 제어 신호를 생성하기 위한 제어 신호 생성 회로;
    상기 제어 신호에 응답하여 상기 내부 전원 전위 레벨 또는 상기 음 전위 레벨을 갖는 내부 전압을 제어 노드로 출력하기 위한 전위 레벨 스위치 회로; 및
    상기 제어 노드와 출력 노드를 서로 연결하고, 상기 제어 신호 및 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 상기 고 전위 레벨을 갖는 상기 블록 선택 신호를 상기 출력 노드를 통해 출력하거나, 상기 제어 신호에 응답하여 상기 음 전위 레벨을 갖는 상기 내부 전압을 상기 블록 선택 신호로써 상기 출력 노드를 통해 출력하기 위한 전압 인가 회로를 포함하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 블록 디코더는
    상기 어드레스 신호들에 대응하여 상기 메모리 블록이 선택될 경우, 상기 고 전위 레벨을 갖는 상기 블록 선택 신호를 출력하고, 상기 어드레스 신호들에 대응하여 상기 메모리 블록이 비 선택될 경우, 상기 음 전위 레벨을 갖는 상기 블록 선택 신호를 출력하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 패스 회로는
    상기 고 전위 레벨을 갖는 상기 블록 선택 신호에 응답하여 상기 다수의 동작 전압들을 상기 메모리 블록으로 전달하거나, 상기 음 전위 레벨을 갖는 상기 블록 선택 신호에 응답하여 상기 다수의 동작 전압들이 상기 메모리 블록으로 전달되는 것을 차단하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 전위 레벨 스위치 회로는
    내부 전원 전압 단자와 상기 제어 노드 사이에 연결되며, 상기 제어 신호에 응답하여 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압을 상기 제어 노드에 전달 하기 위한 제1 트랜지스터;
    상기 내부 전원 전압 단자와 제1 노드 사이에 연결되며, 상기 제어 신호를 반전시킨 반전 제어 신호에 응답하여 구동되는 제2 트랜지스터; 및
    상기 제어 노드와 음 전압 단자 사이에 연결되며, 상기 제2 트랜지스터를 통해 전달된 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 상기 음 전위 레벨을 갖는 상기 내부 전압을 상기 제어 노드에 전달하기 위한 제1 트리플 웰 트랜지스터를 포함하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 전위 레벨 스위치 회로는
    상기 제1 노드와 상기 음 전압 단자 사이에 연결되며, 상기 제1 트랜지스터를 통해 전달된 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압에 응답하여 구동되는 제2 트리플 웰 트랜지스터를 더 포함하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 전압 인가 회로는 상기 제어 노드와 상기 전압 인가 회로에 포함된 상기 출력 노드를 전기적으로 연결하기 위한 제3 트리플 웰 트랜지스터를 포함하며,
    상기 제어 노드에 상기 음 전위 레벨을 갖는 상기 내부 전압이 인가될 때, 상기 제3 트리플 웰 트랜지스터는 상기 내부 전원 전위 레벨 및 상기 내부 전원 전위 레벨보다 높은 고 전위 레벨을 갖는 블록 프리차지 신호에 의해 제어되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 제어 노드에 상기 내부 전원 전위 레벨을 갖는 상기 내부 전압이 인가될 때, 상기 제3 트리플 웰 트랜지스터는 상기 내부 전원 전위 레벨 및 상기 내부 전원 전위 레벨보다 높은 상기 고 전위 레벨을 갖는 상기 블록 프리차지 신호에 의해 제어되는 반도체 메모리 장치.
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