KR20170111657A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 다수의 메모리 블록을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 동작 또는 리드 동작을 수행하기 위한 주변 회로, 및 상기 프로그램 동작 시 상기 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 모드 정보에 따라 소거 상태인 메모리 블록에 데이터를 프로그램하는 제1 프로그램 방식 또는 프로그램 상태인 메모리 블록에 상기 데이터를 프로그램하는 제2 프로그램 방식으로 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 특히 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
본 발명의 실시 예는 반도체 메모리 장치의 프로그램 동작 시 프로그램 동작 속도를 개선할 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 블록을 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이에 대한 프로그램 동작 또는 리드 동작을 수행하기 위한 주변 회로, 및 상기 프로그램 동작 시 상기 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 모드 정보에 따라 소거 상태인 메모리 블록에 데이터를 프로그램하는 제1 프로그램 방식 또는 프로그램 상태인 메모리 블록에 상기 데이터를 프로그램하는 제2 프로그램 방식으로 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 명령이 입력되는 단계, 상기 다수의 메모리 블록들 중 캠 블록에 저장된 상기 선택된 메모리 블록에 대한 프로그램 모드 정보에 따라 상기 선택된 메모리 블록의 프로그램 상태를 체크하는 단계, 및 상기 선택된 메모리 블록의 프로그램 상태를 체크한 결과에 따라 소거 상태인 메모리 블록에 데이터를 프로그램하는 제1 프로그램 방식 또는 프로그램 상태인 메모리 블록에 상기 데이터를 프로그램하는 제2 프로그램 방식으로 상기 선택된 메모리 블록에 대한 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 리드 명령이 입력되는 단계와, 상기 다수의 메모리 블록들 중 캠 블록에 저장된 상기 선택된 메모리 블록에 대한 프로그램 모드 정보에 따라 상기 선택된 메모리 블록의 프로그램 상태를 체크하는 단계, 및 상기 선택된 메모리 블록의 프로그램 상태를 체크한 결과에 따라 소거 상태인 메모리 블록에 데이터를 프로그램하는 제1 프로그램 방식으로 프로그램된 메모리 블록의 데이터를 리드하는 제1 리드 방식 또는 프로그램 상태인 메모리 블록에 상기 데이터를 프로그램하는 제2 프로그램 방식으로 프로그램된 메모리 블록의 상기 데이터를 리드하는 제2 리드 방식으로 상기 선택된 메모리 블록의 리드 동작을 수행하는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 프로그램 동작 시, 이미 프로그램된 메모리 셀들에 소거 동작 없이 추가 프로그램 동작을 수행할 수 있어 전체 프로그램 동작 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 실시 예에 따른 제1 프로그램 동작 및 제1 리드 동작을 설명하기 위한 문턱 전압 분포도이다.
도 4는 본 발명의 실시 예에 따른 제2 프로그램 동작 및 제2 리드 동작을 설명하기 위한 문턱 전압 분포도이다.
도 5는 본 발명의 실시 예에 따른 리드 동작 방법을 설명하기 위한 순서도이다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 프로그램 동작을 수행하기 위한 주변 회로(160)로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록은 캠 블록(예를 들어 BLKz)일 수 있으며, 나머지 메모리 블록들(BLK1 내지 BLKz-1)은 노멀 메모리 셀 블록일 수 있다. 캠 블록(예를 들어 BLKz)은 노멀 메모리 셀 블럭들(BLK1 내지 BLKz-1)이 프로그램 동작 시 어떠한 프로그램 방식으로 프로그램 되었는지를 나타내는 프로그램 모드 정보가 저장될 수 있다.
복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 하나의 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 따라서 메모리 셀 어레이(110)는 다수의 페이지를 포함하도록 구성될 수 있다.
또한 메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 스트링을 포함한다. 다수의 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 드레인 사이드 메모리 셀들, 다수의 소스 사이드 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 시 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm), 제1 프로그램 검증 전압(Vverify1) 또는 제2 프로그램 검증 전압(Vverify2), 및 패스 전압(Vpass)을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 워드라인들(WL)에 인가한다. 또한 어드레스 디코더(120)는 리드 동작 시 전압 생성부(150)에서 생성된 제1 리드 전압(Vread1) 또는 제2 리드 전압(Vread2), 및 패스 전압(Vpass)을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 워드라인들(WL)에 인가한다.
프로그램 동작 또는 리드 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 이때 행 어드레스는 페이지 어드레스로 정의될 수 있다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 검증 동작 시 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 검증 동작을 수행한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 시 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 데이터를 임시 저장한 후, 이를 외부로 출력한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 레지스터(141)를 포함할 수 있다.
제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(140)은 프로그램 명령에 대응하는 커맨드(CMD)가 입력되면 프로그램 동작을 수행하기 이전에 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1 내지 BLKz) 중 캠 블록(예를 들어 BLKz)에 저장된 선택된 메모리 블록의 프로그램 모드 정보를 리드하여 레지스터(141)에 저장하고, 레지스터(141)에 저장된 프로그램 모드 정보에 따라 선택된 메모리 블록의 프로그램 방식을 결정하여 주변 회로(160)를 제어한다. 프로그램 방식은 제1 프로그램 방식과 제2 프로그램 방식으로 정의할 수 있다. 제1 프로그램 방식은 소거 동작이 수행된 소거 상태의 메모리 셀 블럭에 대해 일반적은 프로그램 동작을 수행하는 방식이며, 제2 프로그램 방식은 프로그램 동작이 수행되어 소거 셀과 프로그램 셀이 존재하는 메모리 셀 블럭에 대해 소거 동작을 수행하지 않고 추가적은 프로그램 동작을 수행하는 방식이다. 제어 로직(140)은 선택된 메모리 블록의 프로그램 모드 정보가 소거 동작이 수행된 메모리 블록에 대응하는 프로그램 모드 정보일 경우 선택된 메모리 블록에 대한 프로그램 방식을 제1 프로그램 방식으로 설정하고, 선택된 메모리 블록의 프로그램 모드 정보가 제1 프로그램 방식으로 프로그램된 메모리 블록에 대응하는 프로그램 모드 정보일 경우 프로그램 방식을 제2 프로그램 방식으로 설정한다. 또한 제어 로직(140)은 선택된 메모리 블록의 프로그램 모드 정보가 제2 프로그램 방식으로 프로그램된 메모리 블록에 대응하는 프로그램 모드 정보일 경우 선택된 메모리 블록에 대한 소거 동작을 먼저 수행한 후 제1 프로그램 방식으로 프로그램하도록 주변 회로(160)를 제어할 수 있다.
제어 로직(140)은 선택된 메모리 블록에 대한 프로그램 동작을 제1 프로그램 방식으로 설정한 경우, 프로그램 검증 전압을 제1 프로그램 검증 전압(Vverify1)으로 생성하도록 전압 생성부(150)를 제어한다. 제어 로직(140)은 선택된 메모리 블록에 대한 프로그램 동작을 제2 프로그램 방식으로 설정한 경우, 프로그램 검증 전압을 제2 프로그램 검증 전압(Vverify2)으로 생성하도록 전압 생성부(150)를 제어한다. 제2 프로그램 검증 전압(Vverify2)은 제1 프로그램 방식으로 프로그램한 메모리 셀 블록의 가장 높은 프로그램 상태의 문턱 전압 레벨보다 높은 것이 바람직하다.
또한 제어 로직(140)은 선택된 메모리 블록에 대한 프로그램 동작을 수행 중 또는 프로그램 동작이 완료된 후 캠 블록에 선택된 메모리 블록의 프로그램 모드 정보를 새롭게 업데이트 할 수 있다.
제어 로직(140)은 리드 명령에 대응하는 커맨드(CMD)가 입력되면 리드 동작을 수행하기 이전에 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1 내지 BLKz) 중 캠 블록(예를 들어 BLKz)에 저장된 선택된 메모리 블록의 프로그램 모드 정보를 리드하여 레지스터(141)에 저장하고, 레지스터(141)에 저장된 프로그램 모드 정보에 따라 선택된 메모리 블록의 리드 방식을 제1 리드 방식 또는 제2 리드 방식으로 설정한다. 예를 들어, 제어 로직(140)은 프로그램 모드 정보에 따라 선택된 메모리 블록이 제1 프로그램 방식으로 프로그램된 메모리 셀 블록으로 판단될 경우 제1 리드 전압(Vread1)을 리드 전압으로 사용하는 제1 리드 방식을 선택한다. 또한 제어 로직(140)은 프로그램 모드 정보에 따라 선택된 메모리 블록이 제2 프로그램 방식으로 프로그램된 메모리 셀 블록으로 판단될 경우 제2 리드 전압(Vread2)을 리드 전압으로 사용하는 제2 리드 방식을 선택한다. 제어 로직(140)은 선택된 리드 방식에 따라 리드 동작을 수행하도록 주변 회로(160)를 제어한다. 제2 리드 전압(Vread2)은 제1 프로그램 방식으로 프로그램한 메모리 셀 블록의 가장 높은 프로그램 상태의 문턱 전압 레벨보다 높은 것이 바람직하다.
전압 생성부(150)는 프로그램 동작 시 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass), 제1 및 제2 검증 전압(Vverify1 및 Vverify2) 및 제1 및 제2 리드 전압(Vread1 및 Vread2)을 생성한다.
상술한 바와 같이 본 발명의 실시 예에서는 프로그램 동작 시 선택된 메모리 블록이 프로그램된 상태여도 소거 동작을 수행하지 않고 추가적인 프로그램 동작을 수행할 수 있다. 또한 선택된 메모리 블록이 추가적인 프로그램 동작을 수행한 경우, 소거 동작을 선행한 후 프로그램 동작을 수행할 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작 방법을 설명하기 위한 순서도이다.
도 3은 본 발명의 실시 예에 따른 제1 프로그램 동작 및 제1 리드 동작을 설명하기 위한 문턱 전압 분포도이다.
도 4는 본 발명의 실시 예에 따른 제2 프로그램 동작 및 제2 리드 동작을 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 4를 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하면 다음과 같다.
외부로부터 프로그램 명령에 대한 커맨드(CMD)가 입력되면(S110), 제어 로직(140)은 반도체 메모리 장치의 프로그램 동작을 수행하기 위하여 주변 회로(160)를 제어한다.
읽기 및 쓰기 회로(130)는 외부로부터 입력되는 프로그램할 데이터(DATA)를 임시 저장한다.
복수의 페이지 버퍼들(PB1~PBm) 각각은 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 즉, 복수의 페이지 버퍼들(PB1~PBm) 각각은 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)에 프로그램 허용 전압(예를 들어 0V) 또는 프로그램 금지 전압(예를 들어 Vcc)을 인가한다.
제어 로직(140)은 프로그램 명령과 함께 입력되는 어드레스(ADDR)에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록(예를 들어 BLK1)을 선택한다.
또한 제어 로직(140)은 선택된 메모리 블록(예를 들어 BLK1)의 상태 체크를 위해, 캠 블록(예를 들어 BLKz)에 저장된 선택된 메모리 블록(BLK1)의 프로그램 모드 정보를 리드하여 레지스터(141)에 저장하고 프로그램 모드 정보를 판독한다(S120).
제어 로직(140)은 레지스터(141)에 저장된 프로그램 모드 정보에 따라 선택된 메모리 블록의 프로그램 방식을 선택하여 주변 회로(160)를 제어한다(S130).
예를 들어, 제어 로직(140)은 선택된 메모리 블록의 프로그램 모드 정보가 소거 동작이 수행되어 소거 상태의 메모리 블록에 대응하는 프로그램 모드 정보일 경우 선택된 메모리 블록에 대한 프로그램 방식을 제1 프로그램 방식으로 설정한다. 또한 제어 로직(140)은 선택된 메모리 블록의 프로그램 모드 정보가 제1 프로그램 방식으로 프로그램된 메모리 블록에 대응하는 프로그램 모드 정보일 경우 제2 프로그램 방식으로 설정한다. 제2 프로그램 방식의 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 프로그램 동작을 수행하되, 프로그램 대상 메모리 셀의 문턱 전압 상태에 따라 서로 상이한 시작 프로그램 전압으로 프로그램 동작을 수행할 수 있다. 예를 들어, 프로그램 대상 메모리 셀이 도 3의 데이터”1”에 대응하는 문턱 전압 값을 가질 경우 제1 시작 프로그램 전압을 이용한 ISPP 프로그램 동작을 수행하고, 프로그램 대상 메모리 셀이 도 3의 데이터”0”에 대응하는 문턱 전압 값을 가질 경우 제1 시작 프로그램 전압 보다 높은 제2 시작 프로그램 전압을 이용한 ISPP 프로그램 동작을 수행할 수 있다.
또한 제2 프로그램 방식의 프로그램 동작을 수행하기 전엔 프리 프로그램 동작을 수행하여 프로그램 대상 메모리 셀들의 문턱 전압 분포를 일정 부분 상승시킨 후, 제2 프로그램 방식의 프로그램 동작을 수행하여 문턱 전압 분포 폭을 개선할 수 있다.
또한 제어 로직(140)은 선택된 메모리 블록의 프로그램 모드 정보가 제2 프로그램 방식으로 프로그램된 메모리 블록에 대응하는 프로그램 모드 정보일 경우 선택된 메모리 블록에 대한 소거 동작을 먼저 수행한 후, 제1 프로그램 방식으로 프로그램하도록 주변 회로(160)를 제어할 수 있다.
앞선 단계(S130)에서 제어 로직(140)에 의해 프로그램 방식이 설정된 후, 설정된 프로그램 방식에 따라 프로그램 동작이 수행된다(S140).
프로그램 동작이 제1 프로그램 방식으로 설정된 경우를 설명하면 다음과 같다.
프로그램 동작은 프로그램 전압 인가 동작과 프로그램 검증 동작을 포함하는 프로그램 루프를 반복 수행한다.
제어 로직(140)은 프로그램 전압 인가 동작 시 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 어드레스 디코더(120)에 의해 선택된 메모리 블록(BLK1)의 워드라인들에 인가된다.
이 후, 프로그램 검증 동작을 수행한다. 제어 로직(140)은 프로그램 검증 동작 시 제1 프로그램 검증 전압(Vverify1) 및 패스 전압(Vpass)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 제1 프로그램 검증 전압(Vverify1) 및 패스 전압(Vpass)을 생성하고, 생성된 제1 프로그램 검증 전압(Vverify1) 및 패스 전압(Vpass)은 선택된 메모리 블록(BLK1)의 워드라인들에 인가된다. 이때 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 검증 동작 시 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 검증 동작을 수행한다. 검증 동작 결과 페일로 판단될 경우 제어 로직(140)은 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 생성하도록 전압 생성부(150)를 제어한 후, 상술한 프로그램 전압 인가 동작부터 재수행하도록 주변 회로(160)를 제어한다.
이로 인하여 선택된 메모리 블록(BLK1)의 메모리 셀들은 도 3과 같이 일부 소거 상태("1")의 문턱 전압을 갖는 메모리 셀들이 프로그램 상태("0")의 문턱 전압 분포를 갖도록 프로그램된다. 따라서, 소거 상태("1")의 문턱 전압 분포와 프로그램 상태("0")의 문턱 전압 분포를 갖도록 프로그램된다.
제어 로직(140)은 선택된 메모리 블록에 대한 프로그램 동작이 수행 중 또는 프로그램 동작이 완료된 후 캠 블록에 선택된 메모리 블록의 프로그램 모드 정보를 새롭게 업데이트 한다.
프로그램 동작이 제2 프로그램 방식으로 설정된 경우를 설명하면 다음과 같다.
프로그램 동작이 제2 프로그램 방식으로 설정된 경우 선택된 메모리 블록(예를 들어 BLK1)은 도 3과 같이 소거 상태("1")와 프로그램 상태("0")의 메모리 셀들을 포함할 수 있다.
제어 로직(140)은 프로그램 전압 인가 동작 시 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하고, 생성된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 어드레스 디코더(120)에 의해 선택된 메모리 블록(BLK1)의 워드라인들에 인가된다.
이 후, 프로그램 검증 동작을 수행한다. 제어 로직(140)은 프로그램 검증 동작 시 제2 프로그램 검증 전압(Vverify2) 및 패스 전압(Vpass)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 제2 프로그램 검증 전압(Vverify2) 및 패스 전압(Vpass)을 생성하고, 생성된 제2 프로그램 검증 전압(Vverify2) 및 패스 전압(Vpass)은 선택된 메모리 블록(BLK1)의 워드라인들에 인가된다. 이때 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 검증 동작 시 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 검증 동작을 수행한다. 검증 동작 결과 페일로 판단될 경우 제어 로직(140)은 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 생성하도록 전압 생성부(150)를 제어한 후, 상술한 프로그램 전압 인가 동작부터 재수행하도록 주변 회로(160)를 제어한다.
상술한 제2 프로그램 방식의 프로그램 동작에 의해 도 3과 같은 문턱 전압 분포를 갖는 선택된 메모리 셀 블록(예를 들어 BLK1)은 도 4와 같은 문턱 전압 분포를 갖도록 프로그램된다.
즉, 프로그램 동작 이전에 제1 프로그램 방식의 프로그램 동작이 진행되어 도 3과 같이 소거 상태("1")의 문턱 전압 분포와 프로그램 상태("0")의 문턱 전압 분포를 갖고 있던 선택된 메모리 셀 블록(예를 들어 BLK1)은 소거 상태의 문턱 전압 분포(A)와 프로그램 상태의 문턱 전압 분포(B)를 갖는 메모리 셀들 중 일부 메모리 셀들이 프로그램 상태의 문턱 전압 분포(C)를 갖도록 프로그램되고, 프로그램 상태의 문턱 전압 분포(B)는 새로운 소거 상태("0"→"1")로 설정된다.
제어 로직(140)은 선택된 메모리 블록에 대한 프로그램 동작을 수행 중 또는 프로그램 동작이 완료된 후 캠 블록에 선택된 메모리 블록의 프로그램 모드 정보를 새롭게 업데이트 한다.
도 5는 본 발명의 실시 예에 따른 리드 동작 방법을 설명하기 위한 순서도이다.
도 1, 도 3, 도 4 및 도 5를 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하면 다음과 같다.
외부로부터 리드 명령에 대한 커맨드(CMD)가 입력되면(S210), 제어 로직(140)은 반도체 메모리 장치의 리드 동작을 수행하기 위하여 주변 회로(160)를 제어한다.
제어 로직(140)은 리드 명령과 함께 입력되는 어드레스(ADDR)에 따라 복수의 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록(예를 들어 BLK1)을 선택한다.
또한 제어 로직(140)은 선택된 메모리 블록(예를 들어 BLK1)의 프로그램 방식 체크를 위해, 캠 블록(예를 들어 BLKz)에 저장된 선택된 메모리 블록(BLK1)의 프로그램 모드 정보를 리드하여 레지스터(141)에 저장하고 프로그램 모드 정보를 판독한다(S220).
제어 로직(140)은 레지스터(141)에 저장된 프로그램 모드 정보에 따라 선택된 메모리 블록의 리드 방식을 선택하여 리드 동작을 수행하도록 주변 회로(160)를 제어한다(S230).
예를 들어, 제어 로직(140)은 선택된 메모리 블록의 프로그램 모드 정보가 제1 프로그램 방식에 대응하는 프로그램 모드 정보일 경우 선택된 메모리 블록에 대한 리드 방식을 제1 리드 방식으로 설정한다. 또한 제어 로직(140)은 선택된 메모리 블록의 프로그램 모드 정보가 제2 프로그램 방식에 대응하는 프로그램 모드 정보일 경우 선택된 메모리 블록에 대한 리드 방식을 제2 리드 방식으로 설정한다.
리드 동작이 제1 리드 방식으로 설정된 경우를 설명하면 다음과 같다.
제어 로직(140)은 리드 동작 시 제1 리드 전압(Vread1) 및 패스 전압(Vpass)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 제1 리드 전압(Vread1) 및 패스 전압(Vpass)을 생성하고, 생성된 제1 리드 전압(Vread1) 및 패스 전압(Vpass)은 어드레스 디코더(120)에 의해 선택된 메모리 블록(BLK1)의 워드라인들에 인가된다.
이때 복수의 페이지 버퍼들(PB1~PBm) 각각은 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행한다.
리드 동작이 제1 리드 방식으로 설정된 경우 선택된 메모리 블록(BLK1)의 메모리 셀들은 도 3과 같이 소거 상태("1")의 문턱 전압 분포와 프로그램 상태("0")의 문턱 전압 분포를 가진다. 따라서, 제1 리드 전압(Vread1)을 이용하여 리드 동작을 수행할 수 있다.
리드 동작이 제2 리드 방식으로 설정된 경우를 설명하면 다음과 같다.
리드 동작이 제2 리드 방식으로 설정된 경우 선택된 메모리 블록(예를 들어 BLK1)은 도 4와 같은 소거 상태(A:"1", B:"0"→"1")와 프로그램 상태(C:"0")의 메모리 셀들을 포함할 수 있다.
제어 로직(140)은 리드 동작 시 제2 리드 전압(Vread2) 및 패스 전압(Vpass)을 생성하도록 전압 생성부(150)를 제어한다. 전압 생성부(150)는 제어 로직(140)의 제어에 따라 제2 리드 전압(Vread2) 및 패스 전압(Vpass)을 생성하고, 생성된 제2 리드 전압(Vread2) 및 패스 전압(Vpass)은 어드레스 디코더(120)에 의해 선택된 메모리 블록(BLK1)의 워드라인들에 인가된다.
이때 복수의 페이지 버퍼들(PB1~PBm) 각각은 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행한다.
리드 동작이 제2 리드 방식으로 설정된 경우 선택된 메모리 블록(BLK1)의 메모리 셀들은 도 4과 같이 소거 상태(A:"1", B:"0"→"1")와 프로그램 상태(C:"0")의 메모리 셀들을 포함므로, 제2 리드 전압(Vread2)을 이용하여 소거 상태(A:"1", B:"0"→"1")와 프로그램 상태(C:"0")를 구분하여 리드할 수 있다.
도 6은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 6을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 7은 도 6의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 7을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 7에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 6을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 8은 도 7을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 8을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 8에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 8에서, 도 7을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 6을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 6 및 도 7을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
141: 레지스터
150: 전압 생성부
160: 주변 회로

Claims (20)

  1. 다수의 메모리 블록을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작 또는 리드 동작을 수행하기 위한 주변 회로; 및
    상기 프로그램 동작 시 상기 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 모드 정보에 따라 소거 상태인 메모리 블록에 데이터를 프로그램하는 제1 프로그램 방식 또는 프로그램 상태인 메모리 블록에 상기 데이터를 프로그램하는 제2 프로그램 방식으로 상기 프로그램 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 모드 정보는 상기 선택된 메모리 블록이 소거 상태의 메모리 블록인지 또는 프로그램된 상태인지를 나타내는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 프로그램 동작 시 상기 제어 로직은 상기 프로그램 모드 정보에 따라 상기 선택된 메모리 블록이 상기 소거 상태의 메모리 블록으로 판단될 경우, 상기 제1 프로그램 방식으로 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 프로그램 모드 정보는 상기 선택된 메모리 블록이 프로그램된 상태일 경우, 상기 제1 프로그램 방식으로 프로그램되었는지 또는 상기 제2 프로그램 방식으로 프로그램되었는지를 나타내는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 프로그램 동작 시 상기 제어 로직은 상기 프로그램 모드 정보에 따라 상기 선택된 메모리 블록이 상기 제1 프로그램 방식으로 프로그램된 메모리 셀 블록으로 판단될 경우, 상기 제2 프로그램 방식으로 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 프로그램 동작 시 상기 제어 로직은 상기 프로그램 모드 정보에 따라 상기 선택된 메모리 블록이 상기 제2 프로그램 방식으로 프로그램된 메모리 셀 블록으로 판단될 경우, 상기 선택된 메모리 블록을 소거시킨 후 상기 제1 프로그램 방식으로 프로그램 동작을 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 다수의 메모리 블록은 적어도 하나의 캠 블록을 포함하며, 상기 캠 블록에는 상기 프로그램 모드 정보가 저장되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어 로직은 레지스터를 포함하며,
    상기 레지스터는 상기 프로그램 동작 또는 리드 동작에 대한 명령이 입력될 경우 상기 캠 블록에 저장된 상기 선택된 메모리 블록의 상기 프로그램 모드 정보가 리드되어 저장되는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제어 로직은 상기 프로그램 동작이 완료된 후, 상기 선택된 메모리 블록에 대한 프로그램 모드 정보를 업데이트하여 상기 캠 블럭에 저장하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제1 프로그램 방식은 프로그램 전압 인가 동작 및 제1 프로그램 검증 전압을 사용하는 제1 프로그램 검증 동작을 포함하는 제1 프로그램 루프를 반복 수행하고,
    상기 제2 프로그램 방식은 상기 프로그램 전압 인가 동작 및 제2 프로그램 검증 전압을 사용하는 제2 프로그램 검증 동작을 포함하는 제2 프로그램 루프를 반복 수행하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제2 프로그램 검증 전압은 상기 제1 프로그램 방식으로 프로그램된 메모리 셀 블록의 프로그램 상태의 문턱 전압 레벨보다 높은 반도체 메모리 장치.
  12. 제 4 항에 있어서,
    상기 리드 동작 시 상기 제어 로직은 상기 프로그램 모드 정보에 따라 제1 리드 전압을 사용하는 제1 리드 방식 또는 제2 리드 전압을 사용하는 제2 리드 방식으로 상기 리드 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 리드 동작 시 상기 제어 로직은 상기 프로그램 모드 정보에 따라 상기 선택된 메모리 블록이 상기 제1 프로그램 방식으로 프로그램된 메모리 셀 블록으로 판단될 경우 상기 제1 리드 방식으로 리드 동작을 수행하도록 상기 주변 회로를 제어하고,
    상기 프로그램 모드 정보에 따라 상기 선택된 메모리 블록이 상기 제2 프로그램 방식으로 프로그램된 메모리 셀 블록으로 판단될 경우 상기 제2 리드 방식으로 리드 동작을 수행하도록 상기 주변 회로를 제어하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제2 리드 전압은 상기 제1 프로그램 방식으로 프로그램된 메모리 셀 블록의 프로그램 상태의 문턱 전압 레벨보다 높은 반도체 메모리 장치.
  15. 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 명령이 입력되는 단계;
    상기 다수의 메모리 블록들 중 캠 블록에 저장된 상기 선택된 메모리 블록에 대한 프로그램 모드 정보에 따라 상기 선택된 메모리 블록의 프로그램 상태를 체크하는 단계; 및
    상기 선택된 메모리 블록의 프로그램 상태를 체크한 결과에 따라 소거 상태인 메모리 블록에 데이터를 프로그램하는 제1 프로그램 방식 또는 프로그램 상태인 메모리 블록에 상기 데이터를 프로그램하는 제2 프로그램 방식으로 상기 선택된 메모리 블록에 대한 프로그램 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 프로그램 동작을 수행하는 단계 후, 상기 캠 블록에 저장된 상기 선택된 메모리 블록에 대한 상기 프로그램 모드 정보를 업데이트하여 저장하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 15 항에 있어서,
    상기 선택된 메모리 블록의 프로그램 상태를 체크한 결과 상기 선택된 메모리 블록이 상기 소거 상태의 메모리 블록으로 판단될 경우 상기 제1 프로그램 방식으로 상기 프로그램 동작을 수행하고,
    상기 선택된 메모리 블록이 상기 제1 프로그램 방식으로 프로그램된 메모리 셀 블록으로 판단될 경우 상기 제2 프로그램 방식으로 상기 프로그램 동작을 수행하고,
    상기 선택된 메모리 블록이 상기 제2 프로그램 방식으로 프로그램된 메모리 셀 블록으로 판단될 경우 상기 선택된 메모리 블록을 소거시킨 후 상기 제1 프로그램 방식으로 상기 프로그램 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  18. 제 15 항에 있어서,
    상기 제2 프로그램 방식은 상기 제1 프로그램 방식으로 프로그램된 메모리 셀 블록의 프로그램 상태의 문턱 전압 레벨보다 높은 문턱 전압 레벨로 프로그램하는 반도체 메모리 장치의 동작 방법.
  19. 다수의 메모리 블록들 중 선택된 메모리 블록에 대한 리드 명령이 입력되는 단계;
    상기 다수의 메모리 블록들 중 캠 블록에 저장된 상기 선택된 메모리 블록에 대한 프로그램 모드 정보에 따라 상기 선택된 메모리 블록의 프로그램 상태를 체크하는 단계; 및
    상기 선택된 메모리 블록의 프로그램 상태를 체크한 결과에 따라 소거 상태인 메모리 블록에 데이터를 프로그램하는 제1 프로그램 방식으로 프로그램된 메모리 블록의 데이터를 리드하는 제1 리드 방식 또는 프로그램 상태인 메모리 블록에 상기 데이터를 프로그램하는 제2 프로그램 방식으로 프로그램된 메모리 블록의 상기 데이터를 리드하는 제2 리드 방식으로 상기 선택된 메모리 블록의 리드 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 제2 리드 방식의 리드 전압은 상기 제1 프로그램 방식으로 프로그램된 메모리 셀 블록의 프로그램 상태의 문턱 전압 레벨보다 높은 반도체 메모리 장치의 동작 방법.
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