KR20190050487A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 복수의 음전압들을 생성하기 위한 음전압 발생 회로, 및 상기 복수의 음전압들을 상기 메모리 셀 어레이의 비트라인들에 인가하기 위한 음전압 스위칭 회로를 포함하며, 상기 음전압 스위칭 회로는 프로그램 동작 시 상기 비트라인들에 서로 상이한 상기 복수의 음전압들을 인가한다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그의 동작 방법에 관한 것으로 특히, 메모리 셀들의 문턱 전압 분포의 특성이 향상된 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 반도체 메모리 중 특히 플래시 메모리에서 메모리의 집적도가 증가함에 따라 하나의 워드라인(word line)에 연결되는 메모리 셀들의 개수가 증가하고 있다. 이렇게 메모리 셀들의 개수가 증가하면 워드라인의 길이가 길어지기 때문에 워드라인 부하(loading)가 증가하게 된다. 이러한 워드라인 부하의 증가로 인해 메모리 셀들의 프로그램 동작 시 워드라인 전압을 공급하는 로우 디코더로부터 거리가 가까운 메모리 셀과 거리가 먼 메모리 셀의 컨트롤 게이트에 인가되는 프로그램 전압의 크기가 달라지게 된다. 따라서 프로그램 전압을 워드라인에 인가할 경우 로우 디코더로부터 거리가 가까운 메모리 셀과 거리가 먼 메모리 셀의 문턱전압이 상승하는 정도가 달라지므로 메모리 셀들의 문턱전압 분포가 넓어지는 문제점이 있다. 로우 디코더로부터 거리가 먼 메모리 셀의 문턱 전압을 상승시키기 위해 추가적으로 워드라인에 프로그램 펄스를 인가하여 프로그램 동작을 실시할 경우 프로그램 시간이 길어져 프로그램 성능이 저하되는 문제점이 발생한다. 따라서 프로그램 성능 저하 없이 메모리 셀들의 문턱 전압 분포의 특성을 향상시킬 수 있는 방법이 필요하다.
본 발명의 실시 예는 반도체 메모리 장치의 프로그램 동작 시 로우 디코더와의 거리에 따라 비트라인에 인가되는 전압을 조절하는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 복수의 음전압들을 생성하기 위한 음전압 발생 회로, 및 상기 복수의 음전압들을 상기 메모리 셀 어레이의 비트라인들에 인가하기 위한 음전압 스위칭 회로를 포함하며, 상기 음전압 스위칭 회로는 프로그램 동작 시 상기 비트라인들에 서로 상이한 상기 복수의 음전압들을 인가한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 프로그램 동작시 프로그램 전압, 패스 전압, 복수의 검증 전압들, 및 복수의 음전압들을 생성하기 위한 전압 생성 회로와, 상기 프로그램 전압, 상기 패스 전압, 및 상기 복수의 검증 전압들을 상기 메모리 셀 어레이의 워드라인들에 인가하기 위한 로우 디코더와, 상기 비트라인들에 연결되며, 상기 프로그램 동작시 프로그램할 데이터를 임시 저장한 후 임시 저장된 프로그램 데이터에 따라 상기 비트라인들의 전위 레벨을 조절하기 위한 읽기 및 쓰기 회로, 및 상기 복수의 음전압들을 상기 메모리 셀 어레이의 비트라인들에 인가하기 위한 음전압 스위칭 회로를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이 일측에 배치되며 상기 메모리 셀 어레이와 복수의 워드라인들을 통해 연결되는 로우 디코더가 제공되는 단계와, 상기 메모리 셀 어레이와 연결된 복수의 비트라인들에 프로그램할 데이터에 따라 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하고, 상기 복수의 비트라인들 중 프로그램 허용 전압이 인가되는 선택된 비트라인들에 서로 상이한 복수의 음전압들을 인가하는 단계, 및 상기 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함한다.
본 기술에 따르면, 반도체 메모리 장치의 프로그램 동작 시 로우 디코더와의 거리에 따라 비트라인들에 인가되는 전압을 조절함으로써 워드라인 부하에 따른 문턱 전압 분포가 넓어지는 현상을 보상할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 도 1의 메모리 블럭들의 상세 구성을 설명하기 위한 회로도이다.
도 4는 도 1의 페이지 버퍼를 설명하기 위한 도면이다.
도 5는 도 1의 음전압 스위칭 회로를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 문턱 전압 분포도이다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 프로그램 전압 및 검증 전압들의 파형도이다.
도 9는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(140), 음전압 스위칭 회로(150), 및 제어 로직(160)를 포함한다.
로우 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(140), 음전압 스위칭 회로(150)는 메모리 셀 어레이(110)에 대한 프로그램 동작을 수행하기 위한 주변 회로로 정의될 수 있다.
메모리 셀 어레이(110)의 일측에는 로우 디코더(120)가 배치된다. 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드라인들(WLs)을 통해 로우 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 실시 예로서, 복수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 동일한 워드라인에 공통적으로 연결된 다수의 메모리 셀들은 하나의 페이지로 정의될 수 있다. 메모리 셀 어레이(110)는 복수의 페이지로 구성된다.
메모리 셀 어레이(110)에 포함된 복수의 메모리 셀들은 배치 위치에 따라 로우 디코더(120)와의 거리가 상이하며, 이로 인하여 로우 디코더(120)와 메모리 셀들을 연결하는 워드라인들의 길이가 상이하다. 즉, 로우 디코더(120)와 인접한 메모리 셀들은 로우 디코더(120)와 멀리 떨어져 배치된 메모리 셀들에 비해 짧은 워드라인 길이를 갖는다. 따라서, 복수의 메모리 셀들 각각은 서로 다른 워드라인 저항값에 대응되며, 이로 인해 프로그램 동작시 워드라인에 프로그램 전압이 인가될 경우 로우 디코더(120)와 인접한 메모리 셀들은 로우 디코더(120)와 멀리 떨어져 배치된 메모리 셀들에 비해 높은 프로그램 전압이 인가될 수 있다.
메모리 셀 어레이(110)의 상세 구성은 후술하도록 한다.
로우 디코더(120)는 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 로우 디코더(120)는 제어 로직(160)에서 출력되는 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 로우 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 로우 디코더(120)는 프로그램 동작 시 수신된 어드레스(ADDR)에 따라 워드라인들(WLs) 중 선택된 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시 선택된 워드라인에는 복수의 검증 전압(Vverify; PV1, PV2, PV3)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 프로그램할 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터(DATA)에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 조절할 수 있다. 또한 프로그램 검증 동작 시 비트라인들(BL1 내지 BLm)의 전위 레벨을 일정 레벨로 프리차지한 후, 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 이를 임시 저장된 데이터(DATA)와 비교하여 프로그램 동작의 패스 또는 페일을 판단한다.
읽기 및 쓰기 회로(130)는 제어 로직(160)에서 출력되는 제어 신호들(PB_signals)에 응답하여 동작한다. 또한 읽기 및 쓰기 회로(130)는 프로그램 동작 중 블라인드(blind) 프로그램 동작 시 복수의 페이지 버퍼들(PB1~PBm) 각각에 임시 저장된 데이터 또는 검증 결과에 따른 래치 신호들(Qb<m:1>)을 음전압 스위칭 회로(150)로 출력한다. 블라인드 프로그램 동작은 프로그램 동작의 초기에는 소거 상태인 셀들의 문턱 전압이 급격히 높아지기 어려우므로, 높은 레벨의 검증 전압을 이용한 검증 동작은 생략하고 낮은 레벨의 검증 전압을 이용한 검즘 동작 만을 수행하는 것으로, 검증동작의 횟수를 줄일 수 있으므로 프로그램 동작시간을 단축할 수 있다.
전압 생성 회로(140)는 동작 전압 생성 회로(141) 및 음전압 생성 회로(142)를 포함하여 구성될 수 있다.
동작 전압 생성 회로(141)는 프로그램 동작 시 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성하여 출력하고, 검증 동작 시 복수의 검증 전압(Vverify; PV1, PV2, PV3)을 생성하여 출력한다. 전압 생성 회로(140)는 제어 로직(160)에서 출력되는 제어 신호들(VG_signals)에 응답하여 동작한다.
음전압 생성 회로(142)는 프로그램 동작 중 블라인드 프로그램 동작 시 복수의 음전압들(Vneg1, Vneg2, ..., Vnegx)을 생성하여 출력한다.
음전압 스위칭 회로(150)는 프로그램 동작 시 음전압 생성 회로(142)에서 출력된 복수의 음전압들(Vneg1, Vneg2, ..., Vnegx)을 읽기 및 쓰기 회로(130)에서 출력되는 래치 신호들(Qb<m:1>)에 응답하여 복수의 비트라인들(BL1 내지 BLm)에 인기한다. 예를 들어 음전압 스위칭 회로(150)는 프로그램 동작 중 블라인드 프로그램 동작 시 복수의 비트라인들(BL1 내지 BLm) 중 프로그램 대상 셀들과 연결된 비트라인들에 복수의 음전압들(Vneg1, Vneg2, ..., Vnegx)을 인가하되, 복수의 비트라인들 중 로우 디코더(120)에 인접하게 배치된 프로그램 대상 셀들과 연결된 비트라인에는 상대적으로 높은 전위 레벨을 갖는 음전압을 인가하고, 복수의 비트라인들 중 로우 디코더(120)로 부터 떨어져 배치된 프로그램 대상 셀들과 연결된 비트라인에는 상대적으로 낮은 전위 레벨을 갖는 음전압을 인가할 수 있다. 또한 음전압 스위칭 회로(150)는 복수의 비트라인들(BL1 내지 BLm)을 적어도 두 개 이상의 비트라인 그룹으로 그룹핑하고, 각 그룹에 인가되는 음전압이 서로 상이하도록 스위칭할 수 있다. 각 비트라인 그룹은 적어도 하나 이상의 비트라인을 포함하며, 각 비트라인 그룹에 포함된 비트라인들은 서로 인접한 비트라인들인 것이 바람직하다.
제어 로직(160)은 로우 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(140), 및 음전압 스위칭 회로(150)에 연결된다. 제어 로직(160)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(160)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 프로그램 동작을 수행하도록 로우 디코더(120), 읽기 및 쓰기 회로(130), 전압 생성 회로(130)를 제어할 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 각 메모리 블럭은 3차원 구조를 갖는다. 각 메모리 블럭은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블럭의 구조는 도 3을 참조하여 더 상세히 설명된다.
도 3은 도 1의 메모리 블럭들을 설명하기 위한 회로도이다.
도 1에서는 복수의 메모리 블럭들(BLK1~BLKz)이 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)와 연결되는 것으로 도시되었으나, 도 3에서는 도면의 도시 및 설명을 위해 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)이 대표적으로 도시된다. 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 비트라인들(BL1 내지 BLm) 및 공통 소스 라인(CSL)을 공유하는 구조이다.
도 3을 참조하면, 메모리 블럭(BLK1) 및 메모리 블럭(BLK2)은 복수의 비트라인들(BL1~BLm)에 연결된다.
메모리 블럭(BLK1)은 복수의 셀 스트링들(ST1 내지 STm)을 포함한다. 복수의 셀 스트링들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
메모리 블럭(BLK2)은 메모리 블럭(BLK1)과 유사한 구조로 구성될 수 있다. 즉, 메모리 블럭(BLK2)은 복수의 셀 스트링들(ST1 내지 STm)을 포함하며, 복수의 들(ST1 내지 STm)은 각각 복수의 비트라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된다. 복수의 셀 스트링들(ST1 내지 STm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL2)에 연결된다. 복수의 메모리 셀들(C0~Cn)은 각각 워드라인들(WLs)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL2)에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다.
상술한 바와 같이 메모리 블럭(BLK1)과 메모리 블럭(BLK2)은 서로 유사한 구조로 구성되며, 각각 연결된 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)은 서로 전기적으로 분리된 구조로 설계할 수 있다.
본 발명의 실시 예에서는 복수의 셀 스트링들(ST1 내지 STm) 중 셀 스트링(ST1)이 도 1의 로우 디코더(120)와 가장 인접하게 배치된 셀 스트링이며, 셀 스트링(STm)이 로우 디코더(120)와 가장 멀리 떨어져 배치된 셀 스트링으로 정의한다.
도 4는 도 1의 페이지 버퍼를 설명하기 위한 도면이다.
도 4를 참조하면, 페이지 버퍼(PB1)는 데이터(DATA)를 저장할 수 있는 래치(LAT1)를 포함하여 구성될 수 있다. 래치(LAT1)는 제1 노드(Q<1>)와 제2 노드(Qb<1>) 사이에 역방향 병렬 연결된 인버터들(IV1 및 IV2)을 포함하여 구성될 수 있다.
래치(LAT1)는 프로그램 동작 시 입력되는 데이터(DATA)를 임시 저장한다. 일 예로 래치(LAT1)는 입력되는 데이터(DATA)가 프로그램 셀에 대응하는 데이터 값(예를 들어 "0")일 경우 제1 노드(Q<1>)는 로직 로우 레벨을 갖고 제2 노드(Qb<1>)는 로직 하이 레벨을 갖도록 제어된다. 또한 래치(LAT1)는 입력되는 데이터(DATA)가 소거 셀에 대응하는 데이터 값(예를 들어 "1")일 경우 제1 노드(Q<1>)는 로직 하이 레벨을 갖고 제2 노드(Qb<1>)는 로직 로우 레벨을 갖도록 제어된다.
또한 래치(LAT1)는 프로그램 동작 중 프로그램 전압 인가 동작 시 임시 저장된 데이터(DATA)에 따라 대응하는 비트라인(BL1)의 전위 레벨을 제어한다. 일예로 래치(LAT1)는 입력되는 데이터(DATA)가 프로그램 셀에 대응하는 데이터 값(예를 들어 "0")일 경우 대응하는 비트라인(BL1)에 프로그램 허용 전압(예를 들어 접지 전압)이 인가되도록 제어하고, 입력되는 데이터(DATA)가 소거 셀에 대응하는 데이터 값(예를 들어 "1")일 경우 대응하는 비트라인(BL1)에 프로그램 금지 전압(예를 들어 전원 전압)이 인가되도록 제어할 수 있다.
또한 래치(LAT1)는 검증 동작 시 대응하는 비트라인(BL1)의 전위 레벨과 임시 저장된 데이터(DATA) 값에 따라 검증 결과에 대응하는 검증 데이터를 저장한다.
일 예로 래치(LAT1)는 임시 저장된 데이터가 프로그램 셀에 대응하는 데이터 값(예를 들어 "0")이고, 검증 동작 시 대응하는 비트라인(BL1)에 연결된 선택된 메모리 셀이 프로그램 완료되었다고 판단될 경우 제1 노드(Q<1>)는 로직 하이 레벨을 갖고 제2 노드(Qb<1>)는 로직 로우 레벨을 갖도록 제어된다.
또한 래치(LAT1)는 임시 저장된 데이터가 프로그램 셀에 대응하는 데이터 값(예를 들어 "0")이고, 검증 동작 시 대응하는 비트라인(BL1)에 연결된 선택된 메모리 셀이 프로그램되지 않았다고 판단될 경우 제1 노드(Q<1>)는 로직 로우 레벨을 갖고 제2 노드(Qb<1>)는 로직 하이 레벨을 갖도록 제어된다.
래치(LAT1)는 검증 동작 결과 저장된 검증 데이터 값에 따라 대응하는 비트라인(BL1)에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하도록 제어할 수 있다.
래치(LAT1)는 임시 저장된 데이터 또는 검증 결과 얻어진 검증 데이터 값에 대응하는 제2 노드(Qb<1>)의 전위 레벨을 래치 신호로 하여 도 1의 음전압 스위칭 회로(150)로 출력할 수 있다.
도 5는 도 1의 음전압 스위칭 회로(150)를 설명하기 위한 도면이다.
음전압 스위칭 회로(150)는 복수의 스위칭 유닛(151 내지 15x)을 포함하여 구성될 수 있다.
일예로 제1 스위칭 유닛(151)은 제1 비트라인 그룹(BL1, BL2)에 대응하며, 제1 스위칭 유닛(151)은 래치 신호(Qb<1>, Qb<2>)에 응답하여 제1 음전압(Vneg1)을 제1 비트라인 그룹(BL1, BL2)에 인가하거나 차단할 수 있다. 제1 스위칭 유닛(151)은 제1 및 제2 NMOS 트랜지스터(N1 및 N2)를 포함하며, 제1 NMOS 트랜지스터(N1)는 래치 신호(Qb<1>)에 응답하여 제1 음전압(Vneg1)을 비트라인(BL1)에 인가하고, 제2 NMOS 트랜지스터(N2)는 래치 신호(Qb<2>)에 응답하여 제1 음전압(Vneg1)을 비트라인(BL2)에 인가한다.
제2 스위칭 유닛(152)은 제2 비트라인 그룹(BL3, BL4)에 대응하며, 제2 스위칭 유닛(152)은 래치 신호(Qb<3>, Qb<4>)에 응답하여 제2 음전압(Vneg2)을 제2 비트라인 그룹(BL3, BL4)에 인가하거나 차단할 수 있다. 제2 스위칭 유닛(152)은 제3 및 제4 NMOS 트랜지스터(N3 및 N4)를 포함하며, 제3 NMOS 트랜지스터(N3)는 래치 신호(Qb<3>)에 응답하여 제2 음전압(Vneg2)을 비트라인(BL3)에 인가하고, 제4 NMOS 트랜지스터(N4)는 래치 신호(Qb<4>)에 응답하여 제2 음전압(Vneg2)을 비트라인(BL4)에 인가한다.
제x 스위칭 유닛(15x)은 제x 비트라인 그룹(BLm-1, BLm)에 대응하며, 제x 스위칭 유닛(15x)은 래치 신호(Qb<m-1>, Qb<m>)에 응답하여 제x 음전압(Vnegx)을 제x 비트라인 그룹(BLm-1, BLm)에 인가하거나 차단할 수 있다. 제x 스위칭 유닛(15x)은 제m-1 및 제m NMOS 트랜지스터(Nm-1 및 Nm)를 포함하며, 제m-1 NMOS 트랜지스터(Nm-1)는 래치 신호(Qb<m-1>)에 응답하여 제x 음전압(Vnegx)을 비트라인(BLm-1)에 인가하고, 제m NMOS 트랜지스터(Nm)는 래치 신호(Qb<m>)에 응답하여 제x 음전압(Vnegx)을 비트라인(BLm)에 인가한다.
상술한 복수의 음전압들(Vneg1 내지 Vnegx)은 서로 상이한 전위 레벨을 갖을 수 있다. 예를 들어 제1 음전압(Vneg1)은 가장 높은 전위 레벨을 갖으며, 제x 음전압(Vnegx)은 가장 낮은 전위 레벨을 갖을 수 있다. 복수의 음전압들(Vneg1 내지 Vnegx)은 대응하는 비트라인 그룹이 도 1의 로우 디코더(120)와의 거리가 멀수록 더 낮은 전위 레벨을 갖도록 설정할 수 있다.
상술한 바와 같이 본 발명의 실시 예에서는 하나의 비트라인 그룹에 두개의 비트라인이 포함된 것으로 설명되었으나 이에 한정되지 않고, 하나의 비트라인 그룹에는 적어도 하나 이상이 비트라인이 포함되도록 구성할 수 있다.
또한 본원 발명의 실시 예에서는 제1 비트라인 그룹에 제1 음전압(Vneg1)을 인가하는 것으로 설명하였으나, 제1 비트라인 그룹에 접지 전압을 인가하고 제2 비트라인 그룹에 접지 전압보다 낮은 제1 음전압(Vneg1)을 인가하도록 설정할 수 있다.
도 6은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 문턱 전압 분포도이다. 도 7에서는 소거 상태(ER) 및 복수의 프로그램 상태들(MPV1, MPV2, MPV3)에 대한 문턱 전압 분포도와 이들을 검증하기 위한 검증 전압들(PV1, PV2, PV3)을 도시한다.
도 8은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 프로그램 전압 및 검증 전압들의 파형도이다.
도 1 내지 도 8을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
반도체 메모리 장치(100)의 프로그램 동작은 제1 블라인드 프로그램 동작(S100) 및 제2 블라인드 프로그램 동작(S200)을 포함하는 블라인드 프로그램 동작 및 노멀 프로그램 동작(S300)을 포함할 수 있다.
반도체 메모리 장치(100)의 프로그램 동작 시 프로그램할 데이터(DATA)가 입력되어 읽기 및 쓰기 회로(130)에 포함된 복수의 페이지 버퍼들(PB1 내지 PBm)에 저장된다(S110). 복수의 페이지 버퍼들(PB1 내지 PBm) 각각은 임시 저장된 데이터(DATA)에 따라 대응하는 비트라인들(BL1 내지 BLm)의 전위 레벨을 제어한다. 즉, 복수의 페이지 버퍼들(PB1 내지 PBm) 각각은 임시 저장된 데이터(DATA)에 따라 대응하는 비트라인들(BL1 내지 BLm)에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가한다.
전압 생성 회로(140)의 음전압 생성 회로(142)는 제어 로직(160)에서 출력되는 제어 신호들(VG_signals)에 응답하여 복수의 음전압들(Vneg1, Vneg2, ..., Vnegx)을 생성하여 출력한다. 이때 복수의 음전압들(Vneg1, Vneg2, ..., Vnegx)은 서로 상이한 전위 레벨을 갖으며, 일예로 제1 음전압(Vneg1)이 가장 높은 전위를 갖는 음전압이며, 제x 음전압(Vnegx)이 가장 낮은 전위를 갖는 음전압일 수 있다.
음전압 스위칭 회로(150)는 음전압 생성 회로(142)에서 출력된 복수의 음전압들(Vneg1, Vneg2, ..., Vnegx)을 읽기 및 쓰기 회로(130)에서 출력되는 래치 신호들(Qb<m:1>)에 응답하여 복수의 비트라인들(BL1 내지 BLm)에 인기한다(S120). 예를 들어 음전압 스위칭 회로(150)는 프로그램 동작 중 블라인드 프로그램 동작 시 복수의 비트라인들(BL1 내지 BLm) 중 프로그램 대상 셀들과 연결된 비트라인들에 복수의 음전압들(Vneg1, Vneg2, ..., Vnegx)을 인가하되, 복수의 비트라인들(BL1 내지 BLm) 중 로우 디코더(120)와 인접하게 배치된 프로그램 대상 셀들과 연결된 비트라인에는 상대적으로 높은 전위 레벨을 갖는 음전압을 인가하고, 복수의 비트라인들(BL1 내지 BLm) 중 로우 디코더(120)와 멀리 떨어져 배치된 프로그램 대상 셀들과 연결된 비트라인에는 상대적으로 낮은 전위 레벨을 갖는 음전압을 인가할 수 있다. 이때 복수의 비트라인들(BL1 내지 BLm)은 복수의 비트라인 그룹으로 구분되어 하나의 비트라인 그룹에 포함된 적어도 하나 이상의 비트라인에는 동일한 음전압이 인가될 수 있다. 상술한 바와 같이 프로그램 대상 메모리 셀들과 연결된 비트라인들에 음전압을 인가하게 되면 프로그램 대상 셀에 인가되는 프로그램 전압과 프로그램 대상 셀의 하부 채널과의 전위 차이가 더 커지게 되어 프로그램 속도가 빨라질 수 있다.
전압 생성 회로(140)의 동작 전압 생성 회로(141)는 제어 로직(160)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성한다. 로우 디코더(120)는 제어 로직(160)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 워드라인들(WLs) 중 선택된 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다(S130).
이 후, 제1 검증 전압(PV1)을 이용한 검증 동작을 수행한다(S140). 검증 동작시 전압 생성 회로(140)의 동작 전압 생성 회로(141)는 복수의 검증 전압들 중 가장 낮은 프로그램 상태(MPV1)를 검증하기 위한 제1 검증 전압(PV1)을 생성하여 출력한다. 로우 디코더(120)는 제어 로직(160)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 워드라인들(WLs) 중 선택된 워드라인에는 제1 검증 전압(PV1)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 이 후, 읽기 및 쓰기 회로(130)는 복수의 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하고, 이를 임시 저장된 데이터(DATA)와 비교하여 얻어진 검증 결과에 대응하는 검증 데이터를 저장한다. 이를 이용하여 프로그램 동작의 패스 또는 페일을 판단한다.
상술한 검증 동작 결과, 복수의 메모리 셀들 중 문턱 전압이 제1 검증 전압(PV1) 보다 높은 메모리 셀이 적어도 하나 이상 검출되었는지 판단한다(S150). 즉, 적어도 하나 이상의 메모리 셀이 프로그램 패스 되었는지 판단한다.
상술한 판단 결과, 프로그램 패스된 메모리 셀들이 없다고 판단될 경우(NO) 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜(S160) 상술한 프로그램 전압 인가 단계(S130)부터 재수행한다.
상술한 판단 결과, 프로그램 패스된 메모리 셀들이 적어도 하나 이상 검출되었을 경우(YES), 제2 블라인드 프로그램 동작을 수행한다(S200).
이때, 프로그램 패스된 메모리 셀과 연결된 비트라인은 대응하는 페이지 버퍼에 의해 프로그램 금지 전압이 인가되며, 음전압 스위칭 회로(150)는 프로그램 패스된 메모리 셀과 연결된 비트라인에 인가되던 음전압을 차단한다.
전압 생성 회로(140)의 동작 전압 생성 회로(141)는 제어 로직(160)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성한다. 로우 디코더(120)는 제어 로직(160)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 워드라인들(WLs) 중 선택된 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다(S210).
이 후, 제1 검증 전압(PV1) 및 제2 검증 전압(PV2)을 이용한 검증 동작을 수행한다(S220). 검증 동작은 제1 검증 전압(PV1)을 이용한 검증 동작을 수행한 후 제2 검증 전압(PV2)을 이용한 검증 동작을 수행한다.
제1 검증 전압(PV1)을 이용한 검증 동작은 상술한 단계 S140에서 설명한 검증 동작 단계와 유사하므로 상세한 설명은 생략하도록 한다.
제1 검증 전압(PV1)을 이용한 검증 동작 후 전압 생성 회로(140)의 동작 전압 생성 회로(141)는 복수의 검증 전압들 중 프로그램 상태(MPV2)를 검증하기 위한 제2 검증 전압(PV2)을 생성하여 출력한다. 로우 디코더(120)는 제어 로직(160)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 워드라인들(WLs) 중 선택된 워드라인에는 제2 검증 전압(PV2)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 이 후, 읽기 및 쓰기 회로(130)는 복수의 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하고, 이를 임시 저장된 데이터(DATA)와 비교하여 얻어진 검증 결과에 대응하는 검증 데이터를 저장한다. 이를 이용하여 프로그램 동작의 패스 또는 페일을 판단한다.
상술한 검증 동작 결과, 복수의 메모리 셀들 중 문턱 전압이 제2 검증 전압(PV2) 보다 높은 메모리 셀이 적어도 하나 이상 검출되었는지 판단한다(S230). 즉, 적어도 하나 이상의 메모리 셀이 제2 프로그램 상태(MPV2)로 프로그램 패스 되었는지 판단한다.
상술한 판단 결과, 제2 프로그램 상태(MPV2)로 프로그램 패스된 메모리 셀들이 없다고 판단될 경우(NO) 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜(S240) 상술한 프로그램 전압 인가 단계(S210)부터 재수행한다.
상술한 판단 결과, 제2 프로그램 상태(MPV2)로 프로그램 패스된 메모리 셀들이 적어도 하나 이상 검출되었을 경우(YES), 노멀 프로그램 동작을 수행한다(S300).
이때, 제1 프로그램 상태(MPV1) 또는 제2 프로그램 상태(MPV2)로 프로그램 패스된 메모리 셀과 연결된 비트라인은 대응하는 페이지 버퍼에 의해 프로그램 금지 전압이 인가되며(S310), 음전압 생성 회로(142) 및 음전압 스위칭 회로(150)는 노멀 프로그램 동작시 비활성화될 수 있다.
전압 생성 회로(140)의 동작 전압 생성 회로(141)는 제어 로직(160)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 생성한다. 로우 디코더(120)는 제어 로직(160)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 워드라인들(WLs) 중 선택된 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다(S320).
이 후, 제1 검증 전압(PV1), 제2 검증 전압(PV2), 및 제3 검증 전압(PV3)을 이용한 검증 동작을 수행한다(S330). 검증 동작은 제1 검증 전압(PV1)을 이용한 검증 동작을 수행한 후 제2 검증 전압(PV2)을 이용한 검증 동작을 수행하고, 이 후 제3 검증 전압(PV3)을 이용한 검증 동작을 수행할 수 있다.
제1 검증 전압(PV1)을 이용한 검증 동작 및 제2 검증 전압(PV2)을 이용한 검증 동작은 상술한 단계 S140 및 단계 S220에서 설명한 검증 동작 단계와 유사하므로 상세한 설명은 생략하도록 한다.
제2 검증 전압(PV2)을 이용한 검증 동작 후 전압 생성 회로(140)의 동작 전압 생성 회로(141)는 복수의 검증 전압들 중 프로그램 상태(MPV3)를 검증하기 위한 제3 검증 전압(PV3)을 생성하여 출력한다. 로우 디코더(120)는 제어 로직(160)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 워드라인들(WLs) 중 선택된 워드라인에는 제3 검증 전압(PV3)을 인가하고, 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 이 후, 읽기 및 쓰기 회로(130)는 복수의 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하고, 이를 임시 저장된 데이터(DATA)와 비교하여 얻어진 검증 결과에 대응하는 검증 데이터를 저장한다. 이를 이용하여 프로그램 동작의 패스 또는 페일을 판단한다.
상술한 검증 동작 결과, 복수의 메모리 셀들이 모두 프로그램 완료되었는지 판단한다(S340). 복수의 메모리 셀들이 모두 프로그램 완료되었다고 판단될 경우(YES) 프로그램 동작을 종료하고, 일부 메모리 셀들이 프로그램 완료되지 않았을 경우(NO) 프로그램 전압을 스텝 전압만큼 상승시켜(S350) 상숭한 비트라인 전압 재설정 단계(S310) 부터 재수행한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 프로그램 동작 중 일부 검증 동작을 스킵하는 블라인드 프로그램 동작 시 비트라인들에 음전압을 인가하여 프로그램 동작 속도를 개선할 수 있다. 또한 블라인드 프로그램 동작 시 로우 디코더(120)와의 거리에 따라 비트라인에 인가되는 음전압을 상이하게 인가함으로써 워드라인 로딩에 따라 프로그램 전압(Vpgm)이 불균형하게 인가되는 것을 보상할 수 있다.
본 발명의 실시 예에서는 블라인드 프로그램 동작시 비트라인들에 음전압을 인가하는 것으로 설명하였으나, 이에 한정되는 것은 아니며 노멀 프로그램 동작시에도 비트라인들에 음전압을 인가할 수 있으며, 로우 디코더(120)와의 거리가 멀수록 더욱 낮은 음전압을 인가할 수 있다.
도 9를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 10은 도 9의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 10을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 10에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 9를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 11은 도 10을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 11을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 11에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 11에서, 도 10을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 9를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 9 및 도 10을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이 120: 로우 디코더
130: 읽기 및 쓰기 회로 140: 전압 생성 회로
141: 동작 전압 생성 회로 142: 음전압 생성 회로
150: 음전압 스위칭 회로 160: 제어 로직

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 음전압들을 생성하기 위한 음전압 발생 회로; 및
    상기 복수의 음전압들을 상기 메모리 셀 어레이의 비트라인들에 인가하기 위한 음전압 스위칭 회로를 포함하며,
    상기 음전압 스위칭 회로는 프로그램 동작 시 상기 비트라인들에 서로 상이한 상기 복수의 음전압들을 인가하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프로그램 동작 시 프로그램 전압, 패스 전압, 및 복수의 검증 전압들을 생성하기 위한 동작 전압 생성 회로;
    상기 프로그램 전압, 상기 패스 전압, 및 상기 복수의 검증 전압들을 상기 메모리 셀 어레이의 워드라인들에 인가하기 위한 로우 디코더; 및
    상기 비트라인들에 연결되며, 상기 프로그램 동작시 프로그램할 데이터를 임시 저장한 후 임시 저장된 프로그램 데이터에 따라 상기 비트라인들의 전위 레벨을 조절하기 위한 읽기 및 쓰기 회로를 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 음전압 스위치 회로는 상기 로우 디코더와 인접하게 배치된 메모리 셀들과 연결된 비트라인에는 상기 복수의 음전압들 중 상대적으로 높은 음전압을 인가하고, 상기 로우 디코더와 멀리 떨어져 배치된 메모리 셀들과 연결된 비트라인에는 상기 복수의 음전압들 중 상대적으로 낮은 음전압을 인가하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 음전압 스위치 회로는 상기 복수의 메모리 셀들 중 상기 로우 디코더와 연결된 워드라인의 길이가 상대적으로 긴 메모리 셀들에 대응하는 비트라인에는 상기 복수의 음전압들 중 상대적으로 낮은 음전압을 인가하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 비트라인들에 대응하는 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들 각각은 상기 프로그램 동작시 프로그램할 데이터를 임시 저장하고, 프로그램 검증 동작 시 대응하는 비트라인의 전위 레벨과 임시 저장된 상기 데이터에 따라 검증 결과에 대응하는 검증 데이터를 저장하는 래치를 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 복수의 페이지 버퍼들은 상기 래치에 저장된 상기 데이터 또는 상기 검증 데이터에 따라 래치 신호들을 생성하여 출력하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 음전압 스위칭 회로는 상기 래치 신호들에 응답하여 상기 복수의 비트라인들에 상기 복수의 음전압들을 인가하거나 차단하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 음전압 발생 회로 및 상기 음전압 스위칭 회로는 상기 프로그램 동작 중 블라인드 프로그램 동작 시 활성화되어 상기 비트라인들에 상기 복수의 음전압들을 인가하고, 상기 블라인드 프로그램 동작 후 노멀 프로그램 동작시 비활성화되는 반도체 메모리 장치.
  9. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    프로그램 동작시 프로그램 전압, 패스 전압, 복수의 검증 전압들, 및 복수의 음전압들을 생성하기 위한 전압 생성 회로;
    상기 프로그램 전압, 상기 패스 전압, 및 상기 복수의 검증 전압들을 상기 메모리 셀 어레이의 워드라인들에 인가하기 위한 로우 디코더;
    상기 메모리 셀 어레이의 비트라인들에 연결되며, 상기 프로그램 동작시 프로그램할 데이터를 임시 저장한 후 임시 저장된 프로그램 데이터에 따라 상기 비트라인들의 전위 레벨을 조절하기 위한 읽기 및 쓰기 회로; 및
    상기 복수의 음전압들을 상기 비트라인들에 인가하기 위한 음전압 스위칭 회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 음전압 스위칭 회로는 상기 비트라인들 중 상기 로우 디코더와 인접하게 배치된 메모리 셀들과 연결된 비트라인에는 상기 복수의 음전압들 중 상대적으로 높은 음전압을 인가하고, 상기 비트라인들 중 상기 로우 디코더와 멀리 떨어져 배치된 메모리 셀들과 연결된 비트라인에는 상기 복수의 음전압들 중 상대적으로 낮은 음전압을 인가하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 비트라인들은 복수의 비트라인 그룹들로 그룹핑되며,
    상기 음전압 스위칭 회로는 상기 복수의 비트라인 그룹들 각각에 서로 상이한 상기 복수의 음전압들 중 하나를 인가하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 비트라인들에 대응하는 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들 각각은 상기 프로그램 동작시 프로그램할 데이터를 임시 저장하고, 프로그램 검증 동작 시 대응하는 비트라인의 전위 레벨과 임시 저장된 상기 데이터에 따라 검증 결과에 대응하는 검증 데이터를 저장하는 래치를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 복수의 페이지 버퍼들은 상기 래치에 저장된 상기 데이터 또는 상기 검증 데이터에 따라 상기 비트라인들에 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하고,
    상기 래치의 노드 값에 대응하는 래치 신호들을 생성하여 출력하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 음전압 스위칭 회로는 상기 래치 신호들에 응답하여 상기 복수의 비트라인들에 상기 복수의 음전압들을 인가하거나 차단하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 음전압 발생 회로 및 상기 음전압 스위칭 회로는 상기 프로그램 동작 중 블라인드 프로그램 동작 시 활성화되어 상기 비트라인들에 상기 복수의 음전압들을 인가하고, 상기 블라인드 프로그램 동작 후 노멀 프로그램 동작시 비활성화되는 반도체 메모리 장치.
  16. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 상기 메모리 셀 어레이 일측에 배치되며 상기 메모리 셀 어레이와 복수의 워드라인들을 통해 연결되는 로우 디코더가 제공되는 단계;
    상기 메모리 셀 어레이와 연결된 복수의 비트라인들에 프로그램할 데이터에 따라 프로그램 허용 전압 또는 프로그램 금지 전압을 인가하고, 상기 복수의 비트라인들 중 프로그램 허용 전압이 인가되는 선택된 비트라인들에 서로 상이한 복수의 음전압들을 인가하는 단계; 및
    상기 복수의 워드라인들 중 선택된 워드라인에 프로그램 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제 16 항에 있어서,
    상기 비트라인들에 상기 복수의 음전압들을 인가하는 단계는 상기 복수의 메모리 셀들 중 상기 로우 디코더와 인접하게 배치된 메모리 셀들과 연결된 비트라인에는 상기 복수의 음전압들 중 상대적으로 높은 음전압을 인가하고,
    상기 복수의 메모리 셀들 중 상기 로우 디코더와 멀리 떨어져 배치된 메모리 셀들과 연결된 비트라인에는 상기 복수의 음전압들 중 상대적으로 낮은 음전압을 인가하는 반도체 메모리 장치의 동작 방법.
  18. 제 16 항에 있어서,
    상기 프로그램 전압을 인가한 후, 복수의 검증 전압들 중 일부 검증 전압만을 이용한 검증 동작을 수행하는 단계;
    상기 검증 동작 결과 적어도 하나 이상의 메모리 셀의 문턱 전압이 상기 일부 검증 전압 보다 높을 경우 상기 선택된 비트라인들에 인가되는 상기 복수의 음전압들을 차단하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제 16 항에 있어서,
    상기 복수의 비트라인들은 복수의 비트라인 그룹으로 그룹핑되며, 상기 복수의 비트라인 그룹 각각은 서로 상이한 상기 복수의 음전압들 중 하나가 인가되는 반도체 메모리 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 복수의 비트라인 그룹은 상기 로우 디코더와 인접할수록 상기 복수의 음전압들 중 상대적으로 높은 음전압이 인가되는 반도체 메모리 장치의 동작 방법.
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