CN109754827A - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

可以提供半导体存储器装置及其操作方法。一种半导体存储器装置可以包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元；以及负电压切换电路，所述负电压切换电路用于接收多个负电压并将所述多个负电压施加到所述存储器单元阵列的位线。所述负电压切换电路可以在编程操作中将彼此不同的所述多个负电压施加到所述位线。

Description

半导体存储器装置及其操作方法
技术领域
各种实施方式总体上可涉及一种半导体存储器装置及其操作方法，并且具体地，涉及一种具有多个存储器单元的半导体存储器装置。
背景技术
近来，随着半导体存储器当中的闪速存储器的集成程度增加，联接到字线的存储器单元的数量增加。如果联接到字线的存储器单元的数量增加，则字线的长度被延长，因此字线负载增加。在存储器单元的编程操作中，由于字线负载的增加，施加到靠近用于提供字线电压的行解码器的存储器单元的控制栅的编程电压的大小不同于施加到远离行解码器的存储器单元的控制栅的编程电压的大小。因此，当将编程电压施加到字线时，靠近行解码器的存储器单元的阈值电压增加的程度与远离该行解码器的存储器单元的阈值电压增加的程度不同，因此，存储器单元的阈值电压分布变宽。当通过向字线额外施加编程脉冲来执行编程操作以增加远离行解码器的存储器单元的阈值电压时，执行编程操作所需的时间被延长，因此编程性能降低。
发明内容
根据本公开的一个方面，可以提供一种半导体存储器装置。所述半导体存储器装置可以包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元；以及负电压切换电路，所述负电压切换电路被配置为接收多个负电压并将所述多个负电压施加到存储器单元阵列的位线。所述负电压切换电路可以在编程操作中将彼此不同的多个负电压施加到位线。
根据本公开的一个方面，可以提供一种半导体存储器装置。所述半导体存储器装置可以包括：存储器单元阵列，所述存储器单元阵列包括多个存储器单元；电压生成电路，所述电压生成电路被配置为生成用于编程操作的编程电压、通过电压、多个验证电压以及多个负电压；行解码器，所述行解码器被配置为将所述编程电压、所述通过电压和所述多个验证电压施加到所述存储器单元阵列的字线；读/写电路，所述读/写电路联接到所述存储器单元阵列的位线，所述读/写电路在编程操作中临时存储要被编程的数据，然后根据临时存储的数据控制所述位线的电位电平；以及负电压切换电路，所述负电压切换电路被配置为将所述多个负电压施加到位线。
根据本公开的一个方面，可以提供一种用于操作半导体存储器装置的方法，所述半导体存储器装置包括：包括多个存储器单元的存储器单元阵列、设置在所述存储器单元阵列的一侧的行解码器、以及将所述行解码器联接到所述存储器单元阵列的多条字线。所述方法可以包括以下步骤：根据要被编程的数据，将编程许可电压或编程禁止电压施加到与所述存储器单元阵列联接的多条位线；将彼此不同的多个负电压施加到所述多条位线中的施加了编程许可电压的选定的位线；以及将编程电压施加到所述多条字线当中的选定的字线。
附图说明
图1是例示了根据本公开的实施方式的半导体存储器装置的框图。
图2是例示了图1的存储器单元阵列的实施方式的框图。
图3是例示了图1的存储器块的详细配置的电路图。
图4是例示了图1的页缓冲器的图。
图5是例示了图1的负电压切换电路的图。
图6是例示了根据本公开的实施方式的半导体存储器装置的操作的流程图。
图7是例示了根据本公开的实施方式的半导体存储器装置的操作的阈值电压分布图。
图8是例示了根据本公开的实施方式的半导体存储器装置的操作的编程电压和验证电压的波形图。
图9是例示了包括图1的半导体存储器装置的存储器系统的框图。
图10是例示了图9的存储器系统的应用示例的框图。
图11是例示了包括参照图10描述的存储器系统的计算系统的框图。
具体实施方式
在下文中将参照附图描述本公开的各种实施方式；但是，这些实施方式可以以各种形式来实施，而不应该被解释为局限于本文中阐述的实施方式。确切地说，提供这些实施方式，使得本公开将是彻底的且完整的，并且本公开将向本领域技术人员全面地传达这些实施方式的范围。
在附图中，为了图示清楚，尺寸可能被扩大。应该理解，当元件被称为在两个元件“之间”时，该元件可以是所述两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。同样的附图标记始终表示同样的元件。
在下面的详细描述中，已经简单地通过例示的方式示出并描述了本公开的仅某些实施方式。如本领域技术人员将认识到的，在全部不脱离本公开的精神或范围的情况下，所描述的实施方式可以以各种不同的方式被修改。因此，附图和描述本质上应被认为是说明性的而不是限制性的。
在整个说明书中，当元件被称为“连接”或“联接”到另一元件时，该元件可以直接连接或联接到另一元件，或者间接连接或联接到另一元件且其间插入有一个或更多个中间元件。另外，当元件被称为“包括”某组件时，除非有不同的公开，否则这表示该元件还可以包括另一个组件，而不是排除另一个组件。
本公开的实施方式可以提供一种半导体存储器装置和该半导体存储器装置的操作方法，其中，在半导体存储器装置的编程操作中，可以根据距行解码器的距离来控制施加到位线的电压。
图1是例示了根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置100可以包括存储器单元阵列110、行解码器120、读/写电路130、电压生成电路140、负电压切换电路150以及控制逻辑160。
行解码器120、读/写电路130、电压生成电路140和负电压切换电路150可以被定义为用于对存储器单元阵列110执行编程操作的外围电路。
行解码器120可以设置在存储器单元阵列110的一侧。存储器单元阵列110可以包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz可以通过字线WL联接到行解码器120。多个存储器块BLK1至BLKz可以通过位线BL1至BLm联接到读/写电路130。多个存储器块BLK1至BLKz可以包括多个存储器单元。在一个实施方式中，多个存储器单元可以是基于电荷捕获器件的非易失性存储器单元。共同联接到同一字线的多个存储器单元可以被定义为一个页面。存储器单元阵列110可以配置有多个页面。
包括在存储器单元阵列110中的多个存储器单元可以根据其布置位置而与行解码器120相距不同的距离，因此，将存储器单元联接到行解码器120的字线可以具有不同的长度。也就是说，与远离行解码器120设置的存储器单元相比，与行解码器120相邻设置的存储器单元可以具有短的字线长度。因此，多个存储器单元可以对应于不同的字线电阻值。因此，当在编程操作中将编程电压施加到字线时，施加到与行解码器120相邻设置的存储器单元的编程电压会高于施加到远离行解码器120设置的存储器单元的编程电压。
随后将描述存储器单元阵列110的详细配置。
行解码器120可以通过字线WL联接到存储器单元阵列110。行解码器120可以被配置为响应于从控制逻辑160输出的控制信号AD_signal而操作。行解码器120可以通过设置在半导体存储器装置100中的输入/输出缓冲器(未示出)来接收地址。在编程操作中，行解码器120可根据接收到的地址将编程电压Vpgm施加到字线WL当中的选定的字线，并可将通过电压Vpass施加到未选的字线。此外，在编程验证操作中，行解码器120可将多个验证电压Vverify(PV1、PV2和PV3)施加到选定的字线，并可将通过电压Vpass施加到未选的字线。
读/写电路130可以包括多个页面缓冲器PB1至PBm。多个页面缓冲器PB1至PBm可以通过位线BL1至BLm联接至存储器单元阵列110。在编程操作中，多个页面缓冲器PB1至PBm可以临时存储要被编程的数据DATA，并且可以根据临时存储的数据DATA来控制对应的位线BL1至BLm的电位电平。此外，在编程验证操作中，多个页面缓冲器PB1至PBm可以将对应的位线BL1至BLm的电位电平预充电到特定的电平，感测对应的位线BL1至BLm的电位电平或电流量，然后将感测到的电位电平或电流量与临时存储的数据DATA进行比较，由此确定编程操作是否已经通过或失败。
读/写电路130可响应于从控制逻辑160输出的控制信号PB_signal而操作。此外，在编程操作期间的盲编程操作中，读/写电路130可根据验证结果将锁存信号Qb<m:1>或临时存储在多个页面缓冲器PB1至PBm中的数据输出到负电压切换电路150。在盲编程操作中，在编程操作的早期阶段，擦除状态下的单元的阈值电压可能难以快速增加。因此，可以省略使用高电平验证电压的编程验证操作，并且可以仅执行使用低电平验证电压的编程验证操作。因此，执行编程验证操作的次数可以减少，并且因此，执行编程操作所需的时间可以减少。
电压生成电路140可以被配置为包括操作电压生成电路141和负电压生成电路142。
操作电压生成电路141可以在编程操作中生成并输出编程电压Vpgm和通过电压Vpass，并且操作电压生成电路141可以在编程验证操作中生成并输出多个验证电压Vverify(PV1、PV2和PV3)。电压生成电路140可以响应于从控制逻辑160输出的控制信号VG_signal而操作。
负电压生成电路142可以在编程操作期间的盲编程操作中生成并输出多个负电压Vneg1、Vneg2、.…..和Vnegx。
在编程操作中，负电压切换电路150可以响应于从读/写电路130输出的锁存信号Qb<m:1>将从负电压生成电路142输出的多个负电压Vneg1、Vneg2、.…..和Vnegx施加到多条位线BL1至BLm。例如，在编程操作期间的盲编程操作中，负电压切换电路150可将多个负电压Vneg1、Vneg2、.…..和Vnegx施加到多条位线BL1至BLm当中的联接到要被编程的单元的位线。在这种情况下，负电压切换电路150可以将具有相对高的电位电平的负电压施加到多条位线BL1到BLm当中的联接到与行解码器120相邻设置的要被编程的单元的位线；并且负电压切换电路150可以将具有相对低的电位电平的负电压施加到多条位线BL1到BLm当中的联接到远离行解码器120设置的要被编程的单元的位线。此外，负电压切换电路150可以将多条位线BL1至BLm分组为至少两个位线组，并且可以执行切换以使得施加到这些组的负电压彼此不同。每个位线组可以包括至少一条位线，并且包括在每个位线组中的位线可以是彼此相邻的位线。
控制逻辑160可以联接到行解码器120、读/写电路130、电压生成电路140和负电压切换电路150。控制逻辑160可以通过半导体存储器装置100的输入/输出缓冲器(未示出)接收命令CMD。控制逻辑160可以响应于命令CMD来控制行解码器120、读/写电路130和电压生成电路140执行半导体存储器装置100的编程操作。控制逻辑160可以用硬件或软件或硬件和软件的任意组合来实现。
图2是例示了图1的存储器单元阵列110的实施方式的框图。
参照图2，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块可以包括层叠在基板上方的多个存储器单元。多个存储器单元可以沿+X、+Y和+Z方向布置。将参照图3更详细地描述每个存储器块的结构。
图3是例示了图1的存储器块的电路图。
在图1中，示出了多个存储器块BLK1至BLKz可以通过位线BL1至BLm联接到读/写电路130。然而，为了便于描述，在图3中例示了存储器块BLK1和存储器块BLK2。存储器块BLK1和存储器块BLK2可以具有共享位线BL1至BLm和公共源极线CSL的结构。
参照图3，存储器块BLK1和存储器块BLK2可以联接到多条位线BL1到BLm。
存储器块BLK1可以包括多个单元串ST1至STm。多个单元串ST1至STm可以分别联接在多条位线BL1至BLm和公共源极线CSL之间。多个单元串ST1至STm中的每一个可以包括源极选择晶体管SST、串联联接的多个存储器单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST可以联接到源极选择线SSL1。多个存储器单元C0至Cn可以分别联接到字线WL。漏极选择晶体管DST可以联接到漏极选择线DSL1。公共源极线CSL可以联接到源极选择晶体管SST的源极。位线BL1至BLm中的每一条可联接到对应的漏极选择晶体管DST的漏极。
存储器块BLK2可以被配置为在结构上与存储器块BLK1的结构类似。也就是说，存储器块BLK2可以包括多个单元串ST1至STm，并且多个单元串ST1至STm可以分别联接在多条位线BL1至BLm和公共源极线CSL之间。多个单元串ST1至STm中的每一个可以包括源极选择晶体管SST、串联联接的多个存储器单元C0至Cn以及漏极选择晶体管DST。源极选择晶体管SST可以联接到源极选择线SSL2。多个存储器单元C0至Cn可以分别联接到字线WL。漏极选择晶体管DST可以联接到漏极选择线DSL2。公共源极线CSL可以联接到源极选择晶体管SST的源极。位线BL1至BLm中的每一条可联接到对应的漏极选择晶体管DST的漏极。
如上所述，存储器块BLK1和存储器块BLK2可以被配置为具有彼此相似的结构。存储器块BLK1和存储器块BLK2可以被设计为具有漏极选择线(DSL1、DSL2)和源极选择线(SSL1、SSL2)彼此电隔离的结构。
在本公开的实施方式中，多个单元串ST1至STm当中的单元串ST1可以被定义为与图1的行解码器120最邻近设置的单元串，多个单元串ST1至STm当中的单元串STm可以被定义为距行解码器120最远设置的单元串。
图4是例示了图1的页面缓冲器的图。
参照图4，页面缓冲器PB1可以被配置为包括能够存储数据DATA的锁存器LAT1。锁存器LAT1可以被配置为包括在第一节点Q<1>和第二节点Qb<1>之间以反相并联联接的反相器IV1和IV2。
锁存器LAT1可以临时存储在编程操作中输入的数据DATA。例如，当输入数据DATA具有对应于编程单元的数据值(例如，“0”)时，锁存器LAT1可以被控制为使得第一节点Q<1>具有逻辑低电平而第二节点Qb<1>具有逻辑高电平。另外，当输入数据DATA具有对应于擦除单元的数据值(例如，“1”)时，锁存器LAT1可以被控制为使得第一节点Q<1>具有逻辑高电平而第二节点Qb<1>具有逻辑低电平。
此外，在编程操作期间的编程电压施加操作中，锁存器LAT1可以根据临时存储的数据DATA来控制对应的位线BL1的电位电平。例如，当输入数据DATA具有与编程单元对应的数据值(例如，“0”)时，锁存器LAT1可以控制要被施加到对应的位线BL1的编程许可电压(例如，接地电压)。另外，当输入数据DATA具有与擦除单元对应的数据值(例如，“1”)时，锁存器LAT1可以控制要被施加到对应的位线BL1的编程禁止电压(例如，电源电压)。
此外，在编程验证操作中，锁存器LAT1可基于对应的位线BL1的电位电平和临时存储的数据DATA的值来存储对应于验证结果的验证数据。
例如，当临时存储的数据具有对应于编程单元的数据值(例如，“0”)，并且在验证操作中确定联接到对应位线的选定的存储器单元已经完全被编程时，锁存器LAT1可以被控制为使得第一节点Q<1>具有逻辑高电平而第二节点Qb<1>具有逻辑低电平。
另外，当临时存储的数据具有对应于编程单元的数据值(例如，“0”)，并且在验证操作中确定联接到对应位线的选定的存储器单元尚未被编程时，锁存器LAT1可以被控制为使得第一节点Q<1>具有逻辑低电平而第二节点Qb<1>具有逻辑高电平。
锁存器LAT1可以基于作为验证操作的结果而存储的验证数据值来控制要被施加到对应的位线BL1的编程许可电压或编程禁止电压。
锁存器LAT1可以使用第二节点Qb<1>的与临时存储的数据或作为验证结果获得的验证数据值对应的电位电平作为锁存信号，并且可以将锁存信号输出到图1的负电压切换电路150。
图5是例示了图1的负电压切换电路150的图。
负电压切换电路150可以被配置为包括多个切换单元151至15x。
例如，第一切换单元151可以对应于第一位线组BL1和BL2。第一切换单元151可以响应于锁存信号Qb<1>和Qb<2>向第一位线组BL1和BL2施加或中断第一负电压Vneg1。第一切换单元151可以包括第一NMOS晶体管N1和第二NMOS晶体管N2。第一NMOS晶体管N1可以响应于锁存信号Qb<1>将第一负电压Vneg1施加到位线BL1，第二NMOS晶体管N2可以响应于锁存信号Qb<2>将第一负电压Vneg1施加到位线BL2。
第二切换单元152可以对应于第二位线组BL3和BL4。第二切换单元152可以响应于锁存信号Qb<3>和Qb<4>向第二位线组BL3和BL4施加或中断第二负电压Vneg2。第二切换单元152可以包括第三NMOS晶体管N3和第四NMOS晶体管N4。第三NMOS晶体管N3可以响应于锁存信号Qb<3>将第二负电压Vneg2施加到位线BL3，第四NMOS晶体管N4可以响应于锁存信号Qb<4>将第二负电压Vneg2施加到位线BL4。
第x切换单元15x可以对应于第x位线组BLm-1和BLm。第x切换单元15x可以响应于锁存信号Qb<m-1>和Qb<m>将第x负电压Vnegx施加到第x位线组BLm-1和BLm。第x切换单元15x可以包括第(m-1)NMOS晶体管Nm-1和第m NMOS晶体管Nm。第(m-1)NMOS晶体管Nm-1可以响应于锁存信号Qb<m-1>将第x负电压Vnegx施加到位线BLm-1，第m NMOS晶体管Nm可以响应于锁存信号Qb<m>将第x负电压Vnegx施加到位线BLm。
上述的多个负电压Vneg1至Vnegx可以具有彼此不同的电位电平。例如，第一负电压Vneg1可以具有最高电位电平，第x负电压Vnegx可以具有最低电位电平。多个负电压Vneg1至Vnegx中的每一个可被设置为当对应的位线组变得距图1的行解码器120较远时而具有较低的电位电平。
如上所述，在本公开的实施方式中，示出了在一个位线组中可以包括两条位线。然而，本公开不限于此，并且在一个位线组中可以包括至少一条位线。
此外，在本公开的实施方式中，示出了第一负电压Vneg1可以施加到第一位线组。然而，地电压可以施加到第一位线组，低于地电压的第一负电压Vneg1可以施加到第二位线组。
图6是例示了根据本公开的实施方式的半导体存储器装置的操作的流程图。
图7是例示了根据本公开的实施方式的半导体存储器装置的操作的阈值电压分布图。在图7中，示出了擦除状态ER和多个编程状态MPV1、MPV2和MPV3的阈值电压分布以及用于验证状态的验证电压PV1、PV2和PV3。
图8是例示了根据本公开的实施方式的半导体存储器装置的操作的编程电压和验证电压的波形图。在图8中，例示了可以包括具有编程电压Vpgm和验证电压PV1、PV2和PV3的诸如第一盲编程、第二盲编程和正常编程的操作的编程操作。
参照图1至图8，根据本公开的实施方式的半导体存储器装置的操作将如下。
半导体存储器装置100的编程操作可以包括包含第一盲编程操作(S100)和第二盲编程操作(S200)的盲编程操作以及正常编程操作(S300)。
在半导体存储器装置100的编程操作中，要被编程的数据DATA可以被输入以被存储在读/写电路130中所包括的多个页面缓冲器PB1至PBm中(S110)。多个页面缓冲器PB1至PBm可以根据任意存储的数据DATA来控制对应的位线BL1至BLm的电位电平。也就是说，多个页面缓冲器PB1至PBm可根据任意存储的数据DATA将编程许可电压或编程禁止电压施加到对应的位线BL1至BLm。例如，在一个实施方式中，编程许可电压可以被施加到与要被编程的存储器单元联接的位线。
电压生成电路140的负电压生成电路142可以响应于从控制逻辑160输出的控制信号VG_signal来生成并输出多个负电压Vneg1、Vneg2、……和Vnegx。此时，多个负电压Vneg1、Vneg2、……和Vnegx可以具有彼此不同的电位电平。例如，第一负电压Vneg1可以是具有最高的电位的负电压，第x负电压Vnegx可以是具有最低的电位的负电压。
负电压切换电路150可以响应于从读/写电路130输出的锁存信号Qb<m:1>将从负电压生成电路142输出的多个负电压Vneg1、Vneg2、……和Vnegx施加到多条位线BL1至BLm(S120)。例如，在编程操作期间的盲编程操作中，负电压切换电路150可以将多个负电压Vneg1、Vneg2、……和Vnegx施加到多条位线BL1至BLm当中的与要被编程的单元联接的位线。在这种情况下，负电压切换电路150可以将具有相对高的电位电平的负电压施加到多条位线BL1到BLm当中的与行解码器120相邻设置的要被编程的单元联接的位线；并且负电压切换电路150可以将具有相对低的电位电平的负电压施加到多条位线BL1到BLm当中的与远离行解码器120设置的要被编程的单元联接的位线。此时，多条位线BL1至BLm可以被划分为多个位线组，使得同一负电压被施加到包括在一个位线组中的至少一条位线。如果如上所述将负电压施加到与要被编程的单元联接的位线，则可以进一步增加施加到要被编程的单元的编程电压和要被编程的单元的较低通道之间的电位差，从而可以提高编程操作的速度。
电压生成电路140的操作电压生成电路141可以响应于从控制逻辑160输出的控制信号VG_signal生成编程电压Vpgm和通过电压Vpass。响应于从控制逻辑160输出的控制信号AD_signal和从输入/输出缓冲器(未示出)输出的地址，行解码器120可以将编程电压Vpgm施加到字线WL当中的选定的字线，并且可以将通过电压Vpass施加到字线WL当中的未选的字线(S130)。
此后，可以执行使用第一验证电压PV1的验证操作(S140)。在验证操作中，电压生成电路140的操作电压生成电路141可以生成并输出多个验证电压当中的用于验证最低编程状态MPV1的第一验证电压PV1。响应于从控制逻辑160输出的控制信号AD_signal和从输入/输出缓冲器(未示出)输出的地址，行解码器120可以将第一验证电压PV1施加到字线WL当中的选定的字线，并且可以将通过电压Vpass施加到字线WL当中的未选的字线。此后，读/写电路130可以感测多条位线BL1至BLm的电位电平或电流量，并且可以存储与通过将感测到的电位电平或电流量和临时存储的数据DATA进行比较而获得的验证结果对应的验证数据。读/写电路130可以确定编程操作是否已经通过或失败。
作为验证操作的结果，读/写电路130可以确定是否已经检测到多个存储器单元当中的阈值电压比第一验证电压PV1高的至少一个存储器单元(S150)[例如，在一个实施方式中，当检测到阈值电压超过PV1的单元时，如图8中所示]。也就是说，读/写电路130可以确定至少一个存储器单元的编程操作是否已经通过。
作为确定的结果，当确定不存在编程操作已经通过的存储器单元(否)时，编程电压Vpgm可以增加阶跃电压(S160)，并且第一盲编程操作可以从施加编程电压的步骤(S130)重新执行。
作为确定的结果，当检测到编程操作已经通过的至少一个存储器单元(是)时，可以执行第二盲编程操作(S200)。
此时，对应的页面缓冲器可以将编程禁止电压施加到与编程操作已经通过的存储器单元联接的位线，负电压切换电路150可以中断已经施加到与编程操作已经通过的存储器单元联接的位线的负电压。
电压生成电路140的操作电压生成电路141可以响应于从控制逻辑160输出的控制信号VG_signal来生成编程电压Vpgm和通过电压Vpass。响应于从控制逻辑160输出的控制信号AD_signal和从输入/输出缓冲器(未示出)输出的地址，行解码器120可以将编程电压Vpgm施加到字线WL当中的选定的字线，并可以将通过电压Vpass施加到字线WL当中的未选的字线(S210)。
此后，可以执行使用第一验证电压PV1和第二验证电压PV2的验证操作(S220)。在验证操作中，可以执行使用第一验证电压PV1的验证操作，并且可以执行使用第二验证电压PV2的验证操作。
使用第一验证电压PV1的验证操作可以与在步骤S140中描述的验证操作相似，因此，将省略其详细描述。
在使用第一验证电压PV1的验证操作之后，电压生成电路140的操作电压生成电路141可以生成并输出多个验证电压当中的用于验证编程状态MPV2的第二验证电压PV2。响应于从控制逻辑160输出的控制信号AD_signal和从输入/输出缓冲器(未示出)输出的地址，行解码器120可以将第二验证电压PV2施加到字线WL当中的选定的字线，并且可以将通过电压Vpass施加到字线WL当中的未选的字线。此后，读/写电路130可以感测多条位线BL1至BLm的电位电平或电流量，并且可以存储与通过将感测到的电位电平或电流量与临时存储的数据DATA进行比较而获得的验证结果对应的验证数据。读/写电路130可以确定编程操作是否已经通过或失败。
作为验证操作的结果，读/写电路130可以确定是否已经检测到多个存储器单元当中的阈值电压高于第二验证电压PV2的至少一个存储器单元(S230)[例如，在一个实施方式中，当检测到阈值电压超过PV2的单元时，如图8中所示]。也就是说，读/写电路130可以确定在第二编程状态MPV2中至少一个存储器单元的编程操作是否已经通过。
作为确定的结果，当确定在第二编程状态MPV2中不存在已经通过编程操作的存储器单元(否)时，编程电压Vpgm可以增加阶跃电压(S240)，并且第二盲编程操作可以从施加编程电压的步骤(S210)重新执行。
作为确定的结果，当检测到在第二编程状态MPV2中已经通过了编程操作的至少一个存储器单元(是)时，可以执行正常编程操作(S300)。
此时，对应的页面缓冲器可以将编程禁止电压施加到与在第一编程状态MPV1或第二编程状态MPV2中已经通过编程操作的存储器单元联接的位线，负电压生成电路142和负电压切换电路150可以在正常编程操作中不被激活。在正常编程操作中，用于使位线的增加电压复位的复位电压可以施加到与要被编程的存储器单元联接的位线(S310)。
电压生成电路140的操作电压生成电路141可以响应于从控制逻辑160输出的控制信号VG_signal生成编程电压Vpgm和通过电压Vpass。响应于从控制逻辑160输出的控制信号AD_signal和从输入/输出缓冲器(未示出)输出的地址，行解码器120可以将编程电压Vpgm施加到字线WL当中的选定的字线，并可以将通过电压Vpass施加到字线WL当中的未选的字线(S320)。
此后，可以执行使用第一验证电压PV1、第二验证电压PV2和第三验证电压PV3的验证操作(S330)。在该验证操作中，可以执行使用第一验证电压PV1的验证操作，可以执行使用第二验证电压PV2的验证操作，并且然后可以执行使用第三验证电压PV3的验证操作。
使用第一验证电压PV1的验证操作和使用第二验证电压PV2的验证操作可以类似于在步骤S140和S220中描述的验证操作，因此，将省略它们的详细描述。
在使用第二验证电压PV2的验证操作之后，电压生成电路140的操作电压生成电路141可以生成并输出多个验证电压当中的用于验证编程状态MPV3的第三验证电压PV3。响应于从控制逻辑160输出的控制信号AD_signal和从输入/输出缓冲器(未示出)输出的地址，行解码器120可以将第三验证电压PV3施加到字线WL当中的选定的字线，并且可以将通过电压Vpass施加到字线WL当中的未选的字线。此后，读/写电路130可以感测多条位线BL1至BLm的电位电平或电流量，并且可以存储与通过将感测到的电位电平或电流量与临时存储的数据DATA进行比较而获得的验证结果对应的验证数据。读/写电路130可以确定编程操作是否已经通过或失败。
作为验证操作的结果，读/写电路130可确定多个存储器单元是否全部已经被完全编程(S340)。当确定多个存储器单元全部已经被完全编程(是)时，编程操作可以结束。当确定一些存储器单元尚未被完全编程(否)时，编程电压可以增加阶跃电压(S350)，并且正常编程操作可以从使施加到位线的电压复位的步骤(S310)重新执行。
如上所述，根据本公开的实施方式，在编程操作期间，跳过一些验证操作，可以在盲编程操作中向位线施加负电压，从而可以提高编程操作的速度。此外，在盲编程操作中，可以根据距行解码器120的距离向位线施加不同的负电压，使得可以能够补偿由于字线负载而导致的不均匀施加的编程电压Vpgm。
在本公开的实施方式中，示出了可以在盲编程操作中向位线施加负电压。然而，本公开不限于此，也可以在正常编程操作中向位线施加负电压。随着存储器单元变得更远离行解码器，可以施加较低的负电压。
图9是例示了包括图1的半导体存储器装置的存储器系统的框图。
参照图9，存储器系统1000可以包括半导体存储器装置100和控制器1100。
半导体存储器装置100可以与参照图1描述的半导体存储器装置相同地配置和操作。在下文中，将省略重复的描述。
控制器1100可以联接到主机Host和半导体存储器装置100。控制器1100可以被配置为响应于来自主机Host的请求而访问半导体存储器装置100。例如，控制器1100可以被配置为控制半导体存储器装置100的读取操作、写入操作、擦除操作和后台操作。控制器1100可以被配置为提供半导体存储器装置100与主机Host之间的接口。控制器1100可以被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可以用作以下中的至少一个：处理单元1120的操作存储器、半导体存储器装置100和主机Host之间的高速缓冲存储器、以及半导体存储器装置100和主机Host之间的缓冲存储器。处理单元1120可以控制控制器1100的整体操作。另外，控制器1100可以在写入操作中临时存储从主机Host提供的编程数据。
主机接口1130可以包括用于在主机Host和控制器1100之间交换数据的协议。在一种实施方式中，控制器1100可以被配置为通过如下各种接口协议中的至少一种与主机Host通信：例如，通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI-express(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小接口(SCSI)协议、增强型小磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议和私用协议。
存储器接口1140可以与半导体存储器装置100接口连接。例如，存储器接口1140可以包括NAND接口或NOR接口。
纠错块1150可以被配置为通过使用纠错码(ECC)来检测并纠正从半导体存储器装置100接收到的数据的错误。处理单元1120可以基于纠错块1150的错误检测结果来控制半导体存储器装置100以调节读取电压，并且执行重新读取。在一个实施方式中，纠错块1150可以被设置为控制器1100的组件。
控制器1100和半导体存储器装置100可以被集成到一个半导体器件中。在一个实施方式中，控制器1100和半导体存储器装置100可以被集成到一个半导体器件中，以构成存储器卡。例如，控制器1100和半导体存储器装置100可以被集成到一个半导体器件中，以构成诸如PC卡(个人计算机存储器卡国际协会(PCMCIA))、闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储器卡。
控制器1100和半导体存储器装置100可以被集成到一个半导体器件中以构成半导体驱动器(固态硬盘驱动器(SSD))。半导体驱动器SSD可以包括被配置为将数据存储在半导体存储器中的存储器装置。如果存储器系统1000被实现为半导体驱动器SSD，则与存储器系统1000联接的主机Host的操作速度可显著提高。
作为另一示例，存储器系统1000可以被设置为如下电子装置的各种组件之一：例如，计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑匣子、数字照相机、三维电视机、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置、或构成计算系统的各种组件之一。
在一种实施方式中，半导体存储器装置100或存储器系统1000可以以各种形式封装。例如，半导体存储器装置100或存储器系统1000可以以如下方式封装：例如，堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫(Waffle)封装晶片、晶圆形式的晶片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理层叠封装(WSP)。
图10是例示了图9的存储器系统的应用示例的框图。
参照图10，存储器系统2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。多个半导体存储器芯片可以被划分成多个组。
在图10中，示出了多个组可以通过第一通道CH1至第k通道CHk与控制器2200通信。每个半导体存储器芯片可以以与参照图1描述的半导体存储器装置100相同的方式来配置和操作。
每个组可以被配置为通过一个公共通道与控制器2200通信。控制器2200可以被配置为与参照图9描述的控制器1100类似。控制器2200可以被配置为通过多个通道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图11是例示了包括参照图10描述的存储器系统的计算系统的框图。
参照图11，计算系统3000可以包括中央处理单元3100、RAM 3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可以通过系统总线3500电联接到中央处理单元3100、RAM3200、用户接口3300和电源3400。通过用户接口3300供应的数据或由中央处理单元3100处理的数据可以被存储在存储器系统2000中。
在图11中，示出了半导体存储器装置2100可以通过控制器2200和通道CH1至CHk联接到系统总线3500。然而，半导体存储器装置2100可以直接联接到系统总线3500。在这种情况下，控制器2200的功能可以由中央处理单元3100和RAM 3200执行。
在图11中，例示了提供参照图10描述的存储器系统2000。然而，存储器系统2000可以被参照图9描述的存储器系统1000替换。在一个实施方式中，计算系统3000可以被配置为包括参照图9和图10描述的存储器系统1000和2000两者。
根据本公开的实施方式，在半导体器件的编程操作中，可以根据距行解码器的距离来控制施加到位线的电压，使得存储器单元的由于字线负载而通常变宽的阈值电压分布可以在不降低编程性能的情况下得到改善。
在本文中已经公开了示例实施方式，并且尽管采用了特定术语，但是仅以通用和描述性的意义而不出于限制的目的来使用和解释它们。在一些情况下，对本领域普通技术人员来说显而易见的是，除非另外具体指出，否则自提交本申请起，结合具体实施方式描述的特征、特性和/或元件可被单独地使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员应当理解，在不脱离在权利要求中阐述的本公开的精神和范围的情况下，可以做出在形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2017年11月3日在韩国知识产权局提交的韩国专利申请第10-2017-0145939号的优先权，该韩国专利申请的全部公开内容通过引用合并于此。

Claims (21)

1.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；以及
负电压切换电路，所述负电压切换电路被配置为接收多个负电压并将所述多个负电压施加到所述存储器单元阵列的位线，
其中，所述负电压切换电路在编程操作中将彼此不同的所述多个负电压施加到所述位线。
2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
操作电压生成电路，所述操作电压生成电路被配置为生成用于编程操作的编程电压、通过电压和多个验证电压；
行解码器，所述行解码器被配置为将所述编程电压、所述通过电压和所述多个验证电压施加到所述存储器单元阵列的字线；以及
读/写电路，所述读/写电路联接到所述位线，所述读/写电路在所述编程操作中临时存储要被编程的数据，然后根据临时存储的所述数据控制所述位线的电位电平。
3.根据权利要求2所述的半导体存储器装置，其中，所述负电压切换电路还被配置为：
将所述多个负电压中的第一负电压施加到所述位线中的第一位线，所述第一位线联接到所述多个存储器单元中的与所述行解码器相邻设置的第一组存储器单元；并且
将所述多个负电压中的第二负电压施加到所述位线中的第二位线，所述第二位线联接到所述多个存储器单元中的被设置为比所述第一组存储器单元更加远离所述行解码器的第二组存储器单元，
其中，所述第一负电压比所述第二负电压负得多。
4.根据权利要求2所述的半导体存储器装置，其中，所述负电压切换电路还被配置为：
将所述多个负电压中的第一负电压施加到所述位线中的与所述多个存储器单元中的第一组存储器单元对应的第一位线，所述第一组存储器单元分别联接到字线，所述字线中的每一条基于从所述行解码器到所述第一组存储器单元的对应存储器单元的距离而具有第一长度；并且
将所述多个负电压中的第二负电压施加到所述位线中的与所述多个存储器单元中的第二组存储器单元对应的第二位线，所述第二组存储器单元分别联接到字线，所述字线中的每一条基于从所述行解码器到所述第二组存储器单元的对应存储器单元的距离而具有第二长度，所述第二长度大于所述第一长度，
其中，所述第二负电压比所述第一负电压负得少。
5.根据权利要求2所述的半导体存储器装置，其中，所述读/写电路包括与所述位线对应的多个页面缓冲器，并且
其中，所述多个页面缓冲器中的每一个包括锁存器，所述锁存器被配置为在所述编程操作中临时存储要被编程的数据，并且在编程验证操作中基于所述位线中的对应位线的电位电平和临时存储的所述数据来存储与验证结果对应的验证数据。
6.根据权利要求5所述的半导体存储器装置，其中，所述多个页面缓冲器根据所述验证数据或存储在所述锁存器中的所述数据来产生并输出锁存信号。
7.根据权利要求6所述的半导体存储器装置，其中，所述负电压切换电路还被配置为响应于所述锁存信号而向所述位线施加或中断所述多个负电压。
8.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
负电压生成电路，所述负电压生成电路被配置为生成所述多个负电压，
其中，所述负电压生成电路和所述负电压切换电路在所述编程操作期间的盲编程操作中被激活以将所述多个负电压施加到所述位线，并且
其中，所述负电压生成电路和所述负电压切换电路在所述盲编程操作之后的正常编程操作中未被激活。
9.一种半导体存储器装置，所述半导体存储器装置包括：
存储器单元阵列，所述存储器单元阵列包括多个存储器单元；
电压生成电路，所述电压生成电路被配置为生成用于编程操作的编程电压、通过电压、多个验证电压以及多个负电压；
行解码器，所述行解码器被配置为将所述编程电压、所述通过电压和所述多个验证电压施加到所述存储器单元阵列的字线；
读/写电路，所述读/写电路联接到所述存储器单元阵列的位线，所述读/写电路在所述编程操作中临时存储要被编程的数据，然后根据临时存储的所述数据控制所述位线的电位电平；以及
负电压切换电路，所述负电压切换电路被配置为将所述多个负电压施加到所述位线。
10.根据权利要求9所述的半导体存储器装置，其中，所述负电压切换电路还被配置为：
将所述多个负电压中的第一负电压施加到所述位线中的第一位线，所述第一位线联接到所述多个存储器单元中的与所述行解码器相邻设置的第一组存储器单元；并且
将所述多个负电压中的第二负电压施加到所述位线中的第二位线，所述第二位线联接到所述多个存储器单元中的被设置为比所述第一组存储器单元更加远离所述行解码器的第二组存储器单元，
其中，所述第一负电压比所述第二负电压负得多。
11.根据权利要求9所述的半导体存储器装置，其中，所述位线被分组为多个位线组，并且
所述负电压切换电路还被配置为将所述多个负电压当中的不同负电压施加到所述多个位线组中的每一个。
12.根据权利要求9所述的半导体存储器装置，其中，所述读/写电路包括与所述位线对应的多个页面缓冲器，
其中，所述多个页面缓冲器中的每一个包括锁存器，所述锁存器被配置为在所述编程操作中临时存储要被编程的数据，并且在编程验证操作中基于所述位线中的对应位线的电位电平和临时存储的所述数据来存储与验证结果对应的验证数据。
13.根据权利要求12所述的半导体存储器装置，其中，所述多个页面缓冲器
根据所述验证数据或存储在所述锁存器中的数据向所述位线施加编程许可电压或编程禁止电压，并且
生成并输出与所述锁存器的节点值对应的锁存信号。
14.根据权利要求13所述的半导体存储器装置，其中，所述负电压切换电路还被配置为响应于所述锁存信号而向所述位线施加或中断所述多个负电压。
15.根据权利要求9所述的半导体存储器装置，其中，所述电压生成电路包括负电压生成电路，所述负电压生成电路被配置为生成所述多个负电压，
其中，所述负电压生成电路和所述负电压切换电路在所述编程操作期间的盲编程操作中被激活以将所述多个负电压施加到所述位线，并且
其中，所述负电压生成电路和所述负电压切换电路在所述盲编程操作之后的正常编程操作中未被激活。
16.一种用于操作半导体存储器装置的方法，其中，所述半导体存储器装置包括具有多个存储器单元的存储器单元阵列、设置在所述存储器单元阵列的一侧的行解码器以及将所述行解码器联接到所述存储器单元阵列的多条字线，所述方法包括以下步骤：
根据要被编程的数据将编程许可电压或编程禁止电压施加到与所述存储器单元阵列联接的多条位线；
将彼此不同的多个负电压施加到所述多条位线中的被施加有所述编程许可电压的选定的位线；以及
将编程电压施加到所述多条字线当中的选定的字线。
17.根据权利要求16所述的方法，其中，在将所述多个负电压施加到所述选定的位线的步骤中，
将所述多个负电压中的第一负电压施加到所述选定的位线中的第一位线，所述第一位线联接到所述多个存储器单元中的与所述行解码器相邻设置的第一组存储器单元，并且
将所述多个负电压中的第二负电压施加到所述选定的位线中的第二位线，所述第二位线联接到所述多个存储器单元中的被设置为比所述第一组存储器单元更加远离所述行解码器的第二组存储器单元，
其中，所述第一负电压比所述第二负电压负得多。
18.根据权利要求16所述的方法，所述方法还包括以下步骤：
在施加所述编程电压之后，使用多个验证电压当中的仅一些验证电压执行验证操作；以及
当作为所述验证操作的结果，与所述选定的位线中的一条位线联接的至少一个存储器单元的阈值电压高于所述一些验证电压时，中断所述多个负电压中的施加到所述选定的位线中的所述一条位线的负电压。
19.根据权利要求16所述的方法，其中，所述多条位线被分组为多个位线组，并且所述多个负电压当中的不同的负电压被施加到所述多个位线组中的每一个。
20.根据权利要求19所述的方法，其中，所述多个负电压当中的绝对值相对较高的负电压被施加到所述多个位线组中的被设置为更靠近所述行解码器的一个位线组中的每一条位线。
21.根据权利要求16所述的方法，其中，在将所述多个负电压施加到所述选定的位线的步骤中，仅在盲编程操作期间施加所述多个负电压。
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