CN107240411A - 存储系统及其操作方法 - Google Patents

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CN107240411A CN201610701287.XA CN201610701287A CN107240411A CN 107240411 A CN107240411 A CN 107240411A CN 201610701287 A CN201610701287 A CN 201610701287A CN 107240411 A CN107240411 A CN 107240411A
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Abstract

本公开涉及一种存储系统及其操作方法。一种存储系统可以包括：半导体存储器件，包括内容可寻址存储(cam)块和正常存储块；以及控制器，适于根据在cam块中储存的选项参数来设置初始设置读取电压，以及根据初始设置读取电压来控制半导体存储器件对正常存储块执行第一读取操作。

Description

存储系统及其操作方法
相关申请的交叉引用
本申请主张于2016年3月29日提交的申请号为10-2016-0037526的韩国专利申请的优先权，其全部内容以引用的方式全文并入本文中。
技术领域
本发明的各个实施例总体而言涉及一种电子器件，并且，更具体地，涉及一种存储系统及其操作方法。
背景技术
半导体存储器件可以分为易失性存储器件和非易失性存储器件。
与易失性存储器件相比，非易失性存储器件以相对较低的读写速度进行操作，但是，不论通电/断电状态如何，非易失性存储器件都可以保存所储存的数据。因此，非易失性存储器件用来储存即使在断电情况下也需要保持的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、可电擦除可电编程ROM(EEPROM)、闪存存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻型RAM(RRAM)以及铁电RAM(FRAM)。闪存存储器可以被分为NOR型存储器或NAND型存储器。
闪存存储器拥有RAM和ROM器件两者的优点。例如，类似于RAM，闪存存储器可以被自由地编程和擦除。此外，类似于ROM，即使在没通电的情况下，闪存存储器也可以保留所储存的数据。闪存存储器已经被广泛用作便携式电子器件(诸如移动电话、数字照相机、个人数字助理(PDA)和MP3播放器)的存储介质。
发明内容
各实施例涉及一种具有改善可靠性和读取操作性能的存储系统及其操作方法。
根据一个实施例，一种存储系统可以包括：半导体存储器件，包括内容可寻址存储块(cam块)和正常存储块；以及控制器，适于根据在cam块中所储存的选项参数来设置初始设置读取电压，以及控制所述半导体存储器件根据初始设置读取电压对正常存储块执行第一读取操作。
根据一个实施例，一种存储系统可以包括：半导体存储器件，包括cam块和正常存储块；以及控制器，适于根据在cam块中储存的选项参数和多个初始设置读取电压索引来设置初始设置读取电压，以及控制半导体存储器件根据初始设置读取电压对正常存储块执行第一读取操作。
根据一个实施例，一种操作存储系统的方法可以包括：提供半导体存储器件和控制器，所述半导体存储器件包括cam块和正常存储块，所述控制器适于控制半导体存储器件的读取操作；当读取请求被输入到控制器时，根据在cam块中储存的选项参数来设置初始设置读取电压；根据初始设置读取电压来执行第一读取操作；以及当因所述第一读取操作而读取的数据中所包括的错误比特的数目大于可允许错误比特的最大数目时，根据读取重试方案来执行第二读取操作。
附图说明
图1是图示根据一个实施例的存储系统的方框图。
图2是图示图1的半导体存储器件的方框图。
图3是图2的存储单元阵列的实施例的方框图。
图4是在存储块中所包括的存储串的三维视图。
图5是图示图4的存储串的电路图。
图6是图示根据一个实施例的操作存储系统的方法的流程图。
图7是图示图6的存储系统的应用示例的方框图。
图8是图示包括参考图7描述的存储系统的计算系统的方框图。
具体实施方式
各实施例可以涉及一种具有改善的可靠性的半导体存储器件及其操作方法。根据在本说明书中公开的概念的实施例的示例的特定结构或功能描述仅是为了描述根据这些概念的实施例的示例，并且，根据这些概念的实施例的示例可以通过各种形式来实现，但是该描述不限于在说明书中描述的实施例的示例。
应理解，当描述某一元件“耦接”或“连接”至另一元件时，可以直接耦接或直接连接该元件至另一元件或是通过第三元件将该元件耦接或连接至另一元件。另一方面，应理解，当将某一元件称作“直接连接至”或“直接耦接至”另一元件时，在两个元件之间不存在另外一个元件。对于描述组件之间关系的其他表述，即“在…之间”或“直接在…之间”或“与…相邻”和“与…直接相邻”，也应当以同样的方式来理解。
图1是图示根据一个实施例的存储系统1000的方框图。
参见图1，存储系统1000可以包括半导体存储器件100和控制器1100。
控制器1100可以耦接至主机和半导体存储器件100。控制器1100可以被配置为应主机的请求来访问半导体存储器件100。例如，控制器1100可以控制半导体存储器件100的读取操作、编程操作、擦除操作和/或后台操作。控制器1100可以提供在半导体存储器件100与主机之间的接口。控制器1100可以驱动用于控制半导体存储器件100的固件。
根据一个实施例，当从该主机输入读取请求时，控制器1100可以根据在半导体存储器件100中储存的选项参数来选择多个初始设置读取电压索引中的一个，并且控制器1100可以控制半导体存储器件100执行第一读取操作。该多个初始设置读取电压索引可以被包括在固件中，或是被储存在半导体存储器件100中。此外，当控制器1100确定因第一读取操作而读取的数据中所包括的错误比特的数目大于最大ECC比特数目时，控制器1100可以根据读取重试方案来控制半导体存储器件100执行第二读取操作。该选项参数可以包括半导体存储器件100的温度信息、关于上次执行的读取操作的时间信息、读取计数信息等。
控制器1100可以包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140以及错误校正块1150。
RAM 1110可以包括固件并且可以被用作操作存储器、在存储器件1200与主机之间的高速缓冲存储器以及在存储器件1200与主机之间的缓冲存储器。该固件可以包括用于执行操作的算法以及多个初始设置读取电压索引。根据实施例，该固件可以被储存在RAM1110中。然而，控制器1100可以被配置为包括只读存储器(ROM)。
处理单元1120可以控制控制器1100的常规操作。处理单元1120可以根据错误校正块1150的错误检测结果和读取重试表，控制半导体存储器件100用逐渐变化的读取电压、通过反复的读取操作来控制第二读取操作的读取电压。
主机接口1130可以包括用于在主机与控制器1100之间交换数据的协议。例如，控制器1100可以通过一种或多种不同的协议来与主机通信，该一种或多种不同的协议诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串联ATA协议、并联ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、私人协议等。
存储器接口1140可以与半导体存储器件100交互。例如，该存储器接口可以包括NAND闪存接口或NOR闪存接口。
错误校正块1150可以通过使用错误校正码(ECC)来检测及校正在从半导体存储器件100读取的数据中的错误。例如，错误校正块1150可以将被检测到的错误比特的数目与可允许错误比特的最大数目相比较，并在被检测到的错误比特的数目小于可允许错误比特的最大数目时，校正被检测到的错误比特。
控制器1100和半导体存储器件100可以被集成在单个半导体器件中。根据实施例，控制器1100和半导体存储器件100可以被集成在单个半导体器件中以形成存储卡，诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑型闪存卡(CF)、智能媒体卡(SMC)、存储棒、多媒体卡(MMC、RS-MMC或MMC微型)、SD卡(SD、迷你SD、微型SD或SDHC)、通用闪存存储器件(UFS)等。
控制器1100和半导体存储器件100可以被集成在单个半导体器件中以形成固态硬盘(SSD)。该SSD可以包括用于在半导体存储器件中储存数据的储存设备。当存储系统1000被用作SSD时，与存储系统1000耦接的主机的操作速度可以得到显著改善。
在另一示例中，存储系统1000可以被用作在各种电子器件中的若干元件中的一个，该各种电子器件诸如计算机、超移动PC(UMPC)、工作台、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中传输/接收信息的设备、用于家用网络的设备、用于计算机网络的设备、用于远程信息处理网络的设备、RFID设备、用于计算系统的其他设备等。
根据一个示例性实施例，半导体存储器件100或存储系统1000可以以各种形式来封装。例如，半导体存储器件100或存储系统1000可以通过各种方法来封装，诸如层叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式裸片、晶圆形式裸片、板上芯片(COB)封装、陶瓷双列直插式封装(CERDIP)、塑封四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外型集成电路(SOIC)、紧缩小外型封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等。
图2是图示图1中的半导体存储器件的方框图。
参见图2，半导体存储器件100可以包括存储单元阵列110、地址译码器120、读写电路130、控制逻辑140以及电压发生器150。
地址译码器120、读写电路130和电压发生器150可以被定义为外围电路，外围电路被配置为对存储单元阵列110执行读取操作。
存储单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以通过字线WL耦接至地址译码器120。存储块BLK1至BLKz可以通过位线BL1至BLm耦接至读写电路130。存储块BLK1至BLKz中的每一个可以包括多个存储单元。根据实施例，该多个存储单元可以是非易失性存储单元。更具体地，该多个存储单元可以是基于电荷捕获器件的非易失性存储单元。共同地连接至同一字线的多个存储单元可以被定义为单个页。存储单元阵列110可以包括多个页。此外，存储单元阵列110的存储块BLK1至BLKz中的每一个可以包括多个串(string)。该多个串中的每一个可以包括在位线与源极线之间串联耦接的漏极选择晶体管、多个存储单元和源极选择晶体管。
根据实施例，该多个存储块BLK1至BLKz中的至少一个(例如，存储块BLKz)可以充当内容可寻址存储(CAM)块(content addressed memory block，cam块)，其用于储存关于半导体存储器件100的选项参数的数据、关于初始设置读取电压索引的数据以及关于读取重试表的数据，而其余存储块BLK1至BLKz-1可以充当正常存储块。当关于该多个初始设置读取电压索引的数据被包括在图1的控制器1100中所储存的固件中时，关于选项参数的数据和关于读取重试表的数据可以被储存在cam块BLKz中。
地址译码器120可以通过字线WL耦接至存储单元阵列110。地址译码器120可以被配置为响应于从控制逻辑140输出的控制信号AD_signal来操作。地址译码器120可以通过在半导体存储器件100中的输入/输出缓冲器(未示出)来接收地址ADDR。
在读取操作期间，地址译码器120可以将由电压发生器150产生的读取电压Vread和通过电压Vpass施加给存储单元阵列110的字线WL。
半导体存储器件100的读取操作可以通过选择存储块BLK1至BLKz中的至少一个来执行。此外，选中存储块的读取操作可以以页为单位来执行。
响应于针对读取操作的请求而接收的地址ADDR可以包括块地址、行地址和列地址。地址译码器120可以响应于所述块地址和所述行地址来选择一个存储块和一个字线。列地址(Yi)可以由地址译码器120来译码并被提供给读写电路130。
地址译码器120可以包括块译码器、行译码器、列译码器和地址缓冲器。
读写电路130可以包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以通过位线BL1至BLm而耦接至存储单元阵列110。在读取操作期间，页缓冲器PB1至PBm中的每一个可以通过感测与其对应的位线BL1至BLm中的每个位线的电势电平或电流量来执行读取操作。
控制逻辑140可以耦接至地址译码器120、读写电路130以及电压发生器150。控制逻辑140可以通过半导体存储器件100的输入/输出缓冲器(未示出)来接收命令CMD。控制逻辑140可以被配置为响应于该命令CMD来控制半导体存储器件100的常规操作。
响应于针对所有存储块的擦除操作的命令CMD，控制逻辑140可以控制地址译码器120、读写电路130以及电压发生器150从cam块BLKz读取关于选项参数的数据以及关于初始设置读取电压索引的数据，并将所读取的数据输出给图1的控制器1100。随后，控制逻辑140可以响应于从控制器1100提供的针对第一读取操作的命令CMD和关于初始设置读取电压的信息来设置读取电压Vread，并且可以根据所设置的读取电压Vread控制地址译码器120、读写电路130以及电压发生器150来执行第一读取操作。此外，响应于从控制器1100提供的针对第二读取操作的命令CMD，控制逻辑140可以根据在cam块BLKz中所储存的读取重试表来控制地址译码器120、读写电路130以及电压发生器150通过逐渐改变读取电压Vread来重复读取操作。
电压发生器150可以响应于从控制逻辑140输出的控制信号VG_signal来操作。例如，电压发生器150可以在读取操作期间响应于控制逻辑140而产生编程电压Vpgm和通过电压Vpass。
图3是图示图1的存储单元阵列110的实施例的方框图。
参见图3，存储单元阵列110可以包括多个存储块BLK1至BLKz。该多个存储块BLK1至BLKz中的每一个可以具有三维结构。每个存储块可以包括在衬底上层叠的多个存储单元。该多个存储单元可以沿+X方向、+Y方向和+Z方向布置。存储块BLK1至BLKz中的每一个将参考图4和图5来更详细描述。
图4是图示根据实施例的存储块中所包括的存储串的三维视图。图5是图示存储串的电路图。
参见图4和图5，源极线SL可以形成在半导体衬底之上。垂直沟道层SP可以形成在源极线SL上。垂直沟道层SP的顶部部分可以耦接至位线BL。垂直沟道层SP可以包括多晶硅。多个导电层SGS、WL0至WLn以及SGD可以形成为在不同的高度围绕垂直沟道层SP。包括电荷储存层的多层膜(未示出)可以形成在垂直沟道层SP的表面上。该多层膜可以位于该垂直沟道层SP与导电层SGS、WL0至WLn和SGD之间。该多层膜可以具有ONO结构，在ONO结构中，按顺序层叠有氧化物层、氮化物层和氧化物层。
最下方的导电层可以是源极选择线(或第一选择线)SGS，而最上方的导电层可以是漏极选择线(或第二选择线)SGD。在选择线SGS与SGD之间的导电层可以是字线WL0至WLn。换言之，导电层SGS、WL0至WLn以及SGD可以包括在半导体衬底上形成的多个层。穿过导电层SGS、WL0至WLn和SGD的垂直沟道层SP可以沿垂直方向耦接在位线BL与半导体衬底上形成的源极线SL之间。
漏极选择晶体管SDT可以形成在最上方导电层SGD围绕垂直沟道层SP的部位处。源极选择晶体管SST可以形成在最下方导电层SGS围绕垂直沟道层SP的部位处。储单元C0至Cn可以形成在中间导电层WL0至WLn围绕垂直沟道层SP的部位处。
具有上述结构的存储串可以包括在源极线SL与位线BL之间的沿垂直方向耦接至衬底的源极选择晶体管SST、存储单元C0至Cn以及漏极选择晶体管SDT。源极选择晶体管SST可以响应于施加到第一选择线SGS的第一选择信号而将存储单元C0至Cn与源极线SL电耦接。漏极选择晶体管SDT可以响应于施加到第二选择线SGD的第二选择信号而将存储单元C0至Cn电耦接至位线BL。
图6是图示根据一个实施例的操作存储系统的方法的流程图。
以下将参考图1至图6描述根据一个实施例的操作存储器件的方法。初始设置读取电压索引被储存在控制器110中的示例将被描述如下。
在步骤S110中，当从主机输入读取请求时，控制器1100可以将针对读取操作的命令CMD输出到半导体存储器件100。
在步骤S120中，半导体存储器件100的控制逻辑140可以控制地址译码器120、读写电路130以及电压发生器150来读取在存储单元阵列110的cam块BLKz中储存的关于选项参数的数据，并将读取的数据输出到控制器1100。
控制器1100的处理单元1120可以根据从半导体存储器件100提供的关于选项参数的数据来选择在RAM 1110中所储存的多个初始设置读取电压索引中的一个，并且将关于初始设置读取电压的信息输出给半导体存储器件100。该初始设置读取电压可以设置为使得在根据该初始设置读取电压的第一读取操作期间的读取数据中所包括的错误比特的数目小于错误校正块1150的可允许错误比特的最大数目。例如，处理单元1120可以根据在从半导体存储器件100提供的关于选项参数的信息中所包括的温度信息、关于上次执行的读取操作的时间信息、读取计数信息等，来选择在该多个初始设置读取电压索引中的最优者，并且根据选中的初始设置读取电压索引来将关于该初始设置读取电压的信息输出给半导体存储器件100。
在步骤S130中，控制逻辑140可以从控制器1100接收关于第一读取操作的命令CMD以及关于该初始设置读取电压的信息，并且基于所提供的关于初始设置读取电压的信息，控制地址译码器120、读写电路130和电压发生器150来设置读取电压Vread，并且根据所设置的读取电压Vread来执行第一读取操作。此外，可以将因第一读取操作而读取的数据输出到控制器1100。
在步骤S140中，控制器1100的错误校正块1150可以检测在从半导体存储器件100提供的第一读取操作的读取数据中的错误，并将所检测的错误的比特的数目与可允许错误比特的最大数目进行比较，以确定ECC校正是否可行。
当在步骤S140中确定ECC校正是可行的时，错误校正块1150可以在步骤S170中通过使用该ECC来校正读取数据中的错误，并将错误校正的数据输出给主机。
在半导体存储器件100的存储单元阵列110中所包括的存储单元的阈值电压分布可以根据保持特性而增加或减少。因此，随着特定的循环和储存时间在流逝，使用该初始设置读取电压通过第一读取操作读取的数据的错误比特可以增加。因此，作为步骤S140判断的结果，半导体存储器件100可以确定ECC校正是不可行的。
当在步骤S140中确定对因第一读取操作而读取的数据执行ECC校正不可行时，在步骤S150中控制器1100可以根据读取重试表来控制半导体存储器件100设置读取电压。
下文将更详细描述步骤S150。
控制逻辑140可以读取在cam块BLKz中所储存的读取重试表，并根据该读取重试表来控制地址译码器120、读写电路130和电压发生器150通过逐渐增加或减少读取电压Vread来重复读取操作。处理单元1120可以根据错误校正块1150的错误检测结果和读取重试表，控制半导体存储器件100利用逐渐增加或减少的读取电压、通过反复的读取操作来控制第二读取操作的读取电压。通过将在利用读取电压的逐渐变化的反复的读取操作期间检测到最小数目的错误比特所采用的读取电压设置为第二读取操作的读取电压Vread，处理单元1120可以控制半导体存储器件100执行第二读取操作。
在步骤S160中，控制逻辑140可以根据在步骤S150处设置的读取电压Vread来控制地址译码器120、读写电路130和电压发生器150执行第二读取操作。控制逻辑140可以将因第二读取操作而读取的读取数据输出给控制器1100。
在步骤S170中，错误校正块1150可以通过使用错误校正码来校正读取数据中的错误，并将错误校正的读取数据输出给主机。
根据上述实施例，由于第一读取操作先于第二读取操作，所以可以减少在第二读取操作期间读取重试表的使用频率以改善读取性能，并且存储系统的可靠性可以得到改善。
图7是图示图1中的存储系统1000的应用示例(2000)的方框图。
参见图7，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。该多个半导体存储芯片可以被划分为组。
图7图示通过第一通道CH1至第k通道CHk与控制器2200通信的多个组。半导体存储芯片中的每一个可以与上文参考图2描述的半导体存储器件100中的一个以基本上相同的方式来配置和操作。
每一组可以通过单个公共通道来与控制器2200通信。控制器2200可以与参考图1所描述的控制器1100以基本上相同的方式来配置，并且，被配置为通过多个第一通道CH1至第k通道CHk来控制半导体存储器件2100的多个存储芯片。
图8是图示具有上文参考图7描述的存储系统的计算系统3000的方框图。
参见图8，计算系统3000可以包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000可以通过系统总线3500电连接至中央处理单元3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可以被储存在存储系统2000中。
如在图8所示，半导体存储器件2100可以通过控制器2200耦接至系统总线3500。然而，半导体存储器件2100可以直接耦接至系统总线3500。中央处理单元3100和RAM3200可以执行控制器2200的功能。
如图8所示，可以提供参考图7描述的存储系统2000。然而，存储系统2000可以用上文参考图1所描述的存储系统1000来替换。根据一个实施例，计算系统3000可以包括上文分别参考图6和图7描述的存储系统1000和2000二者。
根据实施例，在存储系统的读取操作期间，鉴于存储单元的保持特性来执行读取操作，可以改善读取操作的可靠性。
对于本领域技术人员将显而易见的是，在不偏离本发明精神或范围的前提下，可以对本发明上述示例性实施例作出各种修改。因此，本发明意在涵盖落入所附权利要求书及其等同物范围内的所有此类修改。

Claims (20)

1.一种存储系统，包括：
半导体存储器件，包括内容可寻址存储cam块和正常存储块；以及
控制器，适于根据在所述cam块中所储存的选项参数来设置初始设置读取电压，以及控制所述半导体存储器件根据所述初始设置读取电压对所述正常存储块执行第一读取操作。
2.根据权利要求1所述的存储系统，其中，所述选项参数包括所述半导体存储器件的温度信息、上次执行的读取操作的时间信息以及读取计数信息。
3.根据权利要求1所述的存储系统，
其中，所述控制器通过选择多个初始设置读取电压索引中的一个来设置所述初始设置读取电压；以及
其中，所述初始设置读取电压被设置，使得在由所述第一读取操作而读取的数据中所包括的错误比特的数目小于可允许错误比特的最大数目。
4.根据权利要求1所述的存储系统，其中，当在由所述第一读取操作而读取的数据中所包括的错误比特的数目大于可允许错误比特的最大数目时，所述控制器根据读取重试方案控制所述半导体存储器件执行第二读取操作。
5.根据权利要求4所述的存储系统，其中，根据如下读取电压对所述正常存储块执行所述第二读取操作：在利用读取电压的逐渐变化对所述正常存储块重复读取操作时，利用所述读取电压检测到最小数目的错误比特。
6.根据权利要求4所述的存储系统，其中，所述半导体存储器件包括：
存储单元阵列，包括所述cam块和所述正常存储块；
外围电路，适于对所述正常存储块执行读取操作；以及
控制逻辑，适于控制所述外围电路读取在所述cam块中储存的选项参数，以及将所述选项参数输出给所述控制器。
7.根据权利要求6所述的存储系统，其中，所述控制逻辑根据所述初始设置读取电压来控制所述外围电路对所述正常存储块执行所述第一读取操作。
8.根据权利要求4所述的存储系统，其中，所述控制器包括：
随机存取存储器RAM，适于储存固件；
错误校正块，适于检测从所述半导体存储器件读取的数据的错误比特以及对检测到的错误比特进行校正；以及
处理单元，适于：当由所述第一读取操作而读取的数据中所包括的错误比特的数目大于可允许错误比特的最大数目时，根据读取重试表来控制所述半导体存储器件利用读取电压的逐渐变化来对所述正常存储块重复读取操作，以及根据所述错误校正块的错误检测结果来控制半导体存储器件控制所述第二读取操作的读取电压。
9.根据权利要求8所述的存储系统，其中，所述固件包括多个初始设置读取电压索引。
10.根据权利要求9所述的存储系统，其中，所述处理单元根据所述选项参数来选择在所述多个初始设置读取电压索引中的一个，以及根据选中的初始设置读取电压索引来设置所述初始设置读取电压。
11.一种存储系统，包括：
半导体存储器件，包括内容可寻址存储cam块和正常存储块；以及
控制器，适于根据在所述cam块中储存的选项参数和多个初始设置读取电压索引来设置初始设置读取电压，以及控制所述半导体存储器件根据所述初始设置读取电压对所述正常存储块执行第一读取操作。
12.根据权利要求11所述的存储系统，其中，所述选项参数包括所述半导体存储器件的温度信息、上次执行的读取操作的时间信息以及读取计数信息。
13.根据权利要求11所述的存储系统，其中，所述控制器通过根据所述选项参数选择所述多个初始设置读取电压索引中的一个来设置所述初始设置读取电压。
14.根据权利要求13所述的存储系统，其中，所述控制器设置所述初始设置读取电压，使得在由所述第一读取操作而读取的数据中所包括的错误比特的数目小于可允许错误比特的最大数目。
15.根据权利要求14所述的存储系统，其中，当在由所述第一读取操作而读取的数据中所包括的错误比特的数目大于可允许错误比特的最大数目时，所述控制器根据读取重试方案来控制所述半导体存储器件执行第二读取操作。
16.根据权利要求15所述的存储系统，其中，根据如下读取电压对所述正常存储块执行所述第二读取操作：在利用读取电压的逐渐变化对所述正常存储块重复读取操作时，利用所述读取电压检测到最小数目的错误比特。
17.一种操作存储系统的方法，所述存储系统包括含内容可寻址存储cam块和正常存储块的半导体存储器件以及控制所述半导体存储器件的读取操作的控制器，所述方法包括：
当读取请求被输入到所述控制器时，根据在所述cam块中储存的选项参数来设置初始设置读取电压；
根据所述初始设置读取电压来执行第一读取操作；以及
当由所述第一读取操作而读取的数据中所包括的错误比特的数目大于可允许错误比特的最大数目时，根据读取重试方案来执行第二读取操作。
18.根据权利要求17所述的方法，其中，所述选项参数包括所述半导体存储器件的温度信息、上次执行的读取操作的时间信息，以及读取计数信息。
19.根据权利要求17所述的方法，
其中，所述初始设置读取电压的设置包括：通过选择在所述控制器或所述cam块中储存的多个初始设置读取电压索引中的一个来设置所述初始设置读取电压；以及
其中，根据所述选项参数来设置所述初始设置读取电压，使得在由所述第一读取操作而读取的数据中所包括的错误比特的数目小于可允许错误比特的最大数目。
20.根据权利要求17所述的方法，其中，根据如下读取电压对所述正常存储块执行所述第二读取操作：在利用读取电压的逐渐变化对所述正常存储块重复读取操作时，利用所述读取电压检测到最小数目的错误比特。
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