TW201734802A - 記憶體系統以及其操作方法 - Google Patents

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Abstract

本公開涉及一種記憶體系統及其操作方法。一種記憶體系統可以包括：半導體記憶體裝置，包括內容可定址記憶體(cam)區塊和正常記憶體區塊；以及控制器，適於根據在cam區塊中儲存的選項參數來設置初始設置讀取電壓，以及根據初始設置讀取電壓來控制半導體記憶體裝置對正常記憶體區塊執行第一讀取操作。

Description

記憶體系統以及其操作方法
本發明的各個實施例總體而言涉及一種電子裝置，並且，更具體地，涉及一種記憶體系統及其操作方法。
相關申請的交叉引用
本申請主張於2016年3月29日提交的申請號為10-2016-0037526的韓國專利申請的優先權，其全部內容以引用的方式全文併入本文中。
半導體記憶體裝置可以分為揮發性記憶體裝置和非揮發性記憶體裝置。
與揮發性記憶體裝置相比，非揮發性記憶體裝置以相對較低的讀寫速度進行操作，但是，不論通電/斷電狀態如何，非揮發性記憶體裝置都可以保存所儲存的資料。因此，非揮發性記憶體裝置用來儲存即使在斷電情況下也需要保持的資料。非揮發性記憶體的示例包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可擦除可程式化ROM(EPROM)、可電擦除可電程式化ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁性RAM(MRAM)、電阻型RAM(RRAM)以及鐵電RAM(FRAM)。快閃記憶體可以被分為反或型記憶體或反及型記 憶體。
快閃記憶體擁有RAM和ROM裝置兩者的優點。例如，類似於RAM，快閃記憶體可以被自由地程式化和擦除。此外，類似於ROM，即使在沒通電的情況下，快閃記憶體也可以保留所儲存的資料。快閃記憶體已經被廣泛用作可攜式電子裝置(諸如行動電話、數位照相機、個人數位助理(PDA)和MP3播放機)的存儲媒體。
各實施例涉及一種具有改善可靠性和讀取操作性能的記憶體系統及其操作方法。
根據一個實施例，一種記憶體系統可以包括：半導體記憶體裝置，包括內容可定址記憶體區塊(cam區塊)和正常記憶體區塊；以及控制器，適於根據在cam區塊中所儲存的選項參數來設置初始設置讀取電壓，以及控制所述半導體記憶體裝置根據初始設置讀取電壓對正常記憶體區塊執行第一讀取操作。
根據一個實施例，一種記憶體系統可以包括：半導體記憶體裝置，包括cam區塊和正常記憶體區塊；以及控制器，適於根據在cam區塊中儲存的選項參數和多個初始設置讀取電壓索引來設置初始設置讀取電壓，以及控制半導體記憶體裝置根據初始設置讀取電壓對正常記憶體區塊執行第一讀取操作。
根據一個實施例，一種操作記憶體系統的方法可以包括：提供半導體記憶體裝置和控制器，所述半導體記憶體裝置包括cam區塊和正常記憶體區塊，所述控制器適於控制半導體記憶體裝置的讀取操作；當讀 取請求被輸入到控制器時，根據在cam區塊中儲存的選項參數來設置初始設置讀取電壓；根據初始設置讀取電壓來執行第一讀取操作；以及當因所述第一讀取操作而讀取的資料中所包括的錯誤位元的數目大於可允許錯誤位元的最大數目時，根據讀取重試方案來執行第二讀取操作。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧位址解碼器
130‧‧‧讀寫電路
140‧‧‧控制邏輯
150‧‧‧電壓產生器
1000‧‧‧記憶體系統
1100‧‧‧控制器
1110‧‧‧隨機存取記憶體/RAM
1120‧‧‧處理單元
1130‧‧‧主機介面
1140‧‧‧記憶體介面
1150‧‧‧錯誤校正區塊
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體/RAM
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
S110-S170‧‧‧步驟
圖1是圖示根據一個實施例的記憶體系統的方框圖。
圖2是圖示圖1的半導體記憶體裝置的方框圖。
圖3是圖2的記憶體單元陣列的實施例的方框圖。
圖4是在記憶體區塊中所包括的記憶體串的三維視圖。
圖5是圖示圖4的記憶體串的電路圖。
圖6是圖示根據一個實施例的操作記憶體系統的方法的流程圖。
圖7是圖示圖6的記憶體系統的應用示例的方框圖。
圖8是圖示包括參考圖7描述的記憶體系統的計算系統的方框圖。
各實施例可以涉及一種具有改善的可靠性的半導體記憶體裝置及其操作方法。根據在本說明書中公開的概念的實施例的示例的特定結構或功能描述僅是為了描述根據這些概念的實施例的示例，並且，根據這些概念的實施例的示例可以通過各種形式來實現，但是該描述不限於在說明書中描述的實施例的示例。
應理解，當描述某一元件“耦接”或“連接”至另一元件 時，可以直接耦接或直接連接該元件至另一元件或是通過第三元件將該元件耦接或連接至另一元件。另一方面，應理解，當將某一元件稱作“直接連接至”或“直接耦接至”另一元件時，在兩個元件之間不存在另外一個元件。對於描述元件之間關係的其他表述，即“在…之間”或“直接在…之間”或“與…相鄰”和“與…直接相鄰”，也應當以同樣的方式來理解。
圖1是圖示根據一個實施例的記憶體系統1000的方框圖。
參見圖1，記憶體系統1000可以包括半導體記憶體裝置100和控制器1100。
控制器1100可以耦接至主機和半導體記憶體裝置100。控制器1100可以被配置為應主機的請求來存取半導體記憶體裝置100。例如，控制器1100可以控制半導體記憶體裝置100的讀取操作、程式化操作、擦除操作和/或背景操作。控制器1100可以提供在半導體記憶體裝置100與主機之間的介面。控制器1100可以驅動用於控制半導體記憶體裝置100的韌體。
根據一個實施例，當從該主機輸入讀取請求時，控制器1100可以根據在半導體記憶體裝置100中儲存的選項參數來選擇多個初始設置讀取電壓索引中的一個，並且控制器1100可以控制半導體記憶體裝置100執行第一讀取操作。該多個初始設置讀取電壓索引可以被包括在韌體中，或是被儲存在半導體記憶體裝置100中。此外，當控制器1100確定因第一讀取操作而讀取的資料中所包括的錯誤位元的數目大於最大ECC位元數目時，控制器1100可以根據讀取重試方案來控制半導體記憶體裝置100執行第二讀取操作。該選項參數可以包括半導體記憶體裝置100的溫度資訊、 關於上次執行的讀取操作的時間資訊、讀取計數資訊等。
控制器1100可以包括隨機存取記憶體(RAM)1110、處理單元1120、主機介面1130、記憶體介面1140以及錯誤校正區塊1150。
RAM 1110可以包括韌體並且可以被用作操作記憶體、在記憶體裝置1200與主機之間的高速緩衝(cache)記憶體以及在記憶體裝置1200與主機之間的緩衝記憶體。該韌體可以包括用於執行操作的演算法以及多個初始設置讀取電壓索引。根據實施例，該韌體可以被儲存在RAM 1110中。然而，控制器1100可以被配置為包括唯讀記憶體(ROM)。
處理單元1120可以控制控制器1100的常規操作。處理單元1120可以根據錯誤校正區塊1150的錯誤檢測結果和讀取重試表，控制半導體記憶體裝置100用逐漸變化的讀取電壓、通過反復的讀取操作來控制第二讀取操作的讀取電壓。
主機介面1130可以包括用於在主機與控制器1100之間交換資料的協定。例如，控制器1100可以通過一種或多種不同的協定來與主機通信，該一種或多種不同的協定諸如通用序列匯流排(USB)協定、多媒體卡(MMC)協定、週邊部件互連(PCI)協議、PCI快速(PCI-E)協定、先進附加技術(ATA)協定、序列ATA協定、並列ATA協定、小型電腦小型介面(SCSI)協定、增強型小型磁片介面(ESDI)協定、整合驅動電子裝置(IDE)協定、私有協定等。
記憶體介面1140可以與半導體記憶體裝置100介面連接。例如，該記憶體介面可以包括反及快閃記憶體介面或反或快閃記憶體介面。
錯誤校正區塊1150可以通過使用錯誤校正碼(ECC)來檢 測及校正在從半導體記憶體裝置100讀取的資料中的錯誤。例如，錯誤校正區塊1150可以將被檢測到的錯誤位元的數目與可允許錯誤位元的最大數目相比較，並在被檢測到的錯誤位元的數目小於可允許錯誤位元的最大數目時，校正被檢測到的錯誤位元。
控制器1100和半導體記憶體裝置100可以被整合在單個半導體裝置中。根據實施例，控制器1100和半導體記憶體裝置100可以被整合在單個半導體裝置中以形成記憶卡，諸如PC卡(個人電腦記憶卡國際協會(PCMCIA))、緊湊型快閃卡(CF)、智慧媒體卡(SMC)、記憶棒、多媒體卡(MMC、RS-MMC或MMC微型)、SD卡(SD、迷你SD、微型SD或SDHC)、通用快閃記憶體儲存裝置(UFS)等。
控制器1100和半導體記憶體裝置100可以被整合在單個半導體裝置中以形成固態硬碟(SSD)。該SSD可以包括用於在半導體記憶體裝置中儲存資料的儲存裝置。當記憶體系統1000被用作SSD時，與記憶體系統1000耦接的主機的操作速度可以得到顯著改善。
在另一示例中，記憶體系統1000可以被用作在各種電子裝置中的若干元件中的一個，該各種電子裝置諸如電腦、超級移動PC(UMPC)、工作站、小筆電個人數位助理(PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機(PMP)、可攜式遊戲機、導航裝置、黑盒子、數位照相機、三D電視、數位音訊記錄器、數位音訊播放機、數位圖形記錄器、數位圖形播放機、數位視訊記錄器、數位視訊播放機、用於在無線環境中傳輸/接收資訊的裝置、用於家用網路的設備、用於電腦網路的設備、用於遠端資訊處理網路的設 備、RFID設備、用於計算系統的其他設備等。
根據一個示例性實施例，半導體記憶體裝置100或記憶體系統1000可以以各種形式來封裝。例如，半導體記憶體裝置100或記憶體系統1000可以通過各種方法來封裝，諸如堆疊式封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插式封裝(PDIP)、窩伏爾組件形式的晶粒、晶圓形式晶粒、板上晶片(COB)封裝、陶瓷雙列直插式封裝(CERDIP)、塑膠四面扁平封裝(MQFP)、薄式四面扁平封裝(TQFP)、小外型積體電路(SOIC)、緊縮小外型封裝(TSOP)、系統封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理層疊封裝(WSP)等。
圖2是圖示圖1中的半導體記憶體裝置的方框圖。
參見圖2，半導體記憶體裝置100可以包括記憶體單元陣列110、位址解碼器120、讀寫電路130、控制邏輯140以及電壓產生器150。
位址解碼器120、讀寫電路130和電壓產生器150可以被定義為週邊電路，週邊電路被配置為對記憶體單元陣列110執行讀取操作。
記憶體單元陣列110可以包括多個記憶體區塊BLK1至BLKz。記憶體區塊BLK1至BLKz可以通過字線WL耦接至位址解碼器120。記憶體區塊BLK1至BLKz可以通過位元線BL1至BLm耦接至讀寫電路130。記憶體區塊BLK1至BLKz中的每一個可以包括多個記憶體單元。根據實施例，該多個記憶體單元可以是非揮發性記憶體單元。更具體地，該多個記憶體單元可以是基於電荷捕獲裝置的非揮發性記憶體單元。共同地連接至同一字線的多個記憶體單元可以被定義為單個頁。記憶體單元陣列 110可以包括多個頁。此外，記憶體單元陣列110的記憶體區塊BLK1至BLKz中的每一個可以包括多個串(string)。該多個串中的每一個可以包括在位元線與源極線之間串聯耦接的汲極選擇電晶體、多個記憶體單元和源極選擇電晶體。
根據實施例，該多個記憶體區塊BLK1至BLKz中的至少一個(例如，記憶體區塊BLKz)可以充當內容可定址記憶體(CAM)區塊(content addressed memory block，cam區塊)，其用於儲存關於半導體記憶體裝置100的選項參數的資料、關於初始設置讀取電壓索引的資料以及關於讀取重試表的資料，而其餘記憶體區塊BLK1至BLKz-1可以充當正常記憶體區塊。當關於該多個初始設置讀取電壓索引的資料被包括在圖1的控制器1100中所儲存的韌體中時，關於選項參數的資料和關於讀取重試表的資料可以被儲存在cam區塊BLKz中。
位址解碼器120可以通過字線WL耦接至記憶體單元陣列110。位址解碼器120可以被配置為回應於從控制邏輯140輸出的控制信號AD_signal來操作。位址解碼器120可以通過在半導體記憶體裝置100中的輸入/輸出緩衝器(未示出)來接收位址ADDR。
在讀取操作期間，位址解碼器120可以將由電壓產生器150產生的讀取電壓Vread和通過電壓Vpass施加給記憶體單元陣列110的字線WL。
半導體記憶體裝置100的讀取操作可以通過選擇記憶體區塊BLK1至BLKz中的至少一個來執行。此外，選中記憶體區塊的讀取操作可以以頁為單位來執行。
回應於針對讀取操作的請求而接收的位址ADDR可以包括區塊位址、列位址和行位址。位址解碼器120可以響應於所述區塊位址和所述列位址來選擇一個記憶體區塊和一個字線。行位址(Yi)可以由位址解碼器120來解碼並被提供給讀寫電路130。
位址解碼器120可以包括區塊解碼器、列解碼器、行解碼器和位址緩衝器。
讀寫電路130可以包括多個頁緩衝器PB1至PBm。頁緩衝器PB1至PBm可以通過位元線BL1至BLm而耦接至記憶體單元陣列110。在讀取操作期間，頁緩衝器PB1至PBm中的每一個可以通過感測與其對應的位元線BL1至BLm中的每個位元線的電壓準位或電流量來執行讀取操作。
控制邏輯140可以耦接至位址解碼器120、讀寫電路130以及電壓產生器150。控制邏輯140可以通過半導體記憶體裝置100的輸入/輸出緩衝器(未示出)來接收命令CMD。控制邏輯140可以被配置為回應於該命令CMD來控制半導體記憶體裝置100的常規操作。
回應於針對所有記憶體區塊的擦除操作的命令CMD，控制邏輯140可以控制位址解碼器120、讀寫電路130以及電壓產生器150從cam區塊BLKz讀取關於選項參數的資料以及關於初始設置讀取電壓索引的資料，並將所讀取的資料輸出給圖1的控制器1100。隨後，控制邏輯140可以回應於從控制器1100提供的針對第一讀取操作的命令CMD和關於初始設置讀取電壓的資訊來設置讀取電壓Vread，並且可以根據所設置的讀取電壓Vread控制位址解碼器120、讀寫電路130以及電壓產生器150來執行第 一讀取操作。此外，回應於從控制器1100提供的針對第二讀取操作的命令CMD，控制邏輯140可以根據在cam區塊BLKz中所儲存的讀取重試表來控制位址解碼器120、讀寫電路130以及電壓產生器150通過逐漸改變讀取電壓Vread來重複讀取操作。
電壓產生器150可以回應於從控制邏輯140輸出的控制信號VG_signal來操作。例如，電壓產生器150可以在讀取操作期間響應於控制邏輯140而產生程式化電壓Vpgm和通過電壓Vpass。
圖3是圖示圖1的記憶體單元陣列110的實施例的方框圖。
參見圖3，記憶體單元陣列110可以包括多個記憶體區塊BLK1至BLKz。該多個記憶體區塊BLK1至BLKz中的每一個可以具有三維結構。每個記憶體區塊可以包括在基板上層疊的多個記憶體單元。該多個記憶體單元可以沿+X方向、+Y方向和+Z方向佈置。記憶體區塊BLK1至BLKz中的每一個將參考圖4和圖5來更詳細描述。
圖4是圖示根據實施例的記憶體區塊中所包括的記憶體串的三維視圖。圖5是圖示記憶體串的電路圖。
參見圖4和圖5，源極線SL可以形成在半導體基板之上。垂直通道層SP可以形成在源極線SL上。垂直通道層SP的頂部部分可以耦接至位元線BL。垂直通道層SP可以包括多晶矽。多個導電層SGS、WL0至WLn以及SGD可以形成為在不同的高度圍繞垂直通道層SP。包括電荷儲存層的多層膜(未示出)可以形成在垂直通道層SP的表面上。該多層膜可以位於該垂直通道層SP與導電層SGS、WL0至WLn和SGD之間。該多層膜可以具有ONO結構，在ONO結構中，按順序層疊有氧化物層、氮化 物層和氧化物層。
最下方的導電層可以是源極選擇線(或第一選擇線)SGS，而最上方的導電層可以是汲極選擇線(或第二選擇線)SGD。在選擇線SGS與SGD之間的導電層可以是字線WL0至WLn。換言之，導電層SGS、WL0至WLn以及SGD可以包括在半導體基板上形成的多個層。穿過導電層SGS、WL0至WLn和SGD的垂直通道層SP可以沿垂直方向耦接在位元線BL與半導體基板上形成的源極線SL之間。
汲極選擇電晶體SDT可以形成在最上方導電層SGD圍繞垂直通道層SP的部位處。源極選擇電晶體SST可以形成在最下方導電層SGS圍繞垂直通道層SP的部位處。記憶體單元C0至Cn可以形成在中間導電層WL0至WLn圍繞垂直通道層SP的部位處。
具有上述結構的記憶體串可以包括在源極線SL與位元線BL之間的沿垂直方向耦接至基板的源極選擇電晶體SST、記憶體單元C0至Cn以及汲極選擇電晶體SDT。源極選擇電晶體SST可以回應於施加到第一選擇線SGS的第一選擇信號而將記憶體單元C0至Cn與源極線SL電耦接。汲極選擇電晶體SDT可以回應於施加到第二選擇線SGD的第二選擇信號而將記憶體單元C0至Cn電耦接至位元線BL。
圖6是圖示根據一個實施例的操作記憶體系統的方法的流程圖。
以下將參考圖1至圖6描述根據一個實施例的操作記憶體裝置的方法。初始設置讀取電壓索引被儲存在控制器110中的示例將被描述如下。
在步驟S110中，當從主機輸入讀取請求時，控制器1100可以將針對讀取操作的命令CMD輸出到半導體記憶體裝置100。
在步驟S120中，半導體記憶體裝置100的控制邏輯140可以控制位址解碼器120、讀寫電路130以及電壓產生器150來讀取在記憶體單元陣列110的cam區塊BLKz中儲存的關於選項參數的資料，並將讀取的資料輸出到控制器1100。
控制器1100的處理單元1120可以根據從半導體記憶體裝置100提供的關於選項參數的資料來選擇在RAM 1110中所儲存的多個初始設置讀取電壓索引中的一個，並且將關於初始設置讀取電壓的資訊輸出給半導體記憶體裝置100。該初始設置讀取電壓可以設置為使得在根據該初始設置讀取電壓的第一讀取操作期間的讀取資料中所包括的錯誤位元的數目小於錯誤校正區塊1150的可允許錯誤位元的最大數目。例如，處理單元1120可以根據在從半導體記憶體裝置100提供的關於選項參數的資訊中所包括的溫度資訊、關於上次執行的讀取操作的時間資訊、讀取計數資訊等，來選擇在該多個初始設置讀取電壓索引中的最優者，並且根據選中的初始設置讀取電壓索引來將關於該初始設置讀取電壓的資訊輸出給半導體記憶體裝置100。
在步驟S130中，控制邏輯140可以從控制器1100接收關於第一讀取操作的命令CMD以及關於該初始設置讀取電壓的資訊，並且基於所提供的關於初始設置讀取電壓的資訊，控制位址解碼器120、讀寫電路130和電壓產生器150來設置讀取電壓Vread，並且根據所設置的讀取電壓Vread來執行第一讀取操作。此外，可以將因第一讀取操作而讀取的資料輸出到 控制器1100。
在步驟S140中，控制器1100的錯誤校正區塊1150可以檢測在從半導體記憶體裝置100提供的第一讀取操作的讀取資料中的錯誤，並將所檢測的錯誤的位元的數目與可允許錯誤位元的最大數目進行比較，以確定ECC校正是否可行。
當在步驟S140中確定ECC校正是可行的時，錯誤校正區塊1150可以在步驟S170中通過使用該ECC來校正讀取資料中的錯誤，並將錯誤校正的資料輸出給主機。
在半導體記憶體裝置100的記憶體單元陣列110中所包括的記憶體單元的閾值電壓分佈可以根據保持特性而增加或減少。因此，隨著特定的迴圈和儲存時間在流逝，使用該初始設置讀取電壓通過第一讀取操作讀取的資料的錯誤位元可以增加。因此，作為步驟S140判斷的結果，半導體記憶體裝置100可以確定ECC校正是不可行的。
當在步驟S140中確定對因第一讀取操作而讀取的資料執行ECC校正不可行時，在步驟5150中控制器1100可以根據讀取重試表來控制半導體記憶體裝置100設置讀取電壓。
下文將更詳細描述步驟S150。
控制邏輯140可以讀取在cam區塊BLKz中所儲存的讀取重試表，並根據該讀取重試表來控制位址解碼器120、讀寫電路130和電壓產生器150通過逐漸增加或減少讀取電壓Vread來重複讀取操作。處理單元1120可以根據錯誤校正區塊1150的錯誤檢測結果和讀取重試表，控制半導體記憶體裝置100利用逐漸增加或減少的讀取電壓、通過反復的讀取操作 來控制第二讀取操作的讀取電壓。通過將在利用讀取電壓的逐漸變化的反復的讀取操作期間檢測到最小數目的錯誤位元所採用的讀取電壓設置為第二讀取操作的讀取電壓Vread，處理單元1120可以控制半導體記憶體裝置100執行第二讀取操作。
在步驟S160中，控制邏輯140可以根據在步驟S150處設置的讀取電壓Vread來控制位址解碼器120、讀寫電路130和電壓產生器150執行第二讀取操作。控制邏輯140可以將因第二讀取操作而讀取的讀取資料輸出給控制器1100。
在步驟S170中，錯誤校正區塊1150可以通過使用錯誤校正碼來校正讀取資料中的錯誤，並將錯誤校正的讀取資料輸出給主機。
根據上述實施例，由於第一讀取操作先於第二讀取操作，所以可以減少在第二讀取操作期間讀取重試表的使用頻率以改善讀取性能，並且記憶體系統的可靠性可以得到改善。
圖7是圖示圖1中的記憶體系統1000的應用示例(2000)的方框圖。
參見圖7，記憶體系統2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括多個半導體記憶體晶片。該多個半導體記憶體晶片可以被劃分為組。
圖7圖示通過第一通道CH1至第k通道CHk與控制器2200通信的多個組。半導體記憶體晶片中的每一個可以與上文參考圖2描述的半導體記憶體裝置100中的一個以基本上相同的方式來配置和操作。
每一組可以通過單個公共通道來與控制器2200通信。控制 器2200可以與參考圖1所描述的控制器1100以基本上相同的方式來配置，並且，被配置為通過多個第一通道CH1至第k通道CHk來控制半導體記憶體裝置2100的多個記憶體晶片。
圖8是圖示具有上文參考圖7描述的記憶體系統的計算系統3000的方框圖。
參見圖8，計算系統3000可以包括中央處理單元3100、隨機存取記憶體(RAM)3200、使用者介面3300、電源3400、系統匯流排3500以及記憶體系統2000。
記憶體系統2000可以通過系統匯流排3500電連接至中央處理單元3100、RAM 3200、使用者介面3300和電源3400。通過使用者介面3300提供的資料或由中央處理單元3100處理的資料可以被儲存在記憶體系統2000中。
如在圖8所示，半導體記憶體裝置2100可以通過控制器2200耦接至系統匯流排3500。然而，半導體記憶體裝置2100可以直接耦接至系統匯流排3500。中央處理單元3100和RAM 3200可以執行控制器2200的功能。
如圖8所示，可以提供參考圖7描述的記憶體系統2000。然而，記憶體系統2000可以用上文參考圖1所描述的記憶體系統1000來替換。根據一個實施例，計算系統3000可以包括上文分別參考圖6和圖7描述的記憶體系統1000和2000二者。
根據實施例，在記憶體系統的讀取操作期間，鑒於記憶體單元的保持特性來執行讀取操作，可以改善讀取操作的可靠性。
對於本領域技術人員將顯而易見的是，在不偏離本發明精神或範圍的前提下，可以對本發明上述示例性實施例作出各種修改。因此，本發明意在涵蓋落入所附申請專利範圍及其等同物範圍內的所有此類修改。
S110-S170‧‧‧步驟

Claims (20)

  1. 一種記憶體系統，包括：半導體記憶體裝置，包括內容可定址記憶體(cam)區塊和正常記憶體區塊；以及控制器，適於根據在所述cam區塊中所儲存的選項參數來設置初始設置讀取電壓，以及根據所述初始設置讀取電壓控制所述半導體記憶體裝置對所述正常記憶體區塊執行第一讀取操作。
  2. 根據申請專利範圍第1項所述的記憶體系統，其中，所述選項參數包括所述半導體記憶體裝置的溫度資訊、上次執行的讀取操作的時間資訊以及讀取計數資訊。
  3. 根據申請專利範圍第1項所述的記憶體系統，其中，所述控制器通過選擇多個初始設置讀取電壓索引中的一個來設置所述初始設置讀取電壓；以及其中，所述初始設置讀取電壓被設置，使得在由所述第一讀取操作而讀取的資料中所包括的錯誤位元的數目小於可允許錯誤位元的最大數目。
  4. 根據申請專利範圍第1項所述的記憶體系統，其中，當在由所述第一讀取操作而讀取的資料中所包括的錯誤位元的數目大於可允許錯誤位元的最大數目時，所述控制器根據讀取重試方案控制所述半導體記憶體裝置執行第二讀取操作。
  5. 根據申請專利範圍第4項所述的記憶體系統，其中，根據如下讀取電壓對所述正常記憶體區塊執行所述第二讀取操作：在利用讀取電壓的逐漸變化對所述正常記憶體區塊重複讀取操作時，利用所述讀取電壓檢測到 最小數目的錯誤位元。
  6. 根據申請專利範圍第4項所述的記憶體系統，其中，所述半導體記憶體裝置包括：記憶體單元陣列，包括所述cam區塊和所述正常記憶體區塊；週邊電路，適於對所述正常記憶體區塊執行讀取操作；以及控制邏輯，適於控制所述週邊電路讀取在所述cam區塊中儲存的選項參數，以及將所述選項參數輸出給所述控制器。
  7. 根據申請專利範圍第6項所述的記憶體系統，其中，所述控制邏輯根據所述初始設置讀取電壓來控制所述週邊電路對所述正常記憶體區塊執行所述第一讀取操作。
  8. 根據申請專利範圍第4項所述的記憶體系統，其中，所述控制器包括：隨機存取記憶體(RAM)，適於儲存韌體；錯誤校正區塊，適於檢測從所述半導體記憶體裝置讀取的資料的錯誤位元以及對檢測到的錯誤位元進行校正；以及處理單元，適於：當由所述第一讀取操作而讀取的資料中所包括的錯誤位元的數目大於可允許錯誤位元的最大數目時，根據讀取重試表來控制所述半導體記憶體裝置利用讀取電壓的逐漸變化來對所述正常記憶體區塊重複讀取操作，以及根據所述錯誤校正區塊的錯誤檢測結果來控制所述第二讀取操作的讀取電壓。
  9. 根據申請專利範圍第8項所述的記憶體系統，其中，所述韌體包括多個初始設置讀取電壓索引。
  10. 根據申請專利範圍第9項所述的記憶體系統，其中，所述處理單元根據所述選項參數來選擇在所述多個初始設置讀取電壓索引中的一個，以及根據選中的初始設置讀取電壓索引來設置所述初始設置讀取電壓。
  11. 一種記憶體系統，包括：半導體記憶體裝置，包括內容可定址存儲cam區塊和正常記憶體區塊；以及控制器，適於根據在所述cam區塊中儲存的選項參數和多個初始設置讀取電壓索引來設置初始設置讀取電壓，以及控制所述半導體記憶體裝置根據所述初始設置讀取電壓對所述正常記憶體區塊執行第一讀取操作。
  12. 根據申請專利範圍第11項所述的記憶體系統，其中，所述選項參數包括所述半導體記憶體裝置的溫度資訊、上次執行的讀取操作的時間資訊以及讀取計數資訊。
  13. 根據申請專利範圍第11項所述的記憶體系統，其中，所述控制器通過根據所述選項參數選擇所述多個初始設置讀取電壓索引中的一個來設置所述初始設置讀取電壓。
  14. 根據申請專利範圍第13項所述的記憶體系統，其中，所述控制器設置所述初始設置讀取電壓，使得在由所述第一讀取操作而讀取的資料中所包括的錯誤位元的數目小於可允許錯誤位元的最大數目。
  15. 根據申請專利範圍第14項所述的記憶體系統，其中，當在由所述第一讀取操作而讀取的資料中所包括的錯誤位元的數目大於可允許錯誤位元的最大數目時，所述控制器根據讀取重試方案來控制所述半導體記憶體裝置執行第二讀取操作。
  16. 根據申請專利範圍第15項所述的記憶體系統，其中，根據如下讀取電壓對所述正常記憶體區塊執行所述第二讀取操作：在利用讀取電壓的逐漸變化對所述正常記憶體區塊重複讀取操作時，利用所述讀取電壓檢測到最小數目的錯誤位元。
  17. 一種操作記憶體系統的方法，所述記憶體系統包括含內容可定址存儲cam區塊和正常記憶體區塊的半導體記憶體裝置以及控制所述半導體記憶體裝置的讀取操作的控制器，所述方法包括：當讀取請求被輸入到所述控制器時，根據在所述cam區塊中儲存的選項參數來設置初始設置讀取電壓；根據所述初始設置讀取電壓來執行第一讀取操作；以及當由所述第一讀取操作而讀取的資料中所包括的錯誤位元的數目大於可允許錯誤位元的最大數目時，根據讀取重試方案來執行第二讀取操作。
  18. 根據申請專利範圍第17項所述的方法，其中，所述選項參數包括所述半導體記憶體裝置的溫度資訊、上次執行的讀取操作的時間資訊，以及讀取計數資訊。
  19. 根據申請專利範圍第17項所述的方法，其中，所述初始設置讀取電壓的設置包括：通過選擇在所述控制器或所述cam區塊中儲存的多個初始設置讀取電壓索引中的一個來設置所述初始設置讀取電壓；以及其中，根據所述選項參數來設置所述初始設置讀取電壓，使得在由所述第一讀取操作而讀取的資料中所包括的錯誤位元的數目小於可允許錯誤位元的最大數目。
  20. 根據申請專利範圍第17項所述的方法，其中，根據如下讀取電壓對所述正常記憶體區塊執行所述第二讀取操作：在利用讀取電壓的逐漸變化對所述正常記憶體區塊重複讀取操作時，利用所述讀取電壓檢測到最小數目的錯誤位元。
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