KR20140064434A - 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 읽기 요청에 응답하여 선택된 메모리 셀들에 대한 프리 읽기 및 제 1 메인 읽기를 수행하는 단계, 그리고 재 읽기 요청에 응답하여 선택된 메모리 셀들에 대한 제 2 메인 읽기를 캐시 데이터에 기반하여 수행하는 단계를 포함한다.

Description

반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 전자 기기에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 동작 속도를 가지는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 읽기 요청에 응답하여, 선택된 메모리 셀들에 대한 프리 읽기 및 상기 프리 읽기에 기반한 제 1 메인 읽기를 수행하되, 상기 프리 읽기 시에 읽어진 데이터는 캐시 데이터로서 저장되는 단계; 재 읽기(re-read) 요청을 수신하는 단계; 및 상기 재 읽기 요청에 응답하여, 상기 선택된 메모리 셀들에 대한 제 2 메인 읽기를 상기 캐시 데이터에 기반하여 수행하는 단계를 포함한다.
상기 제 2 메인 읽기를 수행하는 단계에서, 상기 선택된 메모리 셀들에 대한 상기 프리 읽기는 생략될 것이다.
본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법은 제 1 읽기 전압이 선택된 메모리 셀들의 워드 라인에 인가될 때 제 1 프리 읽기 및 상기 제 1 프리 읽기에 기반한 제 1 메인 읽기를 수행하되, 상기 제 1 프리 읽기 시에 읽어진 데이터는 제 1 캐시 데이터로서 저장되는 단계; 제 2 읽기 전압이 상기 워드 라인에 인가될 때 제 2 프리 읽기 및 상기 제 2 프리 읽기에 기반한 제 2 메인 읽기를 수행하되, 상기 제 2 프리 읽기 시에 읽어진 데이터는 제 2 캐시 데이터로서 저장되는 단계; 상기 제 1 및 제 2 메인 읽기 결과에 따라 상기 제 1 및 제 2 읽기 전압들을 조절하는 단계; 상기 조절된 제 1 읽기 전압이 상기 워드 라인에 인가될 때 상기 제 1 캐시 데이터에 기반하여 제 3 메인 읽기를 수행하는 단계; 및 상기 조절된 제 2 읽기 전압이 상기 워드 라인에 인가될 때 상기 제 2 캐시 데이터에 기반하여 제 4 메인 읽기를 수행하는 단계를 포함한다.
상기 제 3 메인 읽기를 수행하는 단계 및 제 4 메인 읽기들을 수행하는 단계에서, 상기 선택된 메모리 셀들에 대한 프리 읽기는 생략될 것이다.
본 발명의 다른 일면은 메모리 시스템에 관한 것이다. 본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 셀들, 그리고 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치; 및 상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 상기 컨트롤러로부터의 읽기 요청에 응답하여 선택된 메모리 셀들에 대한 프리 읽기 및 상기 프리 읽기에 기반한 제 1 메인 읽기를 수행하여 상기 선택된 메모리 셀들의 데이터를 판별하도록 구성되며, 상기 프리 읽기 시에 읽어진 데이터는 상기 읽기 및 쓰기 회로에 캐시 데이터로서 저장된다.
실시 예로서, 상기 컨트롤러는 상기 반도체 메모리 장치에 재 읽기(re-read) 요청을 전송하도록 구성되고, 상기 재 읽기 요청에 응답하여 상기 반도체 메모리 장치는 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 2 메인 읽기를 수행하도록 구성된다.
실시 예로서, 상기 읽기 및 쓰기 회로는 상기 비트 라인들에 각각 연결되는 복수의 페이지 버퍼들을 포함하고, 상기 복수의 페이지 버퍼들은 제 1 래치들 및 제 2 래치들을 포함할 수 있다. 이때, 상기 프리 읽기를 수행하여 읽어진 데이터는 상기 제 1 래치들에 저장되고, 상기 제 1 메인 읽기는 상기 제 1 래치들에 저장된 데이터에 기반하여 수행되며, 상기 제 1 메인 읽기 전에 상기 제 1 래치들에 저장된 데이터는 상기 제 2 래치들에 상기 캐시 데이터로서 복사될 수 있다.
실시 예로서, 상기 재 읽기 요청이 수신될 때 상기 캐시 데이터는 상기 제 2 래치들로부터 상기 제 1 래치들로 전송되고, 상기 제 2 메인 읽기는 상기 제 1 래치들에 저장된 데이터에 기반하여 수행될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 읽기 방법은 선택된 메모리 셀들에 연결된 워드 라인에 제 1 읽기 전압이 인가될 때, 상기 선택된 메모리 셀들에 대한 프리 읽기를 수행하는 단계; 상기 프리 읽기에 의해 읽어진 데이터를 캐시 데이터로서 저장하는 단계; 상기 프리 읽기에 기반한 제 1 메인 읽기를 수행하는 단계; 및 상기 워드 라인에 제 2 읽기 전압이 인가될 때, 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 2 메인 읽기를 수행하는 단계를 포함한다.
실시 예로서, 상기 읽기 방법은 상기 제 1 및 제 2 읽기 전압들을 조절하는 단계; 상기 워드 라인에 상기 조절된 제 1 읽기 전압이 인가될 때 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 3 메인 읽기를 수행하는 단계; 및 상기 워드 라인에 상기 조절된 제 2 워드 라인이 인가될 때 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 4 메인 읽기를 수행하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 각각 멀티 레벨 셀(Multi Level Cell)로서 정의되는 복수의 메모리 셀들; 및 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 복수의 래치들을 포함하며, 제 1 읽기 전압을 이용한 읽기 동작 시에 선택된 메모리 셀들에 대한 프리 읽기 및 상기 프리 읽기에 기반한 제 1 메인 읽기를 수행하도록 구성되는 읽기 및 쓰기 회로를 포함한다. 상기 제 1 메인 읽기 전에 상기 프리 읽기 시에 읽어진 데이터는 상기 복수의 래치들에 캐시 데이터로서 저장되고, 상기 읽기 및 쓰기 회로는 제 2 읽기 전압을 이용한 읽기 동작 시에, 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 2 메인 읽기를 수행하도록 구성된다.
본 발명의 실시 예에 따르면, 향상된 동작 속도를 가지는 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법이 제공된다.
도 1은 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 2의 반도체 메모리 장치를 좀 더 상세히 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나를 보여주는 블록도이다.
도 4는 메모리 셀 당 2 데이터 비트들이 저장될 때의 문턱 전압 산포를 보여주는 다이어그램이다.
도 5는 도 3의 페이지 버퍼들(PB1~PBn) 중 어느 하나(PB1)를 예시적으로 보여주는 블록도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작 방법을 보여주는 순서도이다.
도 7은 도 6의 S110단계를 좀 더 상세히 보여주는 순서도이다.
도 8은 도 6의 S150단계를 좀 더 상세히 보여주는 순서도이다.
도 9는 읽기 요청 및 재 읽기 요청에 따른 읽기들이 수행될 때 제 1 내지 제 3 래치들 사이의 데이터 흐름을 보여주는 도면이다.
도 10은 읽기 요청 및 재 읽기 요청에 따른 읽기들이 수행될 때의 반도체 메모리 장치의 동작을 개념적으로 보여주는 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 메모리 시스템의 동작 방법을 보여주는 순서도이다.
도 12는 도 11의 실시 예에 따른 읽기가 수행될 때 반도체 메모리 장치의 동작을 개념적으로 보여주는 도면이다.
도 13은 본 발명의 또 다른 실시 예에 따른 읽기가 수행될 때 반도체 메모리 장치의 동작을 개념적으로 보여주는 도면이다.
도 14는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 15는 도 14의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 16은 도 15를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 반도체 메모리 장치(100)를 포함하는 메모리 시스템(10)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 메모리 셀 어레이(110)에 연결되는 읽기 및 쓰기 회로(130)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 하나의 데이터 비트를 저장하는 싱글 레벨 메모리 셀(single level memory cell) 또는 2 이상의 데이터 비트들을 저장하는 멀티 레벨 메모리 셀(multi level memory cell)로 정의될 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 컨트롤러(200)로부터의 읽기 요청에 응답하여 읽기를 수행하도록 구성된다. 컨트롤러(200)로부터 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들(선택된 메모리 셀들)에 대한 프리 읽기 및 프리 읽기에 기반한 메인 읽기를 수행하도록 구성된다.
예를 들면, 선택된 메모리 셀들의 최하위 비트 데이터(Least Significant Data)에 대한 읽기 요청이 수신될 때, 반도체 메모리 장치(100)는 한 번의 프리 읽기 및 한 번의 메인 읽기를 수행함으로써 선택된 메모리 셀들의 데이터를 판별하고, 판별된 데이터를 컨트롤러(200)에 제공한다. 선택된 메모리 셀들의 최상위 비트 데이터(Most Significant Data)에 대한 읽기 요청이 수신될 때, 반도체 메모리 장치(100)는 제 1 프리 읽기 및 제 1 프리 읽기에 기반한 제 1 메인 읽기를 수행하고, 제 2 프리 읽기 및 제 2 프리 읽기에 기반한 제 2 메인 읽기를 수행한다. 제 1 및 제 2 메인 읽기들의 결과에 따라, 반도체 메모리 장치(100)는 선택된 메모리 셀들의 최상위 비트 데이터를 판별하고, 판별된 데이터를 컨트롤러(200)에 제공한다. 즉, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 읽기 요청이 수신될 때 적어도 한 번의 프리 읽기 및 상기 프리 읽기에 기반한 적어도 한번의 메인 읽기를 수행하도록 구성된다.
본 발명의 실시 예에 따르면, 프리 읽기 시에 읽어진 데이터는 읽기 및 쓰기 회로(130)에 캐시 데이터로서 저장된다. 실시 예로서, 컨트롤러(200)로부터 재 읽기(re-read) 요청이 아닌 다른 커멘트가 수신될 때까지, 이러한 캐시 데이터는 읽기 및 쓰기 회로(130)에 유지될 수 있다. 이때, 재 읽기 요청은 동일한 메모리 셀들에 대한 읽기 요청을 의미할 수 있다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱 하도록 구성된다. 예를 들면, 호스트(Host)로부터의 요청에 따른 읽기 또는 프로그램 시에, 컨트롤러(200)는 호스트(Host)수신되는 논리 블록 어드레스(Logical Block Address)를 물리 블록 어드레스(Physical Block Address)로 변환하고, 해당 커멘드와 함께 변환된 물리 블록 주소를 반도체 메모리 장치(100)에 제공할 수 있다.
반도체 메모리 장치(100)로 읽기 요청을 전송한 후에, 컨트롤러(200)는 다양한 원인들에 기인하여 반도체 메모리 장치(100)에 재 읽기(re-read) 요청을 전송할 수 있다. 실시 예로서, 컨트롤러(200)는 에러 정정 블록(210)을 포함한다. 에러 정정 블록(210)은 반도체 메모리 장치(100)로부터 수신되는 데이터의 에러를 검출 및 정정하도록 구성된다. 에러 정정 블록(210)이 수행하는 에러 정정 기능은 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수에 따라 제한된다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 작을 때, 에러 정정 블록(210)은 에러 검출 및 정정 기능을 수행한다. 반도체 메모리 장치(100)로부터 수신되는 데이터 중 에러 비트들의 수가 특정한 값보다 클 때, 에러 검출 및 정정은 수행될 수 없다. 에러 검출 및 정정이 수행될 수 없을 때, 컨트롤러(200)는 선택된 워드 라인에 인가되는 전압을 조절하도록 반도체 메모리 장치(100)를 제어한다. 그리고, 컨트롤러(200)는 반도체 메모리 장치(100)에 재 읽기 요청을 전송한다.
재 읽기 요청이 수신되면, 반도체 메모리 장치(100)는 선택된 메모리 셀들을 다시 읽는다. 본 발명의 실시 예에 따르면, 재 읽기 요청에 응답하여 수행되는 읽기 시에, 프리 읽기는 생략된다. 프리 읽기가 생략되는 대신에, 읽기 및 쓰기 회로(130)에 저장된 캐시 데이터에 기반하여 메인 읽기가 수행된다.
이에 따라, 재 읽기 요청에 따라 수행되는 읽기의 속도는 향상될 것이다. 따라서, 본 발명의 실시 예에 따르면 향상된 동작 속도를 갖는 반도체 메모리 장치가 제공된다.
도 2는 도 2의 반도체 메모리 장치(100)를 좀 더 상세히 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 그리고 제어 로직(140)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 제어 로직(140)은 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 컨트롤러(200, 도 1 참조)로부터 제공된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 선택된 메모리 블록에 연결된 행 라인들을 구동하도록 구성된다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기는 페이지 단위로 수행된다. 읽기 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBn)을 포함한다. 복수의 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(140)의 제어에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 반도체 메모리 장치(100)의 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(130)는 프로그램될 데이터(DATA)를 수신하여 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들에 전달한다. 전달된 데이터는 선택된 워드 라인에 연결된 메모리 셀들에 프로그램된다. 읽기 동작 시에, 읽기 및 쓰기 회로(130)는 비트 라인들(BL) 중 디코딩된 열 어드레스(Yi)가 가리키는 비트 라인들을 통해 선택된 메모리 셀들의 데이터를 읽어 페이지 버퍼들(PB1~PBn)에 저장하고, 저장된 데이터(DATA)를 출력한다.
읽기 요청에 따른 읽기 동작 시에, 읽기 및 쓰기 회로(130)는 프리 읽기 및 프리 읽기에 기반한 메인 읽기를 수행한다. 본 발명의 실시 예에 따르면, 메인 읽기를 수행하기 전에, 프리 읽기에 의해 읽혀진 데이터는 페이지 버퍼들(PB1~PBn)에 캐시 데이터로서 저장된다. 그리고, 재 읽기 요청에 따른 읽기 동작 시에, 읽기 및 쓰기 회로(130)는 프리 읽기를 생략하고 캐시 데이터에 기반한 메인 읽기를 수행한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120) 및 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 커맨드(CMD)는 컨트롤러(200, 도 1 참조)로부터 제공된다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
도 3은 도 2의 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)를 보여주는 블록도이다.
도 3를 참조하면, 메모리 블록(BLK1)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~Blm)에 연결된다.
복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인에 연결된다. 공통 소스 라인(CSL)은 소스 선택 트랜지스터(SST)의 소스 측에 연결된다. 비트 라인들(BL1~BLm) 각각은 해당 드레인 선택 트랜지스터(DST)의 드레인 측에 연결된다. 도 1을 참조하여 설명된 행 라인들(RL)은 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)을 포함한다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다.
읽기 동작 시에, 드레인 선택 라인 및 소스 선택 라인(DSL, SSL)에는 전원 전압이 인가된다. 공통 소스 라인(CSL)에는, 예를 들면 접지 전압이 인가된다. 비 선택된 워드 라인들에는 고전압의 패스 전압이 인가되어 해당 메모리 셀들은 턴온된다. 선택된 워드 라인에는 읽기 전압이 인가되어 선택된 메모리 셀들은 그것들의 문턱 전압에 따라 턴온 또는 턴오프된다. 즉, 선택된 메모리 셀이 턴온되는지 턴오프되는지에 따라 해당 비트 라인을 통해 공급되는 전류가 공통 소스 라인(CSL)으로 방출된다.
도 4는 메모리 셀 당 2 데이터 비트들이 저장될 때의 문턱 전압 산포를 보여주는 다이어그램이다.
도 4를 참조하면, 메모리 셀들은 소거 상태(21), 그리고 제 1 내지 제 3 프로그램 상태들(22~24)을 갖는다. 실시 예로서, 소거 상태(21)의 메모리 셀은 "11", 제 1 프로그램 상태(22)의 메모리 셀은 "01", 제 2 프로그램 상태(23)의 메모리 셀은 "00", 제 3 프로그램 상태(24)의 메모리 셀은 "10"을 저장하는 것으로 정의될 수 있다. 즉, 소거 상태(21), 그리고 제 1 내지 제 3 프로그램 상태들(22~24)의 최하위 비트 데이터(Least Significant Data)는 "1", "1", "0" 및 "0"이다. 소거 상태(21), 그리고 제 1 내지 제 3 프로그램 상태들(22~24)의 최상위 비트 데이터는 "1", "0", "0" 및 "1"이다.
도 5는 도 3의 페이지 버퍼들(PB1~PBn) 중 어느 하나(PB1)를 예시적으로 보여주는 블록도이다.
도 5를 참조하면, 페이지 버퍼(PB1)는 제 1 내지 제 11 트랜지스터들(T1~T11), 제 1 내지 제 3 래치부들(311~313), 그리고 입출력 버퍼부(320)를 포함한다.
선택 트랜지스터(ST) 및 제 1 트랜지스터(T1)는 비트 라인(BL1) 및 제 1 노드(N1) 사이에 직렬로 연결된다. 선택 트랜지스터(ST) 및 제 1 트랜지스터(T1)는 각각 비트 라인 선택 신호(SELBL) 및 제 1 제어 신호(CTRL1)에 응답하여 동작한다.
제 2 내지 제 4 트랜지스터들(T2~T4)은 전원 전압(Vcc)을 수신하는 노드(이하, 전원 노드)와 제 1 노드(N1) 사이에서 직렬로 연결된다. 제 2 트랜지스터(T2)의 게이트는 제 1 프리차지 신호(PC1)를 수신하며, 제 3 트랜지스터(T3)는 제 2 노드(N2)에 연결된다. 제 4 트랜지스터(T4)는 제 2 제어 신호(CTRL2)에 응답하여 동작한다.
제 5 및 제 6 트랜지스터들(T5, T6)은 제 3 트랜지스터(T3) 및 제 1 노드(N1) 사이에서 제 4 트랜지스터(T4)와 병렬로 연결된다. 제 5 및 제 6 트랜지스터들(T5, T6)은 각각 제 2 프리차지 신호(PC2) 및 센스 신호(SS)에 응답하여 동작한다.
제 7 트랜지스터(T7)는 제 8 트랜지스터(T8)와 제 1 래치(311) 사이에 연결되며, 그것의 게이트는 제 5 및 제 6 트랜지스터들(T5, T6) 사이의 센스 노드(SEN)에 연결된다. 제 8 트랜지스터(T8)는 제 7 트랜지스터(T7)와 전원 노드 사이에 연결되며, 스트로브 신호(STB)에 응답하여 동작한다.
제 9 및 제 10 트랜지스터들(T9, T10)은 제 1 노드(N1)와 접지 노드 사이에서 직렬 연결된다. 제 11 트랜지스터(T11)는 제 1 노드(N1)와 제 1 내지 제 3 래치부들(311~313) 사이에 연결되며, 제 3 제어 신호(CTRL3)에 응답하여 동작한다.
제 1 내지 제 3 래치부들(311~313)은 제 11 트랜지스터(T11)와 입출력 버퍼부(320) 사이에 연결되고, 입출력 버퍼부(320)와 데이터를 교환할 수 있다. 제 1 내지 제 3 래치부들(311~313)은 각각 제 1 내지 제 3 래치들(LAT1~LAT3)을 포함한다. 제 1 래치부(311), 예를 들면 제 2 노드(N2)는 제 7 트랜지스터(T7)와 더 연결된다.
프리 읽기 및 메인 읽기는 다음과 같이 수행된다. 이하 도 4 및 도 5를 참조한 설명에서, 최상위 비트 데이터(Most Significant Data)에 대한 읽기 동작이 예시적으로 설명된다.
먼저, 디코딩된 열 어드레스(Yi, 도 2 참조)에 따라 비트 라인 선택 신호(SELBL)가 하이 레벨로 활성화되어 비트 라인(BL1)이 선택된다. 그리고, 제 1 제어 신호(CTRL1)가 하이 레벨로 활성화되어 제 1 노드(N1)와 비트 라인(BL1)이 전기적으로 연결된다.
프리 읽기 시에, 제 1 프리차지 신호(PC1)가 로우 레벨로 활성화되고, 제 2 프리 차지 신호(PC2), 센스 신호(SS)가 하이 레벨로 활성화된다. 디스 차지 신호(DC)는 로우 레벨로 비활성화된다. 한편, 제 1 래치부(311)의 제 2 노드(N2)는 논리 값 "로우"로서 초기화된 상태이다. 제 3 트랜지스터(T3)는 턴온될 것이다. 따라서, 전원 노드로부터 제 3 내지 제 6 트랜지스터들(T3~T6)을 통하여 비트 라인(BL1)에 전류(예를 들면, 300nA)가 공급될 것이다. 이때, 비트 라인(BL1)에 연결된 셀 스트링(CS1, 도 3 참조) 중 선택된 메모리 셀이 턴온되는 정도에 따라 비트 라인(BL1)을 통해 흐르는 전류 량이 결정되고, 센스 노드(SEN)의 전압이 결정된다. 센스 노드(SEN)의 전압에 따라, 스트로브 신호(STB)가 토글(toggle)될 때 제 2 노드(N2)의 전압에 결정되어 제 1 래치(LAT1)에 데이터가 저장될 것이다.
좀 더 구체적으로, 선택된 워드 라인에 제 1 읽기 전압(Vrd1)이 인가된다고 가정한다. 선택된 메모리 셀이 제 1 읽기 전압(Vrd1)보다 높은 문턱 전압을 갖는 경우, 선택된 메모리 셀은 턴 오프된다. 선택된 메모리 셀의 문턱 전압이 제 1 읽기 전압(Vrd1)보다 낮고 제 1 전압(V1)보다 높을 때, 선택된 메모리 셀은 약하게 턴온된다. 선택된 메모리 셀의 문턱 전압이 제 1 전압(V1)보다 낮을 때, 선택된 메모리 셀은 완전히 턴온된다. 선택된 메모리 셀이 완전히 턴 온되는 경우, 비트 라인(BL1)에 공급되는 전류는 공통 소스 라인(CSL)을 통해 방출된다. 센스 노드(SEN)의 전압은, 예를 들면 접지 전압으로 변경되어 제 7 트랜지스터(T7)는 턴 온될 것이다. 그리고 스트로브 신호(STB)가 토글될 때, 제 2 노드(N2)는 논리 값 "하이"를 저장할 것이다. 선택된 메모리 셀이 약하게 턴온되는 경우 및 턴 오프되는 경우에는 비트 라인(BL1)에 공급되는 전류가 공통 소스 라인(CSL)을 통해 원활히 방출되지 않아, 제 7 트랜지스터(T7)는 턴 온되지 않을 것이다. 이때, 제 2 노드(N2)의 논리 값은 "로우"를 유지할 것이다. 결과적으로, 제 1 읽기 전압(Vrd1, 도 4 참조)을 이용한 프리 읽기 시에는 제 1 전압(V1, 도 4 참조)보다 낮은 문턱 전압을 갖는 메모리 셀들이 소거 상태로 판별된다.
이후, 프리 읽기 결과에 기반하여 메인 읽기가 수행되고, 메인 읽기에 의해 제 1 전압(V1)과 제 1 읽기 전압(Vrd1) 사이의 문턱 전압을 갖는 메모리 셀들이 소거 상태로 검출된다.
좀 더 구체적으로, 제 1 프리차지 신호(PC1)가 로우 레벨을 유지하고 디스차지 신호(DC)가 하이 레벨로 활성화된다. 제 2 및 제 9 트랜지스터들(T2, T9)은 턴온된다. 프리 읽기 결과 제 2 노드(N2)의 논리 값이 "하이"인 경우, 제 3 트랜지스터(T3)는 턴오프되고 제 9 트랜지스터(N9)는 턴온된다. 따라서 프리 읽기 시에 해당 메모리 셀이 소거 상태로 판별된 경우에는 비트 라인(BL1)을 통해 전류가 공급되지 않을 것이다. 이에 따라, 메인 읽기 시에 공통 소스 라인(CSL)으로 과도한 전류가 방출되어 소스 라인 바운싱(bouncing) 현상이 발생되는 것을 방지할 수 있다. 반면, 프리 읽기에 의해 해당 메모리 셀이 소거 상태로 판별되지 않은 경우에는 비트 라인(BL1)을 통해 전류가 공급된다.
그리고, 제 5 및 제 6 트랜지스터들(T5, T6)이 턴온됨에 따라 커패시터(C)가 충전되고, 이후에 제 5 트랜지스터(T5)가 턴오프되어 커패시터(C)에 충전된 전하들이 비트 라인(BL1)에 공급된다. 이때 비트 라인(BL1)에는 프리 읽기보다 더 적은 전류 량(예를 들면, 100nA)이 공급되고, 따라서 선택된 메모리 셀이 약하게 턴온되더라도 비트 라인(BL1)을 통해 공급되는 전류는 원활히 공통 소스 라인(CSL)으로 방출된다. 이때, 센스 노드(SEN)의 전압은, 예를 들면 접지 전압으로 변경될 것이다. 반면, 선택된 메모리 셀이 턴 오프된 경우에 비트 라인(BL1)에 공급되는 전류는 방출되지 않는다. 센스 노드(SEN)의 전압은 접지 전압으로 변경되지 않을 것이다. 스트로브 신호(STB)가 토글될 때, 센스 노드(SEN)의 전압에 따라 제 1 래치(LAT1)에 데이터가 저장될 것이다. 한편, 제 2 제어 신호(CTRL2)는 메인 읽기 시에 비트 라인(BL1)의 전압이 과도하게 감소하지 않도록, 저전압으로 활성화되어 전류 통로를 제공한다.
선택된 워드 라인에 제 2 읽기 전압(Vrd2, 도 4 참조)이 인가되는 것을 제외하면, 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작도 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작과 마찬가지로 수행될 것이다.
제 1 읽기 전압(Vrd1)을 이용한 읽기 동작, 그리고 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작에 따라 해당 메모리 셀의 최상위 비트 데이터가 판별될 수 있다.
읽기 동작이 수행될 때마다 프리 읽기 및 메인 읽기를 수행하는 경우, 읽기 동작의 속도는 저하될 것이다. 예를 들면, 최상위 비트 데이터에 대한 읽기 시에 2번의 읽기 동작들이 요구된다고 가정하면, 2번의 프리 읽기들과 2번의 메인 읽기들이 수행되어야 한다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템(10)의 동작 방법을 보여주는 순서도이다. 이하에서, 최상위 비트 데이터에 대한 읽기를 중심으로 설명한다. 그러나, 본 발명의 기술적 사상은 최상위 비트 데이터에 대한 읽기에 한정되지 않음이 이해될 것이다.
도 1, 도 4 및 도 6을 참조하면, S110단계에서, 반도체 메모리 장치(100)는 설정된 읽기 전압들(Vrd1,Vrd2)을 이용한 복수의 읽기 동작들을 수행한다. 각 읽기 동작 시에 수행되는 프리 읽기의 결과는 캐시 데이터로서 저장된다.
실시 예로서, 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작 시에 프리 읽기에 의해 읽혀진 데이터는 제 1 캐시 데이터로서 저장되고, 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작 시에 프리 읽기에 의해 읽혀진 데이터는 제 2 캐시 데이터로서 저장된다.
S120단계에서, 반도체 메모리 장치(100)는 복수의 읽기 동작들에 의해 결정된 데이터에 따라 선택된 메모리 셀들의 데이터를 판별한다.
예를 들면, 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작 시에 메모리 셀의 데이터가 "0"이고, 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작 시에 메모리 셀의 데이터가 "0"이면, 메모리 셀의 최상위 비트 데이터는 "0"일 것이다. 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작 시에 메모리 셀의 데이터가 "0"이고, 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작 시에 메모리 셀의 데이터가 "1"이면, 메모리 셀의 최상위 비트 데이터는 "1"이다. 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작 시에 메모리 셀의 데이터가 "1"이고, 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작 시에 메모리 셀의 데이터가 "1"이면, 메모리 셀의 최상위 비트 데이터는 "1"이다.
S130단계에서, 컨트롤러(200)는 재 읽기가 필요한지 판별한다.
실시 예로서, 선택된 메모리 셀들의 데이터가 컨트롤러(200)에 제공될 때, 컨트롤러(200)는 제공된 데이터의 에러가 검출 및 정정될 수 있는지 판별한다. 에러 비트들의 수가 특정한 값보다 작을 때 재 읽기는 수행되지 않고 에러 비트들은 정정될 것이다. 에러 비트들의 수가 특정한 값보다 커서 에러 비트들이 정정될 수 없을 때, S140단계가 수행될 것이다.
S140단계에서, 컨트롤러(200)는 읽기 전압들(Vrd1, Vrd2)을 조절하도록 반도체 메모리 장치(100)를 제어한다. 예를 들면, 컨트롤러(200)는 읽기 전압들(Vrd1, Vrd2)을 더 낮게 설정하거나, 읽기 전압들(Vrd1, Vrd2)을 더 높게 설정할 수 있다. 읽기 전압들(Vrd1, Vrd2)의 조절은 컨트롤러(200)의 내부의 알고리즘에 따라 수행될 수 있다. 반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 읽기 전압들(Vrd1, Vrd2)을 재설정한다.
S150단계에서, 반도체 메모리 장치(100)는 조절된 읽기 전압들을 이용한 복수의 읽기 동작들을 수행한다. 각 읽기 동작에서, 프리 읽기는 생략되고 메인 읽기는 캐시 데이터에 기반하여 수행된다.
실시 예로서, 조절된 제 1 읽기 전압을 이용한 읽기 동작 시에, 제 1 캐시 데이터에 기반하여 메인 읽기가 수행된다. 조절된 제 2 읽기 전압을 이용한 읽기 동작 시에, 제 2 캐시 데이터에 기반하여 메인 읽기가 수행된다.
S160단계에서, 반도체 메모리 장치(100)는 복수의 읽기 동작들에 의해 결정된 데이터에 따라 선택된 메모리 셀들의 데이터를 판별하고, 판별된 데이터를 컨트롤러(200)에 전송한다.
본 발명의 실시 예에 따르면, 재 읽기 요청에 따른 읽기 시에 프리 읽기가 수행되지 않고, 저장된 캐시 데이터가 사용된다. 따라서, 읽기의 속도는 향상될 것이다.
도 7은 도 6의 S110단계를 좀 더 상세히 보여주는 순서도이다.
도 2, 도 5 및 도 7을 참조하면, S210단계에서 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작이 수행된다. 선택된 워드 라인에는 제 1 읽기 전압(Vrd1)이 인가되고, 비선택된 워드 라인들에는 고전압의 패스 전압이 인가된다. S210단계는 S211단계 내지 S213단계를 포함한다.
S211단계에서, 제 1 프리 읽기가 수행된다. 제 1 프리 읽기에 의해 읽혀진 데이터는 페이지 버퍼들(PB1~PBn)의 제 1 래치들(도 5의 LAT1 참조)에 저장된다. S212단계에서, 제 1 프리 읽기에 의해 제 1 래치들에 저장된 데이터는 페이지 버퍼들(PB1~PBn)의 제 2 래치들(도 5의 LAT2 참조)에 제 1 캐시 데이터로서 복사된다. S213단계에서, 제 1 캐시 데이터가 복사된 후에는, 도 5를 참조하여 설명된 바와 같이 제 제 1 래치들에 저장된 데이터에 기반하여 제 1 메인 읽기가 수행될 것이다.
S220단계에서, 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작이 수행된다. 선택된 워드 라인에는 제 2 읽기 전압(Vrd2)이 인가되고, 비선택된 워드 라인들에는 패스 전압이 인가된다. S220단계는 S221단계 내지 S223단계를 포함한다.
제 2 프리 읽기가 수행되고(S221), 페이지 버퍼들(PB1~PBn)의 제 1 래치들에 저장된 데이터는 페이지 버퍼들(PB1~PBn)의 제 3 래치들에 제 2 캐시 데이터로서 복사된다(S222). 이후에, 제 1 래치들에 저장된 데이터에 기반하여 제 2 메인 읽기가 수행될 것이다(S223).
도 8은 도 6의 S150단계를 좀 더 상세히 보여주는 순서도이다.
도 2, 도 5 및 도 7을 참조하면, S310단계에서, 조절된 제 1 읽기 전압을 이용한 읽기 동작이 수행된다. 이때, 프리 읽기는 생략되고 제 2 래치들에 저장된 제 1 캐시 데이터에 기반하여 제 3 메인 읽기가 수행된다.
S320단계에서, 조절된 제 2 읽기 전압을 이용한 읽기 동작이 수행된다. 이때, 프리 읽기가 생략되고 제 3 래치들에 저장된 제 2 캐시 데이터에 기반하여 제 4 메인 읽기가 수행된다.
도 9는 읽기 요청 및 재 읽기 요청에 따른 읽기들이 수행될 때 제 1 내지 제 3 래치들(LATs1~LATs3) 사이의 데이터 흐름을 보여주는 도면이다.
도 5 및 도 9를 참조하면, 먼저, 읽기 요청에 따른 읽기가 수행된다. 제 1 프리 읽기에 의해 읽혀진 데이터는 페이지 버퍼들(PB1~PBn)의 제 1 래치들(LATs1)에 저장된다(S10). 제 1 래치들(LATs1)에 저장된 데이터는 제 2 래치들(LATs2)에 제 1 캐시 데이터로서 복사된다(S11). 그리고, 제 1 메인 읽기가 수행되어 제 1 래치들(LATs1)의 데이터가 업데이트된다.
제 2 프리 읽기가 수행된다. 제 2 프리 읽기 시에 읽혀진 데이터는 페이지 버퍼들(PB1~PBn)의 제 1 래치들(LATs1)에 저장된다(S13). 이때 제 1 래치들(LATs1)에 저장된 데이터는 제 3 래치들(LATs3)에 제 2 캐시 데이터로서 복사된다(S14). 그리고, 제 1 래치들(LATs1)에는 제 2 메인 읽기에 의해 읽혀진 데이터가 업데이트된다.
재 읽기 요청이 수신되면, 제 2 래치들(LATs2)에 저장된 제 1 캐시 데이터는 제 1 래치들(LATs1)로 전송된다(S16). 제 1 래치들(LATs1)에 저장된 데이터에 기반하여 제 3 메인 읽기가 수행되면, 제 1 래치들(LATs1)에는 제 3 메인 읽기에 의해 읽혀진 데이터가 저장될 것이다(S17). 그 다음, 제 4 메인 읽기를 수행하기 위해 제 2 캐시 데이터가 제 3 래치들(LATs3)로부터 제 1 래치들(LATs1)로 전송된다(S18). 그리고 제 4 메인 읽기가 수행되면, 제 4 메인 읽기에 의해 읽혀진 데이터가 제 1 래치들(LATs1)에 업데이트된다(S19).
래치들 간에 캐시 데이터를 전송하는 동작의 속도는 프리 읽기의 속도보다 매우 빠르다. 따라서, 본 발명의 실시 예에 따르면, 재 읽기 요청에 따른 읽기의 속도는 향상될 수 있다.
컨트롤러(200, 도 1 참조)로부터 재 읽기 요청이 아닌 다른 커맨드가 수신될 때, 제 2 및 제 3 래치들(LATs2, LATs3)에 저장된 데이터는 삭제될 수 있다. 예를 들면, 컨트롤러(200)로부터 프로그램 요청이 수신될 때, 제 2 및 제 3 래치들(LATs2, LATs3)은 초기화될 수 있다. 다른 예로서, 컨트롤러(200)로부터 다른 메모리 셀들에 대한 읽기 요청이 수신될 때, 제 2 및 제 3 래치들(LATs2, LATs3)은 초기화될 수 있다.
도 10은 읽기 요청 및 재 읽기 요청에 따른 읽기들이 수행될 때의 반도체 메모리 장치(100)의 동작을 개념적으로 보여주는 도면이다.
도 10을 참조하면, 읽기 요청에 따른 읽기 시에, 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작과 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작이 수행된다. 이때, 읽기 동작들 각각은 프리 읽기와 메인 읽기를 포함한다.
재 읽기 요청에 따른 읽기 시에, 조절된 제 1 읽기 전압(Vrd1')을 이용한 읽기 동작과 조절된 제 2 읽기 전압(Vrd2')을 이용한 읽기 동작이 수행된다. 이때, 읽기 동작들은 프리 읽기를 포함하지 않는다.
도 11은 본 발명의 다른 실시 예에 따른 메모리 시스템(10)의 동작 방법을 보여주는 순서도이다.
도 1, 도 4 및 도 6을 참조하면, 최상위 비트 데이터에 대한 읽기 시에 복수의 읽기 동작들(S410, S420)이 요구된다. S410단계에서, 반도체 메모리 장치(100)는 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작을 수행한다. S410단계는 S411단계 내지 S413단계를 포함한다.
S411단계에서, 프리 읽기가 수행된다. 제 1 읽기 전압(Vrd1)이 선택된 워드 라인에 인가된 상태에서, 프리 읽기에 의해 읽혀진 데이터가 제 1 래치(LAT1)에 저장된다. S412단계에서, 프리 읽기에 의해 읽혀진 데이터가, 예를 들면 제 1 래치(LAT1)로부터 제 2 래치(LAT2)로 캐시 데이터로서 복사된다. S413단계에서, 제 1 메인 읽기가 수행된다.
S420단계에서, 반도체 메모리 장치(100)는 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작을 수행한다. 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작 시에, 프리 읽기는 생략된다. 대신에, 저장된 캐시 데이터가 제 1 래치(LAT1)로 로드된 후에 제 1 래치(LAT1)에 저장된 데이터에 기반하여 제 2 메인 읽기가 수행된다.
이 실시 예에 따르면, 읽기 요청에 따른 복수의 읽기 동작들 중 처음의 읽기 동작 시에 프리 읽기 및 메인 읽기를 수행하고, 이후에 수행되는 읽기 동작 시에는 캐시 데이터에 기반한 메인 읽기만 수행된다. 따라서, 반도체 메모리 장치(100)의 읽기 속도는 향상된다.
도 12는 도 11의 실시 예에 따른 읽기가 수행될 때 반도체 메모리 장치(100)의 동작을 개념적으로 보여주는 도면이다.
도 12를 참조하면, 읽기 요청에 따른 읽기 시에, 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작과 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작이 수행된다. 제 1 읽기 전압(Vrd1)을 이용한 읽기 동작 시에 프리 읽기 및 메인 읽기가 수행되고, 제 2 읽기 전압(Vrd2)을 이용한 읽기 동작 시에는 프리 읽기 없이 메인 읽기가 수행된다. 따라서, 반도체 메모리 장치(100)의 읽기 속도는 향상된다.
도 13은 본 발명의 또 다른 실시 예에 따른 읽기가 수행될 때 반도체 메모리 장치(100)의 동작을 개념적으로 보여주는 도면이다.
도 13을 참조하면, 읽기 요청에 따른 읽기 시에는 도 12를 참조한 설명과 마찬가지로 읽기 동작들이 수행된다.
동일한 메모리 셀들에 대한 재 읽기 요청이 수신될 때, 조절된 제 1 읽기 전압을 이용한 읽기 동작과 조절된 제 2 읽기 전압을 이용한 읽기 동작이 수행된다. 이 실시 예에 있어서, 조절된 제 1 및 제 2 읽기 전압들을 이용한 읽기 동작들 각각에서, 프리 읽기는 생략되고 기 저장된 캐시 데이터에 기반하여 메인 읽기만 수행된다. 따라서, 이 실시 예에 따르면, 읽기 요청에 따른 읽기 속도 뿐만 아니라 재 읽기 요청에 따른 읽기 속도도 향상된다.
도 14는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 도 1의 에러 정정 블록(210)과 동일한 기능을 수행한다. 에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1220)은 에러 정정 블록(1250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 15는 도 14의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 15를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 15에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 14를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 15에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 16은 도 15를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 16에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(220)에 의해 수행될 것이다.
도 16에서, 도 15를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 14를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 14 및 도 15를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 실시 예에 따르면, 제 1 읽기 동작 시에 수행된 프리 읽기의 결과는 캐시 데이터로서 저장되고, 제 2 읽기 동작 시에는 프리 읽기가 생략된다. 제 2 읽기 동작의 메인 읽기는 캐시 데이터에 기반하여 수행된다. 따라서, 반도체 메모리 장치의 읽기 속도는 향상될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 메모리 시스템
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 어드레스 디코더
130: 읽기 및 쓰기 회로
140: 제어 로직
LAT1~LAT3: 제 1 내지 제 3 래치들
200: 컨트롤러

Claims (25)

  1. 읽기 요청에 응답하여, 선택된 메모리 셀들에 대한 프리 읽기 및 상기 프리 읽기에 기반한 제 1 메인 읽기를 수행하되, 상기 프리 읽기 시에 읽어진 데이터는 캐시 데이터로서 저장되는 단계;
    재 읽기(re-read) 요청을 수신하는 단계; 및
    상기 재 읽기 요청에 응답하여, 상기 선택된 메모리 셀들에 대한 제 2 메인 읽기를 상기 캐시 데이터에 기반하여 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 2 메인 읽기를 수행하는 단계에서, 상기 선택된 메모리 셀들에 대한 상기 프리 읽기는 생략되는 동작 방법.
  3. 제 1 항에 있어서,
    상기 프리 읽기 및 상기 제 1 메인 읽기를 수행하는 단계는,
    상기 프리 읽기 시에 읽어진 데이터를 제 1 래치들에 저장하는 단계; 및
    상기 제 1 래치들에 저장된 데이터에 기반하여, 비트 라인들을 통해 상기 제 1 메인 읽기를 수행하는 단계를 포함하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 프리 읽기 및 상기 제 1 메인 읽기를 수행하는 단계는 상기 제 1 메인 읽기를 수행하기 전에 상기 제 1 래치들에 저장된 데이터를 제 2 래치들에 복사하는 단계를 더 포함하고,
    상기 제 2 래치들에 저장된 데이터는 상기 캐시 데이터인 동작 방법.
  5. 제 4 항에 있어서,
    상기 제 2 메인 읽기를 수행하는 단계는,
    상기 캐시 데이터를 상기 제 2 래치들로부터 상기 제 1 래치들에 전송하는 단계; 및
    상기 제 1 래치들에 저장된 데이터에 기반하여, 상기 비트 라인들을 통해 상기 제 2 메인 읽기를 수행하는 단계를 포함하는 동작 방법.
  6. 제 1 항에 있어서,
    상기 재 읽기 요청은 상기 프리 읽기 및 상기 제 1 메인 읽기에 의해 읽어진 데이터의 에러 비트들의 수가 특정한 값보다 클 때 제공되는 동작 방법.
  7. 각각 멀티 레벨 셀(Multi Level Cell)로서 정의되는 복수의 메모리 셀들을 포함하는 메모리 시스템의 동작 방법에 있어서:
    제 1 읽기 전압이 선택된 메모리 셀들의 워드 라인에 인가될 때 제 1 프리 읽기 및 상기 제 1 프리 읽기에 기반한 제 1 메인 읽기를 수행하되, 상기 제 1 프리 읽기 시에 읽어진 데이터는 제 1 캐시 데이터로서 저장되는 단계;
    제 2 읽기 전압이 상기 워드 라인에 인가될 때 제 2 프리 읽기 및 상기 제 2 프리 읽기에 기반한 제 2 메인 읽기를 수행하되, 상기 제 2 프리 읽기 시에 읽어진 데이터는 제 2 캐시 데이터로서 저장되는 단계;
    상기 제 1 및 제 2 메인 읽기 결과에 따라 상기 제 1 및 제 2 읽기 전압들을 조절하는 단계;
    상기 조절된 제 1 읽기 전압이 상기 워드 라인에 인가될 때 상기 제 1 캐시 데이터에 기반하여 제 3 메인 읽기를 수행하는 단계; 및
    상기 조절된 제 2 읽기 전압이 상기 워드 라인에 인가될 때 상기 제 2 캐시 데이터에 기반하여 제 4 메인 읽기를 수행하는 단계를 포함하는 동작 방법.
  8. 제 7 항에 있어서,
    상기 제 3 메인 읽기를 수행하는 단계 및 제 4 메인 읽기들을 수행하는 단계에서, 상기 선택된 메모리 셀들에 대한 프리 읽기는 생략되는 동작 방법.
  9. 제 7 항에 있어서,
    상기 제 1 프리 읽기 및 상기 제 1 메인 읽기를 수행하는 단계는,
    비트 라인들을 통해 상기 제 1 프리 읽기를 수행하여 읽어진 데이터를 제 1 래치들에 저장하는 단계;
    상기 제 1 래치들에 저장된 데이터를 제 2 래치들에 복사하는 단계; 및
    상기 제 1 래치들에 저장된 데이터에 기반하여 상기 비트 라인들을 통해 상기 제 1 메인 읽기를 수행하는 단계를 포함하되,
    상기 제 2 래치들에 저장된 데이터는 상기 제 1 캐시 데이터인 동작 방법.
  10. 제 9 항에 있어서,
    상기 제 2 프리 읽기 및 상기 제 2 메인 읽기를 수행하는 단계는,
    상기 비트 라인들을 통해 상기 제 2 프리 읽기를 수행하여 읽어진 데이터를 상기 제 1 래치들에 저장하는 단계;
    상기 제 1 래치들에 저장된 데이터를 제 3 래치들에 복사하는 단계; 및
    상기 제 1 래치들에 저장된 데이터에 기반하여 상기 비트 라인들을 통해 상기 제 2 메인 읽기를 수행하는 단계를 포함하되,
    상기 제 3 래치들에 저장된 데이터는 상기 제 2 캐시 데이터인 동작 방법.
  11. 제 10 항에 있어서,
    상기 제 3 메인 읽기를 수행하는 단계는,
    상기 제 1 캐시 데이터를 상기 제 2 래치들로부터 상기 제 1 래치들에 전송하는 단계; 및
    상기 제 1 래치들에 저장된 데이터에 기반하여 상기 비트 라인들을 통해 상기 제 3 메인 읽기를 수행하는 단계를 포함하는 동작 방법.
  12. 제 10 항에 있어서,
    상기 제 4 메인 읽기를 수행하는 단계는,
    상기 제 2 캐시 데이터를 상기 제 3 래치들로부터 상기 제 1 래치들에 전송하는 단계; 및
    상기 제 1 래치들에 저장된 데이터에 기반하여 상기 비트 라인들을 통해 상기 제 4 메인 읽기를 수행하는 단계를 포함하는 동작 방법.
  13. 제 7 항에 있어서,
    상기 제 1 메인 읽기 결과 및 상기 제 2 메인 읽기 결과를 조합하여 상기 선택된 메모리 셀들에 저장된 데이터가 판별되고,
    상기 제 1 및 제 2 읽기 전압들을 조절하는 단계는,
    상기 판별된 데이터의 에러 비트들의 수가 특정한 값보다 클 때 상기 제 1 및 제 2 읽기 전압들이 조절되는 동작 방법.
  14. 제 13 항에 있어서,
    상기 제 3 메인 읽기 및 상기 제 4 메인 읽기는 재 읽기(re-read) 요청에 응답하여 수행되고,
    상기 판별된 데이터의 에러 비트들의 수가 특정한 값보다 클 때 상기 재 읽기 요청이 발생되는 동작 방법.
  15. 복수의 메모리 셀들, 그리고 비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러로부터의 읽기 요청에 응답하여, 상기 반도체 메모리 장치는 선택된 메모리 셀들에 대한 프리 읽기 및 상기 프리 읽기에 기반한 제 1 메인 읽기를 수행하여 상기 선택된 메모리 셀들의 데이터를 판별하도록 구성되며,
    상기 프리 읽기 시에 읽어진 데이터는 상기 읽기 및 쓰기 회로에 캐시 데이터로서 저장되는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 컨트롤러는 상기 반도체 메모리 장치에 재 읽기(re-read) 요청을 전송하도록 구성되고,
    상기 재 읽기 요청에 응답하여, 상기 반도체 메모리 장치는 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 2 메인 읽기를 수행하도록 구성되는 메모리 시스템.
  17. 제 15 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 비트 라인들에 각각 연결되는 복수의 페이지 버퍼들을 포함하고,
    상기 복수의 페이지 버퍼들은 제 1 래치들 및 제 2 래치들을 포함하는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 프리 읽기를 수행하여 읽어진 데이터는 상기 제 1 래치들에 저장되고,
    상기 제 1 메인 읽기는 상기 제 1 래치들에 저장된 데이터에 기반하여 수행되며,
    상기 제 1 메인 읽기 전에, 상기 제 1 래치들에 저장된 데이터는 상기 제 2 래치들에 상기 캐시 데이터로서 복사되는 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 재 읽기 요청이 수신될 때 상기 캐시 데이터는 상기 제 2 래치들로부터 상기 제 1 래치들로 전송되고,
    상기 제 2 메인 읽기는 상기 제 1 래치들에 저장된 상기 캐시 데이터에 기반하여 수행되는 메모리 시스템.
  20. 선택된 메모리 셀들에 연결된 워드 라인에 제 1 읽기 전압이 인가될 때, 상기 선택된 메모리 셀들에 대한 프리 읽기를 수행하는 단계;
    상기 프리 읽기에 의해 읽어진 데이터를 캐시 데이터로서 저장하는 단계;
    상기 프리 읽기에 기반한 제 1 메인 읽기를 수행하는 단계; 및
    상기 워드 라인에 제 2 읽기 전압이 인가될 때, 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 2 메인 읽기를 수행하는 단계를 포함하는 반도체 메모리 장치의 읽기 방법.
  21. 제 20 항에 있어서,
    상기 프리 읽기에 의해 읽어진 데이터는 제 1 래치들에 저장되고,
    상기 저장하는 단계는 상기 캐시 데이터를 상기 제 1 래치들로부터 제 2 래치들에 복사하는 단계를 포함하는 읽기 방법.
  22. 제 21 항에 있어서,
    상기 제 2 메인 읽기를 수행하는 단계 전에 상기 제 2 래치들에 저장된 상기 캐시 데이터를 상기 제 1 래치들에 전송하는 단계를 더 포함하는 읽기 방법.
  23. 제 22 항에 있어서,
    상기 제 2 메인 읽기를 수행하는 단계는 상기 제 1 래치들에 저장된 데이터에 따라 상기 제 2 메인 읽기를 수행하여 제 1 래치들의 데이터를 업데이트하는 단계를 포함하는 읽기 방법.
  24. 제 20 항에 있어서,
    상기 제 1 및 제 2 읽기 전압들을 조절하는 단계;
    상기 워드 라인에 상기 조절된 제 1 읽기 전압이 인가될 때 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 3 메인 읽기를 수행하는 단계; 및
    상기 워드 라인에 상기 조절된 제 2 읽기 전압이 인가될 때 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 4 메인 읽기를 수행하는 단계를 더 포함하는 읽기 방법.
  25. 각각 멀티 레벨 셀(Multi Level Cell)로서 정의되는 복수의 메모리 셀들; 및
    비트 라인들을 통해 상기 복수의 메모리 셀들에 연결되는 복수의 래치들을 포함하며, 제 1 읽기 전압을 이용한 읽기 동작 시에 선택된 메모리 셀들에 대한 프리 읽기 및 상기 프리 읽기에 기반한 제 1 메인 읽기를 수행하도록 구성되는 읽기 및 쓰기 회로를 포함하되,
    상기 제 1 메인 읽기 전에, 상기 프리 읽기 시에 읽어진 데이터는 상기 복수의 래치들에 캐시 데이터로서 저장되고,
    상기 읽기 및 쓰기 회로는 제 2 읽기 전압을 이용한 읽기 동작 시에, 상기 캐시 데이터에 기반하여 상기 선택된 메모리 셀들에 대한 제 2 메인 읽기를 수행하는 반도체 메모리 장치.
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