KR20190033791A - 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템 - Google Patents

컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템 Download PDF

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KR20190033791A
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Abstract

컨트롤러는 복수의 메모리 블록을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 랜더마이저를 포함한다. 상기 랜더마이저는 데이터가 기입될 메모리 블록의 블록 어드레스 및 프로그램-소거 카운트 값에 기초하여 랜더마이징 데이터를 생성한다. 따라서, 메모리 시스템의 성능이 향상된다.

Description

컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템 {CONTROLLER, SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 성능이 향상된 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 컨트롤러는 복수의 메모리 블록을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 컨트롤러는 랜더마이저를 포함한다. 상기 랜더마이저는 데이터가 기입될 메모리 블록의 블록 어드레스 및 프로그램-소거 카운트 값에 기초하여 랜더마이징 데이터를 생성한다.
일 실시 예에서 상기 랜더마이저는 제1 랜더마이징부 및 제2 랜더마이징부를 포함할 수 있다. 상기 제1 랜더마이징부는 호스트로부터의 원본 데이터를 수신하고, 상기 블록 어드레스에 대응하는 랜더마이징 시드를 수신하여 임시 데이터를 생성할 수 있다. 상기 제2 랜더마이징부는 상기 임시 데이터 및 상기 프로그램-소거 카운트값을 수신하여 상기 랜더마이징 데이터를 생성할 수 있다.
일 실시예에서, 상기 제1 랜더마이징부는 상기 랜더마이징 시드 및 상기 원본 데이터를 연산하여 상기 임시 데이터를 생성할 수 있다.
일 실시예에서, 상기 제2 랜더마이징부는 상기 프로그램-소거 카운트값에 기초하여 상기 임시 데이터를 반전하고, 반전된 결과를 상기 랜더마이징 데이터로서 출력할 수 있다.
일 실시예에서, 상기 제2 랜더마이징부는 인버터 및 멀티플렉서를 포함할 수 있다. 상기 인버터는 상기 임시 데이터를 반전하여, 반전된 임시 데이터로 출력할 수 있다. 상기 멀티플렉서는 상기 임시 데이터 및 상기 반전된 임시 데이터를 수신하고, 상기 프로그램-소거 카운트값에 기초하여 상기 임시 데이터 및 상기 반전된 임시 데이터 중 어느 하나를 상기 랜더마이징 데이터로서 출력할 수 있다.
일 실시예에서, 상기 랜더마이저는 시드 변환부 및 랜더마이징부를 포함할 수 있다. 상기 시드 변환부는 상기 프로그램-소거 카운트값에 기초하여, 상기 블록 어드레스에 대응하는 랜더마이징 시드를 변환하여 변환 시드로서 출력할 수 있다. 상기 랜더마이징부는 호스트로부터 원본 데이터를 수신하고, 상기 시드 변환부로부터 상기 변환 시드를 수신하여 상기 랜더마이징 데이터를 생성할 수 있다.
일 실시예에서, 상기 시드 변환부는 상기 프로그램-소거 카운트값 및 상기 랜더마이징 시드를 더하여 상기 변환 시드로서 출력할 수 있다.
일 실시예에서, 상기 랜더마이징부는 상기 변환 시드 및 상기 원본 데이터를 연산하여 상기 랜더마이징 데이터로서 출력할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 제어 로직 및 데이터 변환부를 포함한다. 상기 메모리 셀 어레이는 문턱전압을 기초로 구분되는 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 갖도록 프로그램 되는 복수의 메모리 셀들을 갖는다. 상기 주변 회로는 상기 복수의 메모리 셀들에 대한 프로그램 전압 인가 동작 및 검증 동작을 포함하는 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 동작을 제어한다. 상기 데이터 변환부는 상기 제어 로직의 제어에 기초하여, 컨트롤러로부터 수신된 데이터를 변환한다. 상기 제어 로직은 수신된 데이터가 기입될 메모리 블록의 프로그램-소거 카운트 값에 기초하여 상기 수신된 데이터의 변환 여부를 결정한다.
일 실시 예에서, 상기 데이터 변환부는 상기 제어 로직의 결정에 기초하여 수신된 데이터를 반전하여 상기 주변 회로로 출력할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 프로그램-소거 카운트 값에 기초하여 변환 제어 신호를 생성할 수 있다.
일 실시예에서, 상기 데이터 변환부는 인버터 및 멀티플렉서를 포함할 수 있다. 상기 인버터는 수신된 데이터를 반전하여, 반전 데이터로서 출력할 수 있다. 상기 멀티플렉서는 상기 수신된 데이터 및 상기 반전 데이터를 수신하고, 상기 변환 제어 신호에 기초하여 상기 수신된 데이터 및 상기 반전 데이터 중 어느 하나를 상기 주변 회로로 출력할 수 있다.
본 발명의 또다른 실시 예에 따른 메모리 시스템은 반도체 메모리 장치 및 컨트롤러를 포함한다. 상기 반도체 메모리 장치는 복수의 메모리 블록을 포함한다. 상기 컨트롤러는 상기 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 시스템에 의하면, 호스트로부터의 원본 데이터가 기입될 메모리 블록의 블록 어드레스 및 프로그램-소거 카운트 값에 기초하여 상기 원본 데이터가 변환되고, 상기 변환된 데이터가 상기 반도체 메모리 장치의 메모리 블록에 기입된다.
일 실시 예에서, 상기 컨트롤러는 랜더마이저를 포함하고, 상기 랜더마이저는 상기 블록 어드레스 및 상기 프로그램-소거 카운트 값에 기초하여 랜더마이징 데이터를 생성할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치는 상기 랜더마이징 데이터를 상기 블록 어드레스에 대응하는 메모리 블록에 기입할 수 있다.
일 실시 예에서 상기 랜더마이저는 상기 랜더마이징 시드 및 상기 원본 데이터를 연산하여 상기 임시 데이터를 생성할 수 있다. 또한 상기 랜더마이저는 상기 프로그램-소거 카운트값에 기초하여 상기 임시 데이터를 반전하고, 반전된 결과를 상기 랜더마이징 데이터로서 출력할 수 있다.
일 실시예에서, 상기 랜더마이저는 상기 프로그램-소거 카운트값에 기초하여, 상기 블록 어드레스에 대응하는 랜더마이징 시드를 변환하여 변환 시드를 생성할 수 있다. 또한 상기 랜더마이저는 상기 변환 시드 및 상기 원본 데이터를 연산하여 상기 랜더마이징 데이터로서 출력할 수 있다.
일 실시 예에서, 상기 컨트롤러는 상기 블록 어드레스에 기초하여 상기 원본 데이터를 랜더마이징할 수 있다. 상기 반도체 메모리 장치는 상기 프로그램-소거 카운트 값에 기초하여, 상기 랜더마이징된 데이터를 반전하여 상기 메모리 블록에 기입할 수 있다.
일 실시예에서, 상기 프로그램-소거 카운트 값이 이븐(even)인 경우 상기 반도체 메모리 장치는 상기 랜더마이징된 데이터를 상기 메모리 블록에 기입하고, 상기 프로그램-소거 카운트 값이 오드(odd)인 경우 상기 반도체 메모리 장치는 상기 랜더마이징된 데이터를 반전한 후, 반전된 데이터를 상기 메모리 블록에 기입할 수 있다.
일 실시예에서, 상기 프로그램-소거 카운트 값이 오드(odd)인 경우 상기 반도체 메모리 장치는 상기 랜더마이징된 데이터를 상기 메모리 블록에 기입하고, 상기 프로그램-소거 카운트 값이 이븐(even)인 경우 상기 반도체 메모리 장치는 상기 랜더마이징된 데이터를 반전한 후, 반전된 데이터를 상기 메모리 블록에 기입할 수 있다.
본 발명의 실시 예에 따르면 성능이 향상된 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 도 1의 랜더마이저의 동작을 설명하기 위한 블록도이다.
도 8은 도 7의 랜더마이저의 예시적인 실시 예를 나타내는 블록도이다.
도 9는 도 8의 제2 랜더마이징부의 예시적인 실시 예를 나타내는 블록도이다.
도 10은 도 7의 랜더마이저의 다른 예시적인 실시 예를 나타내는 블록도이다.
도 11은 도 10의 시드 변환부의 예시적인 실시 예를 나타내는 블록도이다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 13은 도 12의 데이터 변환부의 예시적인 실시 예를 나타내는 블록도이다.
도 14는 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 15는 도 14에 도시된, 프로그램 데이터의 랜더마이징 단계의 일 실시 예를 보다 상세히 나타내는 순서도이다.
도 16은 도 14에 도시된, 프로그램 데이터의 랜더마이징 단계의 다른 실시 예를 보다 상세히 나타내는 순서도이다.
도 17은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18은 도 17에 도시된, 프로그램 데이터의 변환 단계의 일 실시 예를 보다 상세히 나타내는 순서도이다.
도 19는 도 1의 메모리 시스템의 다른 실시 예를 보여주는 블록도이다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 컨트롤러, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 영역들을 포함한다. 복수의 메모리 영역들은 도 1에 도시된 바와 같이 복수의 메모리 블록들(BLK1~BLKz)일 수 있다. 여기서 각 메모리 블록(each memory block)은 소거 단위를 이룬다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 따라 동작한다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터의 기입 요청에 응답하여 메모리 셀 어레이(110)에 데이터를 기입한다. 컨트롤러(200)로부터 기입 요청으로서 기입 커맨드, 어드레스 및 데이터가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 기입한다.
컨트롤러(200)로부터의 읽기 요청에 응답하여, 반도체 메모리 장치(100)는 읽기 동작을 수행한다. 컨트롤러(200)로부터 읽기 요청으로서 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들의 데이터를 읽고 읽어진 데이터를 컨트롤러(200)로 출력한다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다. 실시 예에 따라, 반도체 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
일 실시 예에서, 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱하도록 구성된다. 컨트롤러(200)는 호스트(Host)의 제어에 따라 반도체 메모리 장치(100)에 기입 요청을 전송하거나 읽기 요청을 전송할 수 있다.
컨트롤러(200)는 랜더마이저(210)를 포함한다. 랜더마이저(210)는 기입 동작 시에 활성화될 수 있다. 기입될 메모리 블록의 블록 어드레스가 랜더마이저(210)에 제공되면, 랜더마이저(210)는 해당 메모리 블록에 대응하는 랜더마이징 시드(Seed)를 생성할 것이다. 즉 랜더마이저(210)는 복수의 메모리 블록들(BLK1~BLKz)에 대응하는 랜더마이징 시드들 중 기입될 메모리 블록에 대응하는 랜더마이징 시드를 생성하도록 구성된다. 이후 랜더마이저(210)는 호스트(Host)로부터 수신된 데이터와 생성된 랜더마이징 시드를 연산하고, 연산에 의해 생성된 랜더마이징 된 데이터를 반도체 메모리 장치의 해당 메모리 블록에 기입한다. 널리 알려진 바와 같이, 이렇게 랜더마이징 시드에 기초해 연산된 데이터가 메모리 셀 어레이(110)에 기입됨으로써 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다.
한편, 읽기 동작 시 랜더마이저(210)가 활성화된다. 읽기 동작 시 컨트롤러(200)는 반도체 메모리 장치(100)로부터 데이터를 읽는다. 그리고 읽어진 메모리 블록에 대응하는 디랜더마이징 시드가 생성된다. 즉 읽어진 메모리 블록의 블록 어드레스가 랜더마이저(210)에 제공되면 랜더마이저(210)는 해당 메모리 블록에 대응하는 디랜더마이징 시드를 생성할 것이다. 즉 랜더마이저(210)는 복수의 메모리 블록들(BLK1~BLKz)에 대응하는 디랜더마이징 시드들 중 읽어진 메모리 블록에 대응하는 디랜더마이징 시드(DRDS)를 생성하도록 구성된다.
이후 랜더마이저(210) 는 읽어진 데이터와 생성된 디랜더마이징 시드를 연산할 것이다. 상기 연산에 의해 디랜더마이징된 데이터는 호스트(Host)로 전송될 것이다.
통상적인 메모리 시스템의 경우, 상술한 바와 같이 메모리 블록의 블록 어드레스에 대응하여 랜더마이징 시드 및 디랜더마이징 시드가 생성된다. 이에 따라 동일한 패턴의 데이터가 동일한 주소에 기입되는 경우, 랜더마이징 시드가 동일하므로 랜더마이징 된 데이터도 동일하게 된다. 이는 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포에 좋지 않은 영향을 주게 된다.
본 발명에 따른 메모리 시스템(10)의 경우, 데이터가 기입될 메모리 블록의 프로그램-소거 카운트 값(Program-Erase Count Value)에 따라, 기입될 데이터가 랜더마이징된다. 이에 따라 동일한 패턴의 데이터가 동일한 어드레스에 대하여 반복 기입 되더라도, 해당 메모리 블록의 프로그램-소거 카운트 값에 따라 데이터가 반전되어 기록될 수 있다. 따라서 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 발생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 도 1의 랜더마이저의 동작을 설명하기 위한 블록도이다.
도 7을 참조하면, 도 1에 도시된 랜더마이저(210)의 입출력 데이터가 도시되어 있다. 랜더마이저(210)는 데이터가 기입될 메모리 블록의 블록 어드레스 및 프로그램-소거 카운트 값에 기초하여 랜더마이징 데이터를 생성한다. 구체적으로, 랜더마이저(210)는 호스트(300)로부터 전달된 원본 데이터(DATA_OGN)를 수신하고, 프로그램-펄스 카운트값(PE_CNT)을 수신한다. 또한, 랜더마이저(210)는 데이터가 기입될 메모리 블록의 블록 어드레스에 기초하여 랜더마이징 시드(seed)를 생성할 수 있다. 한편, 랜더마이저(210)는 원본 데이터(DATA_OGN) 및 프로그램-펄스 카운트값(PE_CNT)에 기초하여 랜더마이징 데이터(DATA_RND)를 생성한다.
본 발명의 일 실시 예에 따르면, 랜더마이저(210)는 원본 데이터(DATA_OGN)가 기입될 메모리 블록의 블록 어드레스에 대응하는 랜더마이징 시드 이외에, 프로그램-펄스 카운트값(PE_CNT)을 이용하여 랜더마이징 데이터(DATA_RND)를 생성한다. 메모리 블록에 소거 동작이 수행될 때마다 해당 메모리 블록의 프로그램-펄스 카운트값(PE_CNT)이 변화한다. 따라서 이에 따라 동일한 패턴의 데이터가 동일한 어드레스에 대하여 반복 기입 되더라도, 해당 메모리 블록의 프로그램-소거 카운트 값에 따라 랜더마이징 데이터(DATA_RND)가 달라질 수 있다. 따라서 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다.
도 8은 도 7의 랜더마이저의 예시적인 실시 예를 나타내는 블록도이다.
도 8을 참조하면, 랜더마이저(210)는 제1 랜더마이징부(310) 및 제2 랜더마이징부(330)를 포함한다. 제1 랜더마이징부(310)는 호스트로부터의 원본 데이터(DATA_OGN)를 수신한다. 또한 제1 랜더마이징부(310)는 랜더마이저(210) 내부적으로 생성된 시드(SEED)를 수신한다. 상기 시드(SEED)는 원본 데이터(DATA_OGN)가 기입될 메모리 블록의 블록 어드레스에 대응한다. 제1 랜더마이징부(310)는 상기 시드(SEED) 및 원본 데이터(DATA_OGN)를 기초로 임시 데이터(DATA1)를 생성할 수 있다. 임시 데이터(DATA1)는 상기 시드(SEED)에 기초하여 원본 데이터(DATA_OGN)를 랜더마이징 한 결과로 생성된 데이터일 수 있다.
제2 랜더마이징부(330)는 임시 데이터(DATA_1) 및 프로그램-소거 카운트 값(PE_CNT)을 수신한다. 제2 랜더마이징부(330)는 프로그램-소거 카운트 값(PE_CNT)에 기초하여 임시 데이터(DATA_1)를 랜더마이징 데이터(DATA_RND)로 변환한다. 따라서, 프로그램-소거 카운트 값(PE_CNT)이 변화하는 경우, 동일한 임시 데이터(DATA_1)에도 불구하고 상이한 랜더마이징 데이터(DATA_RND)가 생성될 수 있다. 예시적으로, 제2 랜더마이징부(330)는 프로그램-소거 카운트 값(PE_CNT)에 기초하여, 임시 데이터(DATA_1)를 그대로 랜더마이징 데이터(DATA_RND)로서 출력하거나, 임시 데이터(DATA_1)를 반전하여(invert) 랜더마이징 데이터(DATA_RND)로서 출력할 수 있다. 제2 랜더마이징부(330)의 예시적인 실시 예에 대해서는 도 9를 참조하여 후술하도록 한다.
도 9는 도 8의 제2 랜더마이징부(330)의 예시적인 실시 예를 나타내는 블록도이다.
도 9를 참조하면, 제2 랜더마이징부(330)는 인버터(inverter, 331) 및 멀티플렉서(multiplexer, 333)를 포함할 수 있다. 인버터(331)는 임시 데이터(DATA_1)를 반전하여, 반전된 임시 데이터(INV_DATA1)로 출력한다. 멀티플렉서(333)는 임시 데이터(DATA_1) 및 반전된 임시 데이터(INV_DATA1)를 수신한다. 멀티플렉서(333)는 프로그램-소거 카운트값(PE_CNT)에 기초하여 임시 데이터(DATA_1) 및 반전된 임시 데이터(INV_DATA1) 중 어느 하나를 랜더마이징 데이터(DATA_RND)로서 출력할 수 있다.
본 발명에 의하면, 프로그램-소거 카운트값(PE_CNT)은 해당 메모리 블록이 전체 몇번 소거 되었는지를 나타내는 숫자일 수 있다. 한편, 예시적인 실시 예에서, 프로그램-소거 카운트값(PE_CNT)은 해당 메모리 블록이 전체 몇번 소거 되었는지를 나타내는 숫자가 짝수(even)인지 홀수(odd)인지만을 나타내는 값일 수 있다. 이 경우 프로그램-소거 카운트값(PE_CNT)은 1비트의 데이터로 구성될 수 있다.
예시적인 실시 예에서, 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인 경우, 멀티플렉서(333)는 임시 데이터(DATA_1)를 랜더마이징 데이터(DATA_RND)로서 출력하고, 프로그램-소거 카운트값(PE_CNT)이 홀수(odd)인 경우 멀티플렉서(333)는 반전된 임시 데이터(INV_DATA1)를 랜더마이징 데이터(DATA_RND)로서 출력할 수 있다.
다른 실시 예에서, 프로그램-소거 카운트값(PE_CNT)이 홀수(odd)인 경우, 멀티플렉서(333)는 임시 데이터(DATA_1)를 랜더마이징 데이터(DATA_RND)로서 출력하고, 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인 경우 멀티플렉서(333)는 반전된 임시 데이터(INV_DATA1)를 랜더마이징 데이터(DATA_RND)로서 출력할 수 있다.
이에 따라, 프로그램-소거 카운트값(PE_CNT)이 변화함에 따라 랜더마이징된 임시 데이터(DATA_1)가 그대로 랜더마이징 데이터(DATA_RND)로서 출력되거나, 반전된 임시 데이터(INV_DATA1)가 랜더마이징 데이터(DATA_RND)로서 출력된다. 따라서, 동일한 패턴의 데이터가 동일한 어드레스에 대하여 반복 기입 되더라도, 해당 메모리 블록의 프로그램-소거 카운트 값에 따라 데이터가 반전되어 기록될 수 있다. 따라서 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다.
도 9에 도시된 제2 랜더마이징부(330)의 구성은 예시적인 것으로 본 발명은 이에 한정되지 않는다. 즉, 프로그램-소거 카운트(PE_CNT)에 따라 변화하는 랜더마이징 데이터(DATA_RND)를 생성하도록, 다른 다양한 제2 랜더마이징부(330)의 구성이 가능함을 이해할 수 있을 것이다.
도 10은 도 7의 랜더마이저(210)의 다른 예시적인 실시 예를 나타내는 블록도이다.
도 10을 참조하면, 랜더마이저(210)는 시드 변환부(410) 및 랜더마이징부(430)를 포함할 수 있다. 시드 변환부(410)는 프로그램-소거 카운트값(PE_CNT)에 기초하여, 블록 어드레스에 대응하는 랜더마이징 시드(SEED)를 변환하여 변환 시드(SEED_CNV)로서 출력할 수 있다. 랜더마이징부(430)는 호스트(HOST)로부터 원본 데이터(DATA_OGN)를 수신하고, 시드 변환부(410)로부터 변환 시드(SEED_CNV)를 수신하여 랜더마이징 데이터(DATA_RND)를 생성할 수 있다. 프로그램-소거 카운트값(PE_CNT)에 기초하여 변환 시드(SEED_CNV)가 생성되므로, 프로그램-소거 카운트값(PE_CNT)이 변화함에 따라 변환 시드(SEED_CNV)가 변화하게 된다. 결과적으로, 변화하는 변환 시드(SEED_CNV)에 따라, 랜더마이징 데이터(DATA_RND) 또한 변화하게 된다. 따라서, 동일한 패턴의 데이터가 동일한 어드레스에 대하여 반복 기입 되더라도, 해당 메모리 블록의 프로그램-소거 카운트 값에 따라 데이터가 반전되어 기록될 수 있다. 따라서 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다. 시드 변환부(410)의 예시적인 실시 예에 대해서는 도 11을 참조하여 후술하도록 한다.
도 11은 도 10의 시드 변환부(410)의 예시적인 실시 예를 나타내는 블록도이다.
도 11을 참조하면, 시드 변환부(410)는 가산기(adder)로서 구성될 수 있다. 데이터가 기입될 메모리 블록에 대응하는 시드(SEED)에 프로그램-소거 카운트값(PE_CNT)을 더하여 변환 시드(SEED_CNV)를 생성할 수 있다. 따라서 프로그램-소거 카운트값(PE_CNT)이 변화함에 따라 변환 시드(SEED_CNV)가 변화하게 된다.
도 11에 도시된 시드 변환부(410)의 구성은 예시적인 것으로 본 발명은 이에 한정되지 않는다. 즉, 프로그램-소거 카운트(PE_CNT)에 따라 변화하는 변환 시드(SEED_CNV)를 생성하도록, 다른 다양한 시드 변환부(410)의 구성이 가능함을 이해할 수 있을 것이다.
도 7 내지 도 11을 참조하면, 컨트롤러(200)가 프로그램-펄스 카운트 값에 기초하여 데이터를 랜더마이징하는 내용이 기술되어 있다. 이 경우 반도체 메모리 장치(100)는 컨트롤러(200)로부터 수신된 랜더마이징된 데이터를 대응하는 메모리 블록에 기입하게 된다.
이하에서는 도 12 및 도 13을 참조하여, 데이터의 랜더마이징은 컨트롤러(200)가 수행하되, 프로그램-펄스 카운트 값에 따라 수신된 랜더마이징 데이터를 변환하여 메모리 블록에 기입하도록 하는 동작은 반도체 메모리 장치에 의해 수행되는 내용을 살펴 보기로 한다.
도 12는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 예시적인 실시 예를 나타내는 블록도이다.
도 12를 참조하면, 반도체 메모리 장치(101)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다. 한편, 도 12의 반도체 메모리 장치(101)가 도 2의 반도체 메모리 장치(100)와 상이한 점은, 도 12의 반도체 메모리 장치(101)는 데이터 변환부(160)를 더 포함한다는 점이다. 도 12의 반도체 메모리 장치(101)의 각 구성요소들 중 도 2의 반도체 메모리 장치(100)와 동일한 구성요소에 대해서는 중복된 설명을 생략하기로 한다.
도 12에서, 제어 로직(140)은 프로그램-소거 카운트 값(PE_CNT)을 수신한다. 한편 제어 로직(140)은 프로그램-소거 카운트 값(PE_CNT)에 기초하여, 변환 제어 신호(INV_CTRL)를 생성하여 데이터 변환부(160)로 전달한다. 예시적으로, 제어 로직(140)은 프로그램-소거 카운트 값(PE_CNT) 그 자체를 변환 제어 신호(INV_CTRL)로서 데이터 변환부(160)에 전달할 수 있다.
데이터 변환부(160)는 변환 제어 신호(INV_CTRL)에 기초하여 데이터(DATA)를 변환하여 읽기 및 쓰기 회로(130)로 전달한다. 보다 구체적으로, 데이터 변환부(160)는 변환 제어 신호(INV_CTRL)의 값에 따라 수신된 데이터(DATA)를 그대로 읽기 및 쓰기 회로(130)로 전달하거나, 수신된 데이터(DATA)의 값을 반전하여(invert) 읽기 및 쓰기 회로(130)로 전달할 수 있다. 읽기 및 쓰기 회로(130)는 수신한 변환 데이터(DATA_CNV)를 대응하는 메모리 블록에 기입하게 된다. 데이터 변환부(160)의 예시적인 구성에 대해서는 도 13을 참조하여 후술하기로 한다.
도 13은 도 12의 데이터 변환부의 예시적인 실시 예를 나타내는 블록도이다.
데이터 변환부(160)는 인버터(510) 및 멀티플렉서(530)를 포함할 수 있다. 인버터(510)는 수신된 데이터(DATA)를 반전하여, 반전 데이터(INV_DATA)로서 출력할 수 있다. 멀티플렉서(530)는 데이터(DATA) 및 반전 데이터(INV_DATA)를 수신하고, 변환 제어 신호(INV_CTRL)에 기초하여 데이터(DATA) 및 반전 데이터(INV_DATA) 중 어느 하나를 변환 데이터(DATA_CNV)로서 출력할 수 있다.
도 12 및 도 13을 함께 참조하면, 데이터 변환부(160)로 입력되는 데이터(DATA)는 컨트롤러(200)에 의해 랜더마이징 된 데이터이다. 다만, 상기 실시 예에서 컨트롤러(200)는 프로그램-소거 카운트 값(PE_CNT)과는 상관없이, 블록 어드레스에 대응하는 랜더마이징 시드에만 기초하여 데이터를 랜더마이징할 수 있다. 따라서, 반도체 메모리 장치(101)의 데이터 변환부(160)가 프로그램-소거 카운트 값(PE_CNT)에 따라 랜더마이징된 데이터(DATA)를 그대로 읽기 및 쓰기 회로(130)로 전달하거나, 랜더마이징된 데이터(DATA)를 반전하여 읽기 및 쓰기 회로(130)로 전달할 수 있다. 따라서, 동일한 패턴의 데이터가 동일한 어드레스에 대하여 반복 기입 되더라도, 해당 메모리 블록의 프로그램-소거 카운트 값에 따라 데이터가 반전되어 기록될 수 있다. 따라서 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다.
도 14는 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 14를 참조하면, 본 발명의 다른 실시 예에 따른 컨트롤러의 동작 방법은, 호스트로부터 프로그램 데이터를 수신하고, 대응 메모리 블록의 프로그램-소거 카운트 값(PE_CNT)을 수신하는 단계(S110), 프로그램-소거 카운트 값(PE_CNT)에 기초하여, 수신한 프로그램 데이터를 랜더마이징 하는 단계(S130) 및 랜더마이징 된 데이터를 반도체 메모리 장치(100)로 전달하는 단계(S150)를 포함한다. 도 7을 참조하면, 단계(S110, S130, S150)는 랜더마이저(210)에 의해 수행될 수 있음을 알 수 있을 것이다. 도 14의 단계(S130)에 대해서는 도 15를 참조하여 더욱 자세히 설명하기로 한다.
도 15는 도 14에 도시된, 프로그램 데이터의 랜더마이징 단계의 일 실시 예를 보다 상세히 나타내는 순서도이다.
도 15를 참조하면, 프로그램 데이터의 랜더마이징 단계(S130)는, 수신한 프로그램 데이터를 랜더마이징하여 제1 랜더마이징 데이터를 생성하는 단계(S210), 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인지 여부를 판단하는 단계(S230) 및 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인 경우 제1 랜더마이징 데이터를 반전하는 단계(S250)를 포함한다. 도 8 및 도 9를 함께 참조하면, 제1 랜더마이징 데이터를 생성하는 단계(S210)는 제1 랜더마이징부(310)에 의해 수행될 수 있다. 여기에서, 제1 랜더마이징 데이터는 도 8의 임시 데이터(DATA_1)에 대응된다. 한편, 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인지 여부를 판단하는 단계(S230) 및 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인 경우 제1 랜더마이징 데이터를 반전하는 단계(S250)는 제2 랜더마이징부(330)에 의해 수행될 수 있음을 알 수 있을 것이다.
도 15에서는 프로그램-소거 카운트값(PE_CNT)이 짝수인 경우에 제1 랜더마이징 데이터를 반전시키는 구성이 도시되어 있다. 그러나 이는 예시적인 것으로서, 다른 실시예에 의하면, 프로그램-소거 카운트값(PE_CNT)이 홀수인 경우에 제1 랜더마이징 데이터를 반전시키도록 구성할 수도 있음을 알 수 있을 것이다.
도 16은 도 14에 도시된, 프로그램 데이터의 랜더마이징 단계의 다른 실시 예를 보다 상세히 나타내는 순서도이다.
도 16을 참조하면, 프로그램 데이터의 랜더마이징 단계(S130)는, 프로그램-소거 카운트 값(PE_CNT)에 기초하여, 랜더마이징에 사용될 시드값을 변환하는 단계(S310) 및 변환된 시드값에 기초하여 프로그램 데이터를 랜더마이징하는 단계(S330)를 포함한다. 도 10을 함께 참조하면, 단계(S310)는 시드 변환부(410)에 의해 수행되고, 단계(S330)는 랜더마이징부(430)에 의해 수행될 수 있음을 알 수 있을 것이다. 단계(S310)에서, 전술한 바와 같이, 프로그램-소거 카운트값(PE_CNT)과 시드(SEED)값을 합하여 변환 시드(SEED_CNV)를 생성할 수 있다.
도 17은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치(101)의 동작 방법을 나타내는 순서도이다.
본 발명의 또다른 실시 예에 따른, 반도체 메모리 장치(101)의 동작 방법은, 컨트롤러로부터 프로그램 데이터를 수신하고, 대응 메모리 블록의 프로그램-소거 카운트값(PE_CNT)을 수신하는 단계(S410), 프로그램-소거 카운트값(PE_CNT)에 기초하여 수신한 프로그램 데이터를 변환하는 단계(S430) 및 변환된 데이터에 기초하여 메모리 셀 어레이(110)의 프로그램 동작을 수행하는 단계(S450)를 포함한다. 도 12를 함께 참조하면, 단계(S410)는 제어 로직(140)에 의해 수행되고, 단계(S430)는 데이터 변환부(160)에 의해 수행되며, 단계(S450)는 주변 회로에 의해 수행됨을 알 수 있을 것이다. 여기에서, 주변 회로는 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)를 포함하여 구성될 수 있다.
도 18은 도 17에 도시된, 프로그램 데이터의 변환 단계의 일 실시 예를 보다 상세히 나타내는 순서도이다.
도 18을 참조하면, 프로그램 데이터의 변환 단계(S130)는, 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인지 여부를 판단하는 단계(S510) 및 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인 경우 수신된 프로그램 데이터를 반전하는 단계(S530)를 포함한다. 도 12 및 도 13을 함께 참조하면, 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인지 여부를 판단하는 단계(S510)는 제어 로직(140)에 의해 수행될 수 있다. 또한, 프로그램-소거 카운트값(PE_CNT)이 짝수(even)인 경우 수신된 프로그램 데이터를 반전하는 단계(S530)는 데이터 변환부(160)에 의해 수행될 수 있음을 알 수 있을 것이다.
도 18에서는 프로그램-소거 카운트값(PE_CNT)이 짝수인 경우에 프로그램 데이터를 반전시키는 구성이 도시되어 있다. 그러나 이는 예시적인 것으로서, 다른 실시예에 의하면, 프로그램-소거 카운트값(PE_CNT)이 홀수인 경우에 프로그램 데이터를 반전시키도록 구성할 수도 있음을 알 수 있을 것이다.
도 19는 도 1의 메모리 시스템의 다른 실시 예(1000)를 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다. 또는, 반도체 메모리 장치(100)를 대체하여 도 12에 도시된 반도체 메모리 장치(101)가 포함될 수도 있다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 컨트롤러(1100)는 도 1의 컨트롤러(200)에 대응된다. 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 20에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 또는 도 12를 참조하여 설명된 반도체 메모리 장치(100, 101)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 19를 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 19를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 20을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 메모리 시스템 100: 반도체 메모리 장치
110: 메모리 셀 어레이 120: 어드레스 디코더
130: 읽기 및 쓰기 회로 140: 제어 로직
150: 전압 생성부 200: 메모리 컨트롤러
210: 랜더마이저

Claims (20)

  1. 복수의 메모리 블록을 포함하는 반도체 메모리 장치의 동작을 제어하는 컨트롤러로서, 상기 컨트롤러는 랜더마이저를 포함하고, 상기 랜더마이저는 데이터가 기입될 메모리 블록의 블록 어드레스 및 프로그램-소거 카운트 값에 기초하여 랜더마이징 데이터를 생성하는 것을 특징으로 하는, 컨트롤러.
  2. 제1 항에 있어서,
    상기 랜더마이저는:
    호스트로부터의 원본 데이터를 수신하고, 상기 블록 어드레스에 대응하는 랜더마이징 시드를 수신하여 임시 데이터를 생성하는 제1 랜더마이징부; 및
    상기 임시 데이터 및 상기 프로그램-소거 카운트값을 수신하여 상기 랜더마이징 데이터를 생성하는 제2 랜더마이징부를 포함하는 것을 특징으로 하는, 컨트롤러.
  3. 제2 항에 있어서,
    상기 제1 랜더마이징부는 상기 랜더마이징 시드 및 상기 원본 데이터를 연산하여 상기 임시 데이터를 생성하는 것을 특징으로 하는, 컨트롤러.
  4. 제2 항에 있어서,
    상기 제2 랜더마이징부는 상기 프로그램-소거 카운트값에 기초하여 상기 임시 데이터를 반전하고, 반전된 결과를 상기 랜더마이징 데이터로서 출력하는 것을 특징으로 하는, 컨트롤러.
  5. 제4 항에 있어서,
    상기 제2 랜더마이징부는:
    상기 임시 데이터를 반전하여, 반전된 임시 데이터로 출력하는 인버터; 및
    상기 임시 데이터 및 상기 반전된 임시 데이터를 수신하고, 상기 프로그램-소거 카운트값에 기초하여 상기 임시 데이터 및 상기 반전된 임시 데이터 중 어느 하나를 상기 랜더마이징 데이터로서 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는, 컨트롤러.
  6. 제1 항에 있어서,
    상기 랜더마이저는:
    상기 프로그램-소거 카운트값에 기초하여, 상기 블록 어드레스에 대응하는 랜더마이징 시드를 변환하여 변환 시드로서 출력하는 시드 변환부; 및
    호스트로부터 원본 데이터를 수신하고, 상기 시드 변환부로부터 상기 변환 시드를 수신하여 상기 랜더마이징 데이터를 생성하는 랜더마이징부를 포함하는 것을 특징으로 하는, 컨트롤러.
  7. 제6 항에 있어서,
    상기 시드 변환부는 상기 프로그램-소거 카운트값 및 상기 랜더마이징 시드를 더하여 상기 변환 시드로서 출력하는 것을 특징으로 하는, 컨트롤러.
  8. 제6 항에 있어서,
    상기 랜더마이징부는 상기 변환 시드 및 상기 원본 데이터를 연산하여 상기 랜더마이징 데이터로서 출력하는 것을 특징으로 하는, 컨트롤러.
  9. 문턱전압을 기초로 구분되는 복수의 프로그램 상태들 중 어느 하나의 프로그램 상태를 갖도록 프로그램 되는 복수의 메모리 셀들을 갖는 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들에 대한 프로그램 전압 인가 동작 및 검증 동작을 포함하는 프로그램 동작을 수행하는 주변 회로;
    상기 주변 회로의 동작을 제어하는 제어 로직; 및
    상기 제어 로직의 제어에 기초하여, 컨트롤러로부터 수신된 데이터를 변환하는 데이터 변환부를 포함하고,
    상기 제어 로직은 수신된 데이터가 기입될 메모리 블록의 프로그램-소거 카운트 값에 기초하여 상기 수신된 데이터의 변환 여부를 결정하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 데이터 변환부는 상기 제어 로직의 결정에 기초하여 수신된 데이터를 반전하여 상기 주변 회로로 출력하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제10 항에 있어서,
    상기 제어 로직은, 상기 프로그램-소거 카운트 값에 기초하여 변환 제어 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 제11 항에 있어서,
    상기 데이터 변환부는,
    수신된 데이터를 반전하여, 반전 데이터로서 출력하는 인버터; 및
    상기 수신된 데이터 및 상기 반전 데이터를 수신하고, 상기 변환 제어 신호에 기초하여 상기 수신된 데이터 및 상기 반전 데이터 중 어느 하나를 상기 주변 회로로 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  13. 메모리 시스템으로서:
    복수의 메모리 블록을 포함하는 반도체 메모리 장치; 및
    상기 반도체 메모리 장치의 동작을 제어하는 컨트롤러를 포함하고,
    호스트로부터의 원본 데이터가 기입될 메모리 블록의 블록 어드레스 및 프로그램-소거 카운트 값에 기초하여 상기 원본 데이터가 변환되고, 상기 변환된 데이터가 상기 반도체 메모리 장치의 메모리 블록에 기입되는 것을 특징으로 하는 메모리 시스템.
  14. 제13 항에 있어서,
    상기 컨트롤러는 랜더마이저를 포함하고, 상기 랜더마이저는 상기 블록 어드레스 및 상기 프로그램-소거 카운트 값에 기초하여 랜더마이징 데이터를 생성하는 것을 특징으로 하는, 메모리 시스템.
  15. 제14 항에 있어서,
    상기 반도체 메모리 장치는 상기 랜더마이징 데이터를 상기 블록 어드레스에 대응하는 메모리 블록에 기입하는 것을 특징으로 하는, 메모리 시스템.
  16. 제14 항에 있어서,
    상기 랜더마이저는 상기 랜더마이징 시드 및 상기 원본 데이터를 연산하여 상기 임시 데이터를 생성하고,
    상기 프로그램-소거 카운트값에 기초하여 상기 임시 데이터를 반전하고, 반전된 결과를 상기 랜더마이징 데이터로서 출력하는 것을 특징으로 하는, 메모리 시스템.
  17. 제14 항에 있어서,
    상기 랜더마이저는 상기 프로그램-소거 카운트값에 기초하여, 상기 블록 어드레스에 대응하는 랜더마이징 시드를 변환하여 변환 시드를 생성하고,
    상기 변환 시드 및 상기 원본 데이터를 연산하여 상기 랜더마이징 데이터로서 출력하는 것을 특징으로 하는, 메모리 시스템.
  18. 제13 항에 있어서,
    상기 컨트롤러는 상기 블록 어드레스에 기초하여 상기 원본 데이터를 랜더마이징하고,
    상기 반도체 메모리 장치는 상기 프로그램-소거 카운트 값에 기초하여, 상기 랜더마이징된 데이터를 반전하여 상기 메모리 블록에 기입하는 것을 특징으로 하는, 메모리 시스템.
  19. 제18 항에 있어서,
    상기 프로그램-소거 카운트 값이 이븐(even)인 경우 상기 반도체 메모리 장치는 상기 랜더마이징된 데이터를 상기 메모리 블록에 기입하고,
    상기 프로그램-소거 카운트 값이 오드(odd)인 경우 상기 반도체 메모리 장치는 상기 랜더마이징된 데이터를 반전한 후, 반전된 데이터를 상기 메모리 블록에 기입하는 것을 특징으로 하는, 메모리 시스템.
  20. 제18 항에 있어서,
    상기 프로그램-소거 카운트 값이 오드(odd)인 경우 상기 반도체 메모리 장치는 상기 랜더마이징된 데이터를 상기 메모리 블록에 기입하고,
    상기 프로그램-소거 카운트 값이 이븐(even)인 경우 상기 반도체 메모리 장치는 상기 랜더마이징된 데이터를 반전한 후, 반전된 데이터를 상기 메모리 블록에 기입하는 것을 특징으로 하는, 메모리 시스템.
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