KR20220064096A - 메모리 시스템 - Google Patents

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유형석
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Abstract

본 기술은 비트 라인과 소스 라인 사이에 연결된 선택 트랜지스터들 및 메모리 셀들을 포함하는 메모리 블록을 포함하고, 상기 선택 트랜지스터들을 프로그램 또는 리드하도록 구성된 주변 회로를 포함하는 메모리 장치; 및 상기 메모리 블록의 소거 동작 후, 상기 선택 트랜지스터들의 문턱전압을 높이기 위하여 싱글 레벨 셀(single level cell) 방식의 프로그램 커맨드를 상기 메모리 장치에게 전송하고, 상기 선택 트랜지스터들의 문턱전압이 제1 전압과 상기 제1 전압 보다 높은 제2 전압 사이에 있는지, 상기 제1 전압보다 낮거나 상기 제2 전압보다 높은 전압인지를 확인하기 위해서 상기 제1 전압과 상기 제2 전압을 리드 전압들로 사용하는 리드 커맨드를 상기 메모리 장치에게 전송하도록 구성되는 메모리 컨트롤러를 포함하는 메모리 시스템을 포함한다.

Description

메모리 시스템{Memory system}
본 발명은 메모리 시스템에 관한 것으로, 보다 구체적으로는 데이터를 저장할 수 있는 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 데이터를 저장할 수 있는 메모리 장치와, 메모리 장치를 제어할 수 있는 메모리 컨트롤러를 포함할 수 있다.
메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고 전원 공급이 중단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원 공급이 중단되어도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 메모리 장치의 상태를 빠르게 체크할 수 있는 메모리 시스템을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은, 비트 라인과 소스 라인 사이에 연결된 선택 트랜지스터들 및 메모리 셀들을 포함하는 메모리 블록을 포함하고, 상기 선택 트랜지스터들을 프로그램 또는 리드하도록 구성된 주변 회로를 포함하는 메모리 장치; 및 상기 메모리 블록의 소거 동작 후, 상기 선택 트랜지스터들의 문턱전압을 높이기 위하여 싱글 레벨 셀(single level cell) 방식의 프로그램 커맨드를 상기 메모리 장치에게 전송하고, 상기 선택 트랜지스터들의 문턱전압이 제1 전압과 상기 제1 전압 보다 높은 제2 전압 사이에 있는지, 상기 제1 전압보다 낮거나 상기 제2 전압보다 높은 전압인지를 확인하기 위해서 상기 제1 전압과 상기 제2 전압을 리드 전압들로 사용하는 리드 커맨드를 상기 메모리 장치에게 전송하도록 구성되는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템은, 비트 라인과 소스 라인 사이에 연결된 선택 트랜지스터들 및 메모리 셀들을 포함하는 메모리 블록을 포함하고, 상기 선택 트랜지스터들을 프로그램 또는 리드하도록 구성된 주변 회로를 포함하는 메모리 장치; 및 상기 선택 트랜지스터들의 문턱전압 분포를 체크하기 위한 커맨드를 상기 메모리 장치에게 전송하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 상기 커맨드에 응답하여, 상기 선택 트랜지스터들을 제1 리드 전압을 사용하여 리드된 제1 데이터를 저장하고, 상기 제1 리드 전압보다 높은 제2 리드 전압을 사용하여 리드된 데이터의 반전 데이터를 제2 데이터로써 저장하도록 구성되고, 상기 메모리 컨트롤러는, 상기 메모리 장치로부터 상기 제1 및 제2 데이터가 출력되면, 상기 제1 및 제2 데이터에 포함된 페일 비트의 개수에 따라 상기 메모리 블록의 상태를 체크하도록 구성된다.
본 기술은 메모리 장치에 포함된 선택 트랜지스터들을 체크하는 시간을 단축함으로써, 메모리 장치의 상태를 체크하는 시간을 단축할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 도면이다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 사시도이다.
도 6은 도 5에 도시된 메모리 블록의 단면을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 체크 동작에 사용되는 리드 전압들을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 전압 선택기를 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 10은 선택 트랜지스터들의 문턱전압 분포를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 체크 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 체크 동작을 구체적으로 설명하기 위한 순서도이다.
도 13은 도 12의 제1 체크 동작을 구체적으로 설명하기 위한 순서도이다.
도 14는 드레인 선택 트랜지스터들의 문턱전압에 따라 리드된 데이터를 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 제1 체크 동작을 설명하기 위한 도면이다.
도 16a 및 도 16b는 제1 체크 동작 시 페이지 버퍼에 저장되는 데이터를 설명하기 위한 도면이다.
도 17은 도 12의 제2 체크 동작을 구체적으로 설명하기 위한 순서도이다.
도 18은 본 발명의 실시 예에 따른 제2 체크 동작을 설명하기 위한 도면이다.
도 19a 및 도 19d는 제2 체크 동작 시 페이지 버퍼에 저장되는 데이터를 설명하기 위한 도면이다.
도 20은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 21a 및 도 21b는 비교부의 다양한 실시 예들을 설명하기 위한 도면들이다.
도 22는 도 3에 도시된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 23은 도 22에 도시된 메모리 블록을 포함하는 메모리 시스템의 체크 동작을 구체적으로 설명하기 위한 순서도이다.
도 24는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 25는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 1000)은 저장 장치(storage device; 1100) 및 메모리 컨트롤러(memory controller; 1200)를 포함할 수 있다. 저장 장치(1100)는 복수의 메모리 장치들(MD)을 포함할 수 있으며, 메모리 장치들(MD)은 입출력 라인들을 통해 메모리 컨트롤러(1200)에 연결될 수 있다.
메모리 컨트롤러(1200)는 호스트(host; 1500)와 메모리 장치(MD) 사이에서 통신할 수 있다. 메모리 컨트롤러(1200)는 호스트(1500)의 요청(request; RQ)에 따라 메모리 장치들(MD)을 제어하기 위한 커맨드(CMD)를 생성할 수 있고, 호스트(1500)의 요청(RQ)이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드 동작을 수행할 수 있다.
호스트(1500)는 다양한 동작을 위한 요청들(RQ)을 생성하고, 생성된 요청들(RQ)을 메모리 시스템(1000)에게 출력할 수 있다. 예를 들면, 요청들(RQ)은 프로그램 동작(program operation)을 제어할 수 있는 프로그램 요청(program request), 리드 동작(read operation)을 제어할 수 있는 리드 요청(read request), 소거 동작(erase operation)을 제어할 수 있는 소거 요청(erase request) 등을 포함할 수 있다.
호스트(1500)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
본 실시 예에 따른 메모리 컨트롤러(1200)는 메모리 장치들(MD)에 포함된 선택 트랜지스터들의 상태를 체크하도록 구성될 수 있다. 예를 들면, 메모리 장치들(MD)은 비트라인들과 소스 라인 사이에 연결된 복수의 스트링들을 포함할 수 있으며, 스트링들 각각은 비트라인 또는 소스 라인을 전기적으로 스트링에 연결 또는 차단하도록 구성된 선택 트랜지스터들과, 선택된 트랜지스터들 사이에 연결된 메모리 셀들을 포함할 수 있다. 선택 트랜지스터들은 메모리 셀들과 동일한 구조로 구성될 수 있다. 따라서, 메모리 블록의 소거 동작이 수행된 후에는 선택 트랜지스터들이 스위칭 기능을 수행할 수 있도록 선택 트랜지스터들에 대한 프로그램 동작이 수행될 수 있다. 선택 트랜지스터들에 대한 프로그램 동작은 데이터를 저장하기 위한 동작이 아니라 선택 트랜지스터의 문턱전압을 높이기 위하여 수행될 수 있다. 따라서, 선택 트랜지스터들에 대한 프로그램 동작이 수행된 후, 메모리 컨트롤러(1200)는 선택 트랜지스터들의 문턱전압이 정상 범위 이내에 분포하는지를 확인하기 위한 체크 동작을 수행할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 선택 트랜지스터들의 문턱전압을 높이기 위하여 싱글 레벨 셀(single level cell) 방식의 프로그램 커맨드를 선택된 메모리 장치(MD)에게 전송하고, 선택 트랜지스터들의 문턱전압이 제1 전압과 제1 전압 보다 높은 제2 전압 사이에 있는지를 확인하거나, 제1 전압보다 낮거나 상기 제2 전압보다 높은 전압인지를 확인하기 위해서 상기 제1 전압과 상기 제2 전압을 리드 전압들로 사용하는 체크 동작을 수행하기 위하여 리드 커맨드를 상기 메모리 장치(MD)에게 전송하도록 구성될 수 있다. 체크 동작을 수행할 수 있는 메모리 컨트롤러(1200)를 구체적으로 설명하면 다음과 같다.
도 2는 본 발명의 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 컨트롤러(1200)는 커맨드 생성부(command generator; 21), 메모리 인터페이스(memory interface; 22), 카운터(counter; 23), 비교부(comparator; 24) 및 중앙 처리 장치(central processing unit; 25)를 포함할 수 있다.
커맨드 생성부(21)는 제어 신호(CONS)에 응답하여 커맨드(CMD)를 생성할 수 있다. 커맨드 생성부(21)는 제어 신호(CONS)에 따라 프로그램, 리드 또는 소거 동작을 수행하기 위한 커맨드(CMD)를 생성할 수 있다. 본 실시 예에 따르면, 커맨드 생성부(21)는 싱글 레벨 셀(single level cell) 방식의 프로그램 커맨드를 생성할 수 있고, 체크 동작 시 체크 동작에 대한 제어 신호(CONS)에 응답하여 리드 커맨드를 생성한 후 출력 커맨드를 생성할 수 있다. 예를 들면, 체크 동작에 대한 제어 신호(CONS)가 수신되면, 커맨드 생성부(21)는 멀티 레벨 셀(multi level cell) 방식의 리드 커맨드를 생성할 수 있다. 멀티 레벨 셀 방식은 하나의 메모리 셀에 2 비트의 데이터가 저장되는 방식으로써, 하나의 메모리 셀에 1 비트의 데이터가 저장되는 싱글 레벨 셀(single level cell) 방식과 구분될 수 있다. 즉, 메모리 셀에 저장되는 비트의 개수가 달라지면 메모리 셀들의 문턱전압 분포의 개수가 달라지므로, 리드 동작 시 사용되는 리드 전압들의 개수도 달라질 수 있다.
본 실시 예에서 체크 동작 시 사용될 수 있는 리드 커맨드는 멀티 레벨 셀 방식으로 제한되지 아니하며, 멀티 레벨 셀 방식보다 높은 레벨의 방식에서 사용되는 리드 커맨드가 사용될 수도 있다. 예를 들면, 커맨드 생성부(21)는 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(triple level cell) 방식의 리드 커맨드를 생성할 수도 있고, 하나의 메모리 셀에 4 비트의 데이터가 저장되는 쿼드러플 레벨 셀(quadruple level cell) 방식의 리드 커맨드를 생성할 수도 있다. 또는, 하나의 메모리 셀에 5비트 이상의 데이터가 저장되는 방식의 리드 커맨드가 사용될 수도 있다. 체크 동작 시 사용되는 리드 커맨드는 메모리 장치에 포함된 선택 트랜지스터들의 문턱전압을 고려하여 커맨드 생성부(21)에 미리 설정될 수 있다.
메모리 인터페이스(22)는 커맨드 생성부(21)에서 생성된 커맨드(CMD)를 선택된 메모리 장치(MD)에게 전송하도록 구성될 수 있다. 예를 들면, 메모리 인터페이스(22)는 커맨드 생성부(21)에서 복수의 커맨드들이 생성되면, 복수의 커맨드들을 순차적으로 큐잉(queueing)하고, 큐잉된 순서대로 커맨드들을 출력하도록 구성될 수 있다. 또한, 메모리 인터페이스(22)는 메모리 장치(MD)로부터 출력된 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 카운터(23)에게 전송할 수 있다.
카운터(23)는 메모리 인터페이스(22)로부터 전송된 데이터(DATA)에 포함된 선택된 데이터의 개수를 카운트하고, 카운트 값(VALc)을 출력하도록 구성될 수 있다. 예를 들면, 카운터(23)는 데이터(DATA)에 포함된 페일 비트(fail bit)의 개수를 카운트할 수 있다. 페일 비트는 1 또는 0 데이터 중에서 선택될 수 있다. 본 실시 예에서는 1 데이터가 페일 비트로 설정된 경우를 실시 예로써 설명한다.
비교부(24)는 카운터 값(VALc)을 기준 값과 비교하고, 비교 결과에 따라 메모리 블록의 상태 정보(STinfo)를 생성 및 출력하도록 구성될 수 있다. 예를 들면, 비교부(24)는 카운터 값(VALc)이 기준 값을 초과하면 배드(bad) 상태를 나타내는 상태 정보(STinfo)를 출력할 수 있고, 카운터 값(VALc)이 기준 값 이하면 정상(normal) 상태를 나타내는 상태 정보(STinfo)를 출력하도록 구성될 수 있다. 또는, 비교부(24)는 카운트 값(VALc)에 따라 다양한 상태들에 대응되는 상태 정보(STinfo)를 생성 및 출력하도록 구성될 수도 있다.
중앙 처리 장치(25)는 상태 정보(STinfo)에 따라 메모리 블록의 상태를 업데이트하고, 업데이트된 상태에 따라 메모리 블록을 관리할 수 있다. 예를 들면, 중앙 처리 장치(25)는 상기 상태 정보(STinfo)에 대응되는 메모리 블록의 후속 동작 시, 상기 상태 정보(STinfo)를 토대로 제어 신호(CONS)를 출력하도록 구성될 수 있다.
제어 신호(CONS)는 커맨드 생성부(21)로 전송될 수 있으며, 커맨드 생성부(21)는 제어 신호(CONS)에 따라 후속 동작을 위한 커맨드를 생성하도록 구성될 수 있다.
도 3은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(MD)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행하는 주변 회로(200)와, 주변 회로(200)를 제어하는 로직 회로(logic circuit; 160)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록(BLK1~BLKi)들 각각은 복수의 메모리 셀들을 포함하며, 메모리 셀들은 기판에 평행하게 배열되는 2차원 구조 또는 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로(200)는 전압 생성기(voltage generator; 120), 로우 디코더(row decoder; 130), 페이지 버퍼 그룹(page buffer group; 140) 및 입출력 회로(input/output circuit; 150)를 포함할 수 있다.
전압 생성기(120)는 전압 코드(VCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성 및 출력할 수 있다. 예를 들면, 전압 생성기(120)는 다양한 레벨들을 가지는 프로그램 전압, 검증 전압, 리드 전압, 패스 전압 및 소거 전압 등을 생성하고 출력할 수 있다.
로우 디코더(130)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들(BLK1~BLKi) 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램 또는 리드 동작 시 데이터를 임시로 저장할 수 있다.
본 실시 예에 따른 체크 동작 시, 페이지 버퍼 그룹(140)은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 선택된 메모리 블록의 선택된 페이지로부터 센싱된 데이터를 저장하거나, 센싱된 데이터를 플립(flip)하여 저장할 수 있다. 여기서, 플립된 데이터는 센싱된 데이터의 반전 데이터를 의미한다.
입출력 회로(150)는 입출력 라인들을 통해 메모리 컨트롤러(도 1의 1200)에 연결될 수 있다. 입출력 회로(150)는 입출력 라인들을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들면, 입출력 회로(150)는 입출력 라인들을 통해 수신된 커맨드(CMD) 및 어드레스(ADD)를 로직 회로(160)에 전송할 수 있고, 입출력 라인들을 통해 수신된 데이터(DATA)를 페이지 버퍼 그룹(140)으로 전송할 수 있다. 입출력 회로(150)는 페이지 버퍼 그룹(140)으로부터 수신된 데이터(DATA)를 입출력 라인들을 통해 메모리 컨트롤러(1200)로 출력할 수 있다.
로직 회로(160)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 전압 코드(VCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 로직 회로(160)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 알고리즘에 따라 다양한 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다.
본 실시 예에 따른 로직 회로(160)는 커맨드(CMD)에 응답하여 메모리 블록들(BLK1~BLKi)에 포함된 선택 트랜지스터들의 상태를 체크하도록 주변 회로(200)를 제어할 수 있다. 로직 회로(160)는 리드 동작을 위한 커맨드(CMD)가 수신되면, 커맨드(CMD)에 대응되는 리드 전압을 선택하고, 선택된 리드 전압을 생성하기 위한 전압 코드(VCD)를 출력할 수 있다. 예를 들면, 로직 회로(160)는 커맨드(CMD)에 따라 리드 전압에 대응되는 전압 코드(VCD)를 출력하기 위한 전압 선택기(voltage selector; 161)를 포함할 수 있다. 전압 선택기(161)는 커맨드(CMD)에 따라 리드 동작에 사용되는 하나의 리드 전압 또는 복수의 리드 전압들을 선택하도록 구성될 수 있다.
도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 도면으로써, 도 3에 도시된 복수의 메모리 블록들(BLK1~BLKi) 중에서 제i 메모리 블록(BLKi)이 예로써 도시된다.
도 4를 참조하면, 제i 메모리 블록(BLKi)은 복수의 스트링들(ST1~STj; j는 양의 정수)을 포함할 수 있다. 제1 내지 제j 스트링들(ST1~STj)은 비트 라인들(BL1~BLj)과 소스 라인(SL) 사이에 연결될 수 있다. 예를 들면, 제1 스트링(ST1)은 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 연결될 수 있고, 제2 스트링(ST2)은 제2 비트 라인(BL2)과 소스 라인(SL) 사이에 연결될 수 있으며, 제j 스트링(STj)은 제j 비트 라인(BLj)과 소스 라인(SL) 사이에 연결될 수 있다.
제1 내지 제j 스트링들(ST1~STj) 각각은 소스 선택 트랜지스터(SST), 복수의 메모리 셀들(C1~Cn) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있으며, 도면에 도시되지는 않았으나 메모리 셀들(C1~Cn)과 소스 또는 드레인 선택 트랜지스터들(SST 또는 DST) 사이에 더미 셀들(dummy cells)이 더 포함될 수도 있다. 제j 스트링(STj)을 예를 들어 스트링의 구성을 구체적으로 설명하면 다음과 같다.
제j 스트링(STj)에 포함된 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 인가되는 전압에 따라 소스 라인(SL)과 제1 메모리 셀(C1)을 전기적으로 서로 연결하거나 차단할 수 있다. 제1 내지 제n 메모리 셀들(C1~Cn)의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 각각 연결될 수 있다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 인가되는 전압에 따라 제j 비트 라인(BLj)과 제n 메모리 셀(Cn)을 전기적으로 서로 연결하거나 차단할 수 있다. 서로 다른 스트링들(ST1~STj)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 공통으로 연결될 수 있고, 제1 내지 제n 메모리 셀들(C1~Cn)의 게이트들은 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 공통으로 연결될 수 있다. 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 하며, 프로그램 및 리드 동작은 페이지(PG) 단위로 수행될 수 있다.
본 실시 예에 따른 프로그램 동작은 프로그램 전압이 단계적으로 높아지는 ISPP(incremental step pulse program) 방식으로 수행될 수 있다. ISPP 방식의 프로그램 동작에서는 선택된 메모리 셀들의 문턱전압이 목표전압까지 높아질 때까지 복수의 프로그램 루프들(program loops)이 수행될 수 있으며, 프로그램 루프가 수행될 때마다 프로그램 전압은 단계적으로 높아질 수 있다.
제1 내지 제n 메모리 셀들(C1~Cn)은 저장되는 비트의 개수에 따라 다양한 방식으로 프로그램 또는 리드될 수 있다. 예를 들면, 싱글 레벨 셀(single level cell) 방식에서는 하나의 메모리 셀에 1 비트의 데이터가 저장될 수 있으며, 멀티 레벨 셀(multi level cell) 방식에서는 하나의 메모리 셀에 2 비트의 데이터가 저장될 수 있다.
싱글 레벨 셀 방식에서는 메모리 셀에 1 비트의 데이터가 저장되므로 메모리 셀에 저장되는 데이터는 0 또는 1이 될 수 있다. 즉, 싱글 레벨 셀 방식으로 프로그램되는 메모리 셀들은 하나의 소거 상태 또는 하나의 프로그램 상태가 될 수 있다. 따라서, 싱글 레벨 셀 방식의 리드 동작에서는 하나의 소거 상태와 하나의 프로그램 상태의 문턱전압 분포들을 구분하기 위하여 하나의 리드 전압이 사용될 수 있다.
싱글 레벨 셀 방식에서는 메모리 셀에 2 비트의 데이터가 저장되므로 메모리 셀에 저장되는 데이터는 00, 01, 10 또는 11이 될 수 있다. 즉, 멀티 레벨 셀 방식으로 프로그램되는 메모리 셀들은 하나의 소거 상태 또는 세 개의 프로그램 상태가 될 수 있다. 따라서, 멀티 레벨 셀 방식의 리드 동작에서는 하나의 소거 상태와 세 개의 프로그램 상태의 문턱전압 분포들을 구분하기 위하여 세 개의 리드 전압들이 사용될 수 있다.
상술한 멀티 레벨 셀 방식 외에도 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(triple level cell) 방식, 4 비트의 데이터가 저장되는 쿼드러플 레벨 셀(quadruple level cell) 방식 등 다양한 방식으로 프로그램 동작 또는 리드 동작이 수행될 수 있다.
본 실시 예에 따른 로직 회로(160)는 선택 트랜지스터들을 체크하기 위하여, 소거된 메모리 블록에 포함된 선택 트랜지스터들을 싱글 레벨 셀 방식으로 프로그램하고, 프로그램된 선택 트랜지스터들을 멀티 레벨 셀 방식 또는 트리플 레벨 셀 방식으로 리드(read)하도록 구성될 수 있으며, 쿼드러플 레벨 셀 방식 이상의 다양한 방식으로도 리드 동작을 수행하도록 구성될 수 있다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 사시도이다.
도 5 및 도 4를 참조하면, 본 실시 예에 따른 제i 메모리 블록(BLKi)은 3차원 구조로 구현될 수 있다. 소스 라인(SL)이 기판 상에 수평하게 형성된 경우, 스트링들(ST1~ST4)은 소스 라인(SL)의 상부에 수직한 방향(Z 방향)으로 형성될 수 있다. 예를 들면, 소스 라인(SL) 상에 소스 선택 라인(source selection line; SSL), 워드 라인들(word lines; WL) 및 드레인 선택 라인(drain selection line; DSL)이 순차적으로 적층될 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)의 개수는 도면에 도시된 개수로 제한되지 아니하며, 메모리 장치에 따라 다를 수 있다. 스트링들(ST1~ST4)은 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)을 수직으로 관통하는 메모리막(ML)을 포함할 수 있다. 메모리막(ML)은 전자를 트랩(trap)할 수 있는 전하 트랩막(charge trap layer)을 포함할 수 있다. 메모리막(ML)의 상부에는 콘택(CT)이 형성될 수 있고, 콘택(CT)의 상부에는 비트 라인(BL)이 형성될 수 있다.
스트링들(ST1~ST4) 중 어느 하나를 구체적으로 설명하기 위하여, I-I’ 단면을 설명하면 다음과 같다.
도 6은 도 5에 도시된 메모리 블록의 단면을 설명하기 위한 도면이다.
도 6을 참조하면, 어느 하나의 스트링의 I-I’ 단면이 도시된다. 소스, 라인(SL)의 상부에 소스 선택 라인(SSL), 워드 라인들(WL) 및 드레인 선택 라인(DSL)이 순차적으로 적층된다. 드레인 선택 라인(DSL), 워드 라인들(WL) 및 소스 선택 라인(SSL)을 수직으로(Z 방향) 관통하는 메모리막(ML)이 형성된다. 메모리막(ML)은 원통 형태로 형성될 수 있으며, 외각에 형성된 순서대로 블로킹막(blocking layer; 61), 전하 트랩막(charge trap layer; 62) 및 터널 절연막(tunnel isolation layer; 63)을 포함할 수 있다. 블로킹막(61)은 절연막으로 형성될 수 있으며, 예를 들면 산화막으로 형성될 수 있다. 전하 트랩막(62)은 데이터를 저장하는 막으로써, 질화막으로 형성될 수 있다. 예를 들면, 프로그램 동작 시 프로그램 전압에 의해 전하 트랩막(62)에 음전하를 가지는 전자들(electron)이 저장될 수 있고, 소거 동작 시 소거 전압에 의해 전하 트랩막(62)에 저장된 전자들은 외부로 빠져나갈 수 있다. 터널 절연막(63)은 절연막으로 형성될 수 있으며, 예를 들면 산화막으로 형성될 수 있다.
원통 형태의 메모리막(ML)의 내측면에는 원통 형태의 채널막(channel layer; 64)이 형성될 수 있다. 채널막(64)은 전하가 이동할 수 있는 막으로써, 예를 들면 언도프트 반도체막(undoped semiconductor layer)으로 형성될 수 있다. 일 실시 예로서, 언도프트 반도체막은 언도프트 실리콘막(silicon layer)을 포함할 수 있다.
원통 형태의 채널막(64)의 내부에는 원기둥 형태의 플러그(plug; PL)가 형성될 수 있다. 예를 들면, 플러그(PL)는 수직 절연막(vertical isolation layer; 65) 및 캡핑막(capping layer; 70)을 포함할 수 있다. 수직 절연막(65) 및 캠핑막(70) 모두 원기둥 형태로 형성될 수 있으며, 수직 절연막(65)의 상부에 캡핑막(70)이 형성될 수 있다. 수직 절연막(65)은 절연막으로 형성될 수 있으며, 예를 들면 산화막으로 형성될 수 있다. 캡핑막(70)은 불순물이 도핑된 도프트 실리콘으로 형성될 수 있다.
메모리막(ML), 채널막(64) 및 플러그(PL)의 상부에 콘택(CT)이 형성될 수 있으며, 콘택(CT)의 상부에 비트 라인(BL)이 형성될 수 있다. 콘택(CT)은 비트 라인(BL)과 채널막(64)을 전기적으로 연결하기 위한 막으로써, 도전막으로 형성될 수 있다.
3차원 구조를 가지는 메모리 블록에서는 소스 선택 트랜지스터(SST), 메모리 셀들(Cn) 및 드레인 선택 트랜지스터(DST)는 서로 유사한 구조로 형성된다. 예를 들면, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)도 메모리 셀들(Cn)과 같이 전하 트랩막(62)을 포함할 수 있다. 이에 따라, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 스위칭 기능을 수행하기 위하여 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 일정한 레벨의 문턱전압을 가지도록 프로그램될 수 있다. 예를 들면, 메모리 블록의 소거 동작 후, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)의 문턱전압을 높이기 위한 프로그램 동작이 수행될 수 있다. 예를 들면, 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)의 문턱전압을 높이기 위한 프로그램 동작은 사용자 요청에 의한 동작이 아닌 백그라운드 동작에서 수행될 수 있다.
소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 메모리 블록에 포함된 모든 스트링들에 포함되므로, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)의 문턱전압을 높이기 위한 프로그램 동작이 수행되면 일정한 레벨 범위 안에서 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)의 문턱전압 분포가 형성된다. 따라서, 동일한 드레인 선택 라인(DSL) 또는 소스 선택 라인(SSL)에 연결된 드레인 선택 트랜지스터들(DST) 또는 소스 선택 트랜지스터들(SST)에서 문턱전압의 차이가 발생할 수 있다.
소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 정상적으로 동작하기 위해서, 문턱전압 분포는 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)의 게이트들에 인가되는 턴 온(turn on) 전압과 턴 오프(turn off) 전압 사이에 포함되어야 한다. 예를 들면, 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)의 문턱전압은 턴 온 전압보다 낮아야 하고 턴 오프 전압보다 높아야 한다. 따라서, 메모리 블록에 턴 오프 전압보다 낮거나 턴 온 전압보다 높은 문턱전압을 가지는 소스 선택 트랜지스터들(SST) 또는 드레인 선택 트랜지스터들(DST)이 포함되어 있으면, 해당 메모리 블록에서는 정상적인 동작이 수행될 수 없다. 이에 따라, 본 실시 예에서는 정상 범위에 해당하는 제1 내지 제2 전압 범위를 벗어나는 문턱전압을 가지는 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)을 빠르게 체크하기 위한 기술이 개시된다.
도 7은 본 발명의 실시 예에 따른 체크 동작에 사용되는 리드 전압들을 설명하기 위한 도면이다.
도 7을 참조하면, 싱글 레벨 셀(SLC) 방식에서, 프로그램된 메모리 셀들은 제1 프로그램 상태(P1)로만 프로그램될 수 있으므로, 리드 동작에서는 제1 리드 전압(Vr1)이 사용될 수 있다.
멀티 레벨 셀(MLC) 방식에서, 프로그램된 메모리 셀들은 제1 내지 제3 프로그램 상태들(P1~P3)로 프로그램될 수 있으므로, 리드 동작에서는 제1 내지 제3 리드 전압들(Vr1~Vr3)이 사용될 수 있다. 예를 들면, 멀티 레벨 셀(MLC) 방식에서 사용되는 제1 리드 전압(Vr1)은 소거 상태(ER)와 제1 내지 제3 프로그램 상태들(P1~P3)의 메모리 셀들을 구분하기 위한 전압일 수 있다. 제2 리드 전압(Vr2)은 소거 상태(ER) 및 제1 프로그램 상태(P1)의 메모리 셀들과 제2 및 제3 프로그램 상태들(P2, P3)의 메모리 셀들을 구분하기 위한 전압일 수 있다. 제3 리드 전압(Vr3)은 소거 상태(ER)와 제1 및 제2 프로그램 상태들(P1, P2)의 메모리 셀들과 제3 프로그램 상태(P3)의 메모리 셀들을 구분하기 위한 전압일 수 있다.
트리플 레벨 셀(TLC) 방식에서, 프로그램된 메모리 셀들은 제1 내지 제7 프로그램 상태들(P1~P7)로 프로그램될 수 있으므로, 리드 동작에서는 제1 내지 제7 리드 전압들(Vr1~Vr7)이 사용될 수 있다. 예를 들면, 트리플 레벨 셀(TLC) 방식에서 사용되는 제1 리드 전압(Vr1)은 소거 상태(ER)와 제1 내지 제7 프로그램 상태들(P1~P7)의 메모리 셀들을 구분하기 위한 전압일 수 있다. 제2 리드 전압(Vr2)은 소거 상태(ER) 및 제1 프로그램 상태(P1)의 메모리 셀들과 제2 내지 제7 프로그램 상태들(P2~P7)의 메모리 셀들을 구분하기 위한 전압일 수 있다. 제3 리드 전압(Vr3)은 소거 상태(ER)와 제1 및 제2 프로그램 상태들(P1, P2)의 메모리 셀들과 제3 내지 제7 프로그램 상태들(P3~P7)의 메모리 셀들을 구분하기 위한 전압일 수 있다. 제4 리드 전압(Vr4)은 소거 상태(ER)와 제1 내지 제4 프로그램 상태들(P1~P4)의 메모리 셀들과 제5 내지 제7 프로그램 상태들(P5~P7)의 메모리 셀들을 구분하기 위한 전압일 수 있다. 제5 리드 전압(Vr5)은 소거 상태(ER)와 제1 내지 제4 프로그램 상태들(P1~P4)의 메모리 셀들과 제5 내지 제7 프로그램 상태들(P5~P7)의 메모리 셀들을 구분하기 위한 전압일 수 있다. 제6 리드 전압(Vr6)은 소거 상태(ER)와 제1 내지 제5 프로그램 상태들(P1~P5)의 메모리 셀들과 제6 및 제7 프로그램 상태들(P6, P7)의 메모리 셀들을 구분하기 위한 전압일 수 있다. 제7 리드 전압(Vr7)은 소거 상태(ER)와 제1 내지 제6 프로그램 상태들(P1~P6)의 메모리 셀들과 제7 프로그램 상태(P7)의 메모리 셀들을 구분하기 위한 전압일 수 있다.
본 실시 예에서, 선택 트랜지스터들은 싱글 레벨 셀(SLC) 방식으로 프로그램될 수 있고, 체크 동작 시에는 싱글 레벨 셀(SLC) 방식보다 높은 레벨 셀 방식으로 리드될 수 있다. 예를 들면, 선택 트랜지스터들은 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC) 방식으로 리드될 수 있다. 특히, 선택 트랜지스터들의 문턱전압의 상태를 체크하기 위한 체크 동작은 선택 트랜지스터들의 낮은 문턱전압과 높은 문턱전압을 빠르게 체크하기 위하여, 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC) 방식으로 리드 동작이 수행될 때 두 개의 리드 전압들이 연속적으로 사용될 수 있다. 여기서 낮은 문턱전압을 가지는 선택 트랜지스터들은 문턱전압이 정상 시간(normal time)보다 느리게 높아지는 슬로우(slow) 트랜지스터들일 수 있고, 높은 문턱전압을 가지는 선택 트랜지스터들은 문턱전압이 정상 시간보다 빠르게 높아지는 패스트(fast) 트랜지스터들일 수 있다.
멀티 레벨 셀(MLC) 방식의 리드 동작을 예로 들면, 리드 커맨드에 응답하여 제2 리드 전압(Vr2)을 사용하는 리드 동작이 수행될 수 있고, 제1 및 제3 리드 전압들(Vr1, Vr3)을 사용하는 리드 동작이 수행될 수 있다. 제2 리드 전압(Vr2)을 사용하는 리드 동작에서, 제2 리드 전압(Vr2)을 기준으로 소거 상태(ER) 및 제1 프로그램 상태(P1)의 메모리 셀들은 모두 소거 상태인 메모리 셀들로 리드될 수 있고, 제2 및 제3 프로그램 상태들(P2, P3)의 메모리 셀들은 모두 프로그램 상태인 메모리 셀들로 리드될 수 있다. 제1 및 제3 리드 전압들(Vr1, Vr3)을 사용하는 리드 동작에서, 제1 리드 전압(Vr1)을 사용하는 리드 동작이 수행된 후에 제3 리드 전압(Vr3)을 사용하는 리드 동작이 수행될 수 있으며, 이와 반대로 제3 리드 전압(Vr3)을 사용하는 리드 동작이 수행된 후에 제1 리드 전압(Vr1)을 사용하는 리드 동작이 수행될 수도 있다. 본 실시 예에서는 슬로우 트랜지스터들과 패스트 트랜지스터들이 선택 트랜지스터들에 포함되는지를 체크하기 위한 리드 동작이 수행되므로, 적어도 두 개의 리드 전압들이 연속적으로 사용되는 리드 동작이 수행될 수 있다.
트리플 레벨 셀(TLC) 방식의 리드 동작이 수행되는 경우에도, 적어도 두 개의 리드 전압들이 연속적으로 사용되는 리드 동작이 수행될 수 있다. 예를 들면, 제1 및 제4 리드 전압들(Vr1, Vr4)이 연속적으로 사용되는 리드 동작이 수행될 수 있다.
본 실시 예에서 체크 동작은 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC) 방식의 리드 동작이 수행될 수 있으며, 쿼드러플 레벨 셀 방식 등의 리드 동작이 수행될 수도 있다. 리드 동작의 방식 및 리드 전압들은 프로그램되는 선택 트랜지스터들의 문턱전압의 분포에 따라 다르게 선택될 수 있다.
본 실시 예에서 리드 전압들은 로직 회로에 포함된 전압 선택비에서 선택될 수 있다.
도 8은 본 발명의 실시 예에 따른 전압 선택기를 설명하기 위한 도면이다.
도 8을 참조하면, 전압 선택기(161)는 커맨드(CMD)에 응답하여 리드 전압들을 출력하도록 구성될 수 있다. 전압 선택기(161)는 커맨드(CMD)의 종류에 따라 체크 동작에 사용될 리드 전압들을 선택하고, 선택된 리드 전압들을 생성하기 위한 전압 코드(VCD)를 출력할 수 있다. 예를 들면, 전압 선택기(161)는 싱글 레벨 셀(SLC) 방식의 리드 커맨드(CMDr_s)가 수신되면 제1 리드 전압(Vr1)을 생성하기 위한 전압 코드(VCD)를 출력할 수 있다. 멀티 레벨 셀(MLC) 방식의 리드 커맨드(CMDr_m)가 수신되면 제1 및 제3 리드 커맨드들(Vr1, Vr3)을 생성하기 위한 전압 코드(VCD)와 제2 리드 전압(Vr2)을 생성하기 위한 전압 코드(VCD)를 출력할 수 있다. 트리플 레벨 셀(TLC) 방식의 리드 커맨드(CMDr_t)가 수신되면 제1 및 제4 리드 커맨드들(Vr1, Vr4)을 생성하기 위한 전압 코드(VCD)와, 제2 및 제5 리드 전압들(Vr2, Vr5)을 생성하기 위한 전압 코드(VCD)와, 제3, 제6 및 제7 리드 전압들(Vr3, Vr6, Vr7)을 생성하기 위한 전압 코드(VCD)를 출력할 수 있다.
본 실시 예에 따른 체크 동작에서 전압 선택기(161)는, 멀티 레벨 셀(MLC) 방식의 리드 커맨드(CMDr_m)가 수신되면 제1 및 제3 리드 전압들(Vr1, Vr3)을 생성하기 위한 전압 코드(VCD)를 출력할 수 있고, 트리플 레벨 셀(TLC) 방식의 리드 커맨드(CMDr_t)가 수신되면 제1 및 제4 리드 커맨드들(Vr1, Vr4)을 생성하기 위한 전압 코드(VCD)를 출력할 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템은 메모리 장치에 포함된 메모리 블록들 중에서 선택된 메모리 블록의 소거 동작이 완료되면(S71), 선택된 메모리 블록에 포함된 선택 트랜지스터들(DST, SST)의 문턱전압을 높이기 위한 프로그램 동작을 수행할 수 있다(S72). 선택 트랜지스터들(DST, SST)의 프로그램 동작은 싱글 레벨 셀 방식으로 수행될 수 있다.
메모리 시스템은 선택 트랜지스터들(DST, SST)의 프로그램 동작을 완료한 후, 선택 트랜지스터들(DST, SST)의 문턱전압(Vth)을 체크하기 위한 체크 동작을 수행할 수 있다(S73). 체크 동작은 멀티 레벨 셀 이상에 해당되는 방식의 리드 동작으로 수행될 수 있다. 메모리 시스템은 리드 동작에서 선택 트랜지스터들로부터 리드된 데이터에 따라 선택 트랜지스터들의 상태를 체크하고, 선택 트랜지스터들이 포함된 선택된 메모리 블록의 배드 또는 정상 여부를 판단할 수 있다.
메모리 시스템은 체크 동작에서 생성된 선택된 메모리 블록의 상태 정보를 저장하고, 선택된 메모리 블록의 후속 동작 시 상태 정보를 이용할 수 있다.
선택 트랜지스터들의 문턱전압을 구체적으로 설명하면 다음과 같다.
도 10은 선택 트랜지스터들의 문턱전압 분포를 설명하기 위한 도면이다.
도 10을 참조하면, 정상적인 선택 트랜지스터들의 문턱전압이 제1 전압(V1)과 제2 전압(V2) 사이에 분포한다고 가정한다. 제1 전압(V1)은 제2 전압(V2)보다 낮다. 선택 트랜지스터들의 문턱전압이 제1 전압(V1)보다 낮은 범위(Nlow)에 있으면(81), 선택 트랜지스터들의 턴 온 레벨이 기준 레벨보다 낮아지므로 누설(leakage) 전류가 발생할 수 있다. 선택 트랜지스터들의 문턱전압이 제2 전압(V2)보다 높은 범위(Nhigh)에 있으면(82), 선택 트랜지스터들의 턴 온 레벨이 기준 레벨보다 높아지므로 선택 트랜지스터들이 턴 온되어야 하는 동작에서 턴 오프될 수도 있다.
문턱전압이 제1 전압(V1)보다 낮은 선택 트랜지스터는 슬로우 선택 트랜지스터일 수 있고, 문턱전압이 제2 전압(V2)보다 높은 선택 트랜지스터는 패스트 선택 트랜지스터일 수 있다. 메모리 블록에 포함된 선택 트랜지스터들은 비트라인들 또는 소스 라인과 스트링들을 전기적으로 서로 연결 또는 차단하기 때문에, 슬로우 또는 패스트 선택 트랜지스터들이 메모리 블록에 포함되어 있으면 메모리 블록의 신뢰도가 저하될 수 있다.
이에, 본 실시 예에 따는 메모리 시스템은 체크 동작을 통해 슬로우 또는 패스트 선택 트랜지스터들이 메모리 블록이 포함되어 있는지를 판단할 수 있고, 체크 동작에서 리드된 데이터에 따라 메모리 블록의 상태를 판단할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 체크 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 체크 동작이 시작되면, 메모리 컨트롤러는 리드 커맨드(CMDr) 및 어드레스(ADD)를 선택된 메모리 장치(MD)에게 출력할 수 있다. 리드 커맨드(CMDr)는 멀티 레벨 셀 또는 트리플 레벨 셀 방식의 리드 커맨드일 수 있고, 어드레스(ADD)는 체크 동작의 대상이 되는 메모리 블록의 어드레스일 수 있다.
메모리 장치(MD)는 리드 커맨드(CMDr) 및 어드레스(ADD)에 따라 제1 리드 동작(1RD) 및 제2 리드 동작(2RD)을 순차적으로 수행할 수 있다. 제1 및 제2 리드 동작들(1RD, 2RD)이 수행되는 구간이 비지 구간(BS)이 될 수 있으며, 비지 구간(BS)에서는 메모리 컨트롤러는 해당 메모리 장치에게 다른 커맨드들을 전송하지 않는다. 제1 리드 동작(1RD)은 드레인 선택 트랜지스터들의 상태를 체크하기 위한 동작일 수 있고, 제2 리드 동작(2RD)은 소스 선택 트랜지스터들의 상태를 체크하기 위한 동작일 수 있다.
제1 리드 동작에서는 드레인 선택 트랜지스터들의 낮은 문턱전압을 체크하기 위한 리드 동작과 높은 문턱전압을 체크하기 위한 리드 동작이 연속적으로 수행될 수 있고, 제2 리드 동작에서는 소스 선택 트랜지스터들의 낮은 문턱전압을 체크하기 위한 리드 동작과 높은 문턱전압을 체크하기 위한 리드 동작이 연속적으로 수행될 수 있다.
메모리 장치는 리드된 데이터를 메모리 컨트롤러에게 빠르게 전송하고, 메모리 컨트롤러가 메모리 블록의 상태를 빠르게 판단할 수 있도록, 일부 리드 동작에서 리드된 데이터를 반전시킬 수 있다. 예를 들면, 메모리 장치는 낮은 문턱전압을 체크하기 위한 리드 동작에서 리드된 데이터는 그대로 저장하고, 높은 문턱전압을 체크하기 위한 리드 동작에서 리드된 데이터는 반전(flip)시킨 후에 저장할 수 있다. 예를 들면, 메모리 장치는 높은 문턱전압을 체크하기 위한 리드 동작에서 데이터가 리드되면, 리드된 데이터를 반전시키기 위한 데이터 반전(DATA flip) 동작을 추가로 수행할 수 있다. 데이터 반전 동작은 정상 범위보다 낮거나 높은 문턱전압을 가지는 선택 트랜지스터의 데이터를 동일하게 맞추기 위하여 수행될 수 있다. 예를 들면, 정상 범위보다 낮은 문턱전압을 가지는 선택 트랜지스터들의 페일 비트(fail bit)를 1이라고 가정하면, 데이터 반전 동작은 정상 범위보다 높은 문턱전압을 가지는 선택 트랜지스터들의 데이터도 1로 맞추기 위하여 수행될 수 있다. 본 실시 예에서는 정상 범위를 벗어나는 문턱전압을 가지는 선택 트랜지스터들의 페일 비트를 1로 가정하여 설명하지만, 메모리 시스템에 따라 페일 비트는 0으로 설정될 수도 있다.
데이터 반전 동작은 제1 리드 동작(1RD)에서 높은 문턱전압을 체크하기 위한 리드 동작 시 수행될 수 있으며, 제2 리드 동작(2RD)에서도 높은 문턱전압을 체크하기 위한 리드 동작 시 수행될 수 있다.
비지 구간(BS)이 종료되면, 메모리 컨트롤러는 출력 커맨드(CMDo)를 메모리 장치(MD)에서 출력할 수 있다.
메모리 장치는 출력 커맨드(CMDo)에 응답하여 제1 리드 동작(1RD)의 결과인 제1 데이터(DATA)와 제2 리드 동작(2RD)의 결과인 제2 데이터(DATA2)를 메모리 컨트롤러에게 출력할 수 있다. 제1 데이터(DATA1)에는 기준 전압보다 낮은 문턱전압과 기준 전압보다 높은 문턱전압을 가지는 선택 트랜지스터들에 대한 페일 비트가 포함되어 있으므로, 메모리 장치는 기준 전압보다 낮은 문턱전압을 체크하기 위해 리드된 데이터와 기준 전압보다 높은 문턱전압을 체크하기 위해 리드된 데이터의 구분 없이 제1 데이터를 메모리 컨트롤러에게 출력할 수 있다. 메모리 장치(MD)는 제1 데이터(DATA1)를 전송한 후 제2 데이터(DATA2)를 연속적으로 메모리 컨트롤러에게 출력할 수 있다.
이처럼, 낮은 문턱전압을 체크하기 위한 리드 동작과 높은 문턱전압을 체크하기 위한 리드 동작은 각각 수행되지만, 각각의 리드 동작에서 리드된 데이터가 제1 또는 제2 데이터(DATA1 또는 DATA2)에 모두 포함되므로 출력 동작에 걸리는 제1 시간(T1)이 단축될 수 있다.
제1 및 제2 데이터(DATA1, DATA2)가 모두 출력되면, 메모리 컨트롤러는 제1 및 제2 데이터(DATA1, DATA2)에 포함된 페일 비트의 개수를 카운트하고, 카운트 결과에 따라 메모리 블록의 상태를 판단할 수 있다. 본 실시 예에서, 메모리 컨트롤러가 페일 비트를 카운트하는 시간을 제2 시간(T2) 이라고 가정하면, 제1 및 제2 데이터(DATA1, DATA2)에 포함된 0 비트와 1 비트 중에서 페일 비트가 1로 동일하므로, 페일 비트가 0 과 1을 모두 포함하는 경우보다 제2 시간(T2)이 단축될 수 있다.
즉, 본 실시 예에 따르면, 메모리 장치(MD)가 제1 및 제2 데이터(DATA1, DATA2)를 메모리 컨트롤러에게 출력하는 제1 시간(T1)과, 메모리 컨트롤러가 제1 및 제2 데이터(DATA1, DATA2)의 페일 비트를 카운트하여 메모리 블록의 상태를 체크하는 제2 시간(T2)이 단축될 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템의 체크 동작을 구체적으로 설명하기 위한 순서도이다.
도 12를 참조하면, 메모리 시스템에 포함된 메모리 컨트롤러는 리드 커맨드(CMDr) 및 어드레스(ADD)를 생성하고, 리드 커맨드(CMDr) 및 어드레스(ADD)를 메모리 장치에게 전송할 수 있다(S101).
메모리 장치는 리드 커맨드(CMDr) 및 어드레스(ADD)에 응답하여 선택된 메모리 블록에 포함된 드레인 선택 트랜지스터들에 대한 제1 체크 동작(S1010) 및 소스 선택 트랜지스터들에 대한 제2 체크 동작(S1020)을 순차적으로 수행할 수 있다.
드레인 선택 트랜지스터들(DST)에 대한 제1 체크 동작(S1010)을 구체적으로 설명하면 다음과 같다.
메모리 장치는 선택된 메모리 블록에 포함된 드레인 선택 트랜지스터들의 로우 문턱전압(Vth_low) 및 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행하고(S102), 리드된 제1 데이터(DATA1)를 페이지 버퍼들에 임시로 저장할 수 있다(S103). S102 단계에서, 로우 문턱전압(Vth_low)은 리드 커맨드(CMDr)에 따라 선택된 복수의 리드 전압들 중에서 상대적으로 낮은 리드 전압을 사용하여 리드될 수 있고, 하이 문턱전압(Vth_high)은 상대적으로 높은 리드 전압을 사용하여 리드될 수 있다. S103 단계에서, 로우 문턱전압(Vth_low)에 대한 리드 데이터는 페이지 버퍼들에 그대로 저장될 수 있고, 하이 문턱전압(Vth_high)에 대한 리드 데이터는 반전되어 페이지 버퍼들에 저장될 수 있다. 제1 데이터(DATA1)는 로우 문턱전압(Vth_low)의 리드 데이터와 하이 문턱전압(Vth_high)의 반전 리드 데이터를 포함할 수 있다.
소스 선택 트랜지스터들(SST)에 대한 제2 체크 동작(S1020)을 구체적으로 설명하면 다음과 같다.
메모리 장치는 선택된 메모리 블록에 포함된 소스 선택 트랜지스터들의 로우 문턱전압(Vth_low) 및 하이 문턱전압(Vth_high)을 각각 리드하고(S104), 리드된 제2 데이터(DATA2)를 페이지 버퍼들에 임시로 저장할 수 있다(S105). S104 단계에서, 로우 문턱전압(Vth_low)은 리드 커맨드(CMDr)에 따라 선택된 복수의 리드 전압들 중에서 상대적으로 낮은 리드 전압을 사용하여 리드될 수 있고, 하이 문턱전압(Vth_high)은 상대적으로 높은 리드 전압을 사용하여 리드될 수 있다. S105 단계에서, 로우 문턱전압(Vth_low)에 대한 리드 데이터는 페이지 버퍼들에 그대로 저장될 수 있고, 하이 문턱전압(Vth_high)에 대한 리드 데이터는 반전되어 페이지 버퍼들에 저장될 수 있다. 제2 데이터(DATA2)는 로우 문턱전압(Vth_low)의 리드 데이터와 하이 문턱전압(Vth_high)의 반전 리드 데이터를 포함할 수 있다.
메모리 장치에서 드레인 및 소스 선택 트랜지스터들(DST, SST)의 리드 동작이 완료되면, 메모리 컨트롤러는 출력 커맨드(CMDo)를 메모리 장치에게 전송할 수 있다(S106).
메모리 장치는 출력 커맨드(CMDo)에 응답하여 페이지 버퍼들에 저장된 제1 및 제2 데이터(DATA1, DATA2)를 메모리 컨트롤러에게 출력할 수 있다(S107).
메모리 컨트롤러는 제1 및 제2 데이터(DATA1, DATA2)에 포함되어 있는 페일 비트를 카운트하고, 카운트 값에 따라 메모리 블록의 상태를 체크할 수 있다(S108). 예를 들면, 1 비트의 데이터가 페일 비트로 설정된 경우, 메모리 컨트롤러는 제1 및 제2 데이터(DATA1, DATA2)에 포함된 페일 비트의 카운트 값에 따라 메모리 블록을 배드 블록 또는 정상 블록으로 처리할 수 있다. 예를 들면, 메모리 컨트롤러는 카운트 값이 기준 값을 초과하면 메모리 블록을 배드 블록으로 처리할 수 있고, 카운트 값이 기준 값 이하면 메모리 블록을 정상 블록으로 처리할 수 있다. 또는, 메모리 컨트롤러는 카운트 값에 따라 메모리 블록의 상태를 다양하게 구분할 수 있다.
도 13은 도 12의 제1 체크 동작을 구체적으로 설명하기 위한 순서도이다.
도 13을 참조하면, 제1 체크 동작(S1010)은 메모리 블록에 포함된 드레인 선택 트랜지스터들(DST)의 문턱전압을 체크하기 위하여 수행될 수 있다.
제1 체크 동작(S1010)이 시작되면, 메모리 장치는 메모리 블록에 포함된 드레인 선택 트랜지스터들(DST)의 문턱전압 중에서 로우 문턱전압(Vth_low)을 체크하기 위한 리드 동작을 수행할 수 있다(S111). 예를 들어, 리드 커맨드가 멀티 레벨 셀 방식의 커맨드인 경우, 메모리 장치는 도 8에 도시된 바와 같이 제1 리드 전압(Vr1)을 사용한 리드 동작을 수행하여 드레인 선택 트랜지스터들(DST)의 리드 동작을 수행할 수 있다. 제1 리드 전압(Vr1)은 드레인 선택 트랜지스터들의 게이트들에 공통으로 연결된 드레인 선택 라인에 인가될 수 있다.
드레인 선택 트랜지스터들(DST)의 로우 문턱전압(Vth_low)을 체크하기 위한 리드 동작 시 센싱되는 제1-1 데이터(DATA1-1)는 페이지 버퍼들에 임시로 저장될 수 있다(S112).
이어서, 메모리 장치는 메모리 블록에 포함된 드레인 선택 트랜지스터들(DST)의 문턱전압 중에서 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행할 수 있다(S113). 예를 들어, 리드 커맨드가 멀티 레벨 셀 방식의 커맨드인 경우, 메모리 장치는 도 8에 도시된 바와 같이 제3 리드 전압(Vr3)을 사용한 리드 동작을 수행하여 드레인 선택 트랜지스터들(DST)의 리드 동작을 수행할 수 있다. 제3 리드 전압(Vr3)은 드레인 선택 트랜지스터들의 게이트들에 공통으로 연결된 드레인 선택 라인에 인가될 수 있다.
드레인 선택 트랜지스터들(DST)의 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작 시 센싱된 데이터는 페이지 버퍼들이 임시로 저장된 후, 페이지 버퍼들 내에서 반전되어 제1-2 데이터(DATA1-2)가 될 수 있다(S114).
이에 따라, 페이지 버퍼들에는 제1-1 데이터(DATA1-1)와 제1-2 데이터(DATA1-2)를 포함하는 제1 데이터(DATA1)가 저장될 수 있다(S115).
도 14는 드레인 선택 트랜지스터들의 문턱전압에 따라 리드된 데이터를 설명하기 위한 도면이다.
도 14를 참조하면, 드레인 선택 트랜지스터들을 제1 리드 전압(Vr1)을 사용하여 리드하면, 제1 리드 전압(Vr1)보다 낮은 문턱전압을 가지는 드레인 선택 트랜지스터들의 제1-1 데이터(DATA1-1)는 1로 센싱되고, 제1 리드 전압(Vr1) 이상의 문턱전압을 가지는 드레인 선택 트랜지스터들의 제1-1 데이터(DATA1-1)는 0으로 센싱될 수 있다. 센싱된 제1-1 데이터(DATA1-1)는 페이지 버퍼들에 저장될 수 있다. 제1 리드 전압(Vr1)을 사용하는 리드 동작에서, 제1 리드 전압(Vr1)보다 낮은 문턱전압을 가지는 드레인 선택 트랜지스터들은 프로그램 속도가 정상 속도보다 느린 슬로우 트랜지스터이므로, 슬로우 트랜지스터들의 데이터인 1은 페일 비트(fail bit)가 될 수 있다.
이어서, 드레인 선택 트랜지스터들을 제3 리드 전압(Vr3)을 사용하여 리드하면, 제3 리드 전압(Vr3)보다 낮은 문턱전압을 가지는 드레인 선택 트랜지스터들의 데이터는 1로 센싱되고, 제3 리드 전압(Vr3) 이상의 문턱전압을 가지는 드레인 선택 트랜지스터들의 데이터는 0으로 센싱될 수 있다. 이 단계에서 센싱된 데이터를 그대로 유지하는 경우, 제3 리드 전압(Vr3) 이상으로 높은 문턱전압을 가지는 드레인 선택 트랜지스터들은 프로그램 속도가 정상 속도보다 빠른 패스트 트랜지스터들이므로, 패스트 트랜지스터들의 데이터인 0이 페일 비트(fail)가 될 수 있다. 하지만, 제1-1 데이터(DATA1-1)에서는 1이 페일 비트 이므로, 메모리 장치는 제3 리드 전압(Vr3)을 사용한 리드 동작에서 센싱된 데이터를 반전(flip)하여 제1-2 데이터(DATA1-2)를 페이지 버퍼들에 저장할 수 있다. 따라서, 제1-2 데이터(DATA1-2)에서도 1이 페일 비트가 될 수 있다.
도 15는 본 발명의 실시 예에 따른 제1 체크 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 블록에 포함된 드레인 선택 트랜지스터들(DST) 각각은 제1 내지 제i 비트 라인들(BL1~BLi)에 연결될 수 있다. 제1 체크 동작은 드레인 선택 트랜지스터들(DST)에 대한 리드 동작으로 수행되므로, 리드 동작에서 센싱되는 제1-1 및 제1-2 데이터(DATA1-1, DATA1-2)는 제1 내지 제i 비트 라인들(BL1~BLi)에 연결된 제1 내지 제i 페이지 버퍼들(PB1~PBi)에 저장될 수 있다.
제1 내지 제i 페이지 버퍼들(PB1~PBi)에 제1-1 및 제1-2 데이터(DATA1-1, DATA1-2)가 저장되는 동작의 실시 예를 설명하면 다음과 같다.
도 16a 및 도 16b는 제1 체크 동작 시 페이지 버퍼에 저장되는 데이터를 설명하기 위한 도면으로써, 제1 비트 라인에 연결된 제1 페이지 버퍼가 예로써 도시된다.
도 16a 및 도 15를 참조하면, 제1 페이지 버퍼(PB1)는 제1 내지 제j 래치들(LT1~LTj)을 포함할 수 있다. 제1 내지 제j 래치들(LT1~LTj) 중 재1 래치(LT1)는 리드 동작 시 제1 비트 라인(BL1)을 통해 수신되는 데이터를 저장할 수 있고, 제2 내지 제j 래치들(LT2~LTj)은 서로 다른 래치에 저장된 데이터를 주고받을 수 있다.
드레인 선택 라인(DSL)에 제1 리드 전압(Vr1)이 인가되어 리드 동작이 수행되면, 드레인 선택 트랜지스터(DST)로부터 센싱된 데이터는 제1 비트 라인(BL1)을 통해 제1 래치(LT1)에 저장될 수 있다(11). 이어서, 제1 래치(LT1)에 저장된 데이터는 다음 리드 동작을 위하여 제2 래치(LT2)로 전송될 수 있다(12). 제2 래치(LT2)에 전송된 데이터는 제1-1 데이터(DATA1-1)에 포함되는 데이터가 된다.
도 16b 및 도 15를 참조하면, 드레인 선택 라인(DSL)에 제3 리드 전압(Vr3)이 인가되어 리드 동작이 수행되면, 드레인 선택 트랜지스터(DST)로부터 센싱된 데이터는 제1 비트 라인(BL1)을 통해 제1 래치(LT1)에 저장될 수 있다(13). 이어서, 제1 래치(LT1)에 저장된 데이터는 제3 래치(LT3)로 전송될 수 있다(14). 이어서, 제1 페이지 버퍼(PB1)는 페이지 버퍼 제어 신호들에 응답하여 제3 래치(LT3)에 저장된 데이터를 반전(flip)시킬 수 있다. 제3 래치(LT3)에 저장된 반전된 데이터는 제1-2 데이터(DATA1-2)에 포함되는 데이터가 된다.
도 17은 도 12의 제2 체크 동작을 구체적으로 설명하기 위한 순서도이다.
도 17을 참조하면, 제2 체크 동작(S1020)은 메모리 블록에 포함된 소스 선택 트랜지스터들(SST)의 문턱전압을 체크하기 위하여 수행될 수 있다.
제2 체크 동작(S1020)이 시작되면, 메모리 장치는 메모리 블록에 포함된 소스 선택 트랜지스터들(SST)의 문턱전압 중에서 낮은 문턱전압(Vth_low)을 체크하기 위한 리드 동작을 수행할 수 있다(S151). 예를 들어, 리드 커맨드가 멀티 레벨 셀 방식의 커맨드인 경우, 메모리 장치는 도 8에 도시된 바와 같이 제1 리드 전압(Vr1)을 사용한 리드 동작을 수행하여 소스 선택 트랜지스터들(SST)의 리드 동작을 수행할 수 있다. 제1 리드 전압(Vr1)은 소스 선택 트랜지스터들(SST)의 게이트들에 공통으로 연결된 소스 선택 라인에 인가될 수 있다.
소스 선택 트랜지스터들(SST)의 낮은 문턱전압(Vth_low)을 체크하기 위한 리드 동작 시 센싱되는 제2-1 데이터(DATA2-1)는 페이지 버퍼들에 임시로 저장될 수 있다(S152).
이어서, 메모리 장치는 메모리 블록에 포함된 소스 선택 트랜지스터들(SST)의 문턱전압 중에서 높은 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행할 수 있다(S153). 예를 들어, 리드 커맨드가 멀티 레벨 셀 방식의 커맨드인 경우, 메모리 장치는 도 8에 도시된 바와 같이 제3 리드 전압(Vr3)을 사용한 리드 동작을 수행하여 소스 선택 트랜지스터들(SST)의 리드 동작을 수행할 수 있다. 제3 리드 전압(Vr3)은 소스 선택 트랜지스터들(SST)의 게이트들에 공통으로 연결된 소스 선택 라인에 인가될 수 있다.
소스 선택 트랜지스터들(SST)의 높은 문턱전압(Vth_high)을 체크하기 위한 리드 동작 시 센싱된 데이터는 페이지 버퍼들이 임시로 저장된 후, 페이지 버퍼들 내에서 반전되어 제2-2 데이터(DATA2-2)로 변경될 수 있다(S154).
이에 따라, 페이지 버퍼들에는 제2-1 데이터(DATA2-1)와 제2-2 데이터(DATA2-2)를 포함하는 제2 데이터(DATA2)가 저장될 수 있다(S155).
도 18은 본 발명의 실시 예에 따른 제2 체크 동작을 설명하기 위한 도면이다.
도 18을 참조하면, 제2 체크 동작은 소스 선택 트랜지스터들(SST)에 대한 리드 동작으로 수행되므로, 리드 동작에서 센싱되는 제2-1 및 제2-2 데이터(DATA2-1, DATA2-2)는 제1 내지 제i 비트 라인들(BL1~BLi)에 연결된 제1 내지 제i 페이지 버퍼들(PB1~PBi)에 저장될 수 있다.
제1 내지 제i 페이지 버퍼들(PB1~PBi)에 제2-1 및 제2-2 데이터(DATA2-1, DATA2-2)가 저장되는 동작의 실시 예를 설명하면 다음과 같다.
도 19a 및 도 19d는 제2 체크 동작 시 페이지 버퍼에 저장되는 데이터를 설명하기 위한 도면으로써, 제1 비트 라인에 연결된 제1 페이지 버퍼가 예로써 도시된다.
도 19a 및 도 15를 참조하면, 제1-1 및 제1-2 데이터(DATA1-1, DATA1-2)가 제2 및 제3 래치들(LT2, LT3)에 저장된 상태에서, 소스 선택 라인(SSL)에 제1 리드 전압(Vr1)이 인가되어 리드 동작이 수행되면, 소스 선택 트랜지스터(SST)로부터 센싱된 데이터는 제1 비트 라인(BL1)을 통해 제1 래치(LT1)에 저장될 수 있다(15). 이어서, 제1 래치(LT1)에 저장된 데이터는 다음 리드 동작을 위하여 제4 래치(LT4)로 전송될 수 있다(16). 제4 래치(LT4)에 전송된 데이터는 제2-1 데이터(DATA2-1)에 포함되는 데이터가 된다.
도 19b 및 도 15를 참조하면, 소스 선택 라인(SSL)에 제3 리드 전압(Vr3)이 인가되어 리드 동작이 수행되면, 소스 선택 트랜지스터(SST)로부터 센싱된 데이터는 제1 비트 라인(BL1)을 통해 제1 래치(LT1)에 저장될 수 있다(17). 이어서, 제1 래치(LT1)에 저장된 데이터는 제5 래치(LT5)로 전송될 수 있다(18). 이어서, 제1 페이지 버퍼(PB1)는 페이지 버퍼 제어 신호들에 응답하여 제5 래치(LT5)에 저장된 데이터를 반전(flip)시킬 수 있다. 제5 래치(LT5)에 저장된 반전된 데이터는 제2-2 데이터(DATA2-2)에 포함되는 데이터가 된다.
도 19c를 참조하면, 제2 체크 동작이 완료되면, 제1 페이지 버퍼(PB1)는 페이지 버퍼 제어 신호들에 응답하여 제2 래치(LT2)에 저장된 제1-1 데이터(DATA1-1)를 제i 래치(LTi)로 전송한 후(19), 제1-1 데이터(DATA1-1)를 제1 데이터(DATA1)로써 출력할 수 있다. 이어서, 제1 페이지 버퍼(PB1)는 페이지 버퍼 제어 신호들에 응답하여 제3 래치(LT3)에 저장된 제1-2 데이터(DATA1-2)를 제i 래치(LTi)로 전송한 후(20), 제1-2 데이터(DATA1-2)를 제1 데이터(DATA1)로써 출력할 수 있다. 제1 페이지 버퍼(PB1)에서 출력된 제1 데이터(DATA1)는 입출력 회로(도 3의 150)를 통해 메모리 컨트롤러에게 전송될 수 있다.
도 19d를 참조하면, 제1 데이터(DATA1)가 출력된 후, 제1 페이지 버퍼(PB1)는 페이지 버퍼 제어 신호들에 응답하여 제4 래치(LT4)에 저장된 제2-1 데이터(DATA2-1)를 제i 래치(LTi)로 전송한 후(21), 제2-1 데이터(DATA2-1)를 제2 데이터(DATA2)로써 출력할 수 있다. 이어서, 제1 페이지 버퍼(PB1)는 페이지 버퍼 제어 신호들에 응답하여 제5 래치(LT5)에 저장된 제2-2 데이터(DATA2-2)를 제i 래치(LTi)로 전송한 후(22), 제2-2 데이터(DATA2-2)를 제2 데이터(DATA2)로써 출력할 수 있다. 제1 페이지 버퍼(PB1)에서 출력된 제2 데이터(DATA2)는 입출력 회로(도 3의 150)를 통해 메모리 컨트롤러에게 전송될 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 장치(MD)에서 리드 동작이 완료되면, 커맨드 생성부(21)는 출력 커맨드(CMDo)를 생성하고 출력할 수 있다. 메모리 인터페이스(22)는 커맨드 생성부(21)로부터 수신받은 출력 커맨드(CMDo)를 메모리 장치(MD)에게 전송할 수 있다. 메모리 장치(MD)는 출력 커맨드(CMDo)에 응답하여 제1 및 제2 데이터(DATA1, DATA2)를 순차적으로 출력할 수 있다(도 19c 및 도 19d 참조).
메모리 장치(MD)로부터 출력된 제1 및 제2 데이터(DATA1, DATA2)는 메모리 인터페이스(22)로 수신될 수 있고, 메모리 인터페이스(22)는 제1 및 제2 데이터(DATA1, DATA2)를 카운터(23)에서 순차적으로 전송할 수 있다.
카운터(23)는 제1 데이터(DATA1)에 포함된 페일 비트의 개수를 카운트하여 제1 카운트 값(1VALc)을 출력하고, 제2 데이터(DATA2)에 포함된 페일 비트의 개수를 카운트하여 제2 카운트 값(2VALc)을 출력할 수 있다. 예를 들면, 제1 및 제2 데이터(DATA1, DATA2)에 포함된 0 및 1 비트들 중에서 1 비트가 페일 비프로 정의되는 경우, 카운터(23)는 제1 및 제2 데이터(DATA1, DATA2)에 포함된 1 비트의 개수를 카운트하여 제1 및 제2 카운트 값들(1VALc, 2VALc)을 출력할 수 있다.
비교부(24)는 제1 및 제2 카운터 값들(1VALc, 2VALc)을 기준 값과 각각 비교하고, 비교 결과에 따라 메모리 블록의 상태 정보(STinfo)를 생성 및 출력하도록 구성될 수 있다. 예를 들면, 비교부(24)는 제1 또는 제2 카운터 값(1VALc 또는 2VALc)이 기준 값을 초과하면 배드(bad) 상태를 나타내는 상태 정보(STinfo)를 출력할 수 있고, 제1 및 제2 카운터 값들(1VALc, 2VALc)이 기준 값 이하면 정상(normal) 상태를 나타내는 상태 정보(STinfo)를 출력하도록 구성될 수 있다. 또는, 비교부(24)는 제1 및 제2 카운터 값들(1VALc, 2VALc)에 따라 다양한 상태들에 대응되는 상태 정보(STinfo)를 생성 및 출력하도록 구성될 수도 있다.
중앙 처리 장치(25)는 상태 정보(STinfo)에 따라 메모리 블록의 상태를 업데이트하고, 업데이트된 상태에 따라 메모리 블록을 관리할 수 있다.
도 21a 및 도 21b는 비교부의 다양한 실시 예들을 설명하기 위한 도면들이다.
도 21a를 참조하면, 비교부(24)는 제1 및 제2 카운터 값들(1VALc, 2VALc)을 기준 값과 각각 비교하고, 비교 결과에 따라 메모리 블록이 배드 상태 또는 정상 상태임을 나타내는 상태 정보(STinfo)를 출력하도록 구성될 수 있다. 예를 들면, 비교부(24)는 제1 또는 제2 카운터 값(1VALc 또는 2VALc)이 기준 값을 초과하면 배드(bad) 상태를 나타내는 상태 정보(STinfo)를 출력할 수 있고, 제1 및 제2 카운터 값들(1VALc, 2VALc)이 기준 값 이하면 정상(normal) 상태를 나타내는 상태 정보(STinfo)를 출력하도록 구성될 수 있다.
도 21b를 참조하면, 도 21a에 도시된 비교부(24)와 달리, 도 21b에 도시된 비교부(24)는 제1 및 제2 카운터 값들(1VALc, 2VALc)에 따라 다양한 상태들(status A~C)에 대응되는 상태 정보(STinfo)를 생성 및 출력하도록 구성될 수도 있다. 예를 들면, 비교부(24)는 제1 및 제2 카운트 값들(1VALc, 2VALc)이 복수의 범위들(A~D)로 구분된 테이블과, 각 범위에 대응되는 상태들(status 1~8)을 포함하는 테이블을 포함할 수 있다. 비교부(24)는 제1 및 제2 카운터 값들(1VALc, 2VALc)이 입력되면, 제1 카운트 값(1VALc)이 포함된 범위에 대응되는 상태와, 제2 카운트 값(2VALc)이 포함된 범위에 대응되는 상태를 포함하는 상태 정보(STinfo)를 출력할 수 있다.
도 22는 도 3에 도시된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 22를 참조하면, 다른 실시 예에 따른 제i 메모리 블록(BLKi)은 복수의 드레인 선택 트랜지스터 그룹들(DST_GR1~4) 및 복수의 소스 선택 트랜지스터 그룹들(SST_GR1, 2)을 포함할 수 있다. 예를 들면, 스트링들(ST) 각각에 제1 내지 제4 드레인 선택 트랜지스터들(DST1~4)과, 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)이 포함될 수 있다. 제1 내지 제4 드레인 선택 트랜지스터들(DST1~4)은 제n 메모리 셀들(Cn)과 제1 내지 제j 비트 라인들(BL1~BLj) 사이에서 직렬로 순차적으로 연결될 수 있고, 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)은 소스 라인(SL)과 제1 메모리 셀들(C1) 사이에서 직렬로 순차적으로 연결될 수 있다.
제1 드레인 선택 트랜지스터들(DST1)은 제1 드레인 선택 트랜지스터 그룹(DST_GR1)에 포함되고, 제1 드레인 선택 트랜지스터들(DST1)의 게이트들은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 이러한 방식으로 제1 내지 제4 드레인 선택 트랜지스터들(DST1~4)은 제1 내지 제4 드레인 선택 트랜지스터 그룹들(DST_GR1~4)을 이루고, 제1 내지 제4 드레인 선택 트랜지스터 그룹들(DST_GR1~4)은 제1 내지 제4 드레인 선택 라인들(DSL1~DSL4)에 연결될 수 있다. 제1 내지 제4 드레인 선택 라인들(DSL1~DSL4)에는 서로 다른 전압들이 인가될 수 있다.
제1 소스 선택 트랜지스터들(SST1)은 제1 소스 선택 트랜지스터 그룹(SST_GR1)에 포함되고, 제1 소스 선택 트랜지스터들(SST1)의 게이트들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 소스 선택 트랜지스터들(SST2)은 제2 소스 선택 트랜지스터 그룹(SST_GR2)에 포함되고, 제2 소스 선택 트랜지스터들(SST2)의 게이트들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 제1 및 제2 소스 선택 라인들(SSL1, SSL2)에는 서로 다른 전압들이 인가될 수 있다.
도 22에 도시된 제i 메모리 블록(BLKi)과 같이, 제1 내지 제4 드레인 선택 트랜지스터들(DST1~4)과 제1 및 제2 소스 선택 트랜지스터들(SST1, SST2)이 포함된 경우, 선택 트랜지스터들의 체크 동작은 선택 트랜지스터 그룹 별로 수행될 수 있다.
예를 들면, 체크 동작이 시작되면, 제1 드레인 선택 트랜지스터 그룹(DST_GR1)의 낮은 문턱전압 및 높은 문턱전압의 상태 여부를 체크하기 위한 각각의 리드 동작들이 수행되고, 리드된 데이터는 페이지 버퍼들의 서로 다른 래치들에 임시로 저장될 수 있다. 이러한 방식으로, 제1 내지 제4 드레인 선택 트랜지스터 그룹들(DST_GR1~4)로부터 리드된 데이터와, 제1 및 제2 소스 선택 트랜지스터 그룹들(SST_GR1, 2)로부터 리드된 데이터가 페이지 버퍼들에 저장될 수 있다. 선택 트랜지스터 그룹들(DST_GR1~4, SST_GR1, 2)에 대한 리드 동작의 순서는 메모리 장치에 따라 달라질 수 있다.
복수의 선택 트랜지스터 그룹들에 대한 체크 동작을 구체적으로 설명하면 다음과 같다.
도 23은 도 22에 도시된 메모리 블록을 포함하는 메모리 시스템의 체크 동작을 구체적으로 설명하기 위한 순서도이다.
도 23을 참조하면, 복수의 선택 트랜지스터 그룹들에 대한 체크 동작은 도 12를 참조하여 설명된 실시 예와 유사하게 수행될 수 있다. 따라서, 도 12를 참조하여 설명된 실시 예와 중복되는 설명은 생략한다.
메모리 시스템에 포함된 메모리 컨트롤러는 리드 커맨드(CMDr) 및 어드레스(ADD)를 생성하고, 리드 커맨드(CMDr) 및 어드레스(ADD)를 메모리 장치에게 전송할 수 있다(S201).
메모리 장치는 리드 커맨드(CMDr) 및 어드레스(ADD)에 응답하여 선택된 메모리 블록에 포함된 드레인 선택 트랜지스터들에 대한 제1 체크 동작(S2010) 및 소스 선택 트랜지스터들에 대한 제2 체크 동작(S2020)을 순차적으로 수행할 수 있다.
드레인 선택 트랜지스터들(DST)에 대한 제1 체크 동작(S2010)을 구체적으로 설명하면 다음과 같다.
메모리 장치는 선택된 메모리 블록에 포함된 제1 드레인 선택 트랜지스터 그룹(DST_GR1)의 로우 문턱전압(Vth_low) 및 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행하고, 리드된 제1-1 데이터(DATA1-1)를 페이지 버퍼들에 저장할 수 있다(S202). 예를 들면, 메모리 장치는 로우 문턱전압(Vth_low)에 대한 리드 동작에서 리드된 데이터를 그대로 페이지 버퍼들에 저장하고, 하이 문턱전압(Vth_high)에 대한 리드 동작에서 리드된 데이터는 반전하여 페이지 버퍼들에 저장할 수 있다.
S202 단계가 완료되면, 메모리 장치는 선택된 메모리 블록에 포함된 제2 드레인 선택 트랜지스터 그룹(DST_GR2)의 로우 문턱전압(Vth_low) 및 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행하고, 리드된 제1-2 데이터(DATA1-2)를 페이지 버퍼들에 저장할 수 있다(S203). 예를 들면, 메모리 장치는 로우 문턱전압(Vth_low)에 대한 리드 동작에서 리드된 데이터를 그대로 페이지 버퍼들에 저장하고, 하이 문턱전압(Vth_high)에 대한 리드 동작에서 리드된 데이터는 반전하여 페이지 버퍼들에 저장할 수 있다.
S203 단계가 완료되면, 메모리 장치는 선택된 메모리 블록에 포함된 제3 드레인 선택 트랜지스터 그룹(DST_GR3)의 로우 문턱전압(Vth_low) 및 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행하고, 리드된 제1-3 데이터(DATA1-3)를 페이지 버퍼들에 저장할 수 있다(S204). 예를 들면, 메모리 장치는 로우 문턱전압(Vth_low)에 대한 리드 동작에서 리드된 데이터를 그대로 페이지 버퍼들에 저장하고, 하이 문턱전압(Vth_high)에 대한 리드 동작에서 리드된 데이터는 반전하여 페이지 버퍼들에 저장할 수 있다.
S204 단계가 완료되면, 메모리 장치는 선택된 메모리 블록에 포함된 제4 드레인 선택 트랜지스터 그룹(DST_GR4)의 로우 문턱전압(Vth_low) 및 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행하고, 리드된 제1-4 데이터(DATA1-4)를 페이지 버퍼들에 저장할 수 있다(S205). 예를 들면, 메모리 장치는 로우 문턱전압(Vth_low)에 대한 리드 동작에서 리드된 데이터를 그대로 페이지 버퍼들에 저장하고, 하이 문턱전압(Vth_high)에 대한 리드 동작에서 리드된 데이터는 반전하여 페이지 버퍼들에 저장할 수 있다.
소스 선택 트랜지스터들(SST)에 대한 제2 체크 동작(S2020)을 구체적으로 설명하면 다음과 같다.
메모리 장치는 선택된 메모리 블록에 포함된 제1 소스 선택 트랜지스터 그룹(SST_GR1)의 로우 문턱전압(Vth_low) 및 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행하고, 리드된 제2-1 데이터(DATA2-1)를 페이지 버퍼들에 저장할 수 있다(S206). 예를 들면, 메모리 장치는 로우 문턱전압(Vth_low)에 대한 리드 동작에서 리드된 데이터를 그대로 페이지 버퍼들에 저장하고, 하이 문턱전압(Vth_high)에 대한 리드 동작에서 리드된 데이터는 반전하여 페이지 버퍼들에 저장할 수 있다.
S206 단계가 완료되면, 메모리 장치는 선택된 메모리 블록에 포함된 제2 소스 선택 트랜지스터 그룹(SST_GR2)의 로우 문턱전압(Vth_low) 및 하이 문턱전압(Vth_high)을 체크하기 위한 리드 동작을 수행하고, 리드된 제2-2 데이터(DATA2-2)를 페이지 버퍼들에 저장할 수 있다(S207). 예를 들면, 메모리 장치는 로우 문턱전압(Vth_low)에 대한 리드 동작에서 리드된 데이터를 그대로 페이지 버퍼들에 저장하고, 하이 문턱전압(Vth_high)에 대한 리드 동작에서 리드된 데이터는 반전하여 페이지 버퍼들에 저장할 수 있다.
메모리 장치에서 드레인 및 소스 선택 트랜지스터들(DST, SST)의 리드 동작이 완료되면, 메모리 컨트롤러는 출력 커맨드(CMDo)를 메모리 장치에게 전송할 수 있다(S208).
메모리 장치는 출력 커맨드(CMDo)에 응답하여 페이지 버퍼들에 저장된 제1 및 제2 데이터(DATA1, DATA2)를 메모리 컨트롤러에게 출력할 수 있다(S209). 여기서 제1 데이터(DATA1)는 S2010 단계에서 페이지 버퍼들에 저장된 데이터(DATA1-1, DATA1-2, DATA1-3, DATA1-4)를 포함하고, 제2 데이터(DATA2)는 S2020 단계에서 페이지 버퍼들에 저장된 데이터(DATA2-1, DATA2-2)를 포함한다.
메모리 컨트롤러는 제1 및 제2 데이터(DATA1, DATA2)에 포함되어 있는 페일 비트를 카운트하고, 카운트 값에 따라 메모리 블록의 상태를 체크할 수 있다(S210).
도 24는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 24를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 접속(access)하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 도 24에 도시된 메모리 컨트롤러(2100)는 도 2의 메모리 메모리 컨트롤러(1200)에 도시된 장치들(21~25)를 포함할 수 있고, 메모리 장치(2200)는 도 3에 도시된 메모리 장치(MD)와 동일하게 구성될 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque - Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 25는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
도 25를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원 전압을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 23에 도시된 플래시 메모리들(3221~322n)은 도 3에 도시된 메모리 장치(MD)와 동일하게 구성될 수 있다. 도 25에 도시된 SSD 컨트롤러(3210)는 도 2의 메모리 컨트롤러(1200)에 도시된 장치들(21~25)를 포함할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
1000: 메모리 시스템
1100: 저장 장치
1200: 메모리 컨트롤러
1500: 호스트
21: 커맨드 생성부
22: 메모리 인터페이스
23: 카운터
24: 비교부
25: 중앙 처리 장치

Claims (20)

  1. 비트 라인과 소스 라인 사이에 연결된 선택 트랜지스터들 및 메모리 셀들을 포함하는 메모리 블록을 포함하고, 상기 선택 트랜지스터들을 프로그램 또는 리드하도록 구성된 주변 회로를 포함하는 메모리 장치; 및
    상기 메모리 블록의 소거 동작 후, 상기 선택 트랜지스터들의 문턱전압을 높이기 위하여 싱글 레벨 셀(single level cell) 방식의 프로그램 커맨드를 상기 메모리 장치에게 전송하고, 상기 선택 트랜지스터들의 문턱전압이 제1 전압과 상기 제1 전압 보다 높은 제2 전압 사이에 있는지를 확인하거나, 상기 제1 전압보다 낮거나 상기 제2 전압보다 높은 전압인지를 확인하기 위해서 상기 제1 전압과 상기 제2 전압을 리드 전압들로 사용하는 리드 커맨드를 상기 메모리 장치에게 전송하도록 구성되는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 싱글 레벨 셀 방식의 프로그램 커맨드는,
    하나의 메모리 셀에 1 비트의 데이터를 저장하는 방식의 프로그램 커맨드인 메모리 시스템.
  3. 제1항에 있어서,
    상기 싱글 레벨 셀 방식보다 높은 레벨 셀 방식의 리드 커맨드는,
    하나의 메모리 셀에 2 비트 이상의 데이터를 저장하는 프로그램 방식에 대응되는 리드 커맨드인 메모리 시스템.
  4. 제1항에 있어서, 상기 메모리 장치는,
    상기 리드 커맨드에 응답하여, 상기 싱글 레벨 셀 방식보다 높은 레벨 셀 방식의 리드 동작 시 연속적으로 사용되는 제1 리드 전압과, 상기 제1 리드 전압보다 높은 제2 리드 전압을 생성하고,
    상기 제1 리드 전압을 사용한 제1 리드 동작에서 리드된 제1 데이터를 저장하고,
    상기 제2 리드 전압을 사용한 제2 리드 동작에서 리드된 데이터를 반전시켜 제2 데이터로써 저장하도록 구성되는 메모리 시스템.
  5. 제1항에 있어서,
    상기 제1 리드 전압보다 낮은 문턱전압을 가지는 상기 선택 트랜지스터들의 상기 제1 데이터와, 상기 제2 리드 전압 이상의 문턱전압을 가지는 상기 선택 트랜지스터들의 상기 제2 데이터는 페일 비트(fail bit)로 설정되는 메모리 시스템.
  6. 제5항에 있어서, 상기 메모리 컨트롤러는,
    상기 메모리 장치로부터 상기 제1 및 제2 데이터를 수신받고,
    상기 제1 및 제2 데이터에 포함된 상기 페일 비트의 개수에 따라 상기 메모리 블록의 상태를 체크하도록 구성되는 메모리 시스템.
  7. 제6항에 있어서, 상기 메모리 컨트롤러는,
    상기 페일 비트의 개수가 기준 개수를 초과하면 상기 메모리 블록을 배드 블록으로 처리하고,
    상기 페일 비트의 개수가 상기 기준 개수 이하면 상기 메모리 블록을 정상 블록으로 처리하도록 구성되는 메모리 시스템.
  8. 제6항에 있어서, 상기 메모리 컨트롤러는,
    상기 페일 비트의 개수에 따라 상기 메모리 블록의 다양한 상태 정보를 생성하도록 구성되는 메모리 시스템.
  9. 제1항에 있어서, 상기 메모리 장치는,
    상기 선택 트랜지스터들의 게이트들에 인가할 동작 전압들을 생성하도록 구성된 전압 생성기;
    상기 선택 트랜지스터들로부터 리드된 데이터를 저장하도록 구성된 페이지 버퍼들; 및
    상기 제1 또는 제2 커맨드에 응답하여 상기 전압 생성기 및 상기 페이지 버퍼들을 제어하도록 구성된 로직 회로를 포함하는 메모리 시스템.
  10. 제1항에 있어서, 상기 메모리 컨트롤러는,
    상기 싱글 레벨 셀 방식의 커맨드 또는 상기 싱글 레벨 셀 방식보다 높은 레벨 셀 방식의 커맨드를 선택적으로 생성하도록 구성된 커맨드 생성부;
    상기 커맨드들을 상기 메모리 장치에게 전송하고, 상기 메모리 장치로부터 출력된 데이터를 수신하도록 구성된 메모리 인터페이스;
    상기 메모리 인터페이스가 수신한 상기 데이터에 포함된 페일 비트를 카운트하고, 카운트 값을 출력하도록 구성된 카운터;
    상기 카운트 값을 기준 값과 비교하고, 비교 결과에 따라 상기 메모리 블록에 대한 상태 정보를 출력하도록 구성된 비교부; 및
    상기 상태 정보에 따라 상기 메모리 블록을 배드 블록 또는 정상 블록으로 처리하도록 구성된 중앙 처리 장치를 포함하는 메모리 시스템.
  11. 비트 라인과 소스 라인 사이에 연결된 선택 트랜지스터들 및 메모리 셀들을 포함하는 메모리 블록을 포함하고, 상기 선택 트랜지스터들을 프로그램 또는 리드하도록 구성된 주변 회로를 포함하는 메모리 장치; 및
    상기 선택 트랜지스터들의 문턱전압 분포를 체크하기 위한 커맨드를 상기 메모리 장치에게 전송하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    상기 커맨드에 응답하여, 상기 선택 트랜지스터들을 제1 리드 전압을 사용하여 리드된 제1 데이터를 저장하고, 상기 제1 리드 전압보다 높은 제2 리드 전압을 사용하여 리드된 데이터의 반전 데이터를 제2 데이터로써 저장하도록 구성되고,
    상기 메모리 컨트롤러는,
    상기 메모리 장치로부터 상기 제1 및 제2 데이터가 출력되면, 상기 제1 및 제2 데이터에 포함된 페일 비트의 개수에 따라 상기 메모리 블록의 상태를 체크하도록 구성되는 메모리 시스템.
  12. 제11항에 있어서, 상기 주변 회로는,
    전압 코드에 응답하여, 상기 선택 트랜지스터들의 게이트들에 인가될 동작 전압들을 생성하도록 구성된 전압 생성부;
    페이지 버퍼 제어 신호들에 응답하여, 상기 선택 트랜지스터들로부터 리드된 데이터를 저장하도록 구성된 페이지 버퍼들; 및
    상기 커맨드에 응답하여, 상기 제1 및 제2 리드 전압들이 선택되도록 상기 전압 코드를 출력하고, 상기 제1 및 제2 데이터가 상기 페이지 버퍼들에 저장되도록 상기 페이지 버퍼 제어 신호들을 출력하도록 구성된 로직 회로를 포함하는 메모리 시스템.
  13. 제12항에 있어서, 상기 페이지 버퍼들 각각은,
    복수의 래치들을 포함하고,
    상기 복수의 래치들 중에서 제1 래치에 상기 제1 또는 제2 리드 전압을 사용하여 리드된데이터를 저장하고,
    제2 래치에 상기 제1 리드 전압을 사용하여 리드된 데이터를 상기 제1 래치로부터 전송받아 상기 제1 데이터로써 저장하고,
    제3 래치에 상기 제2 리드 전압을 사용하여 리드된 데이터를 상기 제1 래치로부터 전송받고, 전송된 데이터의 상기 반전 데이터를 상기 제2 데이터로써 저장하고,
    제4 래치에 상기 제2 또는 제3 래치로부터 전송받은 데이터를 상기 제1 또는 제2 데이터로써 출력하도록 구성되는 메모리 시스템.
  14. 제11항에 있어서, 상기 메모리 컨트롤러는,
    상기 커맨드를 생성하도록 구성된 커맨드 생성부;
    상기 커맨드를 상기 메모리 장치에게 전송하고, 상기 메모리 장치로부터 출력된 상기 제1및 제2 데이터를 수신하도록 구성된 메모리 인터페이스;
    상기 메모리 인터페이스가 수신한 상기 제1 및 제2 데이터에 포함된 페일 비트를 카운트하고, 카운트 값을 출력하도록 구성된 카운터;
    상기 카운트 값을 기준 값과 비교하고, 비교 결과에 따라 상기 메모리 블록에 대한 상태 정보를 출력하도록 구성된 비교부; 및
    상기 상태 정보에 따라 상기 메모리 블록을 배드 블록 또는 정상 블록으로 처리하도록 구성된 중앙 처리 장치를 포함하는 메모리 시스템.
  15. 제14항에 있어서, 상기 커맨드 생성부는,
    상기 선택 트랜지스터들의 상태를 체크하기 위하여 리드 커맨드를 상기 커맨드로써 출력하도록 구성되는 메모리 시스템.
  16. 제15항에 있어서,
    상기 리드 커맨드는 하나의 메모리 셀에 2 비트 이상의 데이터가 저장된 메모리 셀들을 리드할 때 사용되는 멀티 레벨 셀 방식으로 설정되는 메모리 시스템.
  17. 제14항에 있어서, 상기 페일 비트는,
    상기 선택 트랜지스터들 중에서 문턱전압이 상기 제1 리드 전압보다 낮거나 상기 제2 리드 전압 이상인 트랜지스터들로부터 리드된 데이터인 메모리 시스템.
  18. 제14항에 있어서, 상기 비교부는,
    상기 카운트 값이 상기 기준 값보다 많으면 상기 상태 정보에 배드 블록을 나타내는 정보를 포함시키고,
    상기 카운트 값이 상기 기준 값 이하면 상기 상태 정보에 정상 블록을 나타내는 정보를 포함시키는 메모리 시스템.
  19. 제14항에 있어서, 상기 비교부는,
    상기 카운트 값을 다양한 범위들로 구분하고, 각 범위에 따라 서로 다른 정보를 포함하는상기 상태 정보를 출력하도록 구성되는 메모리 시스템.
  20. 제14항에 있어서, 상기 중앙 처리 장치는,
    상기 메모리 블록에 대응되는 상기 상태 정보를 저장하고,
    상기 메모리 블록에 대한 후속 동작 시 상기 상태 정보에 따라 제어 신호를 출력하도록 구성되는 메모리 시스템.
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