TWI725296B - 記憶體裝置及其操作方法 - Google Patents

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Abstract

本發明關於一種電子裝置。根據實施例的具有改進的可靠性的記憶體裝置包括：記憶體單元陣列，其包括複數個記憶體單元；週邊電路，其對複數個記憶體單元之中的選擇的記憶體單元執行編程操作；以及控制邏輯，其在編程操作完成之後，控制週邊電路對選擇的記憶體單元之中的、對應於深度擦除狀態的記憶體單元執行附加編程操作，對應於該深度擦除狀態的記憶體單元的閾值電壓具有低於對應於擦除狀態的閾值電壓的電壓位準。

Description

記憶體裝置及其操作方法
本發明的各個實施例整體關於一種電子裝置。特別地，本發明關於一種半導體裝置及其操作方法。
半導體記憶體裝置是透過使用諸如矽（Si）、鍺（Ge）、砷化鎵（GaAs）和磷化銦（InP）的半導體來實現的記憶體裝置。半導體記憶體裝置被分類為揮發性記憶體裝置和非揮發性記憶體裝置。
非揮發性記憶體的示例可以包括唯讀記憶體（Read Only Memory, ROM）、可編程ROM（Programmable ROM, PROM）、可擦除可編程ROM（Erasable Programmable ROM, EPROM）、電可擦除可編程ROM（Electrically Erasable and Programmable ROM, EEPROM）、快閃記憶體、相變隨機存取記憶體（Phase-change Random Access Memory, PRAM）、磁性RAM（Magnetic RAM, MRAM）、電阻式RAM（Resistive RAM, RRAM）和鐵電RAM（Ferroelectric RAM, FRAM）。
各個實施例關於一種具有改進可靠性的記憶體裝置及其操作方法。
根據實施例，一種記憶體裝置，其可以包括：記憶體單元陣列，其包括複數個記憶體單元；週邊電路，其對複數個記憶體單元之中的選擇的記憶體單元執行編程操作；以及控制邏輯，其在編程操作完成之後，控制週邊電路對選擇的記憶體單元之中的、對應於深度擦除狀態的記憶體單元執行附加編程操作，對應於該深度擦除狀態的記憶體單元的閾值電壓具有低於擦除狀態的閾值電壓的電壓位準（voltage level）。
根據實施例，一種記憶體裝置，其可以包括：記憶體單元陣列，其包括被劃分成複數個頁面的複數個記憶體單元；週邊電路，其對複數個頁面之中的選擇的頁面執行編程操作；以及編程操作控制單元，其在編程操作完成之後，控制週邊電路針對對應於深度擦除狀態的記憶體單元執行附加編程操作，處於該深度擦除狀態的記憶體單元的閾值電壓具有低於對應於擦除狀態的閾值電壓的電壓位準，記憶體單元被包括在複數個頁面中的至少一個中。
根據實施例，一種記憶體裝置的操作方法，其可以包括：對形成複數個頁面的複數個記憶體單元之中的、包括在選擇的頁面中的記憶體單元執行編程操作；以及在編程操作完成之後，針對對應於深度擦除狀態的記憶體單元執行附加編程操作，對應於該深度擦除狀態的記憶體單元的閾值電壓低於擦除狀態的閾值電壓，記憶體單元被包括在複數個頁面中的至少一個中。
相關申請案的交叉引用： 本申請案請求於2017年8月21日提交的申請號為10-2017-0105686的韓國專利申請案的優先權，其整體透過引用併入本文。
在下文中，示出根據本說明書中公開的構思的示例性實施例的具體結構或功能描述，以僅用於描述根據構思的示例性實施例，並且根據構思的示例性實施例可以透過各種形式來執行，但是描述不限於本說明書中描述的示例性實施例。
各種變型和改變可以被應用到根據構思的示例性實施例，使得示例性實施例將在圖式中示出並且在說明書中描述。然而，根據構思的示例性實施例不限於具體實施例，而是包括包含在本發明的精神和技術範圍內的所有改變、等同物或替代物。
諸如第一或第二的術語可以被用於描述各種部件，但是部件不受以上術語的限制。以上術語被用於區分一個部件與其它部件，例如，在不脫離根據本發明的構思的範圍的情況下，第一部件可以被稱為第二部件，並且類似地，第二部件可以被稱為第一部件。
應當理解的是，當描述元件「耦接」或「連接」到另一元件時，元件可以直接耦接或直接連接到另一元件或者透過第三元件耦接或連接到另一元件。相反，應當理解的是，當元件被稱為「直接連接到」或「直接耦接到」另一元件時，其它元件不介於其間。描述部件之間的關係的其它表述，即「在……之間」和「直接在……之間」，或「與……相鄰」和「與……直接相鄰」，需要以相同的方式解釋。
本說明書中使用的術語僅用於描述實施例的具體示例，而不旨在限制本發明。如果在上下文中沒有明顯相反的含義，則單數形式可以包括複數形式。在本說明書中，應當理解的是，術語「包括」或「具有」表示存在說明書中描述的特徵、數量、步驟、操作、部件、零件或其組合，但是不預先排除一個或複數個其它特徵、數量、步驟、操作、部件、零件或其組合存在或添加的可能性。
如果沒有相反地定義，則本文使用的包括技術術語或科學術語的所有術語具有與本領域普通技術人員通常理解的含義相同的含義。如果在本說明書中沒有明確定義，則在通常使用的辭典中定義的術語應當被解釋為具有與相關技術的背景中的含義相同的含義，而不被解釋為理想化或過度正式的含義。
在一些實施例中，將不詳細描述公眾知悉的進程、裝置結構和技術，以避免模糊本發明。
在下文中，將透過參照圖式解釋示例性實施例來描述本發明。
圖1是示出包括根據本發明的實施例的記憶體裝置100的儲存裝置50的示圖。
參照圖1，儲存裝置50可以包括記憶體裝置100和記憶體控制器200。
記憶體裝置100可以儲存數據。記憶體裝置100可以回應於記憶體控制器200的控制而操作。記憶體裝置100可以包括記憶體單元陣列，其中記憶體單元陣列包括儲存數據的複數個記憶體單元。
記憶體單元陣列可以包括複數個記憶體塊，複數個記憶體塊中的每一個可以包括複數個記憶體單元。記憶體裝置100可以回應於記憶體控制器200的控制而以依序的順序或隨機的順序將數據儲存在記憶體塊中。
根據實施例，記憶體裝置100可以是雙倍數據速率同步動態隨機存取記憶體（DDR SDRAM）、低功率雙倍數據速率4（LPDDR4）SDRAM、圖形雙倍數據速率（GDDR）SDRAM、低功率DDR（LPDDR）、Rambus動態隨機存取記憶體（RDRAM）、NAND快閃記憶體、垂直NAND、NOR快閃記憶體、電阻式隨機存取記憶體（RRAM）、相變記憶體（PRAM）、磁阻隨機存取記憶體（MRAM）、鐵電隨機存取記憶體（FRAM）或自旋轉移力矩隨機存取記憶體（STT-RAM）。
根據實施例，記憶體裝置100可以具有三維陣列結構。本發明可以應用於包括由絕緣層形成的電荷儲存層的電荷捕獲快閃記憶體（charge trap flash, CTF）以及包括由浮閘（floating gate, FG）形成的電荷儲存層的快閃記憶體裝置。
記憶體裝置100可以從記憶體控制器200接收命令CMD、位址ADD和數據DATA。記憶體裝置100可以對由從記憶體控制器200接收的位址ADD選擇的區域，執行與命令CMD對應的操作。
例如，記憶體裝置100可以執行寫入操作（編程操作）、讀取操作和擦除操作。在編程操作期間，記憶體裝置100可以將數據編程到由位址ADD選擇的區域中。在讀取操作期間，記憶體裝置100可以從由位址ADD選擇的區域讀取數據。在擦除操作期間，記憶體裝置100可以擦除儲存在由位址ADD選擇的區域中的數據。
根據實施例，記憶體裝置100可以進一步包括編程操作控制單元140。
包括在記憶體裝置100中的記憶體塊可以包括複數個頁面。例如，耦接到與記憶體塊耦接的字元線中的一個字元線的記憶體單元可以形成單個頁面。
在編程操作期間，記憶體裝置100可以將數據儲存在由接收的位址選擇的至少一個頁面中。記憶體裝置100可以頁面作為單位執行編程操作。記憶體裝置100可以選擇包括在記憶體塊中的複數個頁面中的一個，並且執行編程操作以將數據儲存在選擇的頁面中。在對選擇的頁面執行編程操作之後，編程操作控制單元140可執行附加編程操作以控制深度擦除（即，過度擦除）狀態下的記憶體單元的閾值電壓。
為了便於說明，可以假設選擇的頁面是第N頁面，在選擇的頁面之前被編程的頁面是第（N-1）頁面，並且在選擇的頁面之後待編程的頁面是第（N+1）頁面。第N頁面可以由耦接到第N字元線WLn的記憶體單元配置，第（N-1）頁面可以由耦接到第（N-1）字元線WLn-1的記憶體單元配置，並且第（N+1）頁面可以由耦接到第（N+1）字元線WLn+1的記憶體單元配置。根據各個實施例，第（N-1）字元線、第N字元線和第（N+1）字元線可以在一個記憶體塊中以依序的方式或隨機的方式物理地定位成彼此相鄰。
當選擇的第N頁面的編程操作完成時，編程操作控制單元140可以控制週邊電路120對選擇的第N頁面執行附加編程操作。
附加編程操作可以是對將擦除狀態作為目標編程狀態的記憶體單元的編程操作。
透過附加編程操作，具有低於對應於擦除狀態的閾值電壓的對應於深度擦除狀態的閾值電壓的記憶體單元可以被編程為具有對應於擦除狀態的閾值電壓。
根據實施例，當選擇的第N頁面的編程操作完成時，編程操作控制單元140可以對選擇的第N頁面和在選擇的第N頁面之前被編程的前一頁面第（N-1）頁面執行附加編程操作。可以同時地或依序地對選擇的第N頁面和前一頁面第（N-1）頁面執行附加編程操作。
根據實施例，當選擇的第N頁面的編程操作完成時，編程操作控制單元140可以對選擇的第N頁面、前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作。可以同時地或依序地對選擇的第N頁面、前一頁面第（N-1）頁面以及下一頁面第（N+1）頁面執行附加編程操作。
根據實施例，在對選擇的第N頁面的編程操作完成之後並且在附加編程操作開始之前，編程操作控制單元140可以附加地執行驗證操作以確定是否存在對應於深度擦除狀態的記憶體單元。
在驗證操作期間，深度擦除驗證電壓Vdeep_verify可以被施加到選擇的第N字元線WLn。根據驗證結果，編程操作控制單元140可以僅當存在對應於深度擦除狀態的記憶體單元時，才執行附加編程操作。
記憶體控制器200可以控制對記憶體裝置100的一般操作。記憶體控制器200可以回應於或不管來自主機300的請求，來控制對記憶體裝置100的操作。
例如，記憶體控制器200可以在主機300的請求下，控制記憶體裝置100執行編程操作、讀取操作或擦除操作。在編程操作期間，記憶體控制器200可以將編程命令、物理位址和數據提供至記憶體裝置100。在讀取操作期間，記憶體控制器200可以將讀取命令和物理位址提供至記憶體裝置100。在擦除操作期間，記憶體控制器200可以將擦除命令和物理位址提供至記憶體裝置100。
根據實施例，記憶體控制器200可以在沒有主機300的請求下產生編程命令、位址和數據並且將編程命令、位址和數據傳輸到記憶體裝置100。例如，記憶體控制器200可以將命令、位址和數據提供至記憶體裝置100以執行後臺操作，諸如用於磨損均衡的編程操作和用於垃圾收集的編程操作。
記憶體控制器200可以執行韌體（firmware, FW）以用於控制記憶體裝置100。當記憶體裝置100是快閃記憶體裝置時，記憶體控制器200可以操作諸如快閃記憶體轉換層（flash translation layer, FTL）的韌體以用於控制主機300與記憶體裝置100之間的通訊。更具體地，記憶體控制器200可以將包括在主機300的請求中的邏輯位址提供成物理位址，該物理位址是待被提供至記憶體裝置100的位址ADD。
主機300可以透過使用諸如以下的各種通訊方法中的至少一種與儲存裝置50通訊：通用序列匯流排（Universal Serial Bus, USB）、序列AT附件（Serial AT Attachment, SATA）、序列SCSI（Serial Attached SCSI, SAS）、高速晶片互連（High Speed Interchip, HSIC）、小型電腦系統介面（Small Computer System Interface, SCSI）、週邊元件互連（Peripheral Component Interconnection, PCI）、高速PCI（PCI express, PCIe）、高速非揮發性記憶體（NonVolatile Memory express, NVMe）、通用快閃記憶體儲存（Universal Flash Storage, UFS）、安全數位（Secure Digital, SD）、多媒體卡（MultiMedia Card, MMC）、嵌入式MMC（embedded MMC, eMMC）、雙列直插式記憶體模塊（Dual In-line Memory Module, DIMM）、暫存式DIMM（Registered DIMM, RDIMM）和低負載DIMM（Load Reduced DIMM, LRDIMM）。
圖2是示出圖1所示的記憶體裝置100的結構的示圖。
參照圖2，記憶體裝置100可以包括記憶體單元陣列110、週邊電路120和控制邏輯130。
記憶體單元陣列110可以包括複數個記憶體塊BLK1~BLKz。複數個記憶體塊BLK1~BLKz可以透過行線RL耦接到位址解碼器121。記憶體塊BLK1~BLKz可以透過位元線BL1~BLm耦接到讀取和寫入電路123。記憶體塊BLK1~BLKz中的每一個可以包括複數個記憶體單元。根據實施例，複數個記憶體單元可以是非揮發性記憶體單元。複數個記憶體單元中的、耦接到相同字元線的記憶體單元可以被定義為單個頁面。換言之，記憶體單元陣列110可以包括複數個頁面。根據實施例，包括在記憶體單元陣列110中的記憶體塊BLK1~BLKz中的每一個可以包括複數個虛擬單元（dummy cell）。虛擬單元中的一個或複數個可以串聯地耦接在汲極選擇電晶體和記憶體單元之間以及源極選擇電晶體和記憶體單元之間。
記憶體裝置100的記憶體單元可以包括儲存單個數據位元的單層單元（SLC）、儲存兩個數據位元的多層單元（MLC）、儲存三個數據位元的三層單元（TLC）和儲存四個數據位元的四層單元（QLC）。
週邊電路120可以包括位址解碼器121、電壓產生器122、讀取和寫入電路123和數據輸入/輸出電路124。
週邊電路120可以驅動記憶體單元陣列110。例如，週邊電路120可以驅動記憶體單元陣列110執行編程操作、讀取操作和擦除操作。
位址解碼器121可以透過行線RL耦接到記憶體單元陣列110。行線RL可以包括汲極選擇線、字元線、源極選擇線和共源線。根據實施例，字元線可以包括正常字元線和虛擬字元線。根據實施例，行線RL可以進一步包括管道選擇線。
位址解碼器121可以回應於控制邏輯130的控制來操作。位址解碼器121可以從控制邏輯130接收位址ADDR。
位址解碼器121可以解碼接收的位址ADDR的塊位址。位址解碼器121可以根據解碼的塊位址在記憶體塊BLK1~BLKz中選擇至少一個記憶體塊。位址解碼器121可以解碼接收的位址ADDR的行位址。位址解碼器121可以根據解碼的行位址，將從電壓產生器122提供至選擇的記憶體塊的至少一個字元線的電壓施加到至少一個字元線WL。
在編程操作期間，位址解碼器121可以將編程電壓施加到選擇的字元線並且將具有低於編程電壓的電壓位準的通過電壓施加到未選擇的字元線。在編程驗證操作期間，位址解碼器121可以將驗證電壓施加到選擇的字元線並且將高於驗證電壓的驗證通過電壓施加到未選擇的字元線。
在讀取操作期間，位址解碼器121可以將讀取電壓施加到選擇的字元線並且將高於讀取電壓的讀取通過電壓施加到未選擇的字元線。
根據實施例，可以記憶體塊作為單位對記憶體裝置100執行擦除操作。在擦除操作期間，輸入到記憶體裝置100的位址ADDR可以包括塊位址。位址解碼器121可以解碼塊位址並且根據解碼的塊位址選擇一個記憶體塊。在擦除操作期間，位址解碼器121可將接地電壓施加到與選擇的記憶體塊耦接的字元線。
根據實施例，位址解碼器121可以解碼傳輸的位址ADDR的列位址。解碼的列位址DCA可以被傳輸到讀取和寫入電路123。例如，位址解碼器121可以包括諸如行解碼器、列解碼器和位址緩衝器的部件。
電壓產生器122可以透過使用供給到記憶體裝置100的外部電源電壓來產生複數個電壓。電壓產生器122可以回應於控制邏輯130的控制來操作。
根據實施例，電壓產生器122可以透過調節外部電源電壓來產生內部電源電壓。由電壓產生器122產生的內部電源電壓可以被作為記憶體裝置100的操作電壓。
根據實施例，電壓產生器122可透過使用外部電源電壓或內部電源電壓來產生複數個電壓。電壓產生器122可以產生記憶體裝置100所需的各種電壓。例如，電壓產生器122可以產生複數個擦除電壓、複數個編程電壓、複數個通過電壓、複數個選擇的讀取電壓和複數個未選擇的讀取電壓。
根據實施例，電壓產生器122可以產生被施加以執行附加編程操作的附加編程電壓。附加編程電壓可以被施加，以對具有對應於深度擦除狀態的閾值電壓的記憶體單元進行編程，從而具有對應於擦除狀態的閾值電壓。換言之，記憶體單元可能由於高擦除電壓而具有對應於深度擦除狀態的閾值電壓，其中該對應於深度擦除狀態的閾值電壓低於對應於擦除狀態的閾值電壓。附加編程電壓可以是編程電壓，其被施加以對具有對應於深度擦除狀態的閾值電壓的編程記憶體單元進行編程，從而具有對應於擦除狀態的閾值電壓，其中對應於擦除狀態的閾值電壓具有高於對應於深度擦除狀態的閾值電壓的電壓位準。根據實施例，附加編程電壓可以具有單個固定電壓位準。
電壓產生器122可以包括複數個泵浦電容器（pumping capacitor）並且回應於控制邏輯130的控制透過選擇性地啟動複數個泵浦電容器來產生複數個電壓，其中泵浦電容器接收內部電源電壓以產生具有各種電壓位準的複數個電壓。
產生的電壓可以透過位址解碼器121被供給到記憶體單元陣列110。
讀取和寫入電路123可以包括第一頁面緩衝器PB1至第m頁面緩衝器PBm。第一頁面緩衝器PB1至第m頁面緩衝器PBm中的每一個可以透過各個第一位元線BL1至第m位元線BLm中的每一個耦接到記憶體單元陣列110。第一頁面緩衝器PB1至第m頁面緩衝器PBm可以回應於控制邏輯130的控制來操作。
第一頁面緩衝器PB1至第m頁面緩衝器PBm可以與數據輸入/輸出電路124進行數據通訊。在編程期間，第一頁面緩衝器PB1至第m頁面緩衝器PBm可以透過數據輸入/輸出電路124和數據線DL來接收待被儲存的數據DATA。
在編程操作期間，當編程脈衝被施加到選擇的字元線時，第一頁面緩衝器PB1至第m頁面緩衝器PBm可以透過各自位元線BL1~BLm，將透過數據輸入/輸出電路124接收的數據DATA傳輸到選擇的記憶體單元。可以根據傳輸的數據DATA來編程選擇的頁面的記憶體單元。更具體地，與施加編程允許電壓（例如，接地電壓）的位元線耦接的記憶體單元可以具有增加的閾值電壓。與施加編程禁止電壓（例如，電源電壓）的位元線耦接的記憶體單元的閾值電壓可以被保持。在編程驗證操作期間，第一頁面緩衝器PB1至第m頁面緩衝器PBm可以透過各自位元線BL1~BLm讀取儲存在選擇的記憶體單元中的數據。
在讀取操作期間，讀取和寫入電路123可以透過位元線BL從選擇的頁面的記憶體單元讀取數據DATA並且將讀取的數據DATA輸出到數據輸入/輸出電路124。
在擦除操作期間，讀取和寫入電路123可以使位元線BL浮動（float）。根據實施例，讀取和寫入電路123可以包括列選擇電路。
數據輸入/輸出電路124可以透過數據線DL耦接到第一頁面緩衝器PB1至第m頁面緩衝器PBm。數據輸入/輸出電路124可以回應於控制邏輯130的控制而操作。
數據輸入/輸出電路124可以包括可以接收輸入數據的複數個輸入/輸出緩衝器（未示出）。在編程操作期間，數據輸入/輸出電路124可以從外部控制器（未示出）接收待被儲存的數據DATA。在讀取操作期間，數據輸入/輸出電路124可以將從包括在讀取和寫入電路123中的第一頁面緩衝器PB1至第m頁面緩衝器PBm傳輸的數據輸出到外部控制器。
控制邏輯130可以耦接到位址解碼器121、電壓產生器122、讀取和寫入電路123和數據輸入/輸出電路124。控制邏輯130可以控制記憶體裝置100的一般操作。控制邏輯130可以回應於從外部裝置傳輸的命令CMD而操作。根據實施例，由控制邏輯130接收的位址ADDR可以與參照圖1描述的位址ADD相同。
根據本發明的實施例，控制邏輯130可以進一步包括編程操作控制單元140。
編程操作控制單元140可以控制記憶體裝置100的編程操作。
在編程操作期間，編程操作控制單元140可以從外部控制器（未示出）接收編程命令、位址和數據。編程操作控制單元140可以控制週邊電路120對與位址對應的至少一個頁面執行編程操作。
編程操作控制單元140可以控制週邊電路120對至少一個頁面中的、由與選擇的字元線耦接的記憶體單元限定的選擇的頁面執行編程操作。可以對選擇的頁面執行編程操作以增加與選擇的字元線耦接的記憶體單元的閾值電壓，使得記憶體單元中的每一個可以將基於閾值電壓劃分的複數個編程狀態中的一個編程狀態作為目標編程狀態。
根據實施例，當記憶體單元是單層單元（SLC）時，複數個編程狀態可以是擦除狀態和第一編程狀態PV1。當記憶體單元是多層單元（MLC）時，複數個編程狀態可以是擦除狀態和第一編程狀態PV1至第三編程狀態PV3。當記憶體單元是三層單元（TLC）時，複數個編程狀態可以是擦除狀態和第一編程狀態PV1至第七編程狀態PV7。當記憶體單元是四層單元（QLC）時，複數個編程狀態可以是擦除狀態和第一編程狀態PV1至第十五編程狀態PV15。將參照圖7更詳細地描述對選擇的頁面的編程操作。
為了便於說明，可以假設選擇的頁面是第N頁面，在選擇的頁面之前編程的頁面是第（N-1）頁面，並且在選擇的頁面之後待編程的頁面是第（N+1）頁面。第N頁面可以由耦接到第N字元線WLn的記憶體單元配置，第（N-1）頁面可以由耦接到第（N-1）字元線WLn-1的記憶體單元配置，並且第（N+1）頁面可以由耦接到第（N+1）字元線WLn+1的記憶體單元配置。根據各個實施例，第（N-1）字元線、第N字元線和第（N+1）字元線可以在單個記憶體塊中以依序的方式或隨機的方式物理地定位成彼此相鄰。
當選擇的第N頁面的編程操作完成時，編程操作控制單元140可以控制週邊電路120對選擇的第N頁面執行附加編程操作。
可以對將擦除狀態作為目標編程狀態的記憶體單元執行附加編程操作。
在附加編程操作期間，編程操作控制單元140可以控制週邊電路120向第N字元線施加附加編程電壓。根據實施例，編程操作控制單元140可以控制週邊電路120向第N字元線施加附加編程電壓至少一次。
透過附加編程操作，具有低於對應於擦除狀態的閾值電壓的對應於深度擦除狀態的閾值電壓的記憶體單元可以被編程為具有對應於擦除狀態的閾值電壓。
當附加編程電壓被施加到選擇的字元線時，編程操作控制單元140可以控制週邊電路120將編程允許電壓（例如，0V）施加到與在耦接到選擇的字元線的記憶體單元之中的、具有對應於擦除狀態的閾值電壓的記憶體單元耦接的位元線。編程操作控制單元140可以控制週邊電路120將編程禁止電壓（例如，電源電壓）施加到與將除擦除狀態之外的另一編程狀態作為目標編程狀態的記憶體單元耦接的位元線。根據各個實施例，當附加編程電壓被施加到選擇的字元線時，編程操作控制單元140可以控制週邊電路120將編程允許電壓施加到與耦接到選擇的字元線的記憶體單元耦接的位元線。
根據實施例，當選擇的第N頁面的編程操作完成時，編程操作控制單元140可以控制週邊電路120對選擇的第N頁面和在選擇的第N頁面之前編程的前一個第（N-1）頁面執行附加編程操作。可以同時地或依序地對選擇的第N頁面和前一個第（N-1）頁面執行附加編程操作。當同時對選擇的第N頁面和在選擇的第N頁面之前編程的前一個第（N-1）頁面執行附加編程操作時，編程操作控制單元140可以控制週邊電路120將編程允許電壓施加到與包括在選擇的第N頁面和在選擇的第N頁面之前編程的前一個第（N-1）頁面中的記憶體單元耦接的位元線。
根據實施例，當選擇的第N頁面的編程操作完成時，編程操作控制單元140可以控制週邊電路120對選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作。
可以同時地或依序地對選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作。當同時對選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作時，編程操作控制單元140可以控制週邊電路120將編程允許電壓施加到與包括在選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面中的記憶體單元耦接的位元線。
根據實施例，在對選擇的第N頁面的編程操作完成之後並且在附加編程操作開始之前，編程操作控制單元140可以附加地執行驗證操作以確定是否存在對應於深度擦除狀態的記憶體單元。
在驗證操作期間，深度擦除驗證電壓Vdeep_verify可以被施加到選擇的第N字元線。根據驗證結果，編程操作控制單元140可以僅當存在對應於深度擦除狀態的記憶體單元時才執行附加編程操作。
將參照下面描述的圖8至圖13更詳細地描述根據實施例的記憶體裝置100的附加編程操作。
圖3示出圖2所示的記憶體單元陣列110的實施例。
參照圖3，記憶體單元陣列110可以包括記憶體塊BLK1~BLKz。記憶體塊中的每一個可以具有三維結構。每個記憶體塊可以包括堆疊在基底上的複數個記憶體單元。複數個記憶體單元可以在+X方向、+Y方向和+Z方向上佈置。將參照圖4和圖5更詳細地描述每個記憶體塊的結構。
圖4是示出圖3所示的記憶體塊BLK1~BLKz中的記憶體塊BLKa的電路圖。
參照圖4，記憶體塊BLKa可以包括複數個單元串CS11~CS1m和單元串CS21~CS2m。根據實施例，單元串CS11~CS1m和單元串CS21~CS2m中的每一個可以形成為「U」形。在記憶體塊BLKa中，「m」個單元串可以被佈置在行方向（即，+X方向）上。為了便於說明，如圖4所示，可以在列方向（即，+Y方向）上佈置兩個單元串。然而，可以在列方向上佈置三個或更複數個單元串。
單元串CS11~CS1m和單元串CS21~CS2m中的每一個可以包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn、管道電晶體PT以及至少一個汲極選擇電晶體DST。
源極選擇電晶體SST和汲極選擇電晶體DST以及記憶體單元MC1~MCn可以具有相似的結構。根據實施例，源極選擇電晶體SST和汲極選擇電晶體DST以及記憶體單元MC1~MCn中的每一個可以包括通道層、隧穿絕緣層、電荷儲存層和阻擋絕緣層。根據實施例，用於提供通道層的柱狀物（pillar）可以被提供至每個單元串。根據實施例，用於提供通道層、隧穿絕緣層、電荷儲存層和阻擋絕緣層中的至少一個的柱狀物可以被提供至每個單元串。
每個單元串的源極選擇電晶體SST可以耦接在共源線CSL與記憶體單元MC1~MCp之間。
根據實施例，佈置在相同行中的單元串的源極選擇電晶體可以耦接到在行方向上延伸的源極選擇線，並且佈置在不同行中的單元串的源極選擇電晶體可以耦接到不同的源極選擇線。在圖4中，第一行中的單元串CS11~CS1m的源極選擇電晶體可以耦接到第一源極選擇線SSL1。第二行中的單元串CS21~CS2m的源極選擇電晶體可以耦接到第二源極選擇線SSL2。
根據另一實施例，單元串CS11~CS1m和CS21~CS2m的源極選擇電晶體可以共同地耦接到單個源極選擇線。
每個單元串的第一記憶體單元MC1至第n記憶體單元MCn可以耦接在源極選擇電晶體SST和汲極選擇電晶體DST之間。
第一記憶體單元MC1至第n記憶體單元MCn可以被劃分成第一記憶體單元MC1至第p記憶體單元MCp以及第（p+1）記憶體單元MCp+1至第n記憶體單元MCn。可以在與+Z方向相反的方向上依序地佈置第一記憶體單元MC1至第p記憶體單元MCp，並且串聯地耦接在源極選擇電晶體SST與管道電晶體PT之間。可以在+Z方向上依序地佈置第（p+1）記憶體單元MCp+1至第n記憶體單元MCn，並且串聯地耦接在管道電晶體PT和汲極選擇電晶體DST之間。第一記憶體單元MC1至第p記憶體單元MCp以及第（p+1）記憶體單元MCp+1至第n記憶體單元MCn可以透過管道電晶體PT耦接。每個單元串的第一記憶體單元MC1至第n記憶體單元MCn的閘極可以分別耦接到第一字元線WL1至第n字元線WLn。
每個單元串的管道電晶體PT的閘極可以耦接到管線PL。
每個單元串的汲極選擇電晶體DST可以耦接在對應的位元線和記憶體單元MCp+1~MCn之間。在行方向上佈置的單元串可以耦接到在行方向上延伸的汲極選擇線。第一行中的單元串CS11~CS1m的汲極選擇電晶體可以耦接到第一汲極選擇線DSL1。第二行中的單元串CS21~CS2m的汲極選擇電晶體可以耦接到第二汲極選擇線DSL2。
在列方向上佈置的單元串可以耦接到在列方向上延伸的位元線。在圖4中，第一列中的單元串CS11和單元串CS21可以耦接到第一位元線BL1。第m列中的單元串CS1m和單元串CS2m可以耦接到第m位元線BLm。
在行方向上佈置的單元串中的、耦接到相同字元線的記憶體單元可以形成單個頁面。例如，第一行中的單元串CS11~CS1m中的、耦接到第一字元線WL1的記憶體單元可以形成單個頁面。第二行中的單元串CS21~CS2m中的、耦接到第一字元線WL1的記憶體單元可以形成另一頁面。當第一汲極選擇線DSL1和第二汲極選擇線DSL2中的一個被選擇時，在行方向上佈置的單元串可以被選擇。當字元線WL1~WLn中的一個被選擇時，可以從選擇的單元串中選擇一個頁面。
根據本發明的另一實施例，偶數位元線和奇數位元線可以代替第一位元線BL1至第m位元線BLm。另外，在行方向上佈置的單元串CS11~CS1m或單元串CS21~CS2m的偶數單元串可以分別耦接到偶數位元線，並且在行方向上佈置的單元串CS11~CS1m或單元串CS21~CS2m的奇數單元串可以分別耦接到奇數位元線。
根據實施例，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可以作為虛擬記憶體單元。例如，可以提供至少一個虛擬記憶體單元以減小源極選擇電晶體SST與記憶體單元MC1~MCp之間的電場。可選地，可以提供至少一個虛擬記憶體單元以減小汲極選擇電晶體DST與記憶體單元MCp+1~MCn之間的電場。當虛擬記憶體單元的數量增加時，記憶體塊BLKa的操作可靠性可以提高，並且記憶體塊BLKa的大小可以增加。另一方面，當虛擬記憶體單元的數量減小時，記憶體塊BLKa的大小可以減小，並且記憶體塊BLKa的操作可靠性可以降低。
為了有效地控制至少一個虛擬記憶體單元，每個虛擬記憶體單元可以具有所需的閾值電壓。在對記憶體塊BLKa進行擦除操作之前或之後，可以對部分虛擬記憶體單元或全部虛擬記憶體單元執行編程操作。當在編程操作之後執行擦除操作時，透過控制施加到與虛擬記憶體單元耦接的虛擬字元線的電壓，虛擬記憶體單元可以具有所需的閾值電壓。
圖5是示出圖3所示的記憶體塊BLK1~BLKz中的記憶體塊BLKb的另一實施例的電路圖。
參照圖5，記憶體塊BLKb可以包括複數個單元串CS11′~CS1m′和單元串CS21′~CS2m′。單元串CS11′~CS1m′和單元串CS21′~CS2m′可以在+Z方向上延伸。單元串CS11′~CS1m′和單元串CS21′~CS2m′中的每一個可以包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn以及至少一個汲極選擇電晶體DST，其全部堆疊在記憶體塊BLK1′下方的基底（未示出）上方。
每個單元串的源極選擇電晶體SST可以耦接在共源線CSL與記憶體單元MC1~MCn之間。在相同行中佈置的單元串的源極選擇電晶體可以耦接到相同的源極選擇線。在第一行中佈置的單元串CS11′~CS1m′的源極選擇電晶體可以耦接到第一源極選擇線SSL1。在第二行中佈置的單元串CS21′~CS2m′的源極選擇電晶體可以耦接到第二源極選擇線SSL2。根據本發明的另一實施例，單元串CS11′~CS1m′和單元串CS21′~CS2m′的源極選擇電晶體可以共同地耦接到單個源極選擇線。
每個單元串的第一記憶體單元MC1至第n記憶體單元MCn可以串聯地耦接在源極選擇電晶體SST和汲極選擇電晶體DST之間。第一記憶體單元MC1至第n記憶體單元MCn的閘極可以耦接到第一字元線WL1至第n字元線WLn。
每個單元串的汲極選擇電晶體DST可以耦接在對應的位元線和記憶體單元MC1~MCn之間。在行方向上佈置的單元串的汲極選擇電晶體可以耦接到在行方向（即，X方向）上延伸的汲極選擇線。第一行中的單元串CS11′~CS1m′的汲極選擇電晶體可以耦接到第一汲極選擇線DSL1。第二行中的單元串CS21′~CS2m′的汲極選擇電晶體可以耦接到第二汲極選擇線DSL2。
因此，除了從記憶體塊BLKb的每個單元串中去除了管道電晶體PT之外，圖5所示的記憶體塊BLKb可以具有與圖4所示的記憶體塊BLKa相似的等效電路。
根據本發明的另一實施例，偶數位元線和奇數位元線可以代替第一位元線BL1至第m位元線BLm。在行方向上佈置的單元串CS11′~CS1m′或單元串CS21′~CS2m′的偶數單元串可以分別耦接到偶數位元線，並且在行方向上佈置的單元串CS11′~CS1m′或單元串CS21′~CS2m′的奇數單元串可以分別耦接到奇數位元線。
根據實施例，第一記憶體單元MC1至第n記憶體單元MCn中的至少一個可以作為虛擬記憶體單元。例如，可以提供至少一個虛擬記憶體單元以減小源極選擇電晶體SST與記憶體單元MC1~MCn之間的電場。可選地，可以提供至少一個虛擬記憶體單元以減小汲極選擇電晶體DST與記憶體單元MC1~MCn之間的電場。當提供較多的虛擬記憶體單元時，記憶體塊BLKb的操作可靠性可以提高，並且記憶體塊BLKb的大小可以增加。當提供較少的虛擬記憶體單元時，記憶體塊BLKb的大小可以減小，並且記憶體塊BLKb的操作可靠性可以降低。
為了有效地控制至少一個虛擬記憶體單元，虛擬記憶體單元中的每一個可以具有所需的閾值電壓。在對記憶體塊BLKb進行擦除操作之前或之後，可以對部分虛擬記憶體單元或全部虛擬記憶體單元執行編程操作。當在執行編程操作之後執行擦除操作時，透過控制施加到與虛擬記憶體單元耦接的虛擬字元線的電壓，虛擬記憶體單元可以具有所需的閾值電壓。
圖6是示出圖2所示的記憶體單元陣列110中包括的記憶體塊BLK1~BLKz中的記憶體塊BLKc的實施例的電路圖。
參照圖6，記憶體塊BLKc可以包括複數個單元串SR。複數個單元串SR可以分別耦接到複數個位元線BL1~BLm。單元串SR中的每一個可以包括至少一個源極選擇電晶體SST、第一記憶體單元MC1至第n記憶體單元MCn以及至少一個汲極選擇電晶體DST。
每個單元串SR的源極選擇電晶體SST可以耦接在記憶體單元MC與共源線CSL之間。單元串SR的源極選擇電晶體SST可以共同耦接到共源線CSL。
每個單元串SR的汲極選擇電晶體DST可以耦接在記憶體單元MC與位元線BL之間。複數個單元串SR的汲極選擇電晶體DST可以耦接到位元線BL1~BLn。
在每個單元串SR中，複數個記憶體單元MC可以被設置在源極選擇電晶體SST和汲極選擇電晶體DST之間。在每個單元串SR中，複數個記憶體單元MC可以串聯耦接。
在複數個單元串SR中，距離共源線CSL相同距離的記憶體單元MC可以共同耦接到單個字元線。複數個單元串SR中的記憶體單元MC可以耦接到複數個字元線WL1~WLm。
在記憶體塊BLKc中，記憶體單元MC可以記憶體塊作為單位被擦除。當記憶體單元MC以記憶體塊作為單位被擦除時，記憶體塊BLKc的所有記憶體單元MC可以同時被擦除。
圖7是示出編程操作期間施加到字元線和位元線的電壓的示圖。
參照圖7，編程操作可以包括複數個編程迴圈。單個編程迴圈可以包括編程電壓施加進程和編程驗證進程。圖7示出編程電壓施加進程。
編程電壓Vpgm可以被施加到選擇的字元線Selected WL。根據實施例，可以根據增量步進脈衝編程（incremental step pulse programming, ISPP）方法產生編程電壓Vpgm。換言之，當重複編程迴圈時，編程電壓Vpgm的位準可以逐漸增加或減少預定的電壓增量。在每個編程迴圈中施加的編程電壓Vpgm的數量、其電壓位準以及電壓施加時間可以由圖1的記憶體控制器200內部地控制或者由圖1的編程操作控制單元140外部地控制。
通過電壓Vpass可以被施加到除了選擇的字元線Selected WL之外的未選擇的字元線Unselected WL。根據實施例，具有相同電壓位準的通過電壓Vpass可以被施加到未選擇的字元線Unselected WL。根據實施例，通過電壓Vpass的電壓位準可以根據字元線的位置而變化。
作為編程允許電壓的接地電壓GND（例如，0V）可以被施加到與待編程的記憶體單元耦接的選擇的位元線Selected BL。
作為編程禁止電壓的電源電壓Vcc可以被施加到與除了待編程的記憶體單元之外的剩餘記憶體單元耦接的未選擇的位元線Unselected BLs。
雖然未在圖7中示出，但是記憶體裝置可以在編程驗證進程期間，將驗證電壓Vverify施加到選擇的字元線Selected WL，並將驗證通過電壓Vverify_pass施加到未選擇的字元線Unselected WL。記憶體裝置可以感測透過與耦接到選擇的字元線Selected WL的記憶體單元耦接的位元線輸出的電壓或電流，並且基於感測結果來確定編程驗證是通過還是失敗。
圖8是示出根據實施例的在附加編程操作之前和之後的記憶體單元的閾值電壓分佈的示圖。
參照圖8，（a）是示出執行附加編程操作之前的記憶體單元的閾值電壓分佈的示圖，並且（b）是示出執行附加編程操作之後的記憶體單元的閾值電壓分佈的示圖。
在圖8的（a）中，記憶體單元可以被編程以對應於基於閾值電壓劃分的擦除狀態E和複數個編程狀態PV1~PV3中的一個。然而，對應於擦除狀態E的一些記憶體單元可能被示出為具有對應於深度擦除狀態的閾值電壓。對應於深度擦除狀態的記憶體單元可以屬於陰影線區域。當與對應於深度擦除狀態的記憶體單元相鄰的字元線中存在對應於編程狀態的記憶體單元時，可能增加通道方向上的橫向電場。因此，記憶體裝置的保持特性可能劣化。
在圖8的（b）中，當執行根據實施例的附加編程操作時，對應於深度擦除狀態的記憶體單元可以被示出為具有對應於正常擦除狀態E的閾值電壓。
圖9是示出根據實施例的記憶體裝置的操作方法的流程圖。
參照圖9，在步驟901至步驟905處，記憶體裝置可以對選擇的第N頁面執行編程操作。
在步驟901處，記憶體裝置可以將編程電壓施加到選擇的第N字元線。更具體地，記憶體裝置可以將編程電壓施加到選擇的第N字元線並且將通過電壓施加到未選擇的字元線。透過施加編程電壓，耦接到選擇的第N字元線的記憶體單元的閾值電壓可以增加。
在步驟903處，記憶體裝置可以確定驗證操作是通過還是失敗。更具體地，記憶體裝置可以將驗證電壓施加到選擇的第N字元線並且將驗證通過電壓施加到未選擇的字元線。記憶體裝置可以透過耦接到記憶體單元的位元線，來確定耦接到選擇的第N字元線的記憶體單元的驗證操作是失敗還是通過。當驗證操作通過時，進程流程可以進行到步驟907並且對選擇的第N頁面執行附加編程操作。當驗證操作失敗時，進程流程可以進行到步驟905以控制編程電壓。步驟901至步驟905可以形成單個編程迴圈。可以透過複數個編程迴圈來對記憶體單元進行編程。當記憶體單元達到目標編程狀態時，步驟903處的驗證操作通過。
在步驟907處，當對選擇的第N頁面的編程操作完成時，記憶體裝置可以對選擇的第N頁面執行附加編程操作。可以對將擦除狀態作為目標編程狀態的記憶體單元執行附加編程操作。更具體地，記憶體裝置可以將附加編程電壓施加到選擇的第N字元線。根據實施例，記憶體裝置可以向選擇的第N字元線施加附加編程電壓至少一次。
透過附加編程操作，具有低於對應於擦除狀態的閾值電壓的對應於深度擦除狀態的閾值電壓的記憶體單元可以被編程以具有對應於擦除狀態的閾值電壓。
當附加編程電壓被施加到選擇的第N字元線時，記憶體裝置可以將編程允許電壓（例如，0V）施加到與耦接到選擇的字元線的記憶體單元之中的、將擦除狀態作為目標編程狀態的記憶體單元耦接的位元線，並且將編程禁止電壓（例如，電源電壓）施加到與將除了擦除狀態之外的另一編程狀態作為目標編程狀態的記憶體單元耦接的位元線。根據各個實施例，當附加編程電壓被施加到選擇的第N字元線時，記憶體裝置可以將編程允許電壓施加到與耦接到選擇的第N字元線的記憶體單元耦接的所有位元線。
圖10是示出根據另一實施例的記憶體裝置的操作方法的流程圖。
參照圖10，在步驟1001至步驟1003處，記憶體裝置可以對選擇的第N頁面執行編程操作。
可以與圖9所示的步驟901至步驟905相同的方式執行步驟1001至步驟1003。更具體地，當參照圖9描述的步驟903處的驗證操作通過時，可以完成步驟1003處的編程操作。
在圖10的實施例中，當對選擇的第N頁面的編程操作完成時，記憶體裝置可以對選擇的第N頁面和在選擇的第N頁面之前編程的前一頁面第（N-1）頁面執行附加編程操作。
在步驟1005處，記憶體裝置可以同時地或依序地對選擇的第N頁面和在選擇的第N頁面之前編程的前一頁面第（N-1）頁面執行附加編程操作。
當記憶體裝置依序地對選擇的第N頁面和在選擇的第N頁面之前編程的前一頁面第（N-1）頁面執行附加編程操作時，例如，記憶體裝置可以將附加編程電壓施加到選擇的第N字元線。根據實施例，記憶體裝置可以將附加編程電壓施加到選擇的第N字元線。當附加編程電壓被施加到選擇的第N字元線時，記憶體裝置可以將編程允許電壓（例如，0V）施加到與在耦接到選擇的字元線的記憶體單元之中的、將擦除狀態作為目標編程狀態的記憶體單元耦接的位元線，並且將編程禁止電壓（例如，電源電壓）施加到與將除了擦除狀態之外的另一編程狀態作為目標編程狀態的記憶體單元耦接的位元線。
隨後，記憶體裝置可以對在選擇的第N頁面之前編程的前一頁面第（N-1）頁面執行附加編程操作。當附加編程電壓被施加到前一字元線第（N-1）字元線時，記憶體裝置可以將編程允許電壓（例如，0V）施加到與在耦接到前一字元線第（N-1）字元線的記憶體單元之中的、將擦除狀態作為目標編程狀態的記憶體單元耦接的位元線，並且將編程禁止電壓（例如，電源電壓）施加到與將除了擦除狀態之外的另一編程狀態作為目標編程狀態的記憶體單元耦接的位元線。
根據各個實施例，可以在對選擇的第N頁面執行附加編程操作之前，對在選擇的第N頁面之前編程的前一頁面第（N-1）頁面執行附加編程操作。
根據實施例，當記憶體裝置對選擇的第N頁面和在選擇的第N頁面之前編程的前一頁面第（N-1）頁面執行附加編程操作時，附加編程電壓可以被施加到選擇的第N字元線和前一字元線第（N-1）字元線。記憶體裝置可以將編程允許電壓施加到與選擇的第N字元線和前一字元線第（N-1）字元線的記憶體單元耦接的所有位元線。
圖11是示出根據另一實施例的記憶體裝置的操作方法的流程圖。
參照圖11，在步驟1101至步驟1103處，記憶體裝置可以對選擇的第N頁面執行編程操作。
可以與圖9所示的步驟901至步驟905相同的方式執行步驟1101至步驟1103。更具體地，可以認為在圖9所示的步驟903處的驗證操作通過時，步驟1103處的編程操作完成。
在圖11所示的實施例中，當選擇的第N頁面的編程操作完成時，記憶體裝置可以對選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作。
在步驟1105處，記憶體裝置可以同時地或依序地對選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作。
當依序地對選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作時，例如，記憶體裝置可以將附加編程電壓施加到選擇的第N字元線。根據實施例，記憶體裝置可以向選擇的第N字元線施加附加編程電壓至少一次。當附加編程電壓被施加到選擇的第N字元線時，記憶體裝置可以將編程允許電壓（例如，0V）施加到與在耦接到選擇的字元線的記憶體單元之中的、將擦除狀態作為目標編程狀態的記憶體單元耦接的位元線，並且將編程禁止電壓（例如，電源電壓）施加到與將除了擦除狀態之外的另一編程狀態作為目標編程狀態的記憶體單元耦接的位元線。
隨後，記憶體裝置可以對在選擇的第N頁面之前編程的前一頁面第（N-1）頁面執行附加編程操作。當附加編程電壓被施加到前一字元線第（N-1）字元線時，記憶體裝置可以將編程允許電壓（例如，0V）施加到與在耦接到前一字元線第（N-1）字元線的記憶體單元之中的、將擦除狀態作為目標編程狀態的記憶體單元耦接的位元線，並且將編程禁止電壓（例如，電源電壓）施加到與將除了擦除狀態之外的另一編程狀態作為目標編程狀態的記憶體單元耦接的位元線。
隨後，記憶體裝置可以對在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作。當附加編程電壓被施加到下一字元線第（N+1）字元線時，記憶體裝置可以將編程允許電壓（例如，0V）施加到與在耦接到下一字元線第（N+1）字元線的記憶體單元之中的、將擦除狀態作為目標編程狀態的記憶體單元耦接的位元線，並且將編程禁止電壓（例如，電源電壓）施加到與將除了擦除狀態之外的另一編程狀態作為目標編程狀態的記憶體單元耦接的位元線。
根據各個實施例，不管頁面的順序如何，可以依序地或隨機地對選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作。
根據實施例，當記憶體裝置同時地對選擇的第N頁面、在選擇的第N頁面之前編程的前一頁面第（N-1）頁面以及在選擇的第N頁面之後待編程的下一頁面第（N+1）頁面執行附加編程操作時，記憶體裝置可以同時地將附加編程電壓施加到選擇的第N字元線、前一字元線第（N-1）字元線以及下一字元線第（N+1）字元線。記憶體裝置可以將編程允許電壓施加到與耦接到選擇的第N字元線、前一字元線第（N-1）字元線以及下一字元線第（N+1）字元線的記憶體單元耦接的所有位元線。
圖12是示出根據另一實施例的記憶體裝置的操作方法的流程圖。
參照圖12，可以與圖10所示的步驟1001至步驟1003相同的方式執行步驟1201至步驟1203，並且可以與圖10所示的步驟1005相同的方式執行步驟1207。
圖12所示的實施例與圖10所示的實施例的不同之處可在於：在步驟1205處，可以附加地執行用於確定是否存在具有深度擦除狀態的記憶體單元的操作並且根據步驟1205中的結果，在步驟1207處選擇性地執行附加編程操作。
在步驟1207處執行附加編程操作之前，在步驟1203處執行對選擇的第N頁面的編程操作之後，在步驟1205處，記憶體裝置可以附加地執行驗證操作以確定是否存在具有深度擦除狀態的記憶體單元。
在驗證操作期間，可以將深度擦除驗證電壓Vdeep_verify施加到選擇的第N字元線和前一字元線第（N-1）字元線。根據驗證結果，記憶體裝置可以僅當存在對應於深度擦除狀態的記憶體單元時才執行附加編程操作。
圖13是示出根據另一實施例的記憶體裝置的操作方法的流程圖。
可以與圖11所示的步驟1101至步驟1103相同的方式執行步驟1301至步驟1303，並且可以與圖11所示的步驟1105相同的方式執行步驟1307。因此，將基於參照圖11進行的描述來描述圖13所示的實施例的操作方法。
圖13的實施例與圖11的實施例的不同之處可在於：在步驟1307處執行附加編程操作之前，在步驟1305處，確定是否存在具有深度擦除狀態的記憶體單元，並且根據確定的結果，可以選擇性地執行附加編程操作。
在步驟1303處完成對選擇的第N頁面的編程操作之後，在步驟1307處執行附加編程操作之前，在步驟1305處，記憶體裝置可以附加地執行驗證操作以確定是否存在對應於深度擦除狀態的記憶體單元。
在驗證操作期間，可以將深度擦除驗證電壓Vdeep_verify施加到選擇的第N字元線、前一字元線第（N-1）字元線以及下一字元線第（N+1）字元線。根據驗證結果，記憶體裝置可以僅當存在對應於深度擦除狀態的記憶體單元時才執行附加編程操作。
圖14是示出圖1所示的儲存裝置50的另一實施例的方塊圖。
參照圖14，儲存裝置1000可以包括半導體記憶體裝置1300和控制器1200。
半導體記憶體裝置1300可以與以上參照圖1描述的半導體記憶體裝置100基本相同的方式來配置和操作。控制器1200可以與以上參照圖1描述的記憶體控制器200基本相同的方式來配置和操作。因此，將省略其詳細描述。
控制器1200可以耦接到主機和半導體記憶體裝置1300。控制器1200可以在主機的請求下存取半導體記憶體裝置1300。例如，控制器1200可以控制半導體記憶體裝置1300的讀取操作、編程操作、擦除操作和/或後臺操作。控制器1200可以提供半導體記憶體裝置1300和主機之間的介面。控制器1200可以驅動韌體以控制半導體記憶體裝置1300。
控制器1200可以包括隨機存取記憶體（RAM）1210、處理單元1220、主機介面1230、記憶體介面1240和錯誤校正碼電路1250。
RAM 1210可以被作為處理單元1220的操作記憶體、半導體記憶體裝置1300和主機之間的快取記憶體和/或半導體記憶體裝置1300和主機之間的緩衝記憶體。
處理單元1220可以控制控制器1200的操作。處理單元可以控制半導體記憶體裝置1300的讀取操作、編程操作、擦除操作和後臺操作。處理單元1220可以操作韌體以控制半導體記憶體裝置1300。根據實施例，處理單元1220可以作為快閃記憶體轉換層FTL。處理單元1220可以透過快閃記憶體轉換層FTL，將由主機提供的邏輯塊位址LBA轉換成物理塊位址PBA。快閃記憶體轉換層FTL可以透過使用映射表接收邏輯塊位址LBA，並且將邏輯塊位址LBA轉換為物理塊位址PBA。根據映射單元，可存在用於快閃記憶體轉換層的多種位址映射方法。這些位址映射方法的示例可以包括頁面映射方法、塊映射方法和混合映射方法。
處理單元1220可以隨機化從主機接收的數據。例如，處理單元1220可以透過使用隨機化種子來隨機化從主機接收的數據。隨機化數據可以被提供至半導體記憶體裝置1300，使得可以利用隨機化數據來對記憶體單元陣列進行編程。
處理單元1220還可以在讀取操作期間對來自半導體記憶體裝置1300的數據進行去隨機化。例如，處理單元1220可以透過使用去隨機化種子來對從半導體記憶體裝置1300接收的數據進行去隨機化。去隨機化數據可以被輸出到主機。
根據實施例，處理單元1220可以透過驅動軟體或韌體來執行隨機化操作和去隨機化操作。
主機介面1230可以包括用於主機和控制器1200之間的數據交換的協定。根據實施例，控制器1200可以使用諸如以下的各種介面協定中的至少一種與主機通訊：通用序列匯流排（USB）協定、多媒體卡（MMC）協定、週邊元件互連（PCI）協定、高速PCI（PCI-E）協定、先進技術附件（ATA）協定、序列ATA協定、平行ATA協定、小型電腦小型介面（SCSI）協定、增強型小型磁碟介面（ESDI）協定、整合裝置電路（IDE）協定和專用協定。
記憶體介面1240可以與半導體記憶體裝置1300介面連接。例如，記憶體介面1240可以包括NAND快閃記憶體介面或NOR快閃記憶體介面。
錯誤校正碼電路1250可以透過使用錯誤校正碼（error correction code, ECC）來檢測和校正從半導體記憶體裝置1300接收的數據中的錯誤。另外，錯誤校正碼電路1250可以透過使用錯誤校正碼（ECC）來校正讀取頁面數據中的錯誤。錯誤校正碼電路1250可以透過使用諸如低密度奇偶校驗（LDPC）碼、博斯-查德胡里-霍昆格姆（Bose-Chaudhuri-Hocquenghem，BCH）碼、渦輪（turbo）碼、里德-所羅門（Reed-Solomon，RS）碼、卷積碼、遞迴系統碼（RSC）、網格編碼調製（trellis-coded modulation, TCM）、分組編碼調製（block coded modulation, BCM）和漢明碼的編碼調製來校正錯誤。
控制器1200和半導體記憶體裝置1300可以被集成到一個半導體裝置中。根據實施例，控制器1200和半導體記憶體裝置1300可以集成到單個半導體裝置中以形成諸如以下的記憶卡：PC卡（國際個人電腦記憶卡協會（personal computer memory card international association, PCMCIA））、標準快閃記憶體卡（compact flash card, CF）、智慧媒體卡（smart media card, SMC）、記憶棒、多媒體卡（MMC、RS-MMC或微型MMC）、SD卡（SD、迷你SD、微型SD或SDHC）、通用快閃記憶體儲存（UFS）等。
控制器1200和半導體記憶體裝置1300可以被集成到單個半導體裝置中以形成固態硬碟（SSD）。SSD可以包括用於將數據儲存在半導體記憶體裝置中的儲存裝置。當儲存裝置1000被作為SSD時，耦接到儲存裝置1000的主機的操作速率可以顯著提高。
在另一示例中，儲存裝置1000可以被作為諸如以下的各種電子裝置中的若干元件中的一個：電腦、超行動PC（UMPC）、工作站、小筆電、個人數位助理（PDA）、便攜式電腦、網路平板、無線電話、行動電話、智慧型手機、電子書、便攜式多媒體播放器（PMP）、便攜式遊戲機、導航裝置、黑盒、數位相機、三維電視、數位音訊記錄器、數位音訊播放器、數位圖片記錄器、數位圖片播放器、數位視訊記錄器、數位視訊播放器、用於在無線環境下傳輸/接收資訊的裝置、用於家用網路的裝置、用於電腦網路的裝置、用於遠端資訊處理網路的裝置、RFID裝置、用於計算系統的其它裝置等。
根據示例性實施例，半導體記憶體裝置1300或儲存裝置1000可以各種形式被封裝。例如，半導體記憶體裝置1300或儲存裝置1000可以透過諸如以下的各種方法被封裝：堆疊封裝（package on package, PoP）、球柵陣列（ball grid array, BGA）、晶片級封裝（chip scale package, CSP）、塑膠引線晶片載體封裝（plastic leaded chip carrier, PLCC）、塑膠雙列直插式封裝（plastic dual in line package, PDIP）、晶圓封裝式晶粒（a die in waffle pack）、晶圓形式晶粒（a die in wafer form）、板上晶片（chip on board, COB）、陶瓷雙列直插式封裝（ceramic dual in line package, CERDIP）、塑膠公制四方扁平封裝（plastic metric quad flat package, MQFP）、薄型四方扁平封裝（thin quad flat package, TQFP）、小外形集成電路（small outline integrated circuit, SOIC）、收縮型小外形封裝（shrink small outline package, SSOP）、薄型小外形封裝（thin small outline package, TSOP）、系統級封裝（system in package, SIP）、多晶片封裝（multi chip package, MCP）、晶圓級製造封裝（wafer-level fabricated package, WFP）、晶圓級處理堆疊封裝（wafer-level processed stack package, WSP）等。
圖15是示出圖14所示的儲存裝置1000的示例性應用的方塊圖。
參照圖15，儲存裝置2000可以包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100可以包括半導體記憶體晶片。半導體記憶體晶片可以被劃分成組。
圖15示出透過第一通道CH1至第k通道CHk與控制器2200通訊的組。半導體記憶體晶片中的每一個可以與以上參照圖1和圖2描述的半導體記憶體裝置100基本相同的方式來配置和操作。
每個組可以透過單個公共通道與控制器2200通訊。控制器2200可以與參照圖14描述的控制器1200基本相同的方式來配置，並且可以透過複數個通道CH1~CHk來控制半導體記憶體裝置2100的複數個記憶體晶片。
如圖15所示，複數個半導體記憶體晶片可以耦接到單個通道。然而，儲存裝置2000可以被修改，使得單個半導體記憶體晶片可以耦接到單個通道。
圖16是示出具有以上參照圖15描述的儲存裝置2000的計算系統3000的方塊圖。
參照圖16，計算系統3000可以包括中央處理單元3100、隨機存取記憶體（RAM）3200、使用者介面3300、電源3400、系統匯流排3500和儲存裝置2000。
儲存裝置2000可以透過系統匯流排3500電連接到中央處理單元3100、RAM 3200、使用者介面3300和電源3400。透過使用者介面3300提供的或由中央處理單元3100處理的數據可被儲存在儲存裝置2000中。
如圖16所示，半導體記憶體裝置2100可以透過控制器2200耦接到系統匯流排3500。然而，半導體記憶體裝置2100可以直接耦接到系統匯流排3500。中央處理單元3100和RAM 3200可以執行控制器2200的功能。
如圖16所示，圖15所示的儲存裝置2000可以被設置為計算系統3000。然而，儲存裝置2000可以由圖14所示的儲存裝置1000替代。根據實施例，計算系統3000可以包括以上參照圖14描述的儲存裝置1000和參照圖15描述的儲存裝置2000兩者。
根據本發明的實施例，可以提供具有改進可靠性的記憶體裝置及其操作方法。
對於本領域技術人員顯而易見的是，在不脫離本發明的精神或範圍的情況下，可以對本發明的上述示例性實施例進行各種變型。因此，本發明旨在涵蓋所有這樣的變型，只要它們落入所附申請專利範圍及其等同物的範圍內。
50‧‧‧儲存裝置100‧‧‧記憶體裝置110‧‧‧記憶體單元陣列120‧‧‧週邊電路121‧‧‧位址解碼器122‧‧‧電壓產生器123‧‧‧讀取和寫入電路124‧‧‧數據輸入/輸出電路130‧‧‧控制邏輯140‧‧‧編程操作控制單元200‧‧‧記憶體控制器300‧‧‧主機901~907‧‧‧步驟1000‧‧‧儲存裝置1200‧‧‧控制器1210‧‧‧隨機存取記憶體1210‧‧‧RAM1220‧‧‧處理單元1230‧‧‧主機介面1240‧‧‧記憶體介面1250‧‧‧錯誤校正碼電路1300‧‧‧半導體記憶體裝置1001~1003‧‧‧步驟1101~1103‧‧‧步驟1201~1207‧‧‧步驟1301~1307‧‧‧步驟2000‧‧‧儲存裝置2100‧‧‧半導體記憶體裝置2200‧‧‧控制器3000‧‧‧計算系統3100‧‧‧中央處理單元3200‧‧‧隨機存取記憶體3300‧‧‧使用者介面3400‧‧‧電源3500‧‧‧系統匯流排ADD‧‧‧位址ADDR‧‧‧位址BL‧‧‧位元線BL1~BLn‧‧‧位元線BLK1~BLKz‧‧‧記憶體塊BLK1′‧‧‧記憶體塊BLKa‧‧‧記憶體塊BLKb‧‧‧記憶體塊BLKc‧‧‧記憶體塊CH1~CHk‧‧‧第一通道~第k通道CMD‧‧‧命令CS11~CS1m‧‧‧單元串CS11′~CS1m′‧‧‧單元串CS21~CS2m‧‧‧單元串CS21′~CS2m′‧‧‧單元串CSL‧‧‧共源線DATA‧‧‧數據DCA‧‧‧列位址DL‧‧‧數據線DST‧‧‧汲極選擇電晶體DSL1‧‧‧第一汲極選擇線DSL2‧‧‧第二汲極選擇線E‧‧‧擦除狀態FTL‧‧‧快閃記憶體轉換層GND‧‧‧接地電壓LBA‧‧‧邏輯塊位址MC‧‧‧記憶體單元MC1~MCn‧‧‧第一記憶體單元~第n記憶體單元PB1~PBm‧‧‧第一頁面緩衝器~第m頁面緩衝器PBA‧‧‧物理塊位址PV1~ PV15‧‧‧第一編程狀態~第十五編程狀態PT‧‧‧管道電晶體RAM‧‧‧隨機存取記憶體RL‧‧‧行線Selected BL‧‧‧選擇的位元線Selected WL‧‧‧選擇的字元線SSL1‧‧‧第一源極選擇線SSL2‧‧‧第二源極選擇線SR‧‧‧單元串SST‧‧‧源極選擇電晶體WL‧‧‧字元線WL1~WLn‧‧‧第一字元線~第n字元線Unselected BL‧‧‧未選擇的位元線Unselected WL‧‧‧未選擇的字元線Vcc‧‧‧電源電壓Vdeep_verify‧‧‧深度擦除驗證電壓Vpass‧‧‧通過電壓Vpgm‧‧‧編程電壓Vverify‧‧‧驗證電壓Vverify_pass‧‧‧驗證通過電壓
圖1是示出包括根據本發明的實施例的記憶體裝置的儲存裝置的示圖； 圖2是示出圖1所示的記憶體裝置的結構的示圖； 圖3是示出圖2所示的記憶體單元陣列的實施例的示圖； 圖4是示出圖3所示的記憶體塊BLK1~BLKz中的記憶體塊（BLKa）的電路圖； 圖5是示出圖3所示的記憶體塊BLK1~BLKz的記憶體塊（BLKb）的另一實施例的電路圖； 圖6是示出圖2所示的記憶體單元陣列中包括的複數個記憶體塊中的記憶體塊（BLKc）的實施例的電路圖； 圖7是示出編程操作期間施加到字元線和位元線的電壓的示圖； 圖8是示出在附加編程操作之前和之後的記憶體單元的閾值電壓分佈的示圖； 圖9是示出根據實施例的記憶體裝置的操作方法的流程圖； 圖10是示出根據另一實施例的記憶體裝置的操作方法的流程圖； 圖11是示出根據另一實施例的記憶體裝置的操作方法的流程圖； 圖12是示出根據另一實施例的半導體裝置的操作方法的流程圖； 圖13是示出根據另一實施例的記憶體裝置的操作方法的流程圖； 圖14是示出圖1所示的儲存裝置的另一實施例的方塊圖； 圖15是示出圖14所示的儲存裝置的應用示例的方塊圖；以及 圖16是示出包括參照圖15描述的儲存裝置的計算系統的方塊圖。
無
50‧‧‧儲存裝置
100‧‧‧記憶體裝置
140‧‧‧編程操作控制單元
200‧‧‧記憶體控制器
300‧‧‧主機
ADD‧‧‧位址
CMD‧‧‧命令
DATA‧‧‧數據

Claims (18)

  1. 一種記憶體裝置，其包括： 記憶體單元陣列，其包括複數個記憶體單元； 週邊電路，其對所述複數個記憶體單元之中的選擇的記憶體單元執行編程操作；以及 控制邏輯，其在所述編程操作完成之後，控制所述週邊電路對所述選擇的記憶體單元之中的、對應於深度擦除狀態的記憶體單元執行附加編程操作，對應於所述深度擦除狀態的記憶體單元的閾值電壓具有低於對應於擦除狀態的閾值電壓的電壓位準。
  2. 如請求項1所述的記憶體裝置，其中所述控制邏輯包括編程操作控制單元，所述編程操作控制單元在所述附加編程操作期間，控制所述週邊電路將附加編程電壓施加到與所述選擇的記憶體單元耦接的選擇的字元線，使得對應於所述深度擦除狀態的記憶體單元的閾值電壓增加至對應於所述擦除狀態的閾值電壓。
  3. 如請求項2所述的記憶體裝置，其中在所述附加編程操作期間，所述編程操作控制單元控制所述週邊電路多次將所述附加編程電壓施加到所述選擇的字元線。
  4. 如請求項2所述的記憶體裝置，其中所述週邊電路包括用於產生所述附加編程電壓的電壓產生器。
  5. 如請求項1所述的記憶體裝置，其中在所述編程操作完成之後，所述控制邏輯控制所述週邊電路以確定在所述選擇的記憶體單元之中是否存在對應於所述深度擦除狀態的記憶體單元，並且當存在對應於所述深度擦除狀態的記憶體單元時，所述控制邏輯控制所述週邊電路執行所述附加編程操作。
  6. 一種記憶體裝置，其包括： 記憶體單元陣列，其包括複數個記憶體單元，所述複數個記憶體單元被劃分成複數個頁面； 週邊電路，其對所述複數個頁面之中的選擇的頁面執行編程操作；以及 編程操作控制單元，其在所述編程操作完成之後，控制所述週邊電路針對對應於深度擦除狀態的記憶體單元執行附加編程操作，對應於所述深度擦除狀態的記憶體單元的閾值電壓具有低於對應於擦除狀態的閾值電壓的電壓位準，所述記憶體單元被包括在所述複數個頁面中的至少一個中。
  7. 如請求項6所述的記憶體裝置，其中當對所述選擇的頁面的所述編程操作完成時，所述編程操作控制單元控制所述週邊電路對包括在所述選擇的頁面中的、對應於所述深度擦除狀態的記憶體單元執行所述附加編程操作。
  8. 如請求項7所述的記憶體裝置，其中所述編程操作控制單元確定在所述選擇的頁面中是否包括對應於所述深度擦除狀態的記憶體單元，並且根據確定結果執行所述附加編程操作。
  9. 如請求項6所述的記憶體裝置，其中當對所述選擇的頁面的所述編程操作完成時，所述編程操作控制單元控制所述週邊電路同時地或依序地對所述選擇的頁面以及在所述選擇的頁面之前編程的前一頁面執行所述附加編程操作。
  10. 如請求項9所述的記憶體裝置，其中所述編程操作控制單元確定在所述選擇的頁面以及所述前一頁面中是否包括對應於所述深度擦除狀態的記憶體單元，並且根據確定結果執行所述附加編程操作。
  11. 如請求項6所述的記憶體裝置，其中當對所述選擇的頁面的所述編程操作完成時，所述編程操作控制單元控制所述週邊電路同時地或依序地對所述選擇的頁面、在所述選擇的頁面之前編程的前一頁面以及在所述選擇的頁面之後待編程的下一頁面執行所述附加編程操作。
  12. 如請求項11所述的記憶體裝置，其中所述編程操作控制單元確定在所述選擇的頁面、所述前一頁面以及所述下一頁面中是否包括對應於所述深度擦除狀態的記憶體單元，並且根據確定結果執行所述附加編程操作。
  13. 如請求項6所述的記憶體裝置，其中在所述附加編程操作期間，所述編程操作控制單元控制所述週邊電路至少一次將附加編程電壓施加到所述複數個頁面之中的、對其執行所述附加編程操作的頁面。
  14. 如請求項13所述的記憶體裝置，其中施加所述附加編程電壓以將對應於所述深度擦除狀態的記憶體單元的閾值電壓增加至對應於所述擦除狀態的閾值電壓。
  15. 如請求項14所述的記憶體裝置，其中所述週邊電路包括用於產生所述附加編程電壓的電壓產生器。
  16. 一種記憶體裝置的操作方法，所述方法包括： 對形成複數個頁面的複數個記憶體單元之中的、包括在選擇的頁面中的記憶體單元執行編程操作；以及 在所述編程操作完成之後，針對對應於深度擦除狀態的記憶體單元執行附加編程操作，對應於所述深度擦除狀態的記憶體單元的閾值電壓低於對應於擦除狀態的閾值電壓，所述記憶體單元被包括在所述複數個頁面中的至少一個中。
  17. 如請求項16所述的方法，其中執行所述附加編程操作包括： 確定在所述選擇的頁面以及在所述選擇的頁面之前編程的前一頁面中是否包括對應於所述深度擦除狀態的記憶體單元；以及 當在所述選擇的頁面以及所述前一頁面中包括對應於所述深度擦除狀態的記憶體單元時，將附加編程電壓供給到所述選擇的頁面以及所述前一頁面，以將對應於所述深度擦除狀態的記憶體單元的閾值電壓增加至對應於所述擦除狀態的閾值電壓。
  18. 如請求項16所述的方法，其中執行所述附加編程操作包括： 確定在所述選擇的頁面、在所述選擇的頁面之前編程的前一頁面以及在所述選擇的頁面之後待編程的下一頁面中是否包括對應於所述深度擦除狀態的記憶體單元；以及 當在所述選擇的頁面、所述前一頁面以及所述下一頁面中包括對應於所述深度擦除狀態的記憶體單元時，將附加編程電壓供給到所述選擇的頁面、所述前一頁面以及所述下一頁面，以將對應於所述深度擦除狀態的記憶體單元的閾值電壓增加至對應於所述擦除狀態的閾值電壓。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190020880A (ko) * 2017-08-21 2019-03-05 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20200108713A (ko) * 2019-03-11 2020-09-21 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20200127758A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 스토리지 장치 및 그 동작 방법
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20210000409A (ko) * 2019-06-25 2021-01-05 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20210039837A (ko) * 2019-10-02 2021-04-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20210080987A (ko) * 2019-12-23 2021-07-01 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작방법
US11527291B2 (en) * 2020-02-14 2022-12-13 Micron Technology, Inc Performing a program operation based on a high voltage pulse to securely erase data
KR20210111051A (ko) * 2020-03-02 2021-09-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
CN113646843B (zh) 2021-06-25 2023-12-15 长江存储科技有限责任公司 存储装置及其多遍编程操作
KR20230120930A (ko) * 2022-02-10 2023-08-17 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603045A (zh) * 2014-07-15 2016-01-16 愛思開海力士有限公司 半導體記憶體裝置及操作其之方法
TW201707003A (zh) * 2015-08-12 2017-02-16 華邦電子股份有限公司 非揮發性半導體記憶裝置及其抹除方法
TW201719668A (zh) * 2015-11-25 2017-06-01 旺宏電子股份有限公司 記憶體裝置及操作記憶體的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454143B1 (ko) * 2001-11-19 2004-10-26 주식회사 하이닉스반도체 플래쉬 메모리 소자 및 그 소거 방법
US6894925B1 (en) * 2003-01-14 2005-05-17 Advanced Micro Devices, Inc. Flash memory cell programming method and system
US8374036B2 (en) * 2008-11-14 2013-02-12 Hynix Semiconductor Inc. Method of operating nonvolatile memory device
US8120966B2 (en) * 2009-02-05 2012-02-21 Aplus Flash Technology, Inc. Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
CN102800362B (zh) * 2011-05-26 2016-06-29 北京兆易创新科技股份有限公司 非易失存储器的过擦除处理方法和处理系统
KR101184803B1 (ko) * 2011-06-09 2012-09-20 에스케이하이닉스 주식회사 반도체 장치 및 이의 프로그램 방법
KR20130001442A (ko) * 2011-06-27 2013-01-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101985952B1 (ko) * 2012-08-27 2019-06-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법
KR20150063850A (ko) 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
US9390807B2 (en) * 2014-01-27 2016-07-12 Winbond Electronics Corp. Erase method for flash
KR20150093019A (ko) * 2014-02-06 2015-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102274280B1 (ko) 2015-06-22 2021-07-07 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR102336730B1 (ko) * 2015-09-30 2021-12-07 에스케이하이닉스 주식회사 상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법
KR20190020880A (ko) * 2017-08-21 2019-03-05 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201603045A (zh) * 2014-07-15 2016-01-16 愛思開海力士有限公司 半導體記憶體裝置及操作其之方法
TW201707003A (zh) * 2015-08-12 2017-02-16 華邦電子股份有限公司 非揮發性半導體記憶裝置及其抹除方法
TW201719668A (zh) * 2015-11-25 2017-06-01 旺宏電子股份有限公司 記憶體裝置及操作記憶體的方法

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