KR20210111051A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 반도체 메모리 장치는 복수의 페이지들을 포함하는 메모리 블록; 상기 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작 및 소거 동작을 수행하기 위한 주변 회로; 및 상기 프로그램 동작 및 소거 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 소거 동작 시 상기 선택된 페이지에 포함된 복수의 메모리 셀들 중 소거 상태에 대응하는 메모리 셀들의 문턱 전압을 하향시킨다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 반도체 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
반도체 메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래쉬 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래쉬 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 데이터 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 복수의 페이지들을 포함하는 메모리 블록; 상기 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작 및 소거 동작을 수행하기 위한 주변 회로; 및 상기 프로그램 동작 및 상기 소거 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며, 상기 제어 로직은 상기 소거 동작 시 상기 선택된 페이지에 포함된 복수의 메모리 셀들 중 소거 상태에 대응하는 메모리 셀들의 문턱 전압을 하향시킨다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작을 수행하는 단계; 및 상기 선택된 페이지에 포함된 복수의 메모리 셀들 중 소거 상태에 대응하는 선택 메모리 셀들을 선택적으로 소거시키는 소거 동작을 수행하는 단계를 포함하며, 상기 소거 동작을 수행하는 단계는 상기 프로그램 동작 시 외부로부터 수신된 프로그램할 데이터에 기초하여 상기 소거 상태에 대응하는 상기 선택 메모리 셀들의 비트 라인들에 소거 전압을 인가한다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 외부로부터 프로그램할 데이터를 수신하여 복수의 페이지 버퍼들에 저장하는 단계; 상기 복수의 페이지 버퍼들에 저장된 데이터에 기초하여 복수의 비트 라인들의 전위 레벨을 제어하는 단계; 복수의 페이지들 중 선택된 페이지에 대응하는 워드 라인에 프로그램 전압을 인가하여 상기 선택된 페이지에 포함된 복수의 메모리 셀들에 대한 프로그램 동작을 수행하는 단계; 및 상기 복수의 페이지 버퍼들에 저장된 상기 데이터에 기초하여 복수의 비트 라인들 중 소거 상태의 메모리 셀에 대응하는 선택된 비트 라인들에 소거 전압을 인가하여 상기 소거 상태의 메모리 셀들의 문턱 전압 분포를 하향시키는 단계를 포함한다.
본 기술은 프로그램 동작을 수행한 후 소거 상태에 대응하는 메모리 셀들에 대한 소거 동작을 수행하여 데이터 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치에 포함된 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 6은 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 소거 상태의 메모리 블록에 대한 프로그램 동작 후 문턱 전압 분포 변화를 설명하기 위한 문턱 전압 분포도이다.
도 9는 프로그램 동작 후 소거 상태의 메모리 셀들에 대한 소거 동작을 설명하기 위한 문턱 전압 분포도이다.
도 10은 도 7의 단계 S730을 설명하기 위한 순서도이다.
도 11은 도 7의 단계 S730을 설명하기 위한 동작 전압들의 파형도이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200), 및 호스트(Host; 1300)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리 장치(Semiconductor Memory; 100)들을 포함한다. 복수의 반도체 메모리 장치(100)들은 복수의 그룹들(GR1~GRn)로 분할될 수 있다. 본 발명의 실시 예에서는 호스트(1300)가 메모리 시스템(1000)에 포함되는 것으로 도시 및 설명하였으나, 메모리 시스템(1000)이 컨트롤러(1200) 및 메모리 장치(1100)만을 포함하고, 호스트(1300)는 메모리 시스템(1000)의 외부에 배치되는 것으로 구성될 수도 있다.
도 1에서, 메모리 장치(1100)의 복수의 그룹들(GR1~GRn)은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 장치(100)는 도 2를 참조하여 후술하도록 한다.
각 그룹(GR1~GRn)은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리 장치(100)들을 제어하도록 구성된다.
본 발명의 실시 예에서 메모리 장치(1100)에 포함된 복수의 반도체 메모리 장치(100)들은 프로그램 동작에 대응하는 커맨드를 수신할 경우, 페이지 단위의 프로그램 동작을 수행한 후 프로그램 동작이 완료된 페이지에 포함된 소거 상태에 대응하는 메모리 셀들에 대해 소거 동작을 수행한다. 소거 상태에 대응하는 메모리 셀들은 프로그램 동작 시 문턱 전압 분포가 상승하는 프로그램 디브터브 현상이 발생할 수 있으나, 프로그램 동작이 완료된 후 소거 상태에 대응하는 메모리 셀들만을 선택적으로 소거 동작을 수행함으로써 메모리 셀들의 문턱 전압 분포를 개선할 수 있다.
컨트롤러(1200)는 호스트(1300)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1300)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1300)로부터 수신되는 호스트 커맨드(Host_CMD)에 응답하여 메모리 장치(1100)의 리드(read), 프로그램(program), 소거(erase), 그리고 배경(background) 동작을 제어하도록 구성된다. 프로그램 동작 시 호스트(1300)는 어드레스(ADD)와 프로그램할 데이터(DATA)를 호스트 커맨드(Host_CMD)와 함께 전송하고, 리드 동작 시 어드레스(ADD)를 호스트 커맨드(Host_CMD)와 함께 전송할 수 있다. 컨트롤러(1200)는 프로그램 동작 시 프로그램 동작에 대응하는 커맨드와 프로그램할 데이터(DATA)를 메모리 장치(1100)로 전송한다. 컨트롤러(1200)는 리드 동작 시 리드 동작에 대응하는 커맨드를 메모리 장치(1100)로 전송하고, 리드된 데이터(DATA)를 메모리 장치(1100)로부터 전송받고, 전송받은 데이터(DATA)를 호스트(1300)로 전송한다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1300) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
호스트(1300)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1300)는 메모리 시스템(1000)의 프로그램 동작, 리드 동작, 소거 동작 등을 호스트 커맨드(Host_CMD)를 통해 요청할 수 있다. 호스트(1300)는 메모리 장치(1100)의 프로그램 동작을 위해 프로그램 동작 대응하는 호스트 커맨드(Host_CMD), 데이터(DATA), 어드레스(ADD)를 컨트롤러(1200)로 전송하고, 리드 동작을 위해 리드 동작에 대응하는 호스트 커맨드(Host_CMD) 및 어드레스(ADD)를 컨트롤러(1200)로 전송할 수 있다. 이때 어드레스(ADD)는 데이터의 논리 어드레스(logical addre블록)일 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래쉬 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래쉬 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 메모리 장치에 포함된 반도체 메모리 장치를 설명하기 위한 도면이다.
본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 도 1의 컨트롤러(1200)로부터 프로그램 동작에 대응하는 커맨드(CMD)를 수신할 경우 선택된 페이지에 대한 프로그램 동작을 수행하고, 선택된 페이지에 대한 프로그램 동작이 완료된 후 선택된 페이지에 포함된 메모리 셀들 중 소거 상태에 대응하는 메모리 셀들에 대해 선택적으로 소거 동작을 수행할 수 있다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 리드 동작을 수행하는 주변 회로(160)로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드 라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 복수의 페이지로 구성될 수 있다.
메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 스트링을 포함한다. 복수의 메모리 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 또한 복수의 메모리 스트링 각각은 소스 선택 트랜지스터와 메모리 셀들 사이 및 드레인 선택 트랜지스터와 메모리 셀들 사이에 각각 패스 트랜지스터를 포함할 수 있으며, 메모리 셀들 사이에 파이프 게이트 트랜지스터를 더 포함할 수 있다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 생성되는 어드레스 디코더 제어 신호들(AD_signals)에 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 프로그램 동작 중 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm), 패스 전압(Vpass), 복수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 복수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 복수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 복수의 메모리 셀들, 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들에 인가할 수 있다.
어드레스 디코더(120)는 프로그램 동작이 완료된 선택된 페이지에 포함된 소거 상태에 대응하는 메모리 셀들에 대한 소거 동작 시 선택된 워드 라인에 소거 동작 전압(예를 들어 그라운드 전압)을 인가하고, 나머지 비선택된 워드 라인들에는 전압 생성 회로(150)에서 생성된 패스 전압을 인가할 수 있다. 이때, 어드레스 디코더(120)는 선택된 메모리 블록의 드레인 선택 라인들을 소거 동작 상태(예를 들어 플로팅 상태)로 제어할 수 있다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
프로그램 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 시 도 1의 컨트롤러(1200)로부터 수신된 프로그램할 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터(DATA)에 따라 비트 라인들(BL1 내지 BLm)의 전위 레벨을 제어한다.
읽기 및 쓰기 회로(130)는 프로그램 동작이 완료된 선택된 페이지에 포함된 소거 상태에 대응하는 메모리 셀들에 대한 소거 동작 시, 비트 라인들(BL1 내지 BLm) 중 소거 상태에 대응하는 메모리 셀들과 연결된 비트 라인들에 소거 전압(Vera)을 인가한다. 예를 들어 읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm)은 프로그램 동작 시 임시 저장된 데이터(DATA)에 따라 대응하는 비트 라인에 소거 전압(Vera) 또는 소거 금지 전압(예를 들어 그라운드 전압)을 인가한다. 소거 전압(Vera)은 전압 생성 회로(150)로부터 제공받을 수 있다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들어 제어 로직(140)은 프로그램 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 회로 제어 신호들(VG_signals)을 생성하여 출력한다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 프로그램 동작에 대응하는 커맨드(CMD)를 수신한 경우, 선택된 메모리 블록에 대한 프로그램 동작을 수행하도록 주변 회로(160)를 제어하며, 선택된 메모리 블록에 대한 프로그램 동작 시 선택된 페이지에 대한 프로그램 동작이 완료된 후 선택된 페이지에 포함된 메모리 셀들 중 소거 상태에 대응하는 메모리 셀들에 선택적 소거 동작을 수행하도록 주변 회로(160)를 제어할 수 있다.
전압 생성 회로(150)는 프로그램 동작 시 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass), 복수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 복수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 복수의 동작 전압들을 생성하여 어드레스 디코더(120)로 출력한다. 또한 전압 생성 회로(150)는 선택된 페이지에 대한 프로그램 동작 완료 후 선택된 페이지의 소거 상태에 대응하는 메모리 셀들의 소거 동작 시 소거 전압(Vera)을 생성하여 읽기 및 쓰기 회로(130)로 전송하고, 패스 전압(Vpass)을 생성하여 어드레스 디코더(120)로 전송할 수 있다.
도 3은 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 3을 참조하면, 3차원으로 구성된 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 복수의 메모리 셀들을 포함할 수 있다. 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구성은 후술하는 도 4 및 도 5를 통해 구체적으로 설명한다.
도 4는 도 3에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 4 및 도 5를 참조하면, 각 메모리 스트링(ST)은 비트 라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 연결된 메모리 스트링(ST)을 예를 들어 설명하면 다음과 같다.
메모리 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 서로 다른 비트 라인들(BL1~BLm)에 연결된 서로 다른 메모리 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(SST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.
메모리 셀들(F1~Fn)의 게이트들은 워드 라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.
드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 메모리 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 메모리 스트링들(ST)은 비선택될 수 있다.
동일한 워드 라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트 라인(BL1) 내지 제m 비트 라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드 라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다. 예를 들면, 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 이룰 수 있다. 제1 워드 라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다. 따라서, 제1 드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드 라인(WL1)이 선택된 워드 라인인 경우, 제1 워드 라인(WL1)에 연결된 복수의 페이지들(PG) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 페이지가 선택된 페이지가 된다. 제1 워드 라인(WL1)에 공통으로 연결되지만, 비선택된 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들은 비선택된 페이지들이 된다.
도면에서는 하나의 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 반도체 메모리 장치에 따라 하나의 스트링(ST) 내에 복수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~Fn) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성을 개선하기 위해 사용될 수 있다. 다만, 더미 셀들은 본 실시 예에서는 중요한 구성이 아니므로 구체적인 설명은 생략하도록 한다.
도 6은 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 2의 페이지 버퍼들(PB1 내지 PBm)은 서로 유사한 구조로 구성될 수 있으며, 설명의 편의를 위해 페이지 버퍼(PB1)를 일예로 설명하도록 한다.
도 6을 참조하면, 페이지 버퍼(PB1)는 래치(11), 스위치 제어 회로(12), 스위치 회로(13), 및 트랜지스터(T1)를 포함하여 구성될 수 있다.
래치(11)는 프로그램할 데이터(DATA)를 수신하여 저장할 수 있다. 래치(11)는 프로그램 동작 시 트랜지스터(T1)를 통해 비트 라인(BL1)과 전기적으로 연결되며, 저장된 데이터(DATA)에 따라 대응하는 비트 라인(BL1)의 전위 레벨을 프로그램 허용 전압(예를 들어 그라운드 전압) 또는 프로그램 금지 전압(예를 들어 전원 전압)으로 제어할 수 있다,
래치(11)는 선택된 페이지에 대한 프로그램 동작이 완료된 후 선택된 페이지에 포함된 소거 상태의 메모리 셀들에 대한 소거 동작 시 저장된 데이터(DATA)를 스위치 제어 회로(12)로 전송할 수 있다.
스위치 제어 회로(12)는 래치(11)로부터 수신된 데이터(DATA)에 따라 스위치 회로(13)를 제어하기 위한 스위치 제어 신호(SW_con)를 생성하여 출력한다. 예를 들어, 스위치 제어 회로(12)는 선택된 페이지에 포함된 소거 상태의 메모리 셀들에 대한 소거 동작 시 래치(11)로부터 수신된 데이터(DATA)가 소거 상태에 대응하는 데이터일 경우 제1 로직 레벨의 스위치 제어 신호(SW_con)를 생성하여 출력하고, 수신된 데이터(DATA)가 복수의 프로그램 상태들 중 어느 하나에 대응하는 데이터일 경우, 제2 로직 레벨의 스위치 제어 신호(SW_con)를 생성하여 출력한다.
스위치 회로(13)는 스위치 제어 신호(SW_con)에 응답하여 대응하는 비트 라인(BL1)에 소거 전압(Vera) 또는 소거 금지 전압(예를 들어, 그라운드 전압; GND)을 인가한다. 예를 들어, 스위치 회로(13)는 선택된 페이지에 포함된 소거 상태의 메모리 셀들에 대한 소거 동작 시 제1 로직 레벨의 스위치 제어 신호(SW_con)를 수신한 경우 도 2의 전압 생성 회로(150)로부터 수신한 소거 전압(Vera)을 비트 라인(BL1)에 인가한다. 또한, 스위치 회로(13)는 선택된 페이지에 포함된 소거 상태의 메모리 셀들에 대한 소거 동작 시 제2 로직 레벨의 스위치 제어 신호(SW_con)를 수신한 경우, 소거 금지 전압(예를 들어 GND)을 비트 라인(BL1)에 인가한다.
트랜지스터(T1)는 래치(11)와 비트 라인(BL1) 사이에 연결되며, 프로그램 동작 시 비트 라인 선택 신호(SELBL)에 응답하여 래치(11)와 비트 라인(BL1)을 전기적으로 연결한다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 소거 상태의 메모리 블록에 대한 프로그램 동작 후 문턱 전압 분포 변화를 설명하기 위한 문턱 전압 분포도이다.
도 9는 프로그램 동작 후 소거 상태의 메모리 셀들에 대한 소거 동작을 설명하기 위한 문턱 전압 분포도이다.
도 1 내지 도 9를 참조하여, 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
반도체 메모리 장치(100)는 외부(예를 들어 도 1의 컨트롤러(1200))로부터 프로그램 동작에 대응하는 커맨드(CMD) 및 프로그램할 데이터(DATA)를 수신한다(S710). 반도체 메모리 장치(100)는 커맨드(CMD) 및 프로그램할 데이터(DATA)와 함께 어드레스(ADDR)를 수신할 수 있다.
반도체 메모리 장치(100)는 프로그램 동작에 대응하는 커맨드(CMD)에 응답하여 선택된 메모리 블록(예를 들어 BLK1)의 선택된 페이지(PG)에 대한 프로그램 동작을 수행한다(S720).
예를 들어, 읽기 및 쓰기 회로(130)에 포함된 복수의 페이지 버퍼들(PB1~PBm)은 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 프로그램할 데이터(DATA)를 수신하여 임시 저장하고, 임시 저장된 데이터에 따라 각각 대응하는 비트라인들(BL1 내지 BLm)의 전위를 제어한다. 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm)을 생성한다. 또한 전압 생성 회로(150)는 복수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3) 들 중 선택된 페이지(PG)에 대응하는 어느 하나의 드레인 선택 라인 전압을 턴 온 전압 레벨(예를 들어 패스 전압 레벨)로 생성하고, 나머지 드레인 선택 라인 전압을 턴 오프 전압 레벨(예를 들어 그라운드 전압 레벨)로 생성한다. 또한 전압 생성 회로(150)는 복수의 소스 선택 라인 전압(VSSL0, VSSL1) 중 선택된 페이지(PG)에 대응하는 어느 하나의 소스 선택 라인 전압을 턴 온 전압 레벨(예를 들어 패스 전압 레벨)로 생성하고, 나머지 소스 선택 라인 전압을 턴 오프 전압 레벨(예를 들어 그라운드 전압 레벨)로 생성한다. 어드레스 디코더(120)는 제어 로직(140)에서 생성되는 어드레스 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 프로그램 전압(Vpgm)을 선택된 메모리 블록(BLK1)의 선택된 페이지(PG)에 대응하는 워드 라인에 인가하고 패스 전압(Vpass)을 비선택된 워드 라인들에 인가한다. 또한, 어드레스 디코더(120)는 복수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3)을 선택된 메모리 블록(BLK1)의 드레인 선택 라인들(DSL0 내지 DSL3)에 각각 인가하고, 복수의 소스 선택 라인 전압(VSSL0, VSSL1)을 선택된 메모리 블록(BLK1)의 소스 선택 라인들(SSL0 및 SSL1)에 각각 인가한다.
도 8을 참조하면, 선택된 페이지에 포함된 메모리 셀들은 프로그램 동작 전에 소거 상태(PV0)의 문턱 전압 분포를 가지며, 메모리 셀들은 프로그램 동작에 따라 소거 상태(PV0) 및 복수의 프로그램 상태(PV1 내지 PV7)에 대응하는 문턱 전압 분포를 가지도록 프로그램된다. 이때, 소거 상태(PV0)에 대응하는 메모리 셀들은 프로그램 상태(PV1 내지 PV7)에 대응하는 메모리 셀들의 프로그램 동작에 의해 프로그램 디스터브 현상이 발생하여 문턱 전압 분포가 상승할 수 있다. 예를 들어 소거 상태(PV0)에 대응하는 메모리 셀들은 프로그램 동작 전에 타겟 문턱 전압(T_PV0) 보다 낮은 문턱 전압을 가지며, 프로그램 동작 시 프로그램 디스터브 현상에 의해 문턱 전압 분포가 상승하게 되어 일부 메모리 셀들의 문턱 전압 분포가 타겟 문턱 전압(T_PV0) 보다 높고 디스터브 문턱 전압 분포(D_PV0) 보다 낮은 문턱 전압을 가질 수 있다.
선택된 페이지(PG)에 대한 프로그램 동작이 완료되면, 제어 로직(130)은 주변 회로(160)를 제어하여 소거 상태(PV0)에 대응하는 메모리 셀들에 대한 소거 동작을 수행한다(S730).
읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1 내지 PBm)에는 프로그램 동작 시 수신된 프로그램할 데이터(DATA)가 임시 저장된 상태이다. 복수의 페이지 버퍼들(PB1 내지 PBm) 중 소거 상태(PV0)에 대응하는 데이터(DATA)가 저장된 페이지 버퍼는 대응하는 비트 라인에 소거 전압(Vera)을 인가하는 소거 동작을 수행하여 소거 상태(PV0)에 대응하는 메모리 셀들의 문턱 전압을 하향시킨다.
도 9를 참조하면, 선택된 페이지(PG)에 대한 프로그램 동작이 완료되면 소거 상태(PV0)에 대응하는 메모리 셀들은 디스터브 문턱 전압 분포(D_PV0) 보다 낮은 문턱 전압을 가질 수 있다. 이 후, 소거 상태(PV0)에 대응하는 메모리 셀들에 대하여 선택적 소거 동작을 수행하면, 소거 상태(PV0)에 대응하는 메모리 셀들의 문턱 전압이 하향하여 타겟 문턱 전압(T_PV0) 보다 낮은 문턱 전압을 가질 수 있다.
도 10은 도 7의 단계 S730을 설명하기 위한 순서도이다.
도 11은 도 7의 단계 S730을 설명하기 위한 동작 전압들의 파형도이다.
도 10 및 도 11을 참조하여, 상술한 단계 S730을 보다 상세하게 설명하면 다음과 같다.
이전 프로그램 동작 단계(S720)에서 복수의 페이지 버퍼들에는 프로그램 동작 시 수신된 프로그램할 데이터가 임시 저장된 상태이다. 복수의 페이지 버퍼들 중 소거 상태(PV0)에 대응하는 프로그램할 데이터가 임시 저장된 페이지 버퍼들은 대응하는 선택된 비트 라인들(Select BLs)에 소거 전압(Vera)을 인가하고, 프로그램 상태들(PV1~PV7)에 대응하는 프로그램할 데이터가 임시 저장된 페이지 버퍼들은 대응하는 비트 라인들(Unselect BLs)에 소거 금지 전압(GND)을 인가한다(S731).
선택된 메모리 블록의 복수의 드레인 선택 라인들 중 선택된 드레인 선택 라인(Select DSL)은 소거 동작 상태로 제어된다(S732). 예를 들어 선택된 드레인 선택 라인(Select DSL)은 접지 전압(GND)으로 유지되며, 선택된 드레인 선택 라인(Select DSL)이 게이트와 연결되고 선택된 비트 라인들(Select BLs)이 드레인과 연결된 드레인 선택 트랜지스터들의 하부 채널은 게이트와 드레인 사이의 전위 레벨 차이에 따라 GIDL(Gate Induced Drain Leakage) 전류가 발생하고, GIDL 전류에 의해 핫홀들이 생성되어 대응하는 메모리 스트링의 채널 내로 공급된다. 비선택된 드레인 선택 라인들(Unselect DSLs)은 소거 금지 전압(Vinhibit)이 인가되어 GIDL 전류 생성을 방지한다. 또한, 비선택된 드레인 선택 라인들(Unselect DSLs)은 플로팅 상태(floating)로 제어될 수 있다.
이 후, 선택된 드레인 선택 라인(Select DSL)은 플로팅 상태(floating)로 제어된다.
선택된 페이지에 대응하는 선택된 워드 라인(Select WL)에 접지 전압(GND)이 인가되면, 채널 내로 유입된 핫홀들에 의해 소거 상태(PV0)의 메모리 셀들의 전하 저장층에 트랩된 전자들이 채널로 방출되어 문턱 전압이 감소하게 된다. 이때, 비선택된 워드 라인들(Unselect WLs)에는 패스 전압(Vpass)이 인가되어 다른 페이지에 포함된 메모리 셀들의 문턱 전압이 하강되는 것을 방지한다. 또한, 비선택된 워드 라인들(Unselect WLs)은 플로팅 상태(floating)로 제어될 수 있다.
이 후, 소거 검증 동작을 수행하여 선택된 페이지에 포함된 소거 상태의 메모리 셀들의 문턱 전압이 타겟 문턱 전압(T_PV0) 보다 낮은지 확인한다(S734).
소거 검증 동작 결과, 소거 상태의 메모리 셀들 중 일부 메모리 셀들의 문턱 전압이 타겟 문턱 전압(T_PV0) 보다 높을 경우(페일), 일부 메모리 셀들에 대응하는 비트 라인들에 소거 전압(Vera)이 인가되도록 설정하여 상술한 단계 S731부터 재수행한다. 이때, 소거 상태의 메모리 셀들 중 문턱 전압이 타겟 문턱 전압(T_PV0) 보다 낮은 메모리 셀들에 대응하는 비트 라인들에는 소거 금지 전압이 인가되도록 설정한다.
소거 검증 동작 결과, 소거 상태의 메모리 셀들의 문턱 전압이 타겟 문턱 전압(T_PV0) 보다 낮다고 판단될 경우(패스), 선택된 페이지에 포함된 소거 상태에 대응하는 메모리 셀들에 대한 소거 동작을 종료한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 프로그램 동작 시 디스터브 현상에 의해 소거 상태에 대응하는 메모리 셀들의 문턱 전압 분포가 상승하여도, 소거 상태에 대응하는 메모리 셀들의 문턱 전압 분포를 하향시키기 위한 선택적 소거 동작을 수행함으로써, 메모리 셀들의 문턱 전압 분포가 개선될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
160 : 주변 회로

Claims (20)

  1. 복수의 페이지들을 포함하는 메모리 블록;
    상기 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작 및 소거 동작을 수행하기 위한 주변 회로; 및
    상기 프로그램 동작 및 상기 소거 동작을 수행하도록 상기 주변 회로를 제어하기 위한 제어 로직을 포함하며,
    상기 제어 로직은 상기 소거 동작 시 상기 선택된 페이지에 포함된 복수의 메모리 셀들 중 소거 상태에 대응하는 메모리 셀들의 문턱 전압을 하향시키는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 주변 회로는 상기 프로그램 동작 시 상기 선택된 페이지에 포함된 상기 복수의 메모리 셀들을 상기 소거 상태 및 복수의 프로그램 상태들로 프로그램하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 주변 회로는 상기 메모리 블록의 비트 라인들과 연결된 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들 각각은 상기 프로그램 동작 시 프로그램할 데이터를 수신하여 임시 저장하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수의 페이지 버퍼들은 상기 비트 라인들 중 상기 소거 동작 시 상기 소거 상태에 대응하는 메모리 셀들과 연결된 선택된 비트 라인들에 소거 전압을 인가하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 복수의 페이지 버퍼들은 상기 프로그램 동작 시 임시 저장된 상기 데이터에 기초하여 상기 복수의 비트 라인들 중 상기 선택된 비트 라인들에 상기 소거 전압을 인가하고, 상기 복수의 비트 라인들 중 나머지 비트 라인들에 소거 금지 전압을 인가하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 소거 금지 전압은 접지 전압인 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 복수의 페이지 버퍼들 각각은
    상기 프로그램 동작 시 상기 데이터를 수신하여 임시 저장하기 위한 래치;
    상기 소거 동작 시 상기 래치에 저장된 상기 데이터에 기초하여 스위치 제어 신호를 생성하기 위한 스위치 제어 회로; 및
    상기 스위치 제어 신호에 응답하여 대응하는 비트 라인에 상기 소거 전압 또는 상기 소거 금지 전압을 인가하기 위한 스위치 회로를 포함하는 반도체 메모리 장치.
  8. 제 4 항에 있어서,
    상기 주변 회로는 상기 프로그램 동작 시 프로그램 전압 및 패스 전압을 생성하고, 상기 소거 동작 시 상기 소거 전압을 생성하기 위한 전압 생성 회로를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 주변 회로는 상기 소거 동작 시 상기 메모리 블록의 복수의 워드 라인들 중 상기 선택된 페이지에 대응하는 선택된 워드 라인에 접지 전압을 인가하고, 상기 복수의 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 워드 라인들에 패스 전압을 인가하거나 플로팅시키는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 선택된 페이지에 포함된 상기 복수의 메모리 셀들은 상기 프로그램 동작이 수행되기 전에 타겟 문턱 전압보다 낮은 문턱 전압 분포를 가지며,
    상기 선택된 페이지에 포함된 상기 복수의 메모리 셀들 중 상기 소거 상태에 대응하는 메모리 셀들은 상기 소거 동작 시 상기 타겟 문턱 전압보다 낮은 문턱 전압 분포로 소거되는 반도체 메모리 장치.
  11. 복수의 페이지들 중 선택된 페이지에 대한 프로그램 동작을 수행하는 단계; 및
    상기 선택된 페이지에 포함된 복수의 메모리 셀들 중 소거 상태에 대응하는 선택 메모리 셀들을 선택적으로 소거시키는 소거 동작을 수행하는 단계를 포함하며,
    상기 소거 동작을 수행하는 단계는 상기 프로그램 동작 시 외부로부터 수신된 프로그램할 데이터에 기초하여 상기 소거 상태에 대응하는 상기 선택 메모리 셀들의 비트 라인들에 소거 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 프로그램 동작을 수행하는 단계는 상기 선택된 페이지에 포함된 다수의 메모리 셀들을 상기 소거 상태 및 다수의 프로그램 상태들로 프로그램하는 반도체 메모리 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 다수의 메모리 셀들은 상기 프로그램 동작을 수행하기 이전에 제1 문턱 전압 분포를 가지며,
    상기 제1 문턱 전압 분포는 상기 소거 상태의 문턱 전압 분포보다 낮은 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 소거 동작을 수행하는 단계는 상기 선택 메모리 셀들의 문턱 전압 분포를 상기 제1 문턱 전압 분포로 하향시키는 반도체 메모리 장치의 동작 방법.
  15. 제 14 항에 있어서,
    상기 소거 동작을 수행하는 단계는 복수의 워드 라인들 중 상기 선택된 페이지에 대응하는 선택된 워드 라인에 접지 전압을 인가하고, 상기 복수의 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 워드 라인들에 패스 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  16. 제 14 항에 있어서,
    상기 소거 동작을 수행하는 단계는 복수의 워드 라인들 중 상기 선택된 페이지에 대응하는 선택된 워드 라인에 접지 전압을 인가하고, 상기 복수의 워드 라인들 중 상기 선택된 워드 라인을 제외한 나머지 워드 라인들을 플로팅시키는 반도체 메모리 장치의 동작 방법.
  17. 외부로부터 프로그램할 데이터를 수신하여 복수의 페이지 버퍼들에 저장하는 단계;
    상기 복수의 페이지 버퍼들에 저장된 데이터에 기초하여 복수의 비트 라인들의 전위 레벨을 제어하는 단계;
    복수의 페이지들 중 선택된 페이지에 대응하는 워드 라인에 프로그램 전압을 인가하여 상기 선택된 페이지에 포함된 복수의 메모리 셀들에 대한 프로그램 동작을 수행하는 단계;
    상기 복수의 페이지 버퍼들에 저장된 상기 데이터에 기초하여 복수의 비트 라인들 중 소거 상태의 메모리 셀에 대응하는 선택된 비트 라인들에 소거 전압을 인가하여 상기 소거 상태의 메모리 셀들의 문턱 전압 분포를 하향시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  18. 제 17 항에 있어서,
    상기 소거 상태의 메모리 셀들의 상기 문턱 전압 분포를 하향시키는 단계는 상기 복수의 페이지 버퍼들에 저장된 상기 데이터에 기초하여 상기 복수의 비트 라인들 중 복수의 프로그램 상태의 메모리 셀에 대응하는 비선택된 비트 라인들에 소거 금지 전압을 인가하여 상기 복수의 프로그램 상태의 메모리 셀들의 상기 문턱 전압 분포가 하향되는 것을 방지하는 반도체 메모리 장치의 동작 방법.
  19. 제 17 항에 있어서,
    상기 소거 상태의 메모리 셀들의 상기 문턱 전압 분포를 하향시키는 단계는 상기 선택된 페이지에 대응하는 상기 워드 라인에 접지 전압을 인가하고, 나머지 워드 라인들에는 패스 전압을 인가하는 반도체 메모리 장치의 동작 방법.
  20. 제 17 항에 있어서,
    상기 소거 상태의 메모리 셀들의 상기 문턱 전압 분포를 하향시키는 단계는 상기 선택된 페이지에 대응하는 상기 워드 라인에 접지 전압을 인가하고, 나머지 워드 라인들을 플로팅시키는 반도체 메모리 장치의 동작 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200144000A (ko) * 2019-06-17 2020-12-28 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR20220020734A (ko) * 2020-08-12 2022-02-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5995417A (en) * 1998-10-20 1999-11-30 Advanced Micro Devices, Inc. Scheme for page erase and erase verify in a non-volatile memory array
KR100891406B1 (ko) * 2007-01-23 2009-04-02 주식회사 하이닉스반도체 불휘발성 메모리 소자의 소거 방법
US7965554B2 (en) * 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
US8014209B2 (en) * 2008-07-02 2011-09-06 Sandisk Technologies Inc. Programming and selectively erasing non-volatile storage
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
US8218381B2 (en) 2009-11-24 2012-07-10 Sandisk Technologies Inc. Programming memory with sensing-based bit line compensation to reduce channel-to-floating gate coupling
KR101264019B1 (ko) 2011-04-26 2013-05-13 에스케이하이닉스 주식회사 반도체 장치의 동작 방법
KR20130008275A (ko) * 2011-07-12 2013-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101975406B1 (ko) * 2012-07-11 2019-05-07 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들
JP2014026695A (ja) * 2012-07-26 2014-02-06 Toshiba Corp 不揮発性半導体記憶装置
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
KR20150142503A (ko) * 2014-06-12 2015-12-22 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
US10269439B2 (en) * 2017-03-28 2019-04-23 Western Digital Technologies, Inc. Post write erase conditioning
KR20190020880A (ko) * 2017-08-21 2019-03-05 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR102567373B1 (ko) * 2018-03-16 2023-08-17 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

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