KR20220020734A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

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신재현
김태호
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Abstract

반도체 메모리 장치는 메모리 블록, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 블록은 대응하는 소스 선택 라인과 각각 연결되는 복수의 서브 블록을 포함한다. 상기 주변 회로는 상기 메모리 블록에 대한 데이터의 프로그램 동작을 수행하도록 구성된다. 상기 제어 로직은 상기 주변 회로를 제어한다. 상기 제어 로직은 상기 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키고, 상기 복수의 서브 블록과 각각 연결된 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키며, 상기 메모리 블록과 연결된 비트 라인 전압을 설정하고, 상기 적어도 하나의 소스 선택 라인에 인가되는 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키도록, 상기 주변 회로를 제어할 수 있다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 피크 전류를 줄일 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 블록, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 블록은 대응하는 소스 선택 라인과 각각 연결되는 복수의 서브 블록을 포함한다. 상기 주변 회로는 상기 메모리 블록에 대한 데이터의 프로그램 동작을 수행하도록 구성된다. 상기 제어 로직은 상기 주변 회로를 제어한다. 상기 제어 로직은 상기 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키고, 상기 복수의 서브 블록과 각각 연결된 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키며, 상기 메모리 블록과 연결된 비트 라인 전압을 설정하고, 상기 적어도 하나의 소스 선택 라인에 인가되는 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키도록, 상기 주변 회로를 제어할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 복수의 서브 블록들을 포함하는 메모리 블록을 프로그램할 수 있다. 상기 복수의 서브 블록들은 대응하는 소스 선택 라인과 각각 연결된다. 상기 동작 방법에 의해, 상기 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키고, 상기 복수의 서브 블록들과 각각 연결되는 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키며, 상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서, 상기 메모리 블록과 연결된 비트 라인 전압을 설정한다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 복수의 서브 블록들을 포함하는 메모리 블록을 프로그램할 수 있다. 상기 복수의 서브 블록들은 대응하는 소스 선택 라인과 각각 연결된다. 상기 동작 방법에 의해, 상기 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키고, 상기 복수의 서브 블록들과 각각 연결되는 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키며, 상기 메모리 블록과 연결된 비트 라인 전압의 설정을 시작하고, 상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시킨다.
본 기술은 피크 전류를 줄일 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 메모리 블록을 구성하는 서브 블록의 일 예를 설명하기 위한 도면이다.
도 6a는 도 5에 도시된 서브 블록들 중 제1 서브 블록을 보다 상세히 나타내는 회로도이다.
도 6b는 제1 및 제2 서브 블록에 포함되는 셀 스트링의 일부를 나타내는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 포함되는 페이지 버퍼(PB1)를 나타내는 회로도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 보다 자세히 나타낸 타이밍도이다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 11은 도 10에 따른 반도체 메모리 장치의 동작 방법의 일 실시 예이다.
도 12는 도 11에 따른 실시 예를 설명하기 위한 타이밍도이다.
도 13은 도 10에 따른 반도체 메모리 장치의 동작 방법의 다른 실시 예이다.
도 14는 도 13에 따른 실시 예를 설명하기 위한 타이밍도이다.
도 15는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 도 15에 따른 반도체 메모리 장치의 동작 방법의 일 실시 예이다.
도 17은 도 16에 따른 실시 예를 설명하기 위한 타이밍도이다.
도 18은 도 15에 따른 반도체 메모리 장치의 동작 방법의 다른 실시 예이다.
도 19는 도 18에 따른 실시 예를 설명하기 위한 타이밍도이다.
도 20은 메모리 블록을 구성하는 서브 블록의 다른 예를 설명하기 위한 도면이다.
도 21은 제1 내지 제4 서브 블록에 포함되는 셀 스트링의 일부를 나타내는 회로도이다.
도 22는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템의 일 실시 예를 보여주는 블록도이다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 24는 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 메모리 블록을 구성하는 서브 블록의 일 예를 설명하기 위한 도면이다.
도 5를 참조하면, 도 3 또는 도 4를 통해 도시된 메모리 블록(BLKa, BLKb)에 포함된 서브 블록들(SUB BLOCK 1, SUB BLOCK 2)이 도시되어 있다. 예시적으로, 도 3을 함께 참조하면, 메모리 블록(BLKa)에 포함된 서브 블록은 드레인 선택 라인 또는 소스 선택 라인을 공유하는 셀 스트링들로 정의될 수 있다. 예를 들어, 도 4에서, 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)을 공유하는 셀 스트링들(CS11~CS1m)은 제1 서브 블록(SUB BLOCK 1)을 구성할 수 있다. 한편, 제2 드레인 선택 라인(DSL2) 및 제2 소스 선택 라인(SSL2)을 공유하는 셀 스트링들(CS21~CS2m)은 제2 서브 블록(SUB BLOCK 2)을 구성할 수 있다.
다른 예로서, 도 4에서, 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)을 공유하는 셀 스트링들(CS11'~CS1m')은 제1 서브 블록(SUB BLOCK 1)을 구성할 수 있다. 한편, 제2 드레인 선택 라인(DSL2) 및 제2 소스 선택 라인(SSL2)을 공유하는 셀 스트링들(CS21'~CS2m')은 제2 서브 블록(SUB BLOCK 2)을 구성할 수 있다. 메모리 블록은 +Y 방향으로 배치된 두 개의 서브 블록들(SUB BLOCK 1, SUB BLOCK 2)을 포함한다. 각 서브 블록들(SUB BLOCK 1, SUB BLOCK 2)은 행 방향(즉 +X 방향)으로 배열되는 셀 스트링들을 포함한다. 한편, 서브 블록들(SUB BLOCK 1, SUB BLOCK 2)은 스트링 방향(즉 +Z 방향)으로 배열되는 페이지들을 각각 포함한다. 각 서브 블록의 보다 상세한 구성에 대해서는 도 6a 및 도 6b를 참조하여 후술하기로 한다.
도 6a는 도 5에 도시된 서브 블록들 중 제1 서브 블록을 보다 상세히 나타내는 회로도이다. 제2 서브 블록 또한 제1 서브 블록과 동일하게 구성될 수 있으므로, 제2 서브 블록에 대한 상세한 회로도는 생략하기로 한다.
도 6a를 참조하면, 제1 서브 블록(SUB BLOCK 1)은 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)을 공유하는 셀 스트링들(CS11~CS1m)을 포함한다. 즉, 제1 서브 블록(SUB BLOCK 1)에 포함된 셀 스트링들(CS11~CS1m)은 제1 드레인 선택 라인(DSL1) 및 제1 소스 선택 라인(SSL1)과 공통 연결된다. 셀 스트링들(CS11~CS1m)은 제1 서브 블록(SUB BLOCK 1) 내에서 +X 방향으로 배열된다. 셀 스트링들(CS11~CS1m) 각각은 대응하는 비트 라인들(BL1~BLm)과 연결된다.
한편, 제1 서브 블록(SUB BLOCK 1)은 +Z 방향으로 배열되는 페이지들(PAGE11~PAGE1n)을 포함한다. 페이지들(PAGE11~PAGE1n) 각각은 대응하는 워드 라인들(WL1~WLn)에 연결되는 메모리 셀들의 집합일 수 있다.
도 6a에는 도시되지 않았으나, 제2 서브 블록(SUB BLOCK 2) 또한 +X 방향으로 배열되는 셀 스트링들(CS21~CS2m)을 포함할 수 있다. 한편, 제2 서브 블록(SUB BLOCK 2)은 +Z 방향으로 배열되는 페이지들(PAGE21~PAGE2n)을 포함할 수 있다.
도 6b는 제1 및 제2 서브 블록에 포함되는 셀 스트링의 일부를 나타내는 회로도이다.
도 6b를 참조하면, 제1 서브 블록(SUB BLOCK 1)에 포함된 셀 스트링(CS11)과 제2 서브 블록(SUB BLOCK 2)에 포함된 셀 스트링(CS21)이 도시되어 있다. 도 6b는 도 5에 도시된 메모리 블록을 +X 방향으로 도시한 회로도일 수 있다. 따라서, 도 6b에서 제1 서브 블록(SUB BLOCK 1)에 포함된 셀 스트링들(CS12~CS1m)과 제2 서브 블록(SUB BLOCK 2)에 포함된 셀 스트링들(CS22~CS2m)은 도시되지 않았다.
제1 서브 블록(SUB BLOCK 1)의 셀 스트링(CS11)은 제1 드레인 선택 트랜지스터(DST1)와 제1 소스 선택 트랜지스터(SST1) 사이에 연결되는 메모리 셀들(MC11~MC1n)을 포함한다. 제2 서브 블록(SUB BLOCK 2)의 셀 스트링(CS21)은 제2 드레인 선택 트랜지스터(DST2)와 제2 소스 선택 트랜지스터(SST2) 사이에 연결되는 메모리 셀들(MC21~MC2n)을 포함한다.
제1 서브 블록(SUB BLOCK 1)에 포함된 셀 스트링(CS11)과 제2 서브 블록(SUB BLOCK 2)에 포함된 셀 스트링(CS21)은 비트 라인(BL1)에 공통 연결된다. 한편, 페이지 버퍼(PB1)는 비트 라인(BL1)에 공통 연결된다. 즉, 제1 서브 블록(SUB BLOCK 1)에 포함된 셀 스트링(CS11)과 제2 서브 블록(SUB BLOCK 2)에 포함된 셀 스트링(CS21)은 페이지 버퍼(PB1)를 공유할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 포함되는 페이지 버퍼(PB1)를 나타내는 회로도이다. 도 7에 도시된 페이지 버퍼는 도 1의 읽기 및 쓰기 회로(130)에 포함된 페이지 버퍼들(PB1~PBm) 중 어느 하나일 수 있다. 읽기 및 쓰기 회로(130)에 포함된 복수의 페이지 버퍼들(PB1~PBm)은 서로 유사하게 구성될 수 있으므로, 이 중 어느 하나의 페이지 버퍼를 예를 들어 설명하도록 한다.
페이지 버퍼는 제어 로직(140)에서 출력되는 신호에 응답하여 동작할 수 있다. 이하에서 설명되는 신호들(PB_SENSE, SA_PRECH_N, SA_SENSE, SA_CSOC, SA_DISCH, PRECHSO_N)은 제어 로직(140)에서 출력되는 제어 신호(CTRPB)에 포함될 수 있다. 페이지 버퍼(PB1)에 대하여 구체적으로 설명하면 다음과 같다.
도 7을 참조하면, 페이지 버퍼(PB1)는 비트 라인(BL1)을 통해 메모리 셀과 연결되고, 제1 내지 제5 NMOS 트랜지스터들(N1~N5) 및 제1 내지 제3 PMOS 트랜지스터들(P1~P3)을 통해 전원 전압(VCORE)으로부터 공급된 전하(charge)를 비트 라인(BL1)에 차징(charging)하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 또한, 페이지 버퍼(PB1)는 제1 NMOS 트랜지스터(N1), 제4 NMOS 트랜지스터(N4) 및 제5 NMOS 트랜지스터(N5)를 통해 비트 라인(BL1)에 차징(charging)된 전하를 접지 전압으로 디스차지(discharge) 할 수 있다.
제1 NMOS 트랜지스터(N1)는 비트 라인(BL1)과 공통 노드(CSO) 사이에 연결된다. 제1 PMOS 트랜지스터(P1)는 전원 전압(VCORE)과 센스 앰프 노드(SAN) 사이에 연결된다. 제2 NMOS 트랜지스터(N2)는 공통 노드(CSO)와 센스 앰프 노드(SAN) 사이에 연결된다. 제2 PMOS 트랜지스터(P2)는 센스 앰프 노드(SAN)와 센싱 노드(SO) 사이에 연결된다. 제3 NMOS 트랜지스터(N3)는 센싱 노드(SO)와 공통 노드(CSO) 사이에 연결된다. 제3 PMOS 트랜지스터(P3)는 전원 전압(VCORE)과 센싱 노드(SO) 사이에 연결된다. 제4 및 제5 트랜지스터(N4, N5)는 공통 노드(CSO)와 접지 전압 사이에 직렬로 연결된다.
제1 NMOS 트랜지스터(N1)는 페이지 버퍼 센싱 신호(PB_SENSE)에 의해 제어되고, 제2 NMOS 트랜지스터(N2)는 전류 센싱 신호(SA_CSOC)에 의해 제어되며, 제3 NMOS 트랜지스터(N3)는 센스 앰프 센싱 신호(SA_SENSE)에 의해 제어된다. 또한, 제4 NMOS 트랜지스터(N4)는 센스 앰프 디스차지 신호(SA_DISCH)에 의해 제어되고, 제5 NMOS 트랜지스터(N5) 및 제1 PMOS 트랜지스터(P1)는 센싱 래치 회로(LATS)의 노드(QS) 전압에 의해 제어된다. 제2 PMOS 트랜지스터(P2)는 센스 앰프 프리차지 신호(SA_PRECH_N)에 의해 제어되고, 제3 PMOS 트랜지스터(P3)는 센싱 노드 프리차지 신호(PRECHSO_N)에 의해 제어된다. 즉, 제1 NMOS 트랜지스터(N1)의 게이트에는 페이지 버퍼 센싱 신호(PB_SENSE)가 인가되고, 제2 NMOS 트랜지스터(N2)의 게이트에는 전류 센싱 신호(SA_CSOC)가 인가되며, 제3 NMOS 트랜지스터(N3)의 게이트에는 센스 앰프 센싱 신호(SA_SENSE)가 인가된다. 또한, 제4 NMOS 트랜지스터(N4)의 게이트에는 센스 앰프 디스차지 신호(SA_DISCH)가 인가되고, 제5 NMOS 트랜지스터(N5) 및 제1 PMOS 트랜지스터(P1)의 게이트에는 센싱 래치 회로(LATS)의 노드(QS) 전압이 인가된다. 제2 PMOS 트랜지스터(P2)의 게이트에는 센스 앰프 프리차지 신호(SA_PRECH_N)가 인가되고, 제3 PMOS 트랜지스터(P3)의 게이트에는 센싱 노드 프리차지 신호(PRECHSO_N)가 인가된다.
센싱 래치 회로(LATS)는 노드(QS)와 연결된 두 개의 인버터들(미도시)로 구성되는 래치 및 노드(QS)의 전압을 제어하는 리셋 트랜지스터(미도시)와 세트 트랜지스터(미도시)를 포함할 수 있다. 센싱 래치 회로(LATS)의 구조는 널리 알려져 있으므로, 도 7에서는 그 구체적인 구성을 생략하기로 한다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 반도체 메모리 장치의 프로그램 동작은 복수의 루프들을 포함할 수 있다. 각 루프는 프리차지 단계, 프로그램 단계 및 검증 단계를 포함한다.
프리차지 단계에서는 메모리 블록 내 프로그램 대상인 서브 블록의 비트 라인 전압을 설정하고, 또한 메모리 블록 내 프로그램 대상이 아닌 서브 블록의 스트링 프리차지 동작을 수행한다.
프로그램 대상인 서브 블록의 비트 라인 전압을 설정하는 동작은, 해당 서브 블록 내 프로그램 대상인 페이지들에 데이터를 프로그램하기 위하여, 비트 라인 전압을 프로그램 허용 전압 또는 프로그램 금지 전압으로 설정하는 동작을 포함한다. 이후의 프로그램 단계에서 선택된 워드 라인에 프로그램 펄스가 인가됨에 따라, 프로그램 허용 전압으로 설정된 비트 라인과 연결된 메모리 셀의 문턱 전압이 이동할 것이다. 한편, 이후의 프로그램 단계에서, 프로그램 금지 전압으로 설정된 비트 라인과 연결된 메모리 셀의 문턱 전압은 이동하지 않을 것이다.
일 실시 예에서, 프로그램 허용 전압은 접지 전압일 수 있다. 이 경우, 도 7에 도시된 것과 같은 페이지 버퍼(PB1) 구조에서, 접지 전압이 제5 NMOS 트랜지스터(N5), 제4 NMOS 트랜지스터(N4) 및 제1 NMOS 트랜지스터(N1)를 거쳐 비트 라인(BL1)으로 전달될 수 있다.
일 실시 예에서, 프로그램 금지 전압은 전원 전압(VCORE)일 수 있다. 이 경우, 도 7에 도시된 것과 같은 페이지 버퍼(PB1) 구조에서, 전원 전압(VCORE)이 제1 PMOS 트랜지스터(P1), 제2 NMOS 트랜지스터(N2) 및 제1 NMOS 트랜지스터(N1)를 거쳐 비트 라인(BL1)으로 전달될 수 있다. 다른 실시 예에서, 전원 전압(VCORE)이 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제3 NMOS 트랜지스터(N3) 및 제1 NMOS 트랜지스터(N1)를 거쳐 비트 라인(BL1)으로 전달될 수 있다.
프로그램 허용 전압을 비트 라인에 전달하는 경우 및 프로그램 금지 전압을 비트 라인에 전달하는 경우 모두 제1 NMOS 트랜지스터(N1)가 턴온 됨으로써 해당 전압들이 비트 라인으로 전달된다. 즉, 페이지 버퍼들(PB1~PBm)에 인가되는 페이지 버퍼 센싱 신호(PB_SENSE)를 턴오프 전압에서 턴온 전압으로 상승시킴으로써, 비트 라인 전압을 설정하는 동작이 수행된다.
프로그램 대상이 아닌 서브 블록의 스트링 프리차지 동작은, 공통 소스 라인으로부터 인가되는 전압을 비선택된 서브 블록에 포함된 스트링들에 전달하는 동작을 포함할 수 있다. 도 3 및 도 4에 도시된 바와 같이, 서로 다른 서브 블록들이 동일한 워드 라인으로 공통 연결되므로, 선택된 서브 블록에 대한 프로그램 동작 시, 비선택된 서브 블록에 포함된 메모리 셀들 또한 워드 라인으로 인가되는 프로그램 펄스에 의한 영향을 받을 수 있다.
예를 들어, 도 5 내지 도 6b에 도시된 메모리 블록 구조에서, 셀 스트링(CS11)에 포함된 메모리 셀(MC11)을 포함하는 페이지(PAGE 11)를 프로그램하는 경우를 고려하기로 한다. 이 경우, 제1 서브 블록(SUB BLOCK 1)이 프로그램 대상으로 선택된 서브 블록에 해당되며, 제2 서브 블록(SUB BLOCK 2)은 비선택된 서브 블록에 해당된다. 페이지(PAGE 11)를 프로그램하는 경우, 제1 워드 라인(WL1)에 프로그램 펄스가 인가된다. 비선택된 서브 블록에 포함된 셀 스트링(CS21) 또한 제1 워드 라인(WL1)에 연결된다. 따라서, 예를 들어 메모리 셀(MC21)의 채널 전압이 낮은 경우, 제1 워드 라인(WL1)에 프로그램 펄스가 인가되면 메모리 셀(MC21)의 문턱 전압이 이동하게 되는 문제가 발생할 수 있다. 따라서, 예를 들어 셀 스트링들(CS11~CS1m)을 포함하는 서브 블록이 프로그램 대상으로 선택된 경우, 비선택된 서브 블록에 포함된 셀 스트링들, 예를 들어 셀 스트링들(CS21~CS2m)의 채널 전압을 미리 충분히 높여놓음으로써, 비선택된 서브 블록에 포함된 메모리 셀들의 문턱 전압이 의도하지 않게 이동하는 문제를 방지할 수 있다. 이러한 동작을 “스트링 프리차지 동작”으로 지칭할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)에 의하면, 선택된 서브 블록에 포함된 페이지를 프로그램하기 위해 비트 라인 전압을 설정하는 동작과, 비선택된 서브 블록에 대한 스트링 프리차지 동작을 각 루프 내에 포함된 프리차지 단계에서 수행한다.
프로그램 단계에서는 선택된 워드 라인에 프로그램 펄스를 인가하고, 비선택된 워드 라인에 프로그램 패스 전압을 인가하여, 선택된 페이지에 포함된 메모리 셀들의 문턱 전압을 선택적으로 이동시킨다. 이 때, 프리차지 단계에서 설정된 각각의 비트 라인 전압에 따라, 선택된 페이지에 포함된 메모리 셀들의 문턱 전압이 이동하거나 유지될 것이다. 즉, 프리차지 단계에서 프로그램 허용 전압이 인가되도록 설정된 비트 라인과 연결된 메모리 셀은, 선택된 워드 라인에 프로그램 펄스가 인가됨에 따라 문턱 전압이 이동할 것이다. 또한, 프리차지 단계에서 프로그램 금지 전압이 인가되도록 설정된 비트 라인과 연결된 메모리 셀은, 선택된 워드 라인에 프로그램 펄스가 인가되더라도 문턱 전압이 이동하지 않을 것이다.
검증 단계에서는 선택된 페이지에 포함된 메모리 셀들이 목표로 하는 프로그램 상태로 프로그램되었는지 여부를 검증 전압을 통해 확인한다. 선택된 페이지에 포함된 메모리 셀들 중 일정 비율 이상의 메모리 셀들의 문턱 전압이 목표 수준에 도달한 경우 프로그램 동작이 완료된다. 이 경우 후속 루프가 수행되지 않고 프로그램 동작이 종료된다. 선택된 페이지에 포함된 메모리 셀들 중, 문턱 전압이 목표 수준에 도달한 메모리 셀들이 상기 일정 비율 미만인 경우 프로그램 동작이 종료되지 않으며, 후속 루프가 수행된다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작을 보다 자세히 나타낸 타이밍도이다. 도 9에서, N-1 번째 프로그램 루프의 검증 단계와, N번째 프로그램 루프의 프리차지 단계 및 프로그램 단계가 도시되었다. 도 9를 참조하면, 메모리 블록에 포함된 제1 및 제2 서브 블록 중 제1 서브 블록이 프로그램 대상으로 선택된 케이스가 도시되어 있다. 보다 구체적으로, 도 9에는 제1 서브 블록에 포함된 메모리 셀들 중 제i 워드 라인(WLi)에 연결된 메모리 셀들이 프로그램 대상 메모리 셀들로 선택된 케이스가 도시되어 있다.
도 9에서, 선택된 제i 워드 라인(WLi)에 인가되는 전압, 비선택된 워드 라인들 중 선택된 제i 워드 라인(WLi)과 인접하여 위치하는 제(i-5) 내지 제(i-1) 워드 라인(WL(i-1)~WL(i-5))에 인가되는 전압 및 나머지 비선택된 워드 라인들에 인가되는 전압이 도시되어 있다. 또한, 선택된 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 드레인 선택 라인(DSL1)에 인가되는 전압 및 비선택된 제2 드레인 선택 라인(DSL2)에 인가되는 전압이 도시되어 있다. 또한, 선택된 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 소스 선택 라인(SSL1)에 인가되는 전압 및 비선택된 제2 소스 선택 라인(SSL2)에 인가되는 전압이 도시되어 있다. 한편, 공통 소스 라인(CSL)의 전압 및 페이지 버퍼 센싱 신호(PB_SENSE)의 전압이 도시되어 있다.
검증 단계의 시간(t1)에서, 선택된 워드 라인(WLi)에 검증 전압(VVRF)이 인가되고, 비선택된 워드 라인들에는 검증 패스 전압(VVRPASS)이 인가된다. 한편, 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)에 턴온 전압이 인가된다. 이후 시간(t2)에서, 비선택된 드레인 선택 라인(DSL2) 및 비선택된 소스 선택 라인(SSL2)에 턴오프 전압이 인가될 수 있다. 시간(t2)와 시간(t3) 사이의 적어도 일부 구간에서, 페이지 버퍼 센싱 신호(PB_SENSE)가 턴온 전압으로 활성화 되어 선택된 메모리 셀들의 문턱 전압이 센싱될 수 있다. 이후 시간(t3)에서, 검증 동작이 종료될 수 있다. 이에 따라 워드 라인들, 드레인 선택 라인들 및 소스 선택 라인들에 턴오프 전압이 인가될 수 있다.
프리차지 단계의 시간(t4)에서 공통 소스 라인의 전압이 상승할 수 있다. 이때 공통 소스 라인에 인가되는 전압은 비선택된 서브 블록에 포함된 스트링들을 프리차지하기 위한 전압일 수 있다. 이후 시간(t5)에서 선택된 제1 소스 선택 라인(SSL1) 및 비선택된 제2 소스 선택 라인(SSL2)의 전압을 전압 레벨(Va)로 상승시켜, 스트링 프리차지 동작을 수행할 수 있다. 도 9에 도시된 실시 예에서, 비선택된 서브 블록에 포함된 스트링들 뿐만 아니라 선택된 서브 블록에 포함된 스트링들 또한 프리차지될 수 있다. 스트링 프리차지 동작이 원활하게 진행될 수 있도록, 시간(t5)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))들에 턴온 전압을 인가할 수 있다. 이후 시간(t6)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))들에 턴오프 전압을 인가할 수 있다.
한편, 프리차지 단계의 시간(t5)에서, 비트 라인 전압을 설정하는 동작 또한 동시에 수행될 수 있다. 이에 따라, 전술한 바와 같이 페이지 버퍼 센싱 신호(PB_SENSE)를 턴온 전압으로 상승시킴으로써, 프로그램 허용 전압 또는 프로그램 금지 전압을 비트 라인들(BL1~BLm)에 인가할 수 있다.
시간(t7)에서, 스트링 프리차지 동작 및 비트 라인 전압 설정 동작이 종료될 수 있다. 이에 따라, 소스 선택 라인들에 인가되는 전압이 턴오프 전압으로 하강하고, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압 또한 턴오프 전압으로 하강할 수 있다.
프로그램 단계의 시간(t8)에서, 워드 라인들의 전압이 프로그램 패스 전압(VPGMPASS)으로 상승할 수 있다. 또한, 선택된 서브 블록인 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 드레인 선택 라인(DSL1)의 전압이 턴온 전압으로 상승할 수 있다. 비선택된 제2 서브 블록(SUB BLOCK 2)과 연결된 제2 드레인 선택 라인(DSL2)의 전압은 턴오프 전압을 유지할 수 있다.
시간(t9)에서, 워드 라인들 중 선택된 제i 워드 라인(WLi)의 전압이 프로그램 전압(VPGM)으로 상승한다. 비선택된 나머지 워드 라인들의 전압은 프로그램 패스 전압(VPGMPASS)을 유지한다. 선택된 제i 워드 라인(WLi)에 인가되는 프로그램 전압(VPGM)은 시간(t10)까지 유지된다. 시간(t10)에서 프로그램 단계가 종료된다.
도 9를 참조하면, 시간(t5)에서 선택된 제1 소스 선택 라인(SSL1) 및 비선택된 제2 소스 선택 라인(SSL2)의 전압을 전압 레벨(Va)로 상승시켜 인가하여 스트링 프리차지 동작을 수행하고, 페이지 버퍼 센싱 신호(PB_SENSE)를 턴온 전압으로 상승시켜 비트 라인 전압 설정 동작을 수행한다. 즉, 시간(t5)에서 스트링 프리차지 동작과 비트 라인 전압 설정 동작이 동시에 수행될 수 있다. 이 경우, 스트링 프리차지 동작에 필요한 전류와 비트 라인 전압 설정 동작에 필요한 전류가 동시에 소모된다. 이에 따라 반도체 메모리 장치(100)에서 소모하는 전류가 순간적으로 급격히 상승하는 문제가 발생할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치에 의하면, 스트링 프리차지 동작과 비트 라인 전압 설정 동작을 서로 다른 시점에 시작하도록 제어할 수 있다. 이 경우, 반도체 메모리 장치(100)에서 소모하는 전류를 시간적으로 분산시킴으로써, 상술한 문제를 해결할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 10을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 동작의 대상으로 선택된 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키고(S110), 프로그램 동작의 대상인 메모리 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨로 상승시키며(S130), 소스 선택 라인의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서, 프로그램 동작의 대상인 메모리 블록과 연결된 비트 라인 전압을 설정한다(S150). 도 10에 도시된 방법은 도 8 및 도 9에 도시된 프리차지 단계에서 수행된다.
즉, 단계(S110)에 의해 공통 소스 라인의 전압을 상승시킨 상태에서, 단계(S130)에 따라 소스 선택 라인의 전압을 제1 전압 레벨로 먼저 상승시킨다. 이후 단계(S150)에 따라 소스 선택 라인의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서 비트라인 전압 설정 동작을 수행한다. 이에 따라, 단계(S130)와 단계(S150)에서 스트링 프리차지 동작에 소모되는 전류가 분산된다. 도 10에 따른 반도체 메모리 장치의 동작 방법의 보다 구체적인 실시 예에 대해서는 도 11 내지 도 14를 참조하여 설명하기로 한다.
도 11은 도 10에 따른 반도체 메모리 장치의 동작 방법의 일 실시 예이다. 도 12는 도 11에 따른 실시 예를 설명하기 위한 타이밍도이다. 이하에서는 도 11 및 도 12를 함께 참조하여 설명하기로 한다.
도 11을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 동작의 대상으로 선택된 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시킨다(S110). 이후, 선택된 메모리 블록에 포함된 복수의 서브 블록들과 연결된 소스 선택 라인들 중, 프로그램 대상으로 선택된 서브 블록 및 비선택된 서브 블록과 연결된 소스 선택 라인들의 전압을 제1 전압 레벨로 상승시킨다(S131). 즉, 단계(S131)에서, 메모리 블록과 연결된 모든 소스 선택 라인들의 전압을 제1 전압 레벨로 상승시킬 수 있다. 이후, 선택된 선택된 서브 블록 및 비선택된 서브 블록과 연결된 소스 선택 라인들의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서, 선택된 메모리 블록과 연결된 비트 라인 전압을 설정한다(S151).
즉, 단계(S110)에 의해 공통 소스 라인의 전압을 상승시킨 상태에서, 단계(S131)에 따라 메모리 블록과 연결된 모든 소스 선택 라인들의 전압을 제1 전압 레벨로 먼저 상승시킨다. 이후 단계(S151)에 따라 상기 모든 소스 선택 라인들의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서 비트라인 전압 설정 동작을 수행한다. 이에 따라, 단계(S131)와 단계(S151)에서 스트링 프리차지 동작에 소모되는 전류가 분산된다.
도 12를 참조하면, N-1 번째 프로그램 루프의 검증 단계와, N번째 프로그램 루프의 프리차지 단계 및 프로그램 단계가 도시되었다. 도 12를 참조하면, 메모리 블록에 포함된 제1 및 제2 서브 블록 중 제1 서브 블록이 프로그램 대상으로 선택된 케이스가 도시되어 있다. 보다 구체적으로, 도 12에는 제1 서브 블록에 포함된 메모리 셀들 중 제i 워드 라인(WLi)에 연결된 메모리 셀들이 프로그램 대상 메모리 셀들로 선택된 케이스가 도시되어 있다.
검증 단계의 시간(t11)에서, 선택된 워드 라인(WLi)에 검증 전압(VVRF)이 인가되고, 비선택된 워드 라인들에는 검증 패스 전압(VVRPASS)이 인가된다. 한편, 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)에 턴온 전압이 인가된다. 일 예로서, 소스 선택 라인들(SSL1, SSL2)에 인가되는 턴온 전압은 제2 전압 레벨(V2)을 가질 수 있다. 제2 전압 레벨(V2)은 도 9에 도시된 전압 레벨(Va)과 실질적으로 동일한 값을 가질 수 있다. 이후 시간(t12)에서, 비선택된 드레인 선택 라인(DSL2) 및 비선택된 소스 선택 라인(SSL2)에 턴오프 전압이 인가될 수 있다. 시간(t12)와 시간(t13) 사이의 적어도 일부 구간에서, 페이지 버퍼 센싱 신호(PB_SENSE)가 턴온 전압으로 활성화 되어 선택된 메모리 셀들의 문턱 전압이 센싱될 수 있다. 이후 시간(t13)에서, 검증 동작이 종료될 수 있다. 이에 따라 워드 라인들, 드레인 선택 라인들 및 소스 선택 라인들에 턴오프 전압이 인가될 수 있다.
프리차지 단계의 시간(t14)에서 공통 소스 라인의 전압이 상승할 수 있다. 이는 도 10 및 도 11의 단계(S110)에 대응할 수 있다. 공통 소스 라인에 인가되는 전압은 비선택된 서브 블록에 포함된 스트링들을 프리차지하기 위한 전압일 수 있다. 이후 시간(t15)에서, 선택된 제1 소스 선택 라인(SSL1) 및 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)로 상승시킬 수 있다. 이는 도 10의 단계(S130) 또는 도 11의 단계(S131)에 대응할 수 있다. 이 때, 제1 전압 레벨(V1)은 공통 소스 라인(CSL)과 연결된 소스 선택 트랜지스터들을 약하게(slightly) 턴온 시키는 전압일 수 있다.
이후 시간(t16)에서, 선택된 제1 소스 선택 라인(SSL1) 및 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)에서 제2 전압 레벨(V2)로 상승시킬 수 있다. 한편, 스트링 프리차지 동작이 원활하게 진행될 수 있도록, 시간(t16)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))들에 턴온 전압을 인가할 수 있다. 이후 시간(t17)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))들에 턴오프 전압을 인가할 수 있다. 도 12에 도시된 실시 예에서, 스트링 프리차지 동작이 원활하게 진행되도록, 시간(t16)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))들에 턴온 전압이 인가되는 것으로 도시되었다. 그러나, 실시 예에 따라, 소스 선택 라인들의 전압이 제1 전압 레벨로 상승하는 시간(t15)에서 워드 라인들에 턴온 전압이 인가될 수도 있다.
한편, 프리차지 단계의 시간(t16)에서, 비트 라인 전압을 설정하는 동작이 수행될 수 있다. 이에 따라, 전술한 바와 같이 페이지 버퍼 센싱 신호(PB_SENSE)를 턴온 전압으로 상승시킴으로써, 프로그램 허용 전압 또는 프로그램 금지 전압을 비트 라인들(BL1~BLm)에 인가할 수 있다.
시간(t16)에서 선택된 제1 소스 선택 라인(SSL1) 및 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)에서 제2 전압 레벨(V2)로 상승시키고, 페이지 버퍼 센싱 신호(PB_SENSE)를 턴온 전압으로 상승시킴으로써 비트 라인 전압을 설정하는 동작은 도 10의 단계(S150) 또는 도 11의 단계(S151)에 대응할 수 있다.
시간(t18)에서, 스트링 프리차지 동작 및 비트 라인 전압 설정 동작이 종료될 수 있다. 이에 따라, 소스 선택 라인들에 인가되는 전압이 턴오프 전압으로 하강하고, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압 또한 턴오프 전압으로 하강할 수 있다.
프로그램 단계의 시간(t19)에서, 워드 라인들의 전압이 프로그램 패스 전압(VPGMPASS)으로 상승할 수 있다. 또한, 선택된 서브 블록인 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 드레인 선택 라인(DSL1)의 전압이 턴온 전압으로 상승할 수 있다. 비선택된 제2 서브 블록(SUB BLOCK 2)과 연결된 제2 드레인 선택 라인(DSL2)의 전압은 턴오프 전압을 유지할 수 있다.
시간(t20)에서, 워드 라인들 중 선택된 제i 워드 라인(WLi)의 전압이 프로그램 전압(VPGM)으로 상승한다. 비선택된 나머지 워드 라인들의 전압은 프로그램 패스 전압(VPGMPASS)을 유지한다. 선택된 제i 워드 라인(WLi)에 인가되는 프로그램 전압(VPGM)은 시간(t21)까지 유지된다. 시간(t21)에서 프로그램 단계가 종료된다.
도 11 및 도 12에 도시된 실시 예에 의하면, 스트링 프리차지 동작을 위해 소스 선택 라인에 인가되는 전압을 2단계로 상승시킴으로써, 전류의 소모 시점을 분산시킨다. 이에 따라, 반도체 메모리 장치(100)가 사용하는 피크 전류를 낮출 수 있다.
도 13은 도 10에 따른 반도체 메모리 장치의 동작 방법의 다른 실시 예이다. 도 14는 도 13에 따른 실시 예를 설명하기 위한 타이밍도이다. 이하에서는 도 13 및 도 14를 함께 참조하여 설명하기로 한다.
도 13을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 동작의 대상으로 선택된 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시킨다(S110). 이후, 선택된 메모리 블록에 포함된 복수의 서브 블록들과 연결된 소스 선택 라인들 중, 프로그램 대상으로 선택되지 않은 서브 블록인 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨로 상승시킨다(S133). 즉, 단계(S133)에서, 메모리 블록과 연결된 모든 소스 선택 라인들 중에 프로그램 동작 대상이 아닌 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨로 상승시킬 수 있다. 이후, 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서, 선택된 메모리 블록과 연결된 비트 라인 전압을 설정한다(S153). 이 때, 도 13에 도시된 단계들에 의해 수행되는 프리차지 단계 이전의 검증 단계에서부터, 선택된 서브 블록과 연결된 소스 선택 라인에 인가되는 전압은 제2 전압 레벨을 유지할 수 있다.
즉, 단계(S110)에 의해 공통 소스 라인의 전압을 상승시킨 상태에서, 단계(S133)에 따라 메모리 블록과 연결된 소스 선택 라인들 중 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨로 먼저 상승시킨다. 이후 단계(S153)에 따라 상기 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서 비트라인 전압 설정 동작을 수행한다. 이에 따라, 단계(S133)와 단계(S153)에서 스트링 프리차지 동작에 소모되는 전류가 분산된다.
도 14를 참조하면, N-1 번째 프로그램 루프의 검증 단계와, N번째 프로그램 루프의 프리차지 단계 및 프로그램 단계가 도시되었다. 도 14를 참조하면, 메모리 블록에 포함된 제1 및 제2 서브 블록 중 제1 서브 블록이 프로그램 대상으로 선택된 케이스가 도시되어 있다. 보다 구체적으로, 도 14에는 제1 서브 블록에 포함된 메모리 셀들 중 제i 워드 라인(WLi)에 연결된 메모리 셀들이 프로그램 대상 메모리 셀들로 선택된 케이스가 도시되어 있다.
검증 단계의 시간(t22)에서, 선택된 워드 라인(WLi)에 검증 전압(VVRF)이 인가되고, 비선택된 워드 라인들에는 검증 패스 전압(VVRPASS)이 인가된다. 한편, 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)에 턴온 전압이 인가된다. 일 예로서, 소스 선택 라인들(SSL1, SSL2)에 인가되는 턴온 전압은 제2 전압 레벨(V2)을 가질 수 있다. 제2 전압 레벨(V2)은 도 9에 도시된 전압 레벨(Va)과 실질적으로 동일한 값을 가질 수 있다. 이후 시간(t23)에서, 비선택된 드레인 선택 라인(DSL2) 및 비선택된 소스 선택 라인(SSL2)에 턴오프 전압이 인가될 수 있다. 시간(t23)와 시간(t24) 사이의 적어도 일부 구간에서, 페이지 버퍼 센싱 신호(PB_SENSE)가 턴온 전압으로 활성화 되어 선택된 메모리 셀들의 문턱 전압이 센싱될 수 있다. 이후 시간(t24)에서, 검증 동작이 종료될 수 있다. 이에 따라 일부 워드 라인들, 드레인 선택 라인들에 턴오프 전압이 인가될 수 있다. 도 14에 도시된 실시 예에서, 선택된 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 소스 선택 라인(SSL1)의 전압은 제2 전압 레벨(V2)을 유지할 수 있다.
프리차지 단계의 시간(t25)에서 공통 소스 라인의 전압이 상승할 수 있다. 이는 도 10 및 도 13의 단계(S110)에 대응할 수 있다. 공통 소스 라인에 인가되는 전압은 비선택된 서브 블록에 포함된 스트링들을 프리차지하기 위한 전압일 수 있다. 또한, 시간(t25)에서 선택된 워드 라인에 인가되는 전압이 검증 전압(VVRF)에서 검증 패스 전압(VVRPASS)으로 상승할 수 있다. 검증 패스 전압(VVRPASS)는 메모리 셀의 문턱 전압과 무관하게 메모리 셀을 턴온 시키는 전압일 수 있다.
이후 시간(t26)에서, 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)로 상승시킬 수 있다. 이는 도 10의 단계(S130) 또는 도 13의 단계(S153)에 대응할 수 있다. 이 때, 제1 전압 레벨(V1)은 공통 소스 라인(CSL)과 연결된 소스 선택 트랜지스터들을 약하게(slightly) 턴온 시키는 전압일 수 있다. 한편, 시간(t26)에서, 선택된 제1 소스 선택 라인(SSL1)의 전압은 이전 검증 단계에서부터 제2 전압 레벨(V2)을 유지할 수 있다.
이후 시간(t27)에서, 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)에서 제2 전압 레벨(V2)로 상승시킬 수 있다. 제1 소스 선택 라인(SSL1)의 전압은 제2 전압 레벨(V2)을 유지할 수 있다.
한편, 프리차지 단계의 시간(t27)에서, 비트 라인 전압을 설정하는 동작이 수행될 수 있다. 이에 따라, 전술한 바와 같이 페이지 버퍼 센싱 신호(PB_SENSE)를 턴온 전압으로 상승시킴으로써, 프로그램 허용 전압 또는 프로그램 금지 전압을 비트 라인들(BL1~BLm)에 인가할 수 있다.
시간(t27)에서 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)에서 제2 전압 레벨(V2)로 상승시키고, 페이지 버퍼 센싱 신호(PB_SENSE)를 턴온 전압으로 상승시킴으로써 비트 라인 전압을 설정하는 동작은 도 10의 단계(S150) 또는 도 13의 단계(S153)에 대응할 수 있다. 한편, 시간(t28)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))에 턴오프 전압이 인가될 수 있다.
시간(t29)에서, 스트링 프리차지 동작 및 비트 라인 전압 설정 동작이 종료될 수 있다. 이에 따라, 소스 선택 라인들에 인가되는 전압이 턴오프 전압으로 하강하고, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압 또한 턴오프 전압으로 하강할 수 있다.
프로그램 단계의 시간(t30)에서, 워드 라인들의 전압이 프로그램 패스 전압(VPGMPASS)으로 상승할 수 있다. 또한, 선택된 서브 블록인 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 드레인 선택 라인(DSL1)의 전압이 턴온 전압으로 상승할 수 있다. 비선택된 제2 서브 블록(SUB BLOCK 2)과 연결된 제2 드레인 선택 라인(DSL2)의 전압은 턴오프 전압을 유지할 수 있다.
시간(t31)에서, 워드 라인들 중 선택된 제i 워드 라인(WLi)의 전압이 프로그램 전압(VPGM)으로 상승한다. 비선택된 나머지 워드 라인들의 전압은 프로그램 패스 전압(VPGMPASS)을 유지한다. 선택된 제i 워드 라인(WLi)에 인가되는 프로그램 전압(VPGM)은 시간(t32)까지 유지된다. 시간(t32)에서 프로그램 단계가 종료된다.
도 13 및 도 14에 도시된 실시 예에 의하면, 스트링 프리차지 동작을 위해 비선택된 서브 블록과 연결된 소스 선택 라인에 인가되는 전압을 2단계로 상승시킴으로써, 전류의 소모 시점을 분산시킨다. 이에 따라, 반도체 메모리 장치(100)가 사용하는 피크 전류를 낮출 수 있다.
도 15는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 15를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 동작의 대상으로 선택된 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키고(S210), 프로그램 동작의 대상인 메모리 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨로 상승시키며(S230), 프로그램 동작의 대상인 메모리 블록과 연결된 비트 라인 전압을 설정하고(S250), 소스 선택 라인의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시킨다(S270). 도 15에 도시된 방법은 도 8 및 도 9에 도시된 프리차지 단계에서 수행된다.
즉, 단계(S210)에 의해 공통 소스 라인의 전압을 상승시킨 상태에서, 단계(S230)에 따라 소스 선택 라인의 전압을 제1 전압 레벨로 먼저 상승시킨다. 이후 단계(S250)에 따라 비트라인 전압 설정 동작을 수행하고, 이후 단계(S270)에 따라 소스 선택 라인의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시킨다. 이에 따라, 단계(S230)와 단계(S270)에서 스트링 프리차지 동작에 소모되는 전류가 분산된다. 또한, 비트 라인 전압 설정에 따라 소모되는 전류 또한 위 스트링 프리차지 동작에서 소모되는 전류와 구분된다. 도 15에 따른 반도체 메모리 장치의 동작 방법의 보다 구체적인 실시 예에 대해서는 도 16 내지 도 19를 참조하여 설명하기로 한다.
도 16은 도 15에 따른 반도체 메모리 장치의 동작 방법의 일 실시 예이다. 도 17은 도 16에 따른 실시 예를 설명하기 위한 타이밍도이다. 이하에서는 도 16 및 도 17을 함께 참조하여 설명하기로 한다.
도 16을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 동작의 대상으로 선택된 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시킨다(S210). 이후, 선택된 메모리 블록에 포함된 복수의 서브 블록들과 연결된 소스 선택 라인들 중, 프로그램 대상으로 선택된 서브 블록 및 비선택된 서브 블록과 연결된 소스 선택 라인들의 전압을 제1 전압 레벨로 상승시킨다(S231). 즉, 단계(S231)에서, 메모리 블록과 연결된 모든 소스 선택 라인들의 전압을 제1 전압 레벨로 상승시킬 수 있다. 이후, 선택된 메모리 블록과 연결된 비트 라인 전압을 설정한다(S250). 이후, 선택된 서브 블록 및 비선택된 서브 블록과 연결된 소스 선택 라인들의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시킨다(S271).
즉, 단계(S210)에 의해 공통 소스 라인의 전압을 상승시킨 상태에서, 단계(S231)에 따라 메모리 블록과 연결된 모든 소스 선택 라인들의 전압을 제1 전압 레벨로 먼저 상승시킨다. 이후 단계(S250)에 따라 비트 라인 전압 설정 동작을 수행하고, 이후 단계(S271)에 따라 상기 모든 소스 선택 라인들의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시키다. 이에 따라, 단계(S231), 단계(S250) 및 단계(S271)에서 스트링 프리차지 동작 및 비트 라인 전압 설정에 소모되는 전류가 분산된다.
도 17을 참조하면, N-1 번째 프로그램 루프의 검증 단계와, N번째 프로그램 루프의 프리차지 단계 및 프로그램 단계가 도시되었다. 도 17을 참조하면, 메모리 블록에 포함된 제1 및 제2 서브 블록 중 제1 서브 블록이 프로그램 대상으로 선택된 케이스가 도시되어 있다. 보다 구체적으로, 도 17에는 제1 서브 블록에 포함된 메모리 셀들 중 제i 워드 라인(WLi)에 연결된 메모리 셀들이 프로그램 대상 메모리 셀들로 선택된 케이스가 도시되어 있다.
검증 단계의 시간(t33)에서, 선택된 워드 라인(WLi)에 검증 전압(VVRF)이 인가되고, 비선택된 워드 라인들에는 검증 패스 전압(VVRPASS)이 인가된다. 한편, 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)에 턴온 전압이 인가된다. 일 예로서, 소스 선택 라인들(SSL1, SSL2)에 인가되는 턴온 전압은 제2 전압 레벨(V2)을 가질 수 있다. 제2 전압 레벨(V2)은 도 9에 도시된 전압 레벨(Va)과 실질적으로 동일한 값을 가질 수 있다. 이후 시간(t34)에서, 비선택된 드레인 선택 라인(DSL2) 및 비선택된 소스 선택 라인(SSL2)에 턴오프 전압이 인가될 수 있다. 시간(t34)와 시간(t35) 사이의 적어도 일부 구간에서, 페이지 버퍼 센싱 신호(PB_SENSE)가 턴온 전압으로 활성화 되어 선택된 메모리 셀들의 문턱 전압이 센싱될 수 있다. 이후 시간(t35)에서, 검증 동작이 종료될 수 있다. 이에 따라 워드 라인들, 드레인 선택 라인들 및 소스 선택 라인들에 턴오프 전압이 인가될 수 있다.
프리차지 단계의 시간(t36)에서 공통 소스 라인의 전압이 상승할 수 있다. 이는 도 15 및 도 16의 단계(S210)에 대응할 수 있다. 공통 소스 라인에 인가되는 전압은 비선택된 서브 블록에 포함된 스트링들을 프리차지하기 위한 전압일 수 있다. 이후 시간(t37)에서, 선택된 제1 소스 선택 라인(SSL1) 및 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)로 상승시킬 수 있다. 이는 도 15의 단계(S230) 또는 도 16의 단계(S231)에 대응할 수 있다. 이 때, 제1 전압 레벨(V1)은 공통 소스 라인(CSL)과 연결된 소스 선택 트랜지스터들을 약하게(slightly) 턴온 시키는 전압일 수 있다.
이후 프리차지 단계의 시간(t38)에서, 비트 라인 전압을 설정하는 동작이 수행될 수 있다. 이에 따라, 전술한 바와 같이 페이지 버퍼 센싱 신호(PB_SENSE)를 턴온 전압으로 상승시킴으로써, 프로그램 허용 전압 또는 프로그램 금지 전압을 비트 라인들(BL1~BLm)에 인가할 수 있다. 이는 도 15 및 도 16의 단계(S250)에 대응할 수 있다.
이후 시간(t39)에서, 선택된 제1 소스 선택 라인(SSL1) 및 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)에서 제2 전압 레벨(V2)로 상승시킬 수 있다. 이는 도 15의 단계(S270) 또는 도 16의 단계(S271)에 대응할 수 있다.
한편, 스트링 프리차지 동작이 원활하게 진행될 수 있도록, 시간(t39)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))들에 턴온 전압을 인가할 수 있다. 이후 시간(t40)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))들에 턴오프 전압을 인가할 수 있다. 도 17에 도시된 실시 예에서, 스트링 프리차지 동작이 원활하게 진행되도록, 시간(t39)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))들에 턴온 전압이 인가되는 것으로 도시되었다. 그러나, 실시 예에 따라, 소스 선택 라인들의 전압이 제1 전압 레벨로 상승하는 시간(t37)에서 워드 라인들에 턴온 전압이 인가될 수도 있다.
시간(t41)에서, 스트링 프리차지 동작 및 비트 라인 전압 설정 동작이 종료될 수 있다. 이에 따라, 소스 선택 라인들에 인가되는 전압이 턴오프 전압으로 하강하고, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압 또한 턴오프 전압으로 하강할 수 있다.
프로그램 단계의 시간(t42)에서, 워드 라인들의 전압이 프로그램 패스 전압(VPGMPASS)으로 상승할 수 있다. 또한, 선택된 서브 블록인 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 드레인 선택 라인(DSL1)의 전압이 턴온 전압으로 상승할 수 있다. 비선택된 제2 서브 블록(SUB BLOCK 2)과 연결된 제2 드레인 선택 라인(DSL2)의 전압은 턴오프 전압을 유지할 수 있다.
시간(t43)에서, 워드 라인들 중 선택된 제i 워드 라인(WLi)의 전압이 프로그램 전압(VPGM)으로 상승한다. 비선택된 나머지 워드 라인들의 전압은 프로그램 패스 전압(VPGMPASS)을 유지한다. 선택된 제i 워드 라인(WLi)에 인가되는 프로그램 전압(VPGM)은 시간(t44)까지 유지된다. 시간(t44)에서 프로그램 단계가 종료된다.
도 16 및 도 17에 도시된 실시 예에 의하면, 스트링 프리차지 동작을 위해 소스 선택 라인에 인가되는 전압을 2단계로 상승시킴으로써, 전류의 소모 시점을 분산시킨다. 이 때, 소스 선택 라인의 전압을 제1 전압 레벨(V1)로 상승시킨 후에 비트 라인 전압 설정 동작을 수행을 시작하고, 이후에 소스 선택 라인의 전압을 제2 전압 레벨(V2)로 상승시킨다. 이에 따라, 스트링 프리차지 및 비트 라인 전압 설정 동작에서 반도체 메모리 장치(100)가 사용하는 피크 전류를 낮출 수 있다.
도 18은 도 15에 따른 반도체 메모리 장치의 동작 방법의 다른 실시 예이다. 도 19는 도 18에 따른 실시 예를 설명하기 위한 타이밍도이다. 이하에서는 도 18 및 도 19를 함께 참조하여 설명하기로 한다.
도 18을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 프로그램 동작의 대상으로 선택된 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시킨다(S210). 이후, 선택된 메모리 블록에 포함된 복수의 서브 블록들과 연결된 소스 선택 라인들 중, 프로그램 대상으로 선택되지 않은 서브 블록인 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨로 상승시킨다(S233). 즉, 단계(S233)에서, 메모리 블록과 연결된 모든 소스 선택 라인들 중에 프로그램 동작 대상이 아닌 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨로 상승시킬 수 있다. 이후, 선택된 메모리 블록과 연결된 비트 라인 전압을 설정한다(S250). 이후, 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시킨다(S273). 이 때, 도 18에 도시된 단계들에 의해 수행되는 프리차지 단계 이전의 검증 단계에서부터, 선택된 서브 블록과 연결된 소스 선택 라인에 인가되는 전압은 제2 전압 레벨을 유지할 수 있다.
즉, 단계(S210)에 의해 공통 소스 라인의 전압을 상승시킨 상태에서, 단계(S233)에 따라 메모리 블록과 연결된 소스 선택 라인들 중 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨로 먼저 상승시킨다. 이후 단계(S150)에 따라 비트라인 전압 설정 동작을 수행하고, 이후 단계(S273)에 따라 상기 비선택된 서브 블록과 연결된 소스 선택 라인의 전압을 제1 전압 레벨에서 제2 전압 레벨로 상승시킬 수 있다. 이에 따라, 단계(S233), 단계(S250) 및 단계(S273)에서 스트링 프리차지 동작 및 비트 라인 전압 설정에 소모되는 전류가 분산된다.
도 19를 참조하면, N-1 번째 프로그램 루프의 검증 단계와, N번째 프로그램 루프의 프리차지 단계 및 프로그램 단계가 도시되었다. 도 19를 참조하면, 메모리 블록에 포함된 제1 및 제2 서브 블록 중 제1 서브 블록이 프로그램 대상으로 선택된 케이스가 도시되어 있다. 보다 구체적으로, 도 19에는 제1 서브 블록에 포함된 메모리 셀들 중 제i 워드 라인(WLi)에 연결된 메모리 셀들이 프로그램 대상 메모리 셀들로 선택된 케이스가 도시되어 있다.
검증 단계의 시간(t45)에서, 선택된 워드 라인(WLi)에 검증 전압(VVRF)이 인가되고, 비선택된 워드 라인들에는 검증 패스 전압(VVRPASS)이 인가된다. 한편, 드레인 선택 라인들(DSL1, DSL2) 및 소스 선택 라인들(SSL1, SSL2)에 턴온 전압이 인가된다. 일 예로서, 소스 선택 라인들(SSL1, SSL2)에 인가되는 턴온 전압은 제2 전압 레벨(V2)을 가질 수 있다. 제2 전압 레벨(V2)은 도 9에 도시된 전압 레벨(Va)과 실질적으로 동일한 값을 가질 수 있다. 이후 시간(t46)에서, 비선택된 드레인 선택 라인(DSL2) 및 비선택된 소스 선택 라인(SSL2)에 턴오프 전압이 인가될 수 있다. 시간(t46)와 시간(t47) 사이의 적어도 일부 구간에서, 페이지 버퍼 센싱 신호(PB_SENSE)가 턴온 전압으로 활성화 되어 선택된 메모리 셀들의 문턱 전압이 센싱될 수 있다. 이후 시간(t47)에서, 검증 동작이 종료될 수 있다. 이에 따라 일부 워드 라인들, 드레인 선택 라인들에 턴오프 전압이 인가될 수 있다. 도 19에 도시된 실시 예에서, 선택된 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 소스 선택 라인(SSL1)의 전압은 제2 전압 레벨(V2)을 유지할 수 있다.
프리차지 단계의 시간(t48)에서 공통 소스 라인의 전압이 상승할 수 있다. 이는 도 15 및 도 18의 단계(S210)에 대응할 수 있다. 공통 소스 라인에 인가되는 전압은 비선택된 서브 블록에 포함된 스트링들을 프리차지하기 위한 전압일 수 있다. 또한, 시간(t48)에서 선택된 워드 라인에 인가되는 전압이 검증 전압(VVRF)에서 검증 패스 전압(VVRPASS)으로 상승할 수 있다. 검증 패스 전압(VVRPASS)는 메모리 셀의 문턱 전압과 무관하게 메모리 셀을 턴온 시키는 전압일 수 있다.
이후 시간(t49)에서, 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)로 상승시킬 수 있다. 이는 도 15의 단계(S230) 또는 도 18의 단계(S233)에 대응할 수 있다. 이 때, 제1 전압 레벨(V1)은 공통 소스 라인(CSL)과 연결된 소스 선택 트랜지스터들을 약하게(slightly) 턴온 시키는 전압일 수 있다. 한편, 시간(t49)에서, 선택된 제1 소스 선택 라인(SSL1)의 전압은 이전 검증 단계에서부터 제2 전압 레벨(V2)을 유지할 수 있다.
이후 프리차지 단계의 시간(t50)에서, 비트 라인 전압을 설정하는 동작이 수행될 수 있다. 이에 따라, 전술한 바와 같이 페이지 버퍼 센싱 신호(PB_SENSE)를 턴온 전압으로 상승시킴으로써, 프로그램 허용 전압 또는 프로그램 금지 전압을 비트 라인들(BL1~BLm)에 인가할 수 있다. 이는 도 15 및 도 18의 단계(S250)에 대응할 수 있다.
이후, 프리차지 단계의 시간(t51)에서, 비선택된 제2 소스 선택 라인(SSL2)의 전압을 제1 전압 레벨(V1)에서 제2 전압 레벨(V2)로 상승시킬 수 있다. 이는 도 15의 단계(S270) 또는 도 18의 단계(S273)에 대응할 수 있다. 이 때 제1 소스 선택 라인(SSL1)의 전압은 제2 전압 레벨(V2)을 유지할 수 있다. 한편, 시간(t52)에서 선택된 워드 라인(WLi) 및 이와 인접한 워드 라인들(WL(i-5)~WL(i-1))에 턴오프 전압이 인가될 수 있다.
시간(t53)에서, 스트링 프리차지 동작 및 비트 라인 전압 설정 동작이 종료될 수 있다. 이에 따라, 소스 선택 라인들에 인가되는 전압이 턴오프 전압으로 하강하고, 페이지 버퍼 센싱 신호(PB_SENSE)의 전압 또한 턴오프 전압으로 하강할 수 있다.
프로그램 단계의 시간(t54)에서, 워드 라인들의 전압이 프로그램 패스 전압(VPGMPASS)으로 상승할 수 있다. 또한, 선택된 서브 블록인 제1 서브 블록(SUB BLOCK 1)과 연결된 제1 드레인 선택 라인(DSL1)의 전압이 턴온 전압으로 상승할 수 있다. 비선택된 제2 서브 블록(SUB BLOCK 2)과 연결된 제2 드레인 선택 라인(DSL2)의 전압은 턴오프 전압을 유지할 수 있다.
시간(t55)에서, 워드 라인들 중 선택된 제i 워드 라인(WLi)의 전압이 프로그램 전압(VPGM)으로 상승한다. 비선택된 나머지 워드 라인들의 전압은 프로그램 패스 전압(VPGMPASS)을 유지한다. 선택된 제i 워드 라인(WLi)에 인가되는 프로그램 전압(VPGM)은 시간(t56)까지 유지된다. 시간(t56)에서 프로그램 단계가 종료된다.
도 18 및 도 19에 도시된 실시 예에 의하면, 스트링 프리차지 동작을 위해 비선택된 서브 블록과 연결된 소스 선택 라인에 인가되는 전압을 2단계로 상승시킴으로써, 전류의 소모 시점을 분산시킨다. 이 때, 비선택된 소스 선택 라인의 전압을 제1 전압 레벨(V1)로 상승시킨 후에 비트 라인 전압 설정 동작을 수행을 시작하고, 이후에 비선택된 소스 선택 라인의 전압을 제2 전압 레벨(V2)로 상승시킨다. 이에 따라, 스트링 프리차지 및 비트 라인 전압 설정 동작에서 반도체 메모리 장치(100)가 사용하는 피크 전류를 낮출 수 있다.
도 20은 메모리 블록을 구성하는 서브 블록의 다른 예를 설명하기 위한 도면이다. 도 21은 제1 내지 제4 서브 블록에 포함되는 셀 스트링의 일부를 나타내는 회로도이다.
도 20을 참조하면, 메모리 블록은 네 개의 서브 블록들(SUB BLOCK 1 ~ SUB BLOCK 4)을 포함할 수 있다. 도 4를 참조하여 전술한 바와 같이, 메모리 블록에 포함된 서브 블록은 드레인 선택 라인 또는 소스 선택 라인을 공유하는 셀 스트링들로 정의될 수 있다. 도 5의 메모리 블록은 2 개의 서브 블록들을 포함하나, 도 20에 도시된 것과 같이 네 개의 서브 블록들을 포함하도록 메모리 블록을 구성할 수도 있다.
도 21을 참조하면, 제1 서브 블록(SUB BLOCK 1)에 포함된 셀 스트링(CS11), 제2 서브 블록(SUB BLOCK 2)에 포함된 셀 스트링(CS21), 제3 서브 블록(SUB BLOCK 3)에 포함된 셀 스트링(CS31), 제4 서브 블록(SUB BLOCK 4)에 포함된 셀 스트링(CS41)이 도시되어 있다. 도 21은 도 20에 도시된 메모리 블록을 +X 방향으로 도시한 회로도일 수 있다.
제1 서브 블록(SUB BLOCK 1)의 셀 스트링(CS11)은 제1 드레인 선택 트랜지스터(DST1)와 제1 소스 선택 트랜지스터(SST1) 사이에 연결되는 메모리 셀들(MC11~MC1n)을 포함한다. 제2 서브 블록(SUB BLOCK 2)의 셀 스트링(CS21)은 제2 드레인 선택 트랜지스터(DST2)와 제2 소스 선택 트랜지스터(SST2) 사이에 연결되는 메모리 셀들(MC21~MC2n)을 포함한다. 제3 서브 블록(SUB BLOCK 3)의 셀 스트링(CS31)은 제3 드레인 선택 트랜지스터(DST3)와 제3 소스 선택 트랜지스터(SST3) 사이에 연결되는 메모리 셀들(MC31~MC3n)을 포함한다. 제4 서브 블록(SUB BLOCK 4)의 셀 스트링(CS41)은 제4 드레인 선택 트랜지스터(DST4)와 제4 소스 선택 트랜지스터(SST4) 사이에 연결되는 메모리 셀들(MC41~MC4n)을 포함한다.
도 9 내지 도 19를 통하여, 두 개의 서브 블록을 포함하는 메모리 블록에 대하여 본 발명에 따른 동작 방법을 설명하였다. 그러나, 도 20 및 도 21에 도시된 것과 같이 네 개의 서브 블록을 포함하는 메모리 블록에도 본 발명에 따른 동작 방법이 적용될 수 있다. 이 경우, 어느 하나의 서브 블록(예: 제1 서브 블록)이 프로그램 대상으로 선택된 경우, 해당 서브 블록과 연결된 소스 선택 라인(예: SSL1)이 선택된 소스 선택 라인이 될 것이다. 한편, 나머지 세 개의 서브 블록(예: 제2 내지 제4 서브 블록)과 각각 연결된 소스 선택 라인들(예: SSL2~SSL4)이 비선택된 소스 선택 라인이 될 것이다.
도 22는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템의 일 실시 예를 보여주는 블록도이다.
도 22를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 23은 도 22의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 23을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 23에서, 다수의 그룹들은 각각 제1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 19를 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 24는 도 23을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 24에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 24에서, 도 23을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 22를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 22 및 도 23을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
1000: 메모리 시스템 1100: 메모리 컨트롤러

Claims (19)

  1. 대응하는 소스 선택 라인과 각각 연결되는 복수의 서브 블록을 포함하는 메모리 블록;
    상기 메모리 블록에 대한 데이터의 프로그램 동작을 수행하도록 구성되는 주변 회로; 및
    상기 주변 회로를 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서, 상기 제어 로직은:
    상기 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키고;
    상기 복수의 서브 블록과 각각 연결된 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키며;
    상기 메모리 블록과 연결된 비트 라인 전압을 설정하고, 상기 적어도 하나의 소스 선택 라인에 인가되는 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키도록, 상기 주변 회로를 제어할 수 있는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제어 로직은,
    상기 복수의 소스 선택 라인들 중, 프로그램 대상으로 선택된 서브 블록과 연결된 제1 소스 선택 라인 및 프로그램 대상이 아닌 적어도 하나의 서브 블록과 연결된 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨로 상승시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제어 로직은,
    상기 제1 소스 선택 라인 및 상기 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 상승시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 제2 전압 레벨은 상기 적어도 하나의 소스 선택 라인과 연결된 트랜지스터를 턴온 시킬 수 있는 전압인 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 제어 로직은,
    상기 복수의 소스 선택 라인들 중, 프로그램 대상으로 선택된 서브 블록과 연결된 제1 소스 선택 라인의 전압을 상기 제2 전압 레벨로 유지한 상태에서, 프로그램 대상으로 선택되지 않은 적어도 하나의 서브 블록과 연결된 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨로 상승시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제어 로직은,
    상기 제1 소스 선택 라인의 전압을 상기 제2 전압 레벨로 유지한 상태에서, 상기 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 상승시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 제어 로직은:
    적어도 하나의 소스 선택 라인에 인가되는 전압을 상기 제1 전압 레벨로 상승시킨 이후에 상기 비트 라인 전압을 설정하고;
    상기 비트 라인 전압을 설정하기 시작한 이후에 상기 적어도 하나의 소스 선택 라인에 인가되는 전압을 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 상승시키도록, 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 대응하는 소스 선택 라인과 각각 연결되는 복수의 서브 블록들을 포함하는 메모리 블록을 프로그램하기 위한 반도체 메모리 장치의 동작 방법으로서,
    상기 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키는 단계;
    상기 복수의 서브 블록들과 각각 연결되는 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키는 단계; 및
    상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서, 상기 메모리 블록과 연결된 비트 라인 전압을 설정하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  9. 제8 항에 있어서, 상기 복수의 서브 블록들과 각각 연결되는 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키는 단계는,
    상기 복수의 서브 블록들 중, 프로그램 대상으로 선택된 서브 블록과 연결된 제1 소스 선택 라인 및 프로그램 대상이 아닌 적어도 하나의 서브 블록과 연결된 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨로 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서, 상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서, 상기 메모리 블록과 연결된 비트 라인 전압을 설정하는 단계는,
    상기 제1 소스 선택 라인 및 상기 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제8 항에 있어서, 상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서, 상기 메모리 블록과 연결된 비트 라인 전압을 설정하는 단계는,
    상기 복수의 서브 블록들 중 어느 하나의 서브 블록에 포함된 페이지에 포함된 메모리 셀들을 프로그램하기 위하여, 상기 메모리 블록과 연결된 복수의 비트 라인들에 각각 인가되는 전압을 프로그램 허용 전압 또는 프로그램 금지 전압 중 어느 하나로 설정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제8 항에 있어서, 상기 복수의 서브 블록들과 각각 연결되는 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키는 단계는,
    상기 복수의 소스 선택 라인들 중, 프로그램 대상으로 선택된 서브 블록과 연결된 제1 소스 선택 라인의 전압을 상기 제2 전압 레벨로 유지하고, 프로그램 대상으로 선택되지 않은 적어도 하나의 서브 블록과 연결된 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨로 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키면서, 상기 메모리 블록과 연결된 비트 라인 전압을 설정하는 단계는,
    상기 제1 소스 선택 라인의 전압을 상기 제2 전압 레벨로 유지하고, 상기 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 대응하는 소스 선택 라인과 각각 연결되는 복수의 서브 블록들을 포함하는 메모리 블록을 프로그램하기 위한 반도체 메모리 장치의 동작 방법으로서,
    상기 메모리 블록과 연결된 공통 소스 라인의 전압을 상승시키는 단계;
    상기 복수의 서브 블록들과 각각 연결되는 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키는 단계;
    상기 메모리 블록과 연결된 비트 라인 전압의 설정을 시작하는 단계; 및
    상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  15. 제14 항에 있어서, 상기 복수의 서브 블록들과 각각 연결되는 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키는 단계는,
    상기 복수의 서브 블록들 중, 프로그램 대상으로 선택된 서브 블록과 연결된 제1 소스 선택 라인 및 프로그램 대상이 아닌 적어도 하나의 서브 블록과 연결된 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨로 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키는 단계는,
    상기 제1 소스 선택 라인 및 상기 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제14 항에 있어서, 상기 메모리 블록과 연결된 비트 라인 전압을 설정하는 단계는,
    상기 복수의 서브 블록들 중 어느 하나의 서브 블록에 포함된 페이지에 포함된 메모리 셀들을 프로그램하기 위하여, 상기 메모리 블록과 연결된 복수의 비트 라인들에 각각 인가되는 전압을 프로그램 허용 전압 또는 프로그램 금지 전압 중 어느 하나로 설정하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제14 항에 있어서, 상기 복수의 서브 블록들과 각각 연결되는 복수의 소스 선택 라인들 중 적어도 하나의 소스 선택 라인에 인가되는 전압을 제1 전압 레벨로 상승시키는 단계는,
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  19. 제18 항에 있어서, 상기 적어도 하나의 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 제2 전압 레벨로 상승시키는 단계는,
    상기 제1 소스 선택 라인의 전압을 상기 제2 전압 레벨로 유지하고, 상기 제2 소스 선택 라인의 전압을 상기 제1 전압 레벨에서 상기 제2 전압 레벨로 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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