KR20210011793A - 메모리 장치 - Google Patents

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KR20210011793A KR1020190089123A KR20190089123A KR20210011793A KR 20210011793 A KR20210011793 A KR 20210011793A KR 1020190089123 A KR1020190089123 A KR 1020190089123A KR 20190089123 A KR20190089123 A KR 20190089123A KR 20210011793 A KR20210011793 A KR 20210011793A
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Abstract

본 기술은 메모리 장치에 관한 것으로, 메모리 장치는 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이; 리드 동작 시 상기 메모리 셀 어레이에 인가하기 위한 복수의 드레인 선택 라인 전압, 복수의 소스 선택 라인 전압, 및 리드 전압을 생성하여 상기 메모리 셀 어레이에 인가하기 위한 전압 생성 회로; 및 상기 리드 동작 시 상기 복수의 메모리 스트링들 중 비 선택된 메모리 스트링들 중 제1 비 선택된 메모리 스트링에 인가되는 제1 드레인 선택 라인 전압과 상기 비 선택된 메모리 스트링들 중 제2 비 선택된 메모리 스트링들에 인가되는 제2 드레인 선택 라인 전압을 서로 상이하게 생성하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함한다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로, 특히 메모리 장치에 관한 것이다.
반도체 장치 중 특히 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리 장치는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
3차원 반도체 장치는 2차원 반도체 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 스트링들을 포함한다. 스트링들은 비트라인과 소스 라인 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명의 실시 예는 리드 동작시 비 선택된 메모리 스트링의 디스터브 현상을 개선할 수 있는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이; 리드 동작 시 상기 메모리 셀 어레이에 인가하기 위한 복수의 드레인 선택 라인 전압, 복수의 소스 선택 라인 전압, 및 리드 전압을 생성하여 상기 메모리 셀 어레이에 인가하기 위한 전압 생성 회로; 및 상기 리드 동작 시 상기 복수의 메모리 스트링들 중 비 선택된 메모리 스트링들 중 제1 비 선택된 메모리 스트링에 인가되는 제1 드레인 선택 라인 전압과 상기 비 선택된 메모리 스트링들 중 제2 비 선택된 메모리 스트링들에 인가되는 제2 드레인 선택 라인 전압을 서로 상이하게 생성하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이; 리드 동작 시 상기 메모리 셀 어레이에 인가하기 위한 복수의 드레인 선택 라인 전압, 복수의 소스 선택 라인 전압, 및 리드 전압을 생성하여 상기 메모리 셀 어레이에 인가하기 위한 전압 생성 회로; 및 상기 리드 동작 시 상기 복수의 메모리 스트링들 중 비 선택된 메모리 스트링들 중 제1 비 선택된 메모리 스트링에 인가되는 제1 드레인 선택 라인 전압은 제1 전위 레벨로 인가되고, 상기 비 선택된 메모리 스트링들 중 제2 비 선택된 메모리 스트링들에 인가되는 제2 드레인 선택 라인 전압은 상기 제1 전위 레벨보다 낮은 제2 전위 레벨로 인가되도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이; 리드 동작 시 상기 메모리 셀 어레이에 인가하기 위한 복수의 드레인 선택 라인 전압, 복수의 소스 선택 라인 전압, 및 리드 전압을 생성하여 상기 메모리 셀 어레이에 인가하기 위한 전압 생성 회로; 및 상기 리드 동작 시 상기 복수의 메모리 스트링들 중 비 선택된 메모리 스트링들 중 제1 비 선택된 메모리 스트링에 인가되는 제1 드레인 선택 라인 전압을 제1 구간 동안 인가되고, 상기 비 선택된 메모리 스트링들 중 제2 비 선택된 메모리 스트링들에 인가되는 제2 드레인 선택 라인 전압은 상기 제1 구간보다 짧은 제2 구간동안 인가되도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함한다.
본 기술에 따르면, 메모리 장치의 리드 동작 시 비 선택된 메모리 스트링들의 선택 트랜지스터들의 초기 턴온 구간을 조절하여 리드 디스터브 현상을 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 3은 도 2에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 5는 다른 실시 예에 따른 메모리 스트링들을 설명하기 위한 회로도이다.
도 6은 도 1의 제어 로직을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 8은 본 발명의 제1 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하기 위한 신호들의 순서도이다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하기 위한 신호들의 순서도이다.
도 10은 본 발명의 제3 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하기 위한 신호들의 순서도이다.
도 11은 본 발명의 제4 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하기 위한 신호들의 순서도이다.
도 12는 도 1의 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 리드 동작을 수행하는 주변 회로(160)로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블럭들(BLK1~BLKz)을 포함한다. 복수의 메모리 블럭들(BLK1~BLKz)은 워드 라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블럭들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성될 수 있다.
메모리 셀 어레이(110)의 복수의 메모리 블럭들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 다수의 메모리 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 또한 다수의 메모리 스트링 각각은 소스 선택 트랜지스터와 메모리 셀들 사이 및 드레인 선택 트랜지스터와 메모리 셀들 사이에 각각 패스 트랜지스터를 포함할 수 있으며, 메모리 셀들 사이에 파이프 게이트 트랜지스터를 더 포함할 수 있다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
어드레스 디코더(120)는 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 생성되는 어드레스 디코더 제어 신호들(AD_signals)에 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 리드 동작 중 전압 생성 회로(150)에서 생성된 리드 전압(Vread), 패스 전압(Vpass), 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 다수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 다수의 메모리 셀들, 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들에 인가한다.
어드레스 디코더(120)는 리드 동작시 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
리드 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블럭 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 리드 동작 중 프리차지 동작 시 비트 라인들(BL1 내지 BLm)을 설정 레벨로 프리차지하고, 리드 전압 인가 동작 비트라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 리드 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들어 제어 로직(140)은 리드 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)을 생성하여 출력한다.
본 발명의 일 실시 예에 따른 제어 로직(140)은 리드 동작 시 선택된 메모리 스트링과 소스 선택 라인을 공유하는 비 선택 메모리 스트링의 드레인 선택 트랜지스터에 인가되는 전압과 선택된 메모리 스트링과 소스 선택 라인을 공유하지 않는 비 선택 메모리 스트링의 드레인 선택 트랜지스터에 인가되는 전압이 서로 상이하도록 제어한다. 이로 인하여 비 선택 메모리 스트링들의 채널 전위 레벨을 조절하여 리드 동작시 HCI(Hot Carrier Injection)에 의한 디스터브 현상을 억제할 수 있다.
전압 생성 회로(150)는 리드 동작 시 제어 로직(140)에서 출력되는 전압 생성 제어 신호들(VG_signals 1, VG_signals 2)의 제어에 따라 리드 전압(Vread), 패스 전압(Vpass), 다수의 드레인 선택 라인 전압(VDSL0, VDSL1, VDSL2, VDSL3), 및 다수의 소스 선택 라인 전압(VSSL0, VSSL1)을 포함하는 다수의 동작 전압들을 생성하여 어드레스 디코더(120)로 출력한다.
도 2는 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 2를 참조하면, 3차원으로 구성된 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 다수의 메모리 셀들을 포함할 수 있다. 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구성은 후술하는 도 3 내지 도 5를 통해 구체적으로 설명한다.
도 3은 도 2에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4는 도 3에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 각 메모리 스트링(ST)은 비트라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트라인(BL1)과 소스 라인(SL) 사이에 연결된 메모리 스트링(ST)을 예를 들어 설명하면 다음과 같다.
메모리 스트링(ST)은 소스 라인(SL)과 제1 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 서로 다른 비트라인들(BL1~BLm)에 연결된 서로 다른 메모리 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(DST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.
메모리 셀들(F1~Fn)의 게이트들은 워드라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.
드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 메모리 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 메모리 스트링들(ST)은 비선택될 수 있다.
동일한 워드라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트라인(BL1) 내지 제m 비트라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다. 예를 들면, 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 이룰 수 있다. 제1 워드라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다. 따라서, 제1 드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드라인(WL1)이 선택된 워드라인인 경우, 제1 워드라인(WL1)에 연결된 다수의 페이지들(PG) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 페이지가 선택된 페이지가 된다. 제1 워드라인(WL1)에 공통으로 연결되지만, 비선택된 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들은 비선택된 페이지들이 된다.
도면에서는 하나의 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 메모리 장치에 따라 하나의 스트링(ST) 내에 다수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~Fn) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성을 개선하기 위해 사용될 수 있다. 다만, 더미 셀들은 본 실시예에서는 중요한 구성이 아니므로 구체적인 설명은 생략하도록 한다.
도 5는 다른 실시 예에 따른 메모리 스트링들을 설명하기 위한 회로도이다.
도 5를 참조하면, 하나의 비트라인(예를 들어 BL1)과 소스 라인(SL) 사이에는 다수의 메모리 스트링들(ST)이 연결되며, 메모리 스트링들은 각각 'U'자형으로 형성될 수 있다.
다수의 메모리 스트링들(ST) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(F1~Fn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 파이프 트랜지스터(PT)는 제p 메모리 셀(Fp)과 제p+1 메모리 셀(Fp+1) 사이에 연결될 수 있으며, 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다. 제1 내지 제p 메모리 셀들(F1~Fp)과 제p+1 내지 제n 메모리 셀들(Fp+1~Fn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다.
도 5에 도시된 메모리 스트링들의 구조는 도 4에 도시된 메모리 스트링들의 구조에서 파이프 트랜지스터(PT)를 더 포함하는 구조이다.
도 6은 도 1의 제어 로직을 설명하기 위한 도면이다.
도 6을 참조하면, 제어 로직(140)은 롬(ROM; 141), 전압 생성 제어 회로(142), 어드레스 디코더 제어 회로(143), 및 페이지 버퍼 제어 회로(144)를 포함하여 구성될 수 있다.
롬(141)은 메모리 장치의 제반 동작을 수행하기 위한 알고리즘이 저장되어 있으며, 외부에서 예를 들어 메모리 장치와 연결된 호스트(Host)로 부터 입력되는 커맨드(CMD)에 응답하여 다수의 내부 제어 신호들(int_CS1 내지 int_CS4)을 생성한다.
전압 생성 제어 회로(142)는 선택 라인 전압 제어 회로(142A) 및 워드라인 전압 제어 회로(142B)를 포함한다. 선택 라인 전압 제어 회로(142A)는 내부 제어 신호(int_CS1)에 응답하여 메모리 장치의 리드 동작시 선택된 메모리 블럭에 인가되는 선택 라인 전압들(VDSL0, VDSL1, VDSL2, VDSL3, VDSL0, VSSL0, 및 VSSL1)을 생성하도록 도 1의 전압 생성 회로(150)를 제어하기 위한 제1 전압 생성 회로 제어 신호들(VG_signals 1)을 생성한다. 워드라인 전압 제어 회로(142B)는 내부 제어 신호(int_CS2)에 응답하여 메모리 장치의 리드 동작시 선택된 메모리 블럭에 인가되는 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하도록 도 1의 전압 생성 회로(150)를 제어하기 위한 제2 전압 생성 회로 제어 신호들(VG_signals 2)을 생성한다.
어드레스 디코더 제어 회로(143)는 내부 제어 신호(int_CS3)에 응답하여 메모리 장치의 제반 동작시 도 1의 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals)을 출력한다.
페이지 버퍼 제어 회로(144)는 내부 제어 신호(int_CS4)에 응답하여 메모리 장치의 제반 동작시 도 1의 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals)을 출력한다.
도 7은 본 발명의 실시 예에 따른 메모리 장치의 리드 동작을 설명하기 위한 순서도이다.
도 1 내지 도 7을 참조하여 본 발명의 실시 예에 따른 메모리 장치의 리드 동작을 설명하면 다음과 같다.
외부로부터 리드 동작에 대응하는 커맨드(CMD)와 리드 동작을 수행할 메모리 셀들에 대응하는 어드레스(ADDR)가 메모리 장치(100)로 수신된다(S610).
메모리 장치(100)는 수신된 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 메모리 셀 어레이(110)에 포함된 다수의 메모리 블록들(BLK1~BLKz; 110) 중 하나를 선택하고, 선택된 메모리 블록(예를 들어 BLK1)의 리드 동작을 수행할 페이지 및 메모리 스트링들을 선택한다(S620).
본 발명의 실시 예에서는 설명의 편의를 위하여 도 3에 도시된 각 비트 라인들(BL1 내지 BLm) 중 제1 드레인 선택 라인(DSL0)과 연결된 메모리 스트링들(ST)을 선택하고, 복수의 페이지들(PG) 중 워드라인(WL3)에 대응하는 페이지(PG)를 선택하는 경우를 설명하도록 한다.
메모리 장치(100)는 리드 동작 시 비 선택된 메모리 스트링들에 인가되는 다수의 드레인 선택 라인 전압(VDSL1, VDSL2, VDSL3)을 설정하고, 전압이 인가되는 구간을 설정한다(S630). 이때 메모리 장치는 다수의 비 선택된 메모리 스트링들 중 선택된 메모리 스트링과 소스 선택 라인을 공유하는 비 선택된 메모리 스트링의 드레인 선택 라인 전압(예를 들어 VDSL1)과 나머지 비 선택된 메모리 스트링들의 드레인 선택 라인 전압(예를 들어 VDSL2, VDSL3)을 서로 상이하게 설정할 수 있다. 예를 들어, 선택된 메모리 스트링과 소스 선택 라인을 공유하는 비 선택된 메모리 스트링의 드레인 선택 라인 전압(예를 들어 VDSL1)은 드레인 선택 트랜지스터(DST)가 턴온되는 전압 즉, 턴온 전압으로 설정될 수 있고, 나머지 비 선택된 메모리 스트링들의 드레인 선택 라인 전압(예를 들어 VDSL2, VDSL3)은 접지 전압(Vss) 또는 드레인 선택 트랜지스터(DST)의 문턱 전압보다 낮은 전압으로 설정될 수 있다. 또한 나머지 비 선택된 메모리 스트링들의 드레인 선택 라인 전압(예를 들어 VDSL2, VDSL3)을 턴온 전압으로 설정하되 턴온 전압이 제1 시간 동안 인가되도록 설정하고, 비 선택된 메모리 스트링의 드레인 선택 라인 전압(예를 들어 VDSL1)이 턴온 전압으로 설정하되, 제1 시간 보다 긴 제2 시간 동안 인가되도록 설정할 수 있다. 선택된 메모리 스트링과 소스 선택 라인을 공유하는 비 선택된 메모리 스트링에 인가되는 드레인 선택 라인 전압과 나머지 비 선택된 메모리 스트링들에 인가되는 드레인 선택 라인 전압들에 대한 자세한 설명은 후술되는 도 8 내지 도 11에서 상세히 설명하도록 한다.
상술한 비 선택된 메모리 스트링들의 드레인 선택 라인에 인가되는 턴온 전압의 전위 레벨, 턴온 전압이 인가되는 구간 등에 대한 정보는 제어 로직(140)의 롬(141)에 저장될 수 있다.
제어 로직(140)은 수신된 커맨드(CMD)에 응답하여 리드 동작을 수행하도록 주변 회로(160)를 제어한다.
먼저 제어 로직(140)의 롬(141)은 커맨드(CMD)에 응답하여 다수의 내부 제어 신호들(int_CS1 내지 int_CS4)을 출력한다.
전압 생성 제어 회로(142)는 내부 제어 신호들(int_CS1 및 int_CS2)에 응답하여 제1 전압 생성 회로 제어 신호들(VG_signals 1) 및 제2 전압 생성 회로 제어 신호들(VG_signals 2)을 출력한다. 전압 생성 회로(150)는 제1 전압 생성 회로 제어 신호들(VG_signals 1)에 응답하여 선택된 메모리 스트링에 대응하는 제1 드레인 선택 라인(DSL0)에 인가될 드레인 선택 라인 전압(VDSL0) 및 비 선택된 메모리 스트링들에 대응하는 제2 내지 제4 드레인 선택 라인(DSL1~DSL3)에 인가될 드레인 선택 라인 전압(VDSL1, VDSL2, VDSL30)을 생성한다. 또한 전압 생성 회로(150)는 제1 전압 생성 회로 제어 신호들(VG_signals 1)에 응답하여 선택된 메모리 스트링에 대응하는 제1 소스 선택 라인(SSL0)에 인가될 소스 선택 라인 전압(VSSL0) 및 비 선택된 메모리 스트링들에 대응하는 제2 소스 선택 라인(SSL1)에 인가될 소스 선택 라인 전압(VSSL1)을 생성한다.
어드레스 디코더 제어 회로(143)는 내부 제어 신호(int_CS3)에 응답하여 어드레스 디코더 제어 신호들(AD_signals)을 출력하고, 어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 선택된 메모리 블록(BLK1)의 제1 내지 제4 드레인 선택 라인(DSL0~DSL3)에 드레인 선택 라인 전압들(VDSL0, VDSL1, VDSL2, VDSL30)을 인가하고, 제1 및 제2 소스 선택 라인(SSL0, SSL1)에 소스 선택 라인 전압들(VSSL0, VSSL1)을 인가한다(S640).
이때, 선택된 메모리 스트링과 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에는 턴온 전압을 갖는 드레인 선택 라인 전압(VDSL1)이 인가되어 드레인 선택 트랜지스터(DST)가 턴온된다.
전압 생성 회로(150)는 제2 전압 생성 회로 제어 신호들(VG_signals 2)에 응답하여 선택된 메모리 블록(BLK1)의 워드라인들(WL)에 인가될 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다.
어드레스 디코더 제어 회로(143)는 내부 제어 신호(int_CS3)에 응답하여 어드레스 디코더 제어 신호들(AD_signals)을 출력하고, 어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 패스 전압(Vpass)을 선택된 메모리 블록(BLK1)의 비 선택된 워드라인들(예를 들어 WL1, WL2, WL4 내지 WLn)에 인가한다. 이때, 선택된 메모리 스트링과 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에는 턴온 전압을 갖는 드레인 선택 라인 전압(VDSL1)이 인가되어 드레인 선택 트랜지스터(DST)가 턴온된 상태이므로, 비 선택된 워드라인들(WL4 내지 WLn)에 패스 전압(Vpass)이 인가되어도 메모리 셀들(F4 내지 Fn)의 채널은 로컬 부스팅(Local boosting) 현상이 발생되지 않는다. 이로 인하여 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링의 로컬 부스팅 현상이 억제되어, HCI(Hot Carrier Injection)에 의한 디스터브 현상을 개선할 수 있다.
이 후, 어드레스 디코더(120)는 어드레스 디코더 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 리드 전압(Vread)을 선택된 워드라인(WL3)에 인가한다(S650). 이 후, 페이지 버퍼 제어 회로(144)는 내부 제어 신호(int_CS4)에 응답하여 페이지 버퍼 제어 신호들(PB_signals)을 출력하고, 읽기 및 쓰기 회로(130)는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 선택된 메모리 블럭(BLK1)의 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류 레벨을 센싱하여 리드 동작을 수행한다.
읽기 및 쓰기 회로(130)에 의해 센싱된 리드 데이터(DATA)는 외부로 출력될 수 있다.
도 8은 본 발명의 제1 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하기 위한 신호들의 순서도이다.
도 3 및 도 8을 참조하여 본 발명의 제1 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하면 다음과 같다.
먼저 선택된 메모리 스트링(ST)에 대응하는 제1 드레인 선택 라인(DSL0) 및 제1 소스 선택 라인(SSL0)에 제1 전압(V1)을 인가한다. 제1 전압(V1)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴온되는 전압이다. 또한 제1 구간(t1)에서 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 대응하는 제2 드레인 선택 라인(DSL1)에 제2 전압(V2)이 인가된다. 제2 전압(V2)은 제1 전압(V1)과 동일한 전위 레벨을 가지는 전압일 수 있다. 이로 인하여 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 포함된 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온 된다.
이 후, 비 선택된 워드라인들(Unsel WLs)에 패스 전압(Vpass)이 인가된다. 이때, 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 패스 전압(Vpass)이 인가되어도 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온 상태이므로 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 패스 전압(Vpass)의 채널은 로컬 부스팅 현상이 발생하지 않는다. 이로 인하여 HCI(Hot Carrier Injection)에 의한 디스터브 현상을 개선할 수 있다.
이 후, 제2 구간(t2)에서 선택된 워드라인(Sel WL)에 리드 전압(Vread)이 인가된다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하기 위한 신호들의 순서도이다.
도 3 및 도 9를 참조하여 본 발명의 제2 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하면 다음과 같다.
먼저 선택된 메모리 스트링(ST)에 대응하는 제1 드레인 선택 라인(DSL0) 및 제1 소스 선택 라인(SSL0)에 제1 전압(V1)을 인가한다. 제1 전압(V1)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴온되는 전압이다. 또한 제1 구간(t1)에서 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 대응하는 제2 드레인 선택 라인(DSL1)에 제2 전압(V2)이 인가된다. 제2 전압(V2)은 제1 전압(V1)과 동일한 전위 레벨을 가지는 전압일 수 있다. 이로 인하여 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 포함된 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온 된다. 또한 나머지 비 선택된 메모리 스트링들에 대응하는 제2 소스 선택 라인(SSL1), 제3 드레인 선택 라인(DSL2) 및 제4 드레인 선택 라인(DSL3)에 제3 전압(V3)이 인가된다. 제3 전압(V3)은 제2 전압(V2)보다 낮은 전압일 수 있다. 또한 제3 전압(V3)은 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)의 문턱 전압 보다 낮은 전압일 수 있다. 이로 인하여 나머지 비 선택된 메모리 스트링들의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 턴온되지 않으나, 제3 전압(V3)에 의해 누설 전류가 발생할 수 있다.
이 후, 비 선택된 워드라인들(Unsel WLs)에 패스 전압(Vpass)이 인가된다. 이때, 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 패스 전압(Vpass)이 인가되어도 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온 상태이므로 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 패스 전압(Vpass)의 채널은 로컬 부스팅 현상이 발생하지 않는다. 이로 인하여 HCI(Hot Carrier Injection)에 의한 디스터브 현상을 개선할 수 있다. 또한 나머지 비 선택된 메모리 스트링들의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)에서 누설 전류가 발생하여 나머지 비 선택된 메모리 스트링들의 채널 전위 레벨이 낮아질 수 있다. 이로 인하여 나머지 비 선택된 메모리 스트링들의 HCI(Hot Carrier Injection)에 의한 디스터브 현상이 개선될 수 있다.
이 후, 제2 구간(t2)에서 선택된 워드라인(Sel WL)에 리드 전압(Vread)이 인가된다.
도 10은 본 발명의 제3 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하기 위한 신호들의 순서도이다.
도 3 및 도 10 참조하여 본 발명의 제3 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하면 다음과 같다.
먼저 선택된 메모리 스트링(ST)에 대응하는 제1 드레인 선택 라인(DSL0) 및 제1 소스 선택 라인(SSL0)에 제1 전압(V1)을 인가한다. 제1 전압(V1)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴온되는 전압이다. 또한 제1 구간(t1)에서 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 대응하는 제2 드레인 선택 라인(DSL1)에 제2 전압(V2)이 인가된다. 제2 전압(V2)은 제1 전압(V1)과 동일한 전위 레벨을 가지는 전압일 수 있다. 이로 인하여 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 포함된 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온 된다. 또한 나머지 비 선택된 메모리 스트링들에 대응하는 제2 소스 선택 라인(SSL1), 제3 드레인 선택 라인(DSL2) 및 제4 드레인 선택 라인(DSL3)에 제4 전압(V4)이 인가된다. 제4 전압(V4)은 제2 전압(V2)이 인가되는 시간(t1)보다 짧은 시간(t1') 동안 인가될 수 있다. 제4 전압(V4)은 제2 전압(V2)과 같은 전위 레벨을 가지거나 제2 전압(V2) 보다 낮은 전위 레벨을 가질 수 있다. 이로 인하여 나머지 비 선택된 메모리 스트링들의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 선택된 메모리 스트링과 소스 선택 라인을 공유하는 비 선택된 메모리 스트링의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST) 보다 짧게 턴온되거나 누설 전류가 발생할 수 있다.
이 후, 비 선택된 워드라인들(Unsel WLs)에 패스 전압(Vpass)이 인가된다. 이때, 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 패스 전압(Vpass)이 인가되어도 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온 상태이므로 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 패스 전압(Vpass)의 채널은 로컬 부스팅 현상이 발생하지 않는다. 이로 인하여 HCI(Hot Carrier Injection)에 의한 디스터브 현상을 개선할 수 있다. 또한 나머지 비 선택된 메모리 스트링들의 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)는 짧은 시간(t1') 동안 턴온되거나 누설 전류가 발생하여 나머지 비 선택된 메모리 스트링들의 채널 전위 레벨이 낮아질 수 있다. 이로 인하여 나머지 비 선택된 메모리 스트링들의 HCI(Hot Carrier Injection)에 의한 디스터브 현상이 개선될 수 있다.
이 후, 선택된 워드라인(Sel WL)에 리드 전압(Vread)이 인가된다.
도 11은 본 발명의 제4 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하기 위한 신호들의 순서도이다.
도 3 및 도 11 참조하여 본 발명의 제4 실시 예에 따른 메모리 장치의 리드 동작 방법을 설명하면 다음과 같다.
먼저 선택된 메모리 스트링(ST)에 대응하는 제1 드레인 선택 라인(DSL0) 및 제1 소스 선택 라인(SSL0)에 제1 전압(V1)을 인가한다. 제1 전압(V1)은 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)가 턴온되는 전압이다. 또한 제1 구간(t1)에서 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 대응하는 제2 드레인 선택 라인(DSL1)에 제2 전압(V2)이 인가된다. 제2 전압(V2)은 제1 전압(V1)과 동일한 전위 레벨을 가지는 전압일 수 있다. 이로 인하여 선택된 메모리 스트링과 제1 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링에 포함된 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온 된다.
이 후, 비 선택된 워드라인들(Unsel WLs)에 패스 전압(Vpass)이 인가된다. 이 때, 일정 시간 동안 선택된 워드라인(Sel WL)에 제5 전압(V5)이 인가된다. 제5 전압(V5)은 패스 전압(Vpass)과 같은 전위 레벨을 가지는 전압일 수 있다. 이로 인하여 선택된 메모리 스트링과 소스 선택 라인(SSL0)을 공유하는 비 선택된 메모리 스트링의 채널 내에 존재할 수 있는 핫 캐리어(Hot Carrier)들은 비트 라인(BL1) 및 소스 라인(SL)을 통해 제거될 수 있다. 이로 인하여 HCI(Hot Carrier Injection)에 의한 디스터브 현상을 개선할 수 있다.
이 후, 선택된 워드라인(Sel WL)에 리드 전압(Vread)이 인가된다.
상술한 제4 실시 예는 제1 실시 예에 추가하여 선택된 워드라인(Sel WL)에 제5 전압(V5)을 인가하여 채널 내의 핫 캐리어(Hot Carrier)들을 제거시키는 것이다. 이러한 제4 실시 예는 앞서 설명한 제2 실시 예및 제3 실시 예에도 함께 적용시킬 수 있다. 즉, 제2 실시 예에서 나머지 비 선택된 메모리 스트링들에 대응하는 제2 소스 선택 라인(SSL1), 제3 드레인 선택 라인(DSL2) 및 제4 드레인 선택 라인(DSL3)에 제3 전압(V3)이 인가된 상태에서 선택된 워드라인(Sel WL)에 제5 전압(V5)을 인가하여 메모리 스트링들의 채널 내의 핫 캐리어(Hot Carrier)들을 제거한다. 또한 제3 실시 예에서 나머지 비 선택된 메모리 스트링들에 대응하는 제2 소스 선택 라인(SSL1), 제3 드레인 선택 라인(DSL2) 및 제4 드레인 선택 라인(DSL3)에 제4 전압(V4)이 인가된 상태에서 선택된 워드라인(Sel WL)에 제5 전압(V5)을 인가하여 메모리 스트링들의 채널 내의 핫 캐리어(Hot Carrier)들을 제거한다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 13은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 14는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 15는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다. 메모리 장치(1100)는 도 1의 메모리 장치(100)와 같이 구성 및 동작될 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100 : 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로

Claims (20)

  1. 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    리드 동작 시 상기 메모리 셀 어레이에 인가하기 위한 복수의 드레인 선택 라인 전압, 복수의 소스 선택 라인 전압, 및 리드 전압을 생성하여 상기 메모리 셀 어레이에 인가하기 위한 전압 생성 회로; 및
    상기 리드 동작 시 상기 복수의 메모리 스트링들 중 비 선택된 메모리 스트링들 중 제1 비 선택된 메모리 스트링에 인가되는 제1 드레인 선택 라인 전압과 상기 비 선택된 메모리 스트링들 중 제2 비 선택된 메모리 스트링들에 인가되는 제2 드레인 선택 라인 전압을 서로 상이하게 생성하도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 하나의 비트라인과 소스 라인 사이에 연결된 복수의 메모리 스트링들을 포함하며,
    상기 복수의 메모리 스트링들은 적어도 두 개의 메모리 스트링들당 하나의 소스 선택 라인을 공유하고, 상기 적어도 두 개의 메모리 스트링 각각은 서로 상이한 드레인 선택 라인과 연결되는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 비 선택된 메모리 스트링은 선택된 메모리 스트링과 상기 소스 선택 라인을 공유하는 비 선택된 메모리 스트링이고,
    상기 제2 비 선택된 메모리 스트링은 상기 비 선택된 메모리 스트링들 중 상기 제1 비 선택된 메모리 스트링을 제외한 나머지 비 선택된 메모리 스트링들인 메모리 장치.
  4. 제 1 항에 있어서,
    상기 전압 생성 회로는 상기 리드 동작 시 상기 메모리 셀 어레이에 리드 전압을 인가하기 이전에 제1 구간 동안 상기 제1 비 선택된 메모리 스트링에 인가되는 상기 드레인 선택 라인 전압을 턴온 전압 레벨로 인가하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 전압 생성 회로는 상기 제1 비 선택된 메모리 스트링에 상기 턴온 전압 레벨의 상기 드레인 선택 라인 전압이 인가될 때 상기 제1 비 선택된 메모리 스트링과 소스 선택 라인을 공유하는 선택된 메모리 스트링의 드레인 선택 라인 및 소스 선택 라인에 상기 턴온 전압을 인가하는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 전압 생성 회로는 상기 제1 비 선택된 메모리 스트링에 상기 턴온 전압 레벨의 상기 드레인 선택 라인 전압이 인가되고 상기 메모리 셀 어레이의 비 선택된 워드라인들에 패스 전압을 인가하는 메모리 장치.
  7. 제 4 항에 있어서,
    상기 전압 생성 회로는 상기 패스 전압이 상기 메모리 셀 어레이의 비 선택된 워드라인들에 인가될 때 선택된 워드라인에 턴온 전압을 일정 시간 동안 인가하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 비 선택된 메모리 스트링의 채널은 상기 제1 구간과 상기 일정 시간이 겹치는 구간에서 비트라인 및 소스 라인과 전기적으로 연결되어 상기 채널 내의 핫 캐리어가 제거되는 메모리 장치.
  9. 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    리드 동작 시 상기 메모리 셀 어레이에 인가하기 위한 복수의 드레인 선택 라인 전압, 복수의 소스 선택 라인 전압, 및 리드 전압을 생성하여 상기 메모리 셀 어레이에 인가하기 위한 전압 생성 회로; 및
    상기 리드 동작 시 상기 복수의 메모리 스트링들 중 비 선택된 메모리 스트링들 중 제1 비 선택된 메모리 스트링에 인가되는 제1 드레인 선택 라인 전압은 제1 전위 레벨로 인가되고, 상기 비 선택된 메모리 스트링들 중 제2 비 선택된 메모리 스트링들에 인가되는 제2 드레인 선택 라인 전압은 상기 제1 전위 레벨보다 낮은 제2 전위 레벨로 인가되도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하는 메모리 장치.
  10. 제 9 항에 있어서,
    상기 메모리 셀 어레이는 하나의 비트라인과 소스 라인 사이에 연결된 복수의 메모리 스트링들을 포함하며,
    상기 복수의 메모리 스트링들은 적어도 두 개의 메모리 스트링들당 하나의 소스 선택 라인을 공유하고, 상기 적어도 두 개의 메모리 스트링 각각은 서로 상이한 드레인 선택 라인과 연결되는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제1 비 선택된 메모리 스트링은 선택된 메모리 스트링과 상기 소스 선택 라인을 공유하는 비 선택된 메모리 스트링이고,
    상기 제2 비 선택된 메모리 스트링은 상기 비 선택된 메모리 스트링들 중 상기 제1 비 선택된 메모리 스트링을 제외한 나머지 비 선택된 메모리 스트링들인 메모리 장치.
  12. 제 9 항에 있어서,
    상기 제1 전위 레벨은 상기 비 선택된 메모리 스트링들에 포함된 선택 트랜지스터들의 문턱 전압보다 높은 전압이고,
    상기 제2 전위 레벨은 상기 문턱 전압보다 낮은 전압인 메모리 장치.
  13. 제 9 항에 있어서,
    상기 전압 생성 회로는 상기 리드 동작 시 상기 메모리 셀 어레이에 리드 전압을 인가하기 이전에 제1 구간 동안 상기 제1 비 선택된 메모리 스트링 및 상기 제2 비 선택된 메모리 스트링들에 각각 상기 제1 전위 레벨을 가지는 상기 제1 드레인 선택 라인 전압 및 상기 제2 전위 레벨을 가지는 상기 제2 드레인 선택 라인 전압을 인가하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 전압 생성 회로는 상기 제1 구간이 시작되고 상기 상기 리드 전압이 상기 선택된 메모리 셀 어레이의 선택된 워드라인에 인가되기 이전에 상기 선택된 워드라인에 턴온 전압을 일정 시간 동안 인가하는 메모리 장치.
  15. 복수의 메모리 스트링들을 포함하는 메모리 셀 어레이;
    리드 동작 시 상기 메모리 셀 어레이에 인가하기 위한 복수의 드레인 선택 라인 전압, 복수의 소스 선택 라인 전압, 및 리드 전압을 생성하여 상기 메모리 셀 어레이에 인가하기 위한 전압 생성 회로; 및
    상기 리드 동작 시 상기 복수의 메모리 스트링들 중 비 선택된 메모리 스트링들 중 제1 비 선택된 메모리 스트링에 인가되는 제1 드레인 선택 라인 전압을 제1 구간 동안 인가되고, 상기 비 선택된 메모리 스트링들 중 제2 비 선택된 메모리 스트링들에 인가되는 제2 드레인 선택 라인 전압은 상기 제1 구간보다 짧은 제2 구간동안 인가되도록 상기 전압 생성 회로를 제어하기 위한 제어 로직을 포함하는 메모리 장치.
  16. 제 15 항에 있어서,
    상기 메모리 셀 어레이는 하나의 비트라인과 소스 라인 사이에 연결된 복수의 메모리 스트링들을 포함하며,
    상기 복수의 메모리 스트링들은 적어도 두 개의 메모리 스트링들당 하나의 소스 선택 라인을 공유하고, 상기 적어도 두 개의 메모리 스트링 각각은 서로 상이한 드레인 선택 라인과 연결되는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제1 비 선택된 메모리 스트링은 선택된 메모리 스트링과 상기 소스 선택 라인을 공유하는 비 선택된 메모리 스트링이고,
    상기 제2 비 선택된 메모리 스트링은 상기 비 선택된 메모리 스트링들 중 상기 제1 비 선택된 메모리 스트링을 제외한 나머지 비 선택된 메모리 스트링들인 메모리 장치.
  18. 제 15 항에 있어서,
    상기 전압 생성 회로는 상기 제1 비 선택된 메모리 스트링에 상기 제1 드레인 선택 라인 전압이 인가되고, 상기 메모리 셀 어레이의 비 선택된 워드라인들에 패스 전압을 인가하는 메모리 장치.
  19. 제 18 항에 있어서,
    상기 전압 생성 회로는 상기 패스 전압이 상기 비 선택된 워드라인들에 인가되고 리드 전압이 상기 메모리 셀 어레이의 선택된 워드라인에 인가되기 이전에 상기 선택된 워드라인에 턴온 전압을 일정 시간 동안 인가하는 메모리 장치.
  20. 제 15 항에 있어서,
    상기 제2 드레인 선택 라인 전압은 상기 제1 드레인 선택 라인 전압보다 전위 레벨이 낮은 메모리 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210011793A (ko) * 2019-07-23 2021-02-02 에스케이하이닉스 주식회사 메모리 장치
KR20220020734A (ko) * 2020-08-12 2022-02-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7319609B2 (en) * 2005-12-14 2008-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory device with a programming current control scheme
US7876618B2 (en) * 2009-03-23 2011-01-25 Sandisk Corporation Non-volatile memory with reduced leakage current for unselected blocks and method for operating same
JP5044624B2 (ja) * 2009-09-25 2012-10-10 株式会社東芝 不揮発性半導体記憶装置
KR102022502B1 (ko) * 2012-08-30 2019-09-18 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 프로그램 방법
KR20140088384A (ko) 2013-01-02 2014-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150010134A (ko) * 2013-07-18 2015-01-28 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20150127419A (ko) * 2014-05-07 2015-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 읽기 방법
KR102468994B1 (ko) * 2015-09-24 2022-11-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102401056B1 (ko) * 2015-09-25 2022-05-24 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20170083346A (ko) * 2016-01-08 2017-07-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102611851B1 (ko) * 2016-12-29 2023-12-11 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102620813B1 (ko) * 2017-01-03 2024-01-04 에스케이하이닉스 주식회사 반도체 장치, 그 동작 방법 및 메모리 시스템
KR20210011793A (ko) * 2019-07-23 2021-02-02 에스케이하이닉스 주식회사 메모리 장치

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