KR20150127419A

KR20150127419A - 반도체 메모리 장치 및 그것의 읽기 방법

Info

Publication number: KR20150127419A
Application number: KR1020140054206A
Authority: KR
Inventors: 이희열
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-05-07
Filing date: 2014-05-07
Publication date: 2015-11-17
Also published as: US9281058B2; US20150325306A1; CN105097018B; CN105097018A

Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는 읽기 동작 시에 공통 소스 라인을 통해 셀 스트링에 채널 전류를 제공하도록 구성되는 공통 소스 라인 제어기, 채널 전류가 제공될 때 비트 라인의 전류를 감지하여 선택된 메모리 셀에 저장된 데이터를 감지하도록 구성되는 페이지 버퍼를 포함한다. 이때 페이지 버퍼는 비트 라인의 전압이 기준 전압과 같거나 높도록 비트 라인을 선택적으로 바이어싱한다.

Description

반도체 메모리 장치 및 그것의 읽기 방법{SEMICONDUCTOR MEMORY DEVICE AND READING METHOD THEREOF}

본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치 및 그것의 읽기 방법에 관한 것이다.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.

반도체 메모리 장치의 읽기 동작 시에, 비트 라인들을 통해 공통 소스 라인으로 전류를 전달하면서 선택된 워드 라인에 연결된 메모리 셀들의 데이터를 판별할 수 있다. 즉 비트 라인의 전류가 공통 소스 라인으로 방출되는지 또는 방출되지 않는지에 따라 해당 메모리 셀의 데이터가 판별될 수 있다. 이러한 방식으로 읽기 동작을 수행할 때, 공통 소스 라인으로 큰 전류가 흐르게 된다. 이에 따라 공통 소스 라인의 전압이 의도치 않게 상승하고, 이는 읽기 동작의 신뢰성을 저하시킨다.

본 발명의 실시 예는 반도체 메모리 장치의 읽기 동작의 신뢰성을 향상시키기 위한 것이다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 공통 소스 라인과 비트 라인 사이에서 직렬 연결된 복수의 메모리 셀들을 포함하는 셀 스트링; 읽기 동작 시에, 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공하도록 구성되는 공통 소스 라인 제어기; 및 상기 채널 전류가 제공될 때 상기 비트 라인의 전류를 감지하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 감지하도록 구성되는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 상기 비트 라인의 전압이 기준 전압과 같거나 높도록 상기 비트 라인을 선택적으로 바이어싱한다.

실시 예로서, 상기 페이지 버퍼는 상기 비트 라인과 연결되는 전류 통로들을 포함하고, 상기 비트 라인의 상기 전압이 상기 기준 전압보다 낮을 때 상기 전류 통로들 중 적어도 하나를 통해 상기 비트 라인에 기준 전류를 제공한다.

실시 예로서, 상기 기준 전류가 제공될 때 상기 비트 라인의 상기 전압은 상기 기준 전압으로 유지될 수 있다.

실시 예로서, 상기 페이지 버퍼는 상기 비트 라인과 연결되는 전류 통로들을 포함하고, 상기 비트 라인의 상기 전압이 상기 기준 전압보다 높을 때 상기 비트 라인의 전류를 상기 전류 통로들 중 적어도 하나를 통해 방출할 수 있다.

실시 예로서, 상기 페이지 버퍼는 센싱 노드를 포함하되, 상기 비트 라인의 전류는 상기 센싱 노드의 전압으로 반영되고, 상기 센싱 노드의 전압이 비교 전압보다 높은지 또는 낮은지에 따라 상기 선택된 메모리 셀에 저장된 상기 데이터가 감지될 수 있다.

실시 예로서, 상기 비교 전압보다 낮은 전압 레벨을 갖는 전압원이 상기 읽기 동작 시에 상기 비트 라인에 전기적으로 연결됨으로써 상기 비트 라인의 상기 전압을 상기 기준 전압과 같거나 높게 유지할 수 있다.

실시 예로서, 상기 기준 전압은 상기 비교 전압보다 낮을 수 있다.

실시 예로서, 상기 페이지 버퍼는, 상기 채널 전류가 상기 비트 라인에 전달될 때 상기 채널 전류를 방출하는 경로를 제공하고, 상기 채널 전류가 차단될 때 상기 비트 라인에 기준 전류를 제공하여 상기 비트 라인의 상기 전압을 상기 기준 전압으로 유지할 수 있다.

실시 예로서, 상기 채널 전류가 상기 비트 라인에 전달될 때 상기 비트 라인에 특정 전압이 형성(develop)되며, 상기 기준 전압은 상기 특정 전압보다 낮을 수 있다.

실시 예로서, 상기 페이지 버퍼는 상기 채널 전류가 차단될 때 전압원과 상기 비트 라인 사이에서 전류 통로를 제공하는 적어도 하나의 트랜지스터를 포함하되, 상기 전압원은 상기 특정 전압보다 낮은 저 전압을 가질 수 있다.

실시 예로서, 상기 읽기 동작 시에, 상기 적어도 하나의 트랜지스터의 게이트에 상기 특정 전압보다 낮고 상기 전압원의 상기 저 전압보다 높은 게이트 전압이 인가될 수 있다.

실시 예로서, 상기 적어도 하나의 트랜지스터는 상기 선택된 메모리 셀의 데이터에 따라 상기 채널 전류가 차단되어 상기 비트 라인의 상기 전압이 상기 기준 전압보다 낮을 때 상기 전압원으로부터 상기 비트 라인에 기준 전류를 제공할 수 있다.

본 발명의 다른 일면은 반도체 메모리 장치의 읽기 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 읽기 방법은 읽기 동작 시에, 복수의 메모리 셀들 중 선택된 메모리 셀의 문턱 전압에 따라 공통 소스 라인으로부터의 채널 전류를 비트 라인에 전달하는 단계; 상기 비트 라인의 전류를 센싱 노드의 전압에 반영하는 단계; 및 상기 센싱 노드의 전압이 비교 전압보다 높은지 또는 낮은지에 따라 상기 선택된 메모리 셀의 데이터를 판별하는 단계를 포함한다. 상기 비교 전압보다 낮은 전압 레벨을 갖는 전압원이 상기 비트 라인에 전기적으로 연결됨으로써, 상기 비트 라인의 전압을 기준 전압과 같거나 높게 유지한다.

실시 예로서, 상기 채널 전류를 상기 비트 라인에 전달하는 단계는 상기 채널 전류가 차단될 때 상기 전압원으로부터 상기 비트 라인에 기준 전류를 제공하는 단계를 포함할 수 있다.

실시 예로서, 상기 채널 전류를 상기 비트 라인에 전달하는 단계는 상기 공통 소스 라인으로부터 상기 비트 라인에 상기 채널 전류가 전달될 때, 상기 채널 전류를 방출하는 단계를 포함할 수 있다.

실시 예로서, 상기 비트 라인에 상기 채널 전류가 전달될 때 상기 센싱 노드의 상기 전압은 상기 비교 전압보다 높을 수 있다.

본 발명의 실시 예에 따르면 반도체 메모리 장치의 읽기 동작의 신뢰성이 향상된다.

도 1은 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들 중 어느 하나의 일 실시 예를 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 페이지 버퍼들 중 어느 하나를 보여주는 블록도이다.
도 6은 읽기 동작 시 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 7은 선택된 메모리 셀이 소거 상태일 때 도 6의 실시 예에 따른 전류의 흐름을 설명하기 위한 도면이다.
도 8은 선택된 메모리 셀이 프로그램 상태일 때 도 6의 실시 예에 따른 전류의 흐름을 설명하기 위한 도면이다.
도 9는 선택된 메모리 셀이 소거 상태일 때 메모리 셀들의 채널 포텐셜을 보여주는 개념도이다.
도 10은 선택된 메모리 셀이 프로그램 상태일 때 메모리 셀들의 채널 포텐셜을 보여주는 개념도이다.
도 11은 읽기 동작 시 페이지 버퍼의 동작의 다른 실시 예를 보여주는 타이밍도이다.
도 12는 선택된 메모리 셀이 소거 상태일 때 도 11의 실시 예에 따른 전류의 흐름을 설명하기 위한 도면이다.
도 13은 선택된 메모리 셀이 프로그램 상태일 때 도 11의 실시 예에 따른 전류의 흐름을 설명하기 위한 도면이다.
도 14는 도 1의 메모리 셀 어레이의 다른 실시 예를 보여주는 블록도이다.
도 15는 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 16은 도 15의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 17은 도 16을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도 1은 반도체 메모리 장치(100)를 보여주는 블록도이다.

도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150), 데이터 버퍼(160) 및 제어 로직(170)을 포함한다.

메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(120)에 연결되고, 공통 소스 라인(CSL)을 통해 공통 소스 라인 제어기(130)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(150)에 연결된다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다.

실시 예로서, 복수의 셀 스트링들 각각은 기판 위(above)에 적층되는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 실시 예로서, 복수의 메모리 셀들 각각은 싱글 레벨 셀(singl level cell) 또는 멀티 레벨 셀(multi level cells)로 정의될 수 있다. 메모리 셀 어레이(110)에 대해서 도 2 내지 도 4를 참조하여 더 상세히 설명된다.

어드레스 디코더(120)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드 라인들 및 소스 선택 라인들을 포함한다. 실시 예로서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.

어드레스 디코더(120)는 제어 로직(170)의 제어에 응답하여 동작한다. 어드레스 디코더(120)는 제어 로직(170)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)에 따라 행 라인들(RL)을 구동하도록 구성된다.

실시 예로서, 읽기 동작 시에 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 행 어드레스에 따라 전압 발생기(140)로부터 제공받은 읽기 전압을 선택된 메모리 블록의 선택된 워드 라인에 인가하고, 전압 발생기(140)로부터 제공되는 패스 전압을 선택된 메모리 블록의 비선택된 워드 라인들에 인가한다.

어드레스 디코더(120)는 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

공통 소스 라인 제어기(130)는 제어 로직(170)의 제어에 응답하여 공통 소스 라인(CSL)을 제어하도록 구성된다. 공통 소스 라인 제어기(130)는 읽기 동작 시에 공통 소스 라인(CSL)에 채널 전류를 제공한다. 채널 전류가 제공됨에 따라, 공통 소스 라인(CSL)은 양 전압을 갖는다.

전압 발생기(140)은 반도체 메모리 장치(100)에 공급되는 외부 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(140)은 제어 로직(170)의 제어에 응답하여 동작한다.

실시 예로서, 전압 발생기(140)은 외부 전압을 레귤레이팅하여 전원 전압을 생성하는 회로를 포함할 수 있다. 실시 예로서, 전압 발생기(140)은 복수의 펌핑 커패시터들을 포함하고, 전원 전압을 제공받는 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다. 생성된 복수의 전압들은 어드레스 디코더(120), 공통 소스 라인 제어기(130), 읽기 및 쓰기 회로(150), 데이터 버퍼(160) 및 제어 로직(170)에 제공될 것이다.

읽기 및 쓰기 회로(150)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(150)은 제어 로직(170)의 제어에 응답하여 동작한다.

읽기 및 쓰기 회로(150)는 제 1 내지 제 m 비트 라인들(BL1~BLm)에 각각 연결되는 제 1 내지 제 m 페이지 버퍼들(150)을 포함한다. 읽기 동작 시에, 제 1 내지 제 m 페이지 버퍼들(150)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)의 전류들을 감지하여 선택된 워드 라인에 연결된 메모리 셀들(이하, 선택된 메모리 셀들)의 데이터를 판별하도록 구성된다. 읽기 및 쓰기 회로(150)는 읽어진 데이터(DATA)를 데이터 라인들(DL)을 통해 데이터 버퍼(160)에 제공한다.

실시 예로서, 읽기 및 쓰기 회로(150)은 열 선택 회로를 더 포함할 수 있다.

데이터 버퍼(160)는 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(150)에 연결된다. 데이터 버퍼(160)는 제어 로직(170)의 제어에 응답하여 동작한다. 데이터 버퍼(160)는 읽기 및 쓰기 회로(150)로부터 제공된 데이터(DATA)를 외부로 출력할 수 있다.

제어 로직(170)은 어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150) 및 데이터 버퍼(160)에 연결된다. 제어 로직(170)은 외부로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(170)은 커맨드(CMD)에 응답하여 어드레스 디코더(120), 공통 소스 라인 제어기(130), 전압 발생기(140), 읽기 및 쓰기 회로(150) 및 데이터 버퍼(160)를 제어하도록 구성된다. 제어 로직(170)은 어드레스(ADDR)를 어드레스 디코더(120)에 제공한다.

실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.

도 1에서, 하나의 비트 라인마다 하나의 페이지 버퍼가 제공되는 것이 도시된다. 그러나, 이는 예시적인 것으로서 본 발명의 기술적 사상은 여기에 한정되지 않는다. 실시 예로서, 2개의 비트 라인들 마다 하나의 페이지 버퍼가 제공되고 2개의 비트 라인들 중 어느 하나와 페이지 버퍼를 전기적으로 연결하기 위한 스위칭 유닛이 제공될 수 있다. 예를 들면, 이븐-오드(even-odd) 라인 구조의 반도체 메모리 장치가 제공될 수 있다.

도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.

도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.

도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 일 실시 예(BLK1)를 보여주는 회로도이다.

도 3을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 3에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성된다. 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은, 메모리 블록(BLK1) 하부의 기판(미도시) 위에 적층된 파이프 트랜지스터(PT), 메모리 셀들(MC1~MCn), 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)를 포함한다.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 예를 들면, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 해당 행 라인과 연결되는 블로킹 절연막을 포함할 수 있다.

각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다. 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 공통 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 적층되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결국 동일한 행(+X 방향)에 배열된 셀 스트링들(예를 들면 CS11~CS1m)은 해당 드레인 선택 트랜지스터들을 통해 동일한 드레인 선택 라인(예를 들면 DSL1)에 연결된다. 상이한 행에 배열된 셀 스트링들(예를 들면 CS11 및 CS21)은 상이한 드레인 선택 라인들(DSL1 및 DSL2)에 연결된다.

도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.

도 4를 참조하면 제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 제 1 메모리 블록(BLK1') 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 행 방향으로 배열되는 m개의 셀 스트링들은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다. 열 방향(즉 +Y 방향)으로 q개(q는 자연수)의 셀 스트링들이 배열된다. 도 4에서, 설명의 편의를 위해 열 방향으로 배열되는 2개의 셀 스트링들만 도시된다.

복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)에 공통 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 각 셀 스트링의 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(SSL)에 연결된다.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 동일한 높이의 메모리 셀들은 동일한 워드 라인에 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행(+X 방향)에 배열된 셀 스트링들의 드레인 선택 트랜지스터들은 동일한 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결된다.

결과적으로, 각 셀 스트링에 파이프 선택 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLK1')은 도 3의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.

도 4에서, 행 방향으로 배열되는 제 1 내지 제 m 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m')은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결되어 있다. 다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있음이 이해될 것이다.

도 5는 도 1의 페이지 버퍼들(PB1~PBm) 중 어느 하나(PB1)를 보여주는 블록도이다. 도 5에서, 설명의 편의를 위해, 비트 라인(BL1)에 연결된 셀 스트링들(CS11, CS21) 중 선택된 셀 스트링(CS11)만 도시된다. 즉 제 1 드레인 선택 라인(DSL1)은 선택되고, 제 2 드레인 선택 라인(DSL2)은 비선택된다고 가정한다.

도 5를 참조하면, 페이지 버퍼(PB1)는 제 1 트랜지스터(TR1)를 포함하는 제 1 전류 통로(IP1), 제 2 및 제 3 트랜지스터들(TR2, TR3)을 포함하는 제 2 전류 통로(IP2), 제 4 내지 제 6 트랜지스터들(TR4~TR6), 래치 회로(LAT), 그리고 입출력 회로(151)를 포함한다. 실시 예로서, 제 1 내지 제 6 트랜지스터들(TR1~TR6)은 NMOS 트랜지스터들일 수 있다.

제 1 전류 통로(IP1)는 제 1 전압원(VCC1)과 감지 노드(DN) 사이에 연결된다. 제 1 전압원(VCC1)은 제 6 트랜지스터(TR6)의 트립 포인트(trip point)보다 낮은 저전압을 갖는다. 제 1 전류 통로(IP1)에 포함된 제 1 트랜지스터(TR1)는 제 1 게이트 전압(GV1)에 응답하여 동작한다.

제 2 전류 통로(IP2)는 제 2 전압원(VCC2)과 감지 노드(DN) 사이에 연결된다. 제 2 전압원(VCC2)은 제 6 트랜지스터(TR6)의 트립 포인트(trip point)보다 낮은 저전압을 갖는다. 제 2 전류 통로(IP2)에 포함된 제 2 트랜지스터(TR2)는 제 2 전압원(VCC2)과 센싱 노드(SN) 사이에 연결되며, 제 3 트랜지스터(TR3)는 센싱 노드(SN)와 감지 노드(DN) 사이에 연결된다. 제 2 및 제 3 트랜지스터들(TR2, TR3)은 각각 제 2 및 제 3 게이트 전압들(GV2, GV3)에 응답하여 동작한다.

제 4 트랜지스터(TR4)는 감지 노드(DN)와 비트 라인(BL1) 사이에 연결된다. 제 4 트랜지스터(TR4)는 제 4 게이트 전압(GV4)에 응답하여 제 1 및 제 2 전류 통로들(IP1, IP2)과 비트 라인(BL1)을 전기적으로 연결한다.

제 5 및 제 6 트랜지스터들(TR5, TR6)은 래치 회로(LAT)와 접지 사이에 직렬 연결된다. 제 5 트랜지스터(TR5)는 제 6 트랜지스터(TR6) 및 래치 회로(LAT) 사이에 연결되며, 그것의 게이트는 센싱 노드(SN)에 연결된다. 제 6 트랜지스터(TR6)는 제 5 트랜지스터(TR5) 및 접지 사이에 연결되며, 스트로브 신호(STB)에 응답하여 동작한다.

도 5에 도시된 바와 다르게, 제 5 및 제 6 트랜지스터들(TR5, TR6) 각각은 PMOS 트랜지스터로 대체될 수 있다. 이때, PMOS 트랜지스터들은 래치 회로(LAT)와 또 다른 전원 전압 사이에 연결될 수 있다.

래치 회로(LAT)는 2개의 인버터들을 포함하여 데이터를 래치한다. 래치 회로(LAT)는 제 5 트랜지스터(TR5)와 입출력 회로(151) 사이에 연결된다. 래치 회로(LAT)는 제 5 및 제 6 트랜지스터들(TR5, TR6)이 턴온되는지 또는 턴오프되는지에 따라 해당 데이터를 저장한다.

입출력 회로(151)는 래치 회로(LAT)에 연결된다. 입출력 회로(151)는 제어 로직(170, 도 1 참조)의 제어에 응답하여 래치 회로(LAT)에 저장된 데이터를 데이터 버퍼(160, 도 1 참조)로 출력할 것이다.

읽기 동작 시에, 공통 소스 라인 제어기(130, 도 1 참조)는 공통 소스 라인(CSL)을 통해 셀 스트링(CS11)에 채널 전류를 제공한다.

소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴온되도록 소스 선택 라인(SSL) 및 선택된 드레인 선택 라인(DSL1)에 전압들이 인가된다. 비선택된 드레인 선택 라인(DSL2, 도 3 참조)에는, 저전압이 인가된다.

워드 라인들(WL1~WLn) 중 선택된 워드 라인(예를 들면 WL2)에 읽기 전압이 인가된다. 워드 라인들(WL1~WLn) 중 비선택된 워드 라인들(예를 들면 WL1, WL3~WLn)에 고 전압인 패스 전압이 인가된다. 고 전압의 패스 전압에 따라, 비선택된 워드 라인들에 연결된 메모리 셀들은 그것들의 문턱 전압들에 관계없이 턴온될 것이다. 읽기 전압에 따라, 선택된 메모리 셀은 그것의 문턱 전압에 따라 턴온 또는 턴오프될 것이다. 선택된 메모리 셀의 문턱 전압이 읽기 전압보다 높을 때 선택된 메모리 셀은 턴오프될 것이다. 선택된 메모리 셀의 문턱 전압이 읽기 전압보다 낮을 때 선택된 메모리 셀은 턴온될 것이다. 결국, 선택된 메모리 셀이 턴온되는지 여부에 따라 공통 소스 라인(CSL)을 통해 셀 스트링(CS11)에 제공되는 채널 전류는 비트 라인(BL1)에 전달된다.

제 1 내지 제 4 트랜지스터들(TR1~TR4)은 읽기 동작 시 턴온된다. 따라서 제 1 및 제 2 전류 통로들(IP1, IP2)은 비트 라인(BL1)을 제 1 및 제 2 전압원들(VCC1, VCC2)과 전기적으로 연결한다.

페이지 버퍼(PB1)는 비트 라인(BL1)에 채널 전류가 전달되는지, 또는 채널 전류가 차단되는지에 따라 선택된 메모리 셀의 데이터를 판별하여 선택된 메모리 셀의 데이터를 래치 회로(LAT)에 저장한다.

비트 라인(BL1)의 전류는 센싱 노드(SN)의 전압으로 반영된다.

비트 라인(BL1)에 채널 전류가 전달될 때 센싱 노드(SN)의 전압은 상승할 것이다. 센싱 노드(SN)의 전압이 비교 전압, 즉 제 5 트랜지스터(TR5)의 트립 포인트보다 높아질 때, 제 5 트랜지스터(TR5)는 턴온된다. 이때 스트로브 신호(STB)가 인에이블되어 제 6 트랜지스터(TR6)가 턴온되면, 래치 회로(LAT)는 접지에 전기적으로 연결되고, 예를 들면 논리값 '0'을 저장한다.

비트 라인(BL1)으로 채널 전류가 전달되지 않을 때, 센싱 노드(SN)의 전압은 상승하지 않을 것이다. 센싱 노드(SN)의 전압은 비교 전압보다 낮을 것이다. 이에 따라 제 5 트랜지스터(TR5)는 턴오프된다. 따라서 스트로브 신호(STB)가 인에이블되어 제 6 트랜지스터(TR6)가 턴온되더라도, 래치 회로(LAT)는 접지에 연결되지 않을 것이다. 래치 회로(LAT)는 초기 데이터, 예를 들면 논리값 '1'을 저장할 것이다.

이러한 방식으로, 페이지 버퍼(PB1)는 비트 라인(BL1)의 전류를 감지하여 선택된 메모리 셀에 저장된 데이터를 래치 회로(LAT)에 저장한다.

본 발명의 실시 예에 따르면, 읽기 동작 시 비트 라인(BL1)의 전압이 기준 전압과 같거나 높도록 비트 라인이 선택적으로 바이어싱된다. 페이지 버퍼(PB1)는 위 비교 전압보다 낮은 전압 레벨을 갖는 전압원들(VCC1, VCC2)을 전류 통로들(IP1, IP2)을 통해 비트 라인(BL1)에 전기적으로 연결함으로써 비트 라인(BL1)의 전압을 기준 전압과 같거나 높게 유지할 것이다. 이때, 기준 전압은 제 5 트랜지스터(TR5)의 트립 포인트 즉 비교 전압보다 낮다. 기준 전압은 전압원들(VCC1, VCC2)의 전압들보다 낮을 수 있다.

비트 라인(BL1)의 전압이 기준 전압과 같거나 낮을 때, 즉 비트 라인(BL1)에 채널 전류가 전달되지 않을 때, 제 1 및 제 2 전류 통로들(IP1, IP2) 중 적어도 하나를 통해 비트 라인(BL1)에 기준 전류(reference current)가 제공된다. 이에 따라 비트 라인(BL1)의 전압은 기준 전압으로 유지될 수 있다.

비트 라인(BL1)의 전압이 기준 전압보다 높을 때, 즉 비트 라인(BL1)에 채널 전류가 전달될 때, 제 1 및 제 2 전류 통로들(IP1, IP2) 중 적어도 하나를 통해 채널 전류가 방출된다. 공통 소스 라인(CSL)을 통해 제공되는 채널 전류는 비트 라인들(BL1~BLm)을 통해 분산되고, 공통 소스 라인(CSL)이 바운싱(bouncing)되는 현상은 발생되지 않을 것이다.

도 6은 읽기 동작 시 페이지 버퍼(PB1)의 동작을 설명하기 위한 타이밍도이다.

도 5 및 도 6을 참조하면, 제 1 시간(T1)에서, 공통 소스 라인(CSL)의 채널 전류가 선택된 메모리 셀의 문턱 전압에 따라 비트 라인(BL)으로 전달된다.

공통 소스 라인(CSL)에 공통 소스 라인 전압(Vcsl)이 인가된다. 예를 들면, 공통 소스 라인 전압(Vcsl)은 1.5V일 수 있다. 이에 따라 공통 소스 라인(CSL)을 통해 채널 전류가 제공될 것이다.

소스 선택 라인(SSL)에 소스 선택 라인 전압(Vssl)이 인가된다. 이에 따라 소스 선택 트랜지스터(SST)는 턴온된다. 선택된 드레인 선택 라인(DSL1)에 제 1 드레인 선택 라인 전압(Vdsl1)이 인가된다. 제 1 드레인 선택 라인 전압(Vdsl1)이 인가됨에 따라 선택된 드레인 선택 라인(DSL1)에 연결된 드레인 선택 트랜지스터(DST)는 턴온된다. 예를 들면, 제 1 드레인 선택 라인 전압(Vdsl1)은 1.5V+Vth(Vth는 해당 트랜지스터의 문턱 전압)이다. 이에 따라 선택된 드레인 선택 라인(DSL1)에 연결된 드레인 선택 트랜지스터(DST)는 채널 전류를 비트 라인(BL1)으로 전달할 수 있다. 비선택된 드레인 선택 라인(DSL2)에는 제 2 드레인 선택 라인 전압(Vdsl2)이 인가된다. 제 2 드레인 선택 라인 전압(Vdsl2)은 제 1 드레인 선택 라인 전압(Vdsl1)보다 낮다. 예를 들면 제 2 드레인 선택 라인 전압(Vdsl2)은 0.5V+Vth이다. 이에 따라 비선택된 드레인 선택 라인(DSL2)에 연결된 드레인 선택 트랜지스터(DST)는 채널 전류를 비트 라인(BL1)으로 전달할 수 없다.

제 1 게이트 전압(GV1)이 상승한다. 제 1 게이트 전압(GV1)은 제 1 트랜지스터(TR1)를 약하게(slightly) 턴온시키도록 설정된다. 실시 예로서, 감지 노드(DN)의 전압에 따라 제 1 트랜지스터(TR1)가 턴온되는 정도가 조절되도록, 제 1 게이트 전압(GV1)이 설정될 수 있다. 예를 들면, 제 1 게이트 전압(GV1)은 제 1 전압원(VCC1)의 전압(예를 들면 0.5V)과 Vth를 더한 값으로 설정될 수 있다. 감지 노드(DN)의 전압이 제 1 게이트 전압(GV1)보다 낮아질 때 제 1 전압원(VCC1)으로부터 제 1 트랜지스터(TR1)를 통해 기준 전류가 제공될 수 있다. 감지 노드(DN)의 전압이 제 1 게이트 전압(GV1)보다 높아질 때 감지 노드(DN)로부터 제 1 트랜지스터(TR1)를 통해 전류가 방출되지 않거나 소량의 전류만 방출될 것이다.

제 2 및 제 3 게이트 전압들(GV2, GV3)이 상승한다. 제 2 및 제 3 게이트 전압들(GV2, GV3)은 제 2 및 제 3 트랜지스터들(TR2, TR3)을 충분히(fully) 턴온시키도록 설정된다. 예를 들면 제 2 및 제 3 게이트 전압들(GV2, GV3)은 2.5V+Vth이다.

제 4 게이트 전압(GV4)이 상승한다. 제 4 게이트 전압(GV4)에 따라 제 4 트랜지스터(TR4)는 턴온될 것이다. 비트 라인(BL)과 제 1 및 제 2 전류 통로들(IP1, IP2)은 전기적으로 연결될 것이다.

선택된 메모리 셀이 소거 상태를 갖는다고 가정한다. 즉 선택된 메모리 셀의 문턱 전압은 선택된 워드 라인(예를 들면 WL2)에 인가되는 읽기 전압보다 낮다. 이때 선택된 메모리 셀은 턴온되어, 공통 소스 라인(CSL)의 채널 전류는 셀 스트링(CS11)을 통해 비트 라인(BL1)에 전달될 것이다. 이때, 비트 라인(BL1)은 특정 전압을 갖는다. 예를 들면, 특정 전압은 1.5V이다.

제 2 내지 제 4 트랜지스터들(TR2~TR4)은 턴온 상태이다. 따라서, 비트 라인(BL1)으로 전달되는 채널 전류는 제 2 내지 제 4 트랜지스터들(TR2~TR4)을 거쳐 제 2 전압원(VCC2)으로 흐를 것이다. 센싱 노드(SN)의 전압은 채널 전류에 따라 제 1 전압(V1)으로 상승한다.

선택된 메모리 셀이 프로그램 상태를 갖는다고 가정한다. 선택된 메모리 셀의 문턱 전압은 선택된 워드 라인에 인가되는 읽기 전압보다 높다. 선택된 메모리 셀은 턴 오프되고, 공통 소스 라인(CSL)에 제공되는 채널 전류는 선택된 메모리 셀에 의해 차단될 것이다. 즉 공통 소스 라인(CSL)의 채널 전류는 비트 라인(BL1)에 전달되지 않을 것이다.

한편 제 2 내지 제 4 트랜지스터들(TR2~TR4)은 턴온 상태이다. 비트 라인(BL1)은 제 2 전압원(VCC2)과 전기적으로 연결될 것이다. 비트 라인(BL1)으로 채널 전류가 제공되지 않는 것에 기인하여 비트 라인(BL1)의 전압은 감소할 것이다. 제 2 전압원(VCC2)으로부터 비트 라인(BL1)으로 기준 전류가 제공될 것이다. 즉 비트 라인(BL1)의 전압이 기준 전압보다 낮을 때 페이지 버퍼(PB1)로부터 기준 전류가 제공될 수 있다. 기준 전류가 제공됨에 따라 비트 라인(BL1)은 기준 전압(Vr)을 유지한다. 센싱 노드(SN)의 전압도 기준 전류에 따라 기준 전압(Vr)을 유지한다.

제 2 전압원(VCC2)이 저 전압, 예를 들면 0.5V이므로, 기준 전압(Vr)은 제 1 전압(V1)보다 낮을 것이다. 실시 예로서, 기준 전압(Vr)이 제 5 트랜지스터(TR5)의 트립 포인트(trip point)보다 낮도록 제 2 전압원(VCC2)의 전압이 설정될 수 있다. 따라서, 기준 전압(Vr)이 접지보다 높더라도, 제 5 트랜지스터(TR5)는 턴온되지 않는다.

한편, 드레인 선택 트랜지스터(DST), 그리고 선택된 메모리 셀(예를 들면 MC2)과 드레인 선택 트랜지스터(DST) 사이의 비선택된 메모리 셀들(예를 들면 MC3~MCn)은 턴온된다. 따라서, 비트 라인(BL1)으로 제공되는 기준 전류는 드레인 선택 트랜지스터(DST)와 선택된 메모리 셀 사이의 비선택된 메모리 셀들의 채널에 전달될 것이다. 결과적으로, 선택된 메모리 셀과 드레인 선택 트랜지스터(DST) 사이의 비선택된 메모리 셀들의 채널은 기준 전압(Vr)을 가질 수 있다.

이와 다르게, 비선택된 메모리 셀들의 채널의 전압이 접지라고 가정한다. 비선택된 워드 라인들에 인가되는 고전압의 패스 전압과 채널 전압 사이의 차이는 상대적으로 클 것이다. 이에 따라, 비선택된 메모리 셀들의 문턱 전압들이 의도치 않게 상승할 수 있다.

반면, 본 발명의 실시 예와 같이 채널 전압이 기준 전압(Vr)인 경우 비선택된 워드 라인들에 인가되는 고전압의 패스 전압과 채널 전압 사이의 차이는 상대적으로 적을 것이다. 이러한 경우, 비선택된 메모리 셀들의 문턱 전압들이 의도치 않게 상승하는 것은 방지될 수 있다.

제 2 시간(T2)에서, 비트 라인(BL1)의 전류는 센싱 노드(SN)의 전압으로 반영된다.

제 2 게이트 전압(GV2)이 디스에이블된다. 제 2 트랜지스터(TR2)는 턴오프될 것이다. 선택된 메모리 셀이 소거 상태를 가질 때, 비트 라인(BL1)으로 전달되는 채널 전류는 제 2 전압원(VCC2)으로 방출될 수 없다. 이에 따라 센싱 노드(SN)의 전압은 제 2 전압(V2)까지 상승한다.

선택된 메모리 셀이 프로그램 상태를 가질 때, 비트 라인(BL1)으로 채널 전류는 전달되지 않는다. 제 2 트랜지스터(TR2)가 턴 오프 상태이므로, 센싱 노드(SN) 및 감지 노드(DN)는 제 2 전압원(VCC2)과 전기적으로 분리된다. 감지 노드(DN)의 전압이 기준 전압(Vr)보다 감소할 때 제 1 전압원(VCC1)으로부터 기준 전류가 유입된다. 감지 노드(DN) 및 센싱 노드(SN)의 전압은 기준 전압(Vr)을 유지할 것이다. 제 4 트랜지스터(TR4)도 턴 온 상태이므로, 비트 라인(BL1)은 제 1 전압원(VCC1)으로부터 기준 전류를 제공받는다. 비트 라인(BL1)도 기준 전압(Vr)을 유지할 것이다.

센싱 노드(SN)가 제 2 전압(V2)을 가질 때, 제 5 트랜지스터(TR5)는 턴온된다. 스트로브 신호(STB)가 인에이블되어 제 6 트랜지스터(TR6)가 턴온될 때 래치 회로(LAT)는 해당 데이터를 저장할 것이다. 센싱 노드(SN)가 기준 전압(Vr)을 가질 때, 제 5 트랜지스터(TR5)는 턴 오프된다. 래치 회로(LAT)는 초기 데이터를 유지할 것이다.

도 7은 선택된 메모리 셀이 소거 상태일 때 도 6의 실시 예에 따른 전류의 흐름을 설명하기 위한 도면이다.

도 6 및 도 7을 참조하면, 공통 소스 라인(CSL)으로부터 제공되는 채널 전류는 비트 라인(BL1)으로 전달된다. 그리고 비트 라인(BL1)으로 전달된 채널 전류는, 제 1 시간(T1)에서 제 2 내지 제 4 트랜지스터들(TR2~TR4)이 턴온 상태이므로, 제 2 전압원(VCC2)으로 방출된다(a).

이후 제 2 시간(T2)에서 제 2 트랜지스터(TR2)가 턴오프되면, 비트 라인(BL1)의 채널 전류는 제 2 전압원(VCC2)으로 방출될 수 없다(b). 높아진 감지 노드(DN)의 전압으로 인해, 제 1 트랜지스터(TR1)의 소스단은 제 1 전압원(VCC1)이 된다. 제 1 트랜지스터(TR1)의 게이트-소스 전압은 0이다. 감지 노드(DN)로부터 제 1 전압원(VCC1)으로 소량의 전류가 방출되거나 또는 방출되지 않을 것이다.

도 8은 선택된 메모리 셀이 프로그램 상태일 때 도 6의 실시 예에 따른 전류의 흐름을 설명하기 위한 도면이다.

도 6 및 도 8을 참조하면, 공통 소스 라인(CSL)으로부터 제공되는 채널 전류는 선택된 메모리 셀(예를 들면 MC2)에 의해 차단된다(c). 제 1 시간(T1)에서 제 2 내지 제 4 트랜지스터들(TR2~TR4)이 턴온 상태이고, 비트 라인(BL1)에 채널 전류가 제공되지 않으므로, 제 2 전압원(VCC2)으로부터 비트 라인(BL1)으로 기준 전류가 흐를 수 있다. 기준 전류는 셀 스트링(CS11)의 선택된 메모리 셀 부근까지 전달될 것이다(d). 도 8에서 기준 전류는 점선으로 표시된다.

도 8에 표시되지는 않으나, 감지 노드(DN) 및 비트 라인(BL1)의 전압이 기준 전압(Vr)보다 낮아질 때 제 1 트랜지스터(TR1)도 턴온되고, 제 1 전압원(VCC1)으로부터 제 1 트랜지스터(TR1)를 통해 기준 전류가 제공될 수 있다.

이후 제 2 시간(T2)에서 제 2 트랜지스터(TR2)가 턴 오프되면, 제 2 전압원(VCC2)으로부터 기준 전류가 제공될 수 없다. 반면 제 1 트랜지스터(TR1)는 여전히 턴 온 상태이므로, 제 1 전압원(VCC1)으로부터 비트 라인(BL1)으로 기준 전류가 제공될 것이다(e). 제 1 전압원(VCC1)으로부터의 기준 전류는, 제 3 트랜지스터(TR3)가 여전히 턴 온 상태이므로, 센싱 노드(SN)까지 전달될 수 있다(e).

도 9는 선택된 메모리 셀이 소거 상태일 때 메모리 셀들(MC1~MCn)의 채널 포텐셜을 보여주는 개념도이다. 도 9 및 도 10을 참조한 설명에서 제 2 메모리 셀(MC2)이 선택된다고 가정한다.

도 9를 참조하면, 선택된 메모리 셀(MC2)과 비선택된 메모리 셀들(MC1, MC3~MCn)은 턴온된다. 따라서 공통 소스 라인(CSL)으로부터의 채널 전류는 메모리 셀들(MC1~MCn)에 전달된다. 채널 전류에 따라 메모리 셀들(MC1~MCn)의 채널은 제 1 채널 전압(Vch1)을 가질 수 있다. 예를 들면, 제 1 채널 전압(Vch1)은 공통 소스 라인 전압(Vcsl)과 동일할 수 있다.

이러한 채널 전류는 비트 라인(BL1)을 거쳐 제 1 및 제 2 전류 통로들(IP1, IP2) 중 적어도 하나를 통해 방출될 수 있다. 이에 따라 공통 소스 라인(CSL)을 통해 제공되는 채널 전류는 비트 라인들(BL1~BLm)을 통해 분산되고, 공통 소스 라인(CSL)이 바운싱(bouncing)되는 현상은 발생되지 않을 것이다.

도 10은 선택된 메모리 셀이 프로그램 상태일 때 메모리 셀들(MC1~MCn)의 채널 포텐셜을 보여주는 개념도이다.

도 10을 참조하면, 공통 소스 라인(CSL)으로부터의 채널 전류는 비선택된 메모리 셀(MC1)의 채널까지 제공된다. 채널 전류에 따라, 메모리 셀(MC1)의 채널은 제 1 채널 전압(Vch1)을 가질 수 있다. 예를 들면, 제 1 채널 전압(Vch1)은 공통 소스 라인 전압(Vcsl)과 동일할 수 있다.

반면, 선택된 메모리 셀(MC2)과 드레인 선택 트랜지스터(DST) 사이의 비선택된 메모리 셀들(MC3~MCn)의 채널에는 공통 소스 라인(CSL)의 채널 전류가 제공될 수 없다. 그러나, 비트 라인(BL1)을 통해 기준 전류가 제공된다. 기준 전류에 따라, 비선택된 메모리 셀들(MC3~MCn)의 채널은 제 2 채널 전압(Vch2)을 가질 수 있다. 제 2 채널 전압(Vch2)은 제 1 채널 전압(Vch1)보다 낮지만 양의 전압이므로, 비선택된 워드 라인들(WL3~WLn)에 인가되는 패스 전압(Vpass)과 채널 사이의 전압 차에 의해 유발되는 디스터브를 효과적으로 방지할 수 있다. 예를 들면, 제 2 채널 전압(Vch2)은 기준 전압과 같다.

또한, 비선택된 드레인 선택 라인(DSL2, 도 3 참조)에는 저전압인 제 2 드레인 선택 라인 전압(Vdsl2)이 인가된다. 예를 들면, 제 2 드레인 선택 라인(DSL2)은 0.5V+Vth가 인가될 수 있다. 이에 따라 비선택된 드레인 선택 라인(DSL2)에 연결된 드레인 선택 트랜지스터는 약하게 턴온되므로, 비선택된 드레인 선택 라인(DSL2)에 연결된 셀 스트링들은 기준 전류를 제공받을 수 있다. 따라서 비선택된 드레인 선택 라인(DSL2)에 연결된 셀 스트링들의 채널은 기준 전압과 같거나 높게 유지될 수 있다.

도 11은 읽기 동작 시 페이지 버퍼(PB1)의 동작의 다른 실시 예를 보여주는 타이밍도이다. 도 11의 실시 예는, 제 3 게이트 전압(GV3) 및 센싱 노드(SN)의 전압을 제외하면, 도 6과 마찬가지로 설명된다. 이하 중복되는 설명은 생략된다.

도 5 및 도 11을 참조하면, 제 1 시간(T1)에서 제 3 게이트 전압(GV3)은 디스에이블된다. 제 3 트랜지스터(TR3)는 턴오프된다. 제 3 트랜지스터(TR3)가 턴오프됨에 따라 비트 라인(BL1)과 센싱 노드(SN)는 전기적으로 분리될 것이다. 센싱 노드(SN)는 선택된 메모리 셀의 데이터에 관계없이 제 2 전압원(VCC2)에 의해 기준 전압(Vr)만큼 상승할 것이다.

제 2 시간(T2)에서, 비트 라인(BL1)의 전류는 센싱 노드(SN)의 전압으로 반영된다. 제 3 게이트 전압(GV3)이 상승하고, 따라서 제 3 트랜지스터(TR3)가 턴온된다. 비트 라인(BL1)과 센싱 노드(SN)는 전기적으로 연결될 것이다.

선택된 메모리 셀이 소거 상태일 때, 센싱 노드(SN)는 채널 전류를 제공받아 제 2 전압(V2)까지 상승할 것이다. 선택된 메모리 셀이 프로그램 상태일 때, 센싱 노드(SN)는 채널 전류를 제공받지 못한다. 센싱 노드(SN)는 제 1 전압원(VCC1)과 전기적으로 연결되어 기준 전류를 제공받으므로, 센싱 노드(SN)의 전압은 기준 전압(Vr)을 유지한다.

도 12는 선택된 메모리 셀이 소거 상태일 때 도 11의 실시 예에 따른 전류의 흐름을 설명하기 위한 도면이다.

도 11 및 도 12를 참조하면, 공통 소스 라인(CSL)으로부터 제공되는 채널 전류는 비트 라인(BL1)으로 전달된다. 제 1 시간(T1)에서 제 3 트랜지스터(TR3)는 턴 오프 상태이다. 채널 전류는 제 2 전압원(VCC2)으로 방출될 수 없다(f).

이후 제 2 시간(T2)에서 제 3 트랜지스터(TR3)가 턴 온되고 제 2 트랜지스터(TR2)가 턴 오프되면 비트 라인(BL1)의 채널 전류는 센싱 노드(SN)까지 도달할 수 있다(g).

도 13은 선택된 메모리 셀이 프로그램 상태일 때 도 11의 실시 예에 따른 전류의 흐름을 설명하기 위한 도면이다.

도 11 및 도 13을 참조하면, 공통 소스 라인(CSL)으로부터 제공되는 채널 전류는 선택된 메모리 셀(예를 들면 MC2)에 의해 차단된다(h). 감지 노드(DN)의 전압이 감소하므로, 제 1 시간(T1)에서 제 1 트랜지스터(TR1)가 턴 온된다. 제 3 트랜지스터(TR3)는 턴 오프 상태이다. 제 1 전압원(VCC1)으로부터 비트 라인(BL1)으로 기준 전류가 흐를 것이다. 이 기준 전류는 비선택된 메모리 셀들(예를 들면 MC3~MCn)의 채널까지 전달될 것이다(i).

이후 제 2 시간(T2)에서 제 3 트랜지스터(T3)가 턴 온 되고 제 2 트랜지스터(TR2)가 턴 오프되면 제 1 전압원(VCC1)으로부터의 기준 전류는 센싱 노드(SN)에도 제공될 것이다(j).

결과적으로, 도 11의 실시 예에 따르면, 제 1 전압원(VCC1)으로부터 비트 라인(BL1)에 기준 전류를 제공한다.

도 14는 도 1의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.

본 발명의 기술적 사상은 메모리 셀들이 2차원으로 배열된 경우에도 적용될 수 있다. 도 14를 참조하면, 메모리 셀 어레이(110)는 복수의 플래너 메모리 블록들(PBLK1~PBLKz)을 포함한다. 복수의 플래너 메모리 블록들(PBLK1~PBLKz) 각각은 제 1 내지 제 m 셀 스트링들(CS1~CSm)을 포함한다. 제 1 내지 제 m 셀 스트링들(CS1~CSm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)에 연결된다.

복수의 셀 스트링들(CS1~CSm) 각각은 소스 선택 트랜지스터(SST), 직렬 연결된 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)에 연결된다. 제 1 내지 제 n 메모리 셀들(M1~Mn)은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 도 1의 행 라인들(RL)에 포함된다. 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL)은 어드레스 디코더(120)에 의해 구동된다. 공통 소스 라인(CSL)은 공통 소스 라인 제어기(130)에 의해 구동된다.

실시 예로서, 각 메모리 셀들은 불휘발성 메모리 셀들이다.

도 15는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.

도 15를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1200)를 포함한다.

반도체 메모리 장치(100)는 도 1 내지 도 14를 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.

컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.

메모리 인터페이스(1240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 16은 도 15의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.

도 16을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.

도 16에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 15를 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.

도 16에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 17은 도 16을 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.

도 17을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 17에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.

도 17에서, 도 16을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 15를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 15 및 도 16을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110: 메모리 셀 어레이
120: 어드레스 디코더
130: 공통 소스 라인 제어기
140: 전압 발생기
150: 읽기 및 쓰기 회로
PB1~PBm: 제 1 내지 제 m 페이지 버퍼들
160: 데이터 버퍼
170: 제어 로직

Claims

공통 소스 라인과 비트 라인 사이에서 직렬 연결된 복수의 메모리 셀들을 포함하는 셀 스트링;
읽기 동작 시에, 상기 공통 소스 라인을 통해 상기 셀 스트링에 채널 전류를 제공하도록 구성되는 공통 소스 라인 제어기; 및
상기 채널 전류가 제공될 때 상기 비트 라인의 전류를 감지하여 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 저장된 데이터를 감지하도록 구성되는 페이지 버퍼를 포함하되,
상기 페이지 버퍼는 상기 비트 라인의 전압이 기준 전압과 같거나 높도록 상기 비트 라인을 선택적으로 바이어싱하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 페이지 버퍼는 상기 비트 라인과 연결되는 전류 통로들을 포함하고, 상기 비트 라인의 상기 전압이 상기 기준 전압보다 낮을 때 상기 전류 통로들 중 적어도 하나를 통해 상기 비트 라인에 기준 전류를 제공하는 반도체 메모리 장치.
제 2 항에 있어서,
상기 기준 전류가 제공될 때 상기 비트 라인의 상기 전압은 상기 기준 전압으로 유지되는 반도체 메모리 장치.
제 1 항에 있어서,
상기 페이지 버퍼는 상기 비트 라인과 연결되는 전류 통로들을 포함하고, 상기 비트 라인의 상기 전압이 상기 기준 전압보다 높을 때 상기 비트 라인의 전류를 상기 전류 통로들 중 적어도 하나를 통해 방출하는 반도체 메모리 장치.
제 1 항에 있어서,
상기 페이지 버퍼는 센싱 노드를 포함하되,
상기 비트 라인의 전류는 상기 센싱 노드의 전압으로 반영되고,
상기 센싱 노드의 전압이 비교 전압보다 높은지 또는 낮은지에 따라 상기 선택된 메모리 셀에 저장된 상기 데이터가 감지되는 반도체 메모리 장치.
제 5 항에 있어서,
상기 비교 전압보다 낮은 전압 레벨을 갖는 전압원이 상기 읽기 동작 시에 상기 비트 라인에 전기적으로 연결됨으로써 상기 비트 라인의 상기 전압을 상기 기준 전압과 같거나 높게 유지하는 반도체 메모리 장치.
제 5 항에 있어서,
상기 기준 전압은 상기 비교 전압보다 낮은 반도체 메모리 장치.
제 1 항에 있어서,
상기 페이지 버퍼는,
상기 채널 전류가 상기 비트 라인에 전달될 때 상기 채널 전류를 방출하는 경로를 제공하고,
상기 채널 전류가 차단될 때 상기 비트 라인에 기준 전류를 제공하여 상기 비트 라인의 상기 전압을 상기 기준 전압으로 유지하는 반도체 메모리 장치.
제 8 항에 있어서,
상기 채널 전류가 상기 비트 라인에 전달될 때 상기 비트 라인에 특정 전압이 형성(develop)되며,
상기 기준 전압은 상기 특정 전압보다 낮은 반도체 메모리 장치.
제 9 항에 있어서,
상기 페이지 버퍼는 상기 채널 전류가 차단될 때 전압원과 상기 비트 라인 사이에서 전류 통로를 제공하는 적어도 하나의 트랜지스터를 포함하되,
상기 전압원은 상기 특정 전압보다 낮은 저 전압을 갖는 반도체 메모리 장치.
제 10 항에 있어서,
상기 읽기 동작 시에, 상기 적어도 하나의 트랜지스터의 게이트에 상기 특정 전압보다 낮고 상기 전압원의 상기 저 전압보다 높은 게이트 전압이 인가되는 반도체 메모리 장치.
제 10 항에 있어서,
상기 적어도 하나의 트랜지스터는 상기 선택된 메모리 셀의 데이터에 따라 상기 채널 전류가 차단되어 상기 비트 라인의 상기 전압이 상기 기준 전압보다 낮아질 때 상기 전압원으로부터 상기 비트 라인에 기준 전류를 제공하는 반도체 메모리 장치.
공통 소스 라인과 비트 라인 사이에서 직렬 연결된 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 읽기 방법에 있어서,
읽기 동작 시에, 상기 복수의 메모리 셀들 중 선택된 메모리 셀의 문턱 전압에 따라 상기 공통 소스 라인으로부터의 채널 전류를 상기 비트 라인에 전달하는 단계;
상기 비트 라인의 전류를 센싱 노드의 전압에 반영하는 단계; 및
상기 센싱 노드의 전압이 비교 전압보다 높은지 또는 낮은지에 따라 상기 선택된 메모리 셀의 데이터를 판별하는 단계를 포함하되,
상기 비교 전압보다 낮은 전압 레벨을 갖는 전압원이 상기 비트 라인에 전기적으로 연결됨으로써, 상기 비트 라인의 전압을 기준 전압과 같거나 높게 유지하는 읽기 방법.
제 13 항에 있어서,
상기 기준 전압은 상기 비교 전압보다 낮은 읽기 방법.
제 13 항에 있어서,
상기 채널 전류를 상기 비트 라인에 전달하는 단계는 상기 채널 전류가 차단될 때 상기 전압원으로부터 상기 비트 라인에 기준 전류를 제공하는 단계를 포함하는 읽기 방법.
제 15 항에 있어서,
상기 기준 전류가 제공될 때 상기 비트 라인의 상기 전압은 상기 기준 전압으로 유지되는 읽기 방법.
제 13 항에 있어서,
상기 채널 전류를 상기 비트 라인에 전달하는 단계는 상기 공통 소스 라인으로부터 상기 비트 라인에 상기 채널 전류가 전달될 때, 상기 채널 전류를 방출하는 단계를 포함하는 읽기 방법.
제 17 항에 있어서,
상기 비트 라인에 상기 채널 전류가 전달될 때 상기 센싱 노드의 상기 전압은 상기 비교 전압보다 높은 읽기 방법.