KR20190014301A - 메모리 장치 및 그것의 동작 방법 - Google Patents

메모리 장치 및 그것의 동작 방법 Download PDF

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KR20190014301A
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박희중
강경승
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Abstract

본 기술은 메모리 셀; 상기 메모리 셀에 연결된 비트 라인; 및 상기 메모리 셀에 대한 리드 동작을 수행하도록 구성된 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 상기 리드 동작 중 비트 라인 프리차지 동작을 제어하고, 제1 센싱 동작의 결과 값을 저장하도록 구성된 저장부를 포함하고, 상기 비트 라인 프리차지 동작 후 상기 저장부가 상기 제1 센싱 동작의 결과 값을 저장 하기 전 상기 저장부에 저장된 값이 반전되는 것을 특징으로 하는 메모리 장치 및 그것의 동작 방법을 포함한다.

Description

메모리 장치 및 그것의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 리드 동작시 소스 라인 노이즈 저감을 위한 장치 및 리드 방법에 관한 것이다.
메모리 장치는 하나의 워드 라인에 연결된 다수의 메모리 셀들을 포함할 수 있고, 각각의 메모리 셀들은 비트 라인을 통해 페이지 버퍼와 연결될 수 있다. 이러한 페이지 버퍼를 이용하여 메모리 셀들에 저장된 데이터를 센싱하여 일시 저장하고, 저장된 데이터를 출력하는 리드 동작을 수행할 수 있다.
리드 동작은 하나 이상의 센싱 동작을 포함하고, 리드 동작 중 하나의 워드 라인에 연결된 다수의 메모리 셀들에 대해 동시에 센싱 동작이 수행될 수 있다. 이러한 다수의 메모리 셀들에 대한 센싱 동작시 다량의 전류 소모가 발생할 수 있고, 이러한 다량의 전류 소모는 메모리 장치의 소스 라인에 노이즈를 발생시킬 수 있다. 이러한 소스 라인의 노이즈는 종종 센싱 동작의 오류를 초래하여 메모리 장치의 신뢰성을 악화시킬 수 있다.
본 발명의 실시예는 메모리 장치의 신뢰성을 개선할 수 있는 메모리 장치 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 메모리 셀; 상기 메모리 셀에 연결된 비트 라인; 및 상기 메모리 셀에 대한 리드 동작을 수행하도록 구성된 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 상기 리드 동작 중 비트 라인 프리차지 동작을 제어하고, 제1 센싱 동작의 결과 값을 저장하도록 구성된 저장부를 포함하고, 상기 비트 라인 프리차지 동작 후 상기 저장부가 상기 제1 센싱 동작의 결과 값을 저장 하기 전 상기 저장부에 저장된 값이 반전된다.
본 발명의 실시예에 따른 메모리 장치는, 다수의 메모리 셀들; 상기 다수의 메모리 셀들에 연결된 비트 라인들; 및 상기 다수의 메모리 셀들에 대한 리드 동작을 수행하도록 구성된 페이지 버퍼들을 포함하고, 상기 페이지 버퍼들 각각은 상기 리드 동작 중 제1 센싱 동작의 결과 값을 저장하도록 구성된 저장부를 포함하고, 상기 페이지 버퍼들 각각의 센스 노드를 포함하고, 상기 센스 노드는 메모리 셀의 문턱 전압에 따라 전압이 가변된 후 플로팅 상태가 되고, 상기 저장부에 저장된 값은 상기 센스 노드의 상기 가변된 전압에 기초하여 가변된다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 메모리 셀의 문턱 전압에 기초하여 센스 노드의 전압을 가변하는 단계; 상기 센스 노드를 플로팅 하는 단계; 상기 센스 노드가 플로팅 된 동안 저장부를 리셋하는 단계; 상기 센스 노드의 전압에 기초하여 상기 저장부에 저장된 값을 제어하는 단계; 및 상기 저장부에 저장된 값에 기초하여 상기 메모리 셀에 연결된 비트 라인 전압을 제어하는 비트 라인 리커버리 단계를 포함한다.
본 기술은 메모리 장치의 센싱 동작시 소스 라인의 노이즈를 저감하여 메모리 장치의 리드 동작 또는 검증 동작의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 6은 소스 라인 노이즈에 의한 메모리 셀의 문턱전압 교란 현상을 설명하기 위한 도면이다.
도 7은 소스 라인 노이즈에 의한 검증 동작의 오류를 설명하기 위한 도면이다.
도 8은 소스 라인 노이즈에 의한 리드 동작의 오류를 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다
도 11은 도 9에 도시된 리드 동작을 수행하기 위한 도10의 페이지 버퍼의 동작을 설명하기 위한 타이밍도 이다.
도 12는 본 발명의 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 13은 도 9에 도시된 리드 동작을 수행하기 위한 도 12의 페이지 버퍼의 동작을 설명하기 위한 타이밍도 이다.
도 14는 본 발명의 다른 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 15는 도 14에 도시된 리드 동작을 수행하기 위한 도 12의 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 다른 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 17은 도 14에 도시된 리드 동작을 수행하기 위한 도 16의 페이지 버퍼의 동작을 설명하기 위한 타이밍도 이다.
도 18은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250), 패스/페일 판단부(pass/fail check circuit; 260) 및 소스 라인 드라이버(source line driver; 270)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
패스/페일 판단부(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
소스 라인 드라이버(270)는 메모리 셀 어레이(100)에 포함된 메모리 셀과 소스 라인(SL)을 통해 연결되고 소스 노드(source node)의 전압을 제어할 수 있다. 예시적으로 소스 라인 드라이버(270)는 리드(read) 또는 검증(verify) 동작시 메모리 셀의 소스 노드를 접지 노드와 전기적으로 연결시킬 수 있다. 또한 소스 라인 드라이버(270)는 프로그램 동작시 메모리 셀의 소스 노드에 전원 전압을 인가할 수 있다. 소스 라인 드라이버(270)는 소거 동작시 메모리 셀의 소스 노드를 플로팅(floating) 시킬 수 있다. 소스 라인 드라이버(270)는 제어 로직(300)으로부터 소스 라인 제어 신호(CTRL_SL)을 수신할 수 있고, 소스 라인 제어 신호(CTRL_SL)에 기초하여 소스 노드의 전압을 제어할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 4는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 4에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 4에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(110) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 16에서 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(110)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(110)은 도 4의 메모리 블록(110)과 유사한 등가 회로를 가질 수 있다.
도 6은 소스 라인 노이즈에 의한 메모리 셀의 문턱 전압 교란 현상을 설명하기 위한 도면이다.
도 6을 참조하면, 센싱 동작시 메모리 셀(MC)의 게이트(G)에는 게이트 전압(Vgg)이 인가될 수 있다. 이때의 게이트 전압(Vgg)은 접지 전압을 기준으로 한 전압일 수 있다. 센싱 동작 중 메모리 셀을 통해 흐르는 전류는 소스 라인 드라이버(270)를 거쳐 접지 노드로 흐르는 동안 기생 저항에 의해 노이즈를 발생시킬 수 있다. 다시 말해 센싱 동작 중 메모리 셀을 통해 흐르는 전류에 의해 메모리 셀의 소스(S)의 전압이 접지 전압 대비 약간 더 높은 전압이 될 수 있다. 이러한 소스 라인 노이즈에 의해 센싱 동작 중 메모리 셀의 게이트(G)와 소스(S)간 전압차(Vgs)는 접지 전압을 기준으로 한 게이트 전압(Vgg) 보다 작아질 수 있다.
센싱 동작 중 발생하는 소스 라인 노이즈에 의해 실제 메모리 셀의 드레인(D)과 소스(S)간 전압차(Vds)는 드레인 전압(Vdd) 보다 작아질 수 있다. 이때의 드레인 전압(Vdd)은 접지 전압을 기준으로 한 전압일 수 있다.
상술한 바와 같이 소스 라인 노이즈에 의해 센싱 동작 중 메모리 셀의 게이트(G)와 소스(S)간 전압차(Vgs) 및 드레인(D)과 소스(S)간 전압차(Vds)는 메모리 셀의 소스 노드가 접지 전압과 동일한 경우 대비 작아질 수 있고, 결과적으로 센싱 동작 동안 메모리 셀을 통해 흐르는 전류의 감소를 야기할 수 있다. 이러한 센싱 동작 중의 메모리 셀의 전류 감소는 메모리 셀의 문턱 전압이 더 커보이게 하는 효과를 보이게 되고, 소스 라인 노이즈 의한 메모리 셀의 문턱 전압 증가는 메모리 셀이 온(on)으로 센싱되어야 할 때 오프(off)로 센싱되도록 하는 오동작을 야기할 수 있다.
도 7은 소스 라인 노이즈에 의한 검증 동작의 오류를 설명하기 위한 도면이다.
도 7을 참조하면, 하나의 워드 라인에 연결된 다수의 메모리 셀들은 프로그램 동작에 의해 소거 문턱 전압 분포(E)와 프로그램 문턱 전압 분포(P)를 형성할 수 있다. 메모리 셀은 프로그램 펄스에 의해 소거 문턱 전압 분포에서 점차적으로 문턱 전압이 증가하게 되고, 결과적으로 문턱 전압이 검증 전압 보다 커지게 되면 프로그램 패스가 된다. 결과적으로 프로그램 패스된 메모리 셀들이 프로그램 문턱 전압 분포(P)를 형성하게 된다.
하나의 워드 라인에 연결된 다수의 메모리 셀들은 동시에 검증 동작이 수행될 수 있다. 다시 말해 소거 문턱 전압 분포에 있는 메모리 셀들, 프로그램 문턱 전압 분포에 있는 메모리 셀들 및 아직 프로그램이 완료되지 않은 메모리 셀들(P’)에 대해 동시에 검증 전압(V_verify)을 이용하여 검증 동작이 수행될 수 있다. 검증 동작에 포함되는 비트 라인 프리차지 동작 및 센싱 동작 중 소거 문턱 전압 분포에 있는 메모리 셀들 및 아직 프로그램이 완료되지 않은 메모리 셀들(P’)을 통해 다량의 전류가 흐를 수 있고, 이 전류는 메모리 셀들의 소스 라인에 노이즈를 발생시킬 수 있다. 상술한 바와 같이 센싱 동작 중에 메모리 셀을 통해 흐르는 전류는 메모리 셀의 소스 노드의 전압을 상승시키고 결과적으로 메모리 셀의 문턱 전압이 커보이게 할 수 있다. 이때 아직 프로그램이 완료되지 않은 메모리 셀들(P’) 대비 소거 문턱 전압 분포에 위치하는 메모리 셀들의 문턱 전압과 검증 전압과의 차가 더 크고, 결과적으로 아직 프로그램이 완료되지 않은 메모리 셀들(P’) 대비 소거 문턱 전압 분포에 위치하는 메모리 셀들을 통해 더 큰 전류가 발생할 수 있다. 다시 말해 소스 라인 노이즈는 아직 프로그램이 완료되지 않은 메모리 셀들(P’) 대비 소거 문턱 전압 분포에 위치하는 메모리 셀들에 기인하는 부분이 더 클 수 있다. 또한 소스 라인 노이즈는 메모리 셀의 문턱 전압이 검증 전압 대비 작은 메모리 셀에 기인할 수 있다. 따라서 검증 전압 대비 더 작은 문턱 전압을 가지는 메모리 셀의 수가 많을수록 소스 라인 노이즈는 증가할 수 있다. 이러한 소스 라인 노이즈에 의해 검증 동작에 포함되는 센싱 동작 동안 아직 프로그램이 완료되지 않은 메모리 셀들(P’)이 오프(off)로 판단될 수 있고, 그 결과 아직 프로그램이 완료되지 않은 메모리 셀들(P’)이 프로그램 패스로 판단될 수 있다.
결과적으로 검증 동작에 포함되는 센싱 동작 중 소스 라인에 발생하는 노이즈로 인해 검증 전압 보다 낮은 문턱 전압을 가지는 메모리 셀들이 오프(off)로 판단될 수 있고, 그 결과 프로그램 분포가 더 넓게 형성될 수 있다.
도 8은 소스 라인 노이즈에 의한 리드 동작의 오류를 설명하기 위한 도면이다.
도 8을 참조하면, 검증 동작시 발생하는 소스 라인 노이즈에 의해 프로그램 문턱 전압 분포의 왼쪽 부분이 넓어진 것을 확인할 수 있다. 이러한 프로그램 문턱 전압 분포의 넓어짐이 따라 리드 동작시 리드 전압과 프로그램 문턱 전압 분포와의 간격이 감소하게 되고 결과적으로 리드 동작의 센싱 마진이 감소하게 되어 리드 동작의 오류가 초래될 수 있다.
리드 동작 중 소거 문턱 전압 분포에 포함된 메모리 셀들을 통해 다량의 전류가 흐를 수 있고, 이러한 전류는 메모리 셀의 소스 라인에 노이즈를 발생시킬 수 있다. 메모리 셀의 소스 라인에 발생한 노이즈는 소거 문턱 전압 분포에 포함된 메모리 셀들의 문턱 전압이 커보이게 할 수 있고, 그 결과 리드 동작의 센싱 마진은 더욱 작아질 수 있다. 다시 말해 리드 동작에 의해 온(on)으로 판명되어야 하는 소거 문턱 전압 분포에 포함된 메모리 셀들의 일부가 리드 동작 중 소스 라인 노이즈에 의해 오프(off)로 판명되는 오류가 발생할 수 있다.
도 9는 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 도면이다. 또한 도 9는 예시로서 하나의 메모리 셀(MC)에 2비트의 데이터가 저장되는 경우 하나의 물리 페이지(PPG)에 포함된 메모리 셀들(MC)의 문턱 전압(Vth) 분포를 나타낸다.
도 9를 참조하면, 각각의 메모리 셀(MC)의 문턱 전압은 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 또는 제3 프로그램 문턱 전압 분포(P3) 중 어느 하나에 포함될 수 있다.
메모리 장치(1100)는 목표 리드 전압(target read voltage)에 기초하여 1회의 센싱 동작을 통해 리드 동작을 수행할 수 있다. 목표 리드 전압은 리드 동작에 의해 메모리 셀이 온-셀(on-cell) 또는 오프-셀(off-cell)로 결정되는 타겟 문턱 전압(target threshold voltage) 일 수 있다. 다시 말해 문턱 전압이 목표 리드 전압 보다 낮은 A-구간에 포함된 메모리 셀들(MC)은 센싱 동작에 의해 온-셀(on-cell)로 판명되어 데이터 값으로 ‘1’을 출력할 수 있고, 문턱 전압이 목표 리드 전압 보다 높은 B-구간에 포함된 메모리 셀들(MC)은 오프-셀(off-cell)로 판명되어 데이터 값으로 ‘0’을 출력할 수 있다. 또한 목표 리드 전압은 리드 동작 중 선택된 워드 라인에 인가되는 전압일 수 있다.
상술한 리드 동작은 메모리 셀들(MC)에 프로그램된 데이터를 읽어 출력하는 노멀 리드(normal read) 동작 일 수 있다. 또한 상술한 리드 동작은 프로그램 검증 리드(program verification read) 동작 및 소거 검증 리드(erase verification read) 동작 일 수 있다.
목표 리드 전압을 이용하여 리드 동작을 수행하는 때 소거 문턱 전압 분포(E) 또는 제1 프로그램 문턱 전압 분포(P1)에 포함된 메모리 셀들, 즉 A-구간에 포함된 메모리 셀들을 통해 전류가 흐를 수 있고, 이 전류에 기인하여 소스 라인에 노이즈가 발생할 수 있다. 이러한 소스 라인 노이즈는 상술한 바와 같이 리드 동작에 오류를 초래하는 원인이 될 수 있다. 반면에 B-구간에 포함된 메모리 셀들은 리드 동작시 전류가 흐르지 않거나 아주 작은 전류가 흘러 소스 라인 노이즈를 발생시키지 않거나 아주 작은 양만 발생시킬 수 있다.
도 10은 본 발명의 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다. 또한 도 11은 도 9에 도시된 리드 동작을 수행하기 위한 도10의 페이지 버퍼의 동작을 설명하기 위한 타이밍도 이다.
도 10을 참조하면, 페이지 버퍼(231)는 비트 라인(Bit line)을 통해 메모리 셀(MC)과 연결되고, 제1 내지 제5 트랜지스터들(M1~M5)을 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 비트 라인(Bit line)에 차징(charging)하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 이때 제1 트랜지스터(M1)는 제1 센스 신호(PBSENSE)에 의해 제어되고, 제2 트랜지스터(M2)는 제1 프리차지 신호(SA_CSOC)에 의해 제어되고, 제3 트랜지스터(M3)는 저장부(2311)에 의해 제어된다. 또한 제4 트랜지스터(M4)는 제2 프리차지 신호(SA_PRECH_N)에 의해 제어되고, 제5 트랜지스터(M5)는 제2 센스 신호(SA_SENSE)에 의해 제어된다. 저장부(2311)는 래치(latch) 또는 퓨즈(fuse)로 구성될 수 있다.
또한 페이지 버퍼(231)는 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 통해 비트 라인에 차징(charging)된 전하를 접지 전압(VSSI)으로 디스차지(discharge) 할 수 있다. 제6 트랜지스터(M6)는 제1 디스차지 신호(SA_DISCH)에 의해 제어되고, 제7 트랜지스터(M7)는 저장부(2311)에 의해 제어된다.
페이지 버퍼(231)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하는 저장부(2311)를 포함할 수 있다. 저장부(2311)는 큐 노드(Q)를 통해 제3 트랜지스터(M3)를 턴-온(turn-on) 또는 턴-오프(turn-off) 시켜 비트 라인 프리차지(Bit line precharge) 동작을 제어할 수 있다. 큐바 노드(Qb)와 큐 노드(Q)는 서로 반전된 값을 가진다. 메모리 셀(MC)에 대한 센싱 동작 중 센스 아웃 노드(SO)의 전압은 메모리 셀(MC)의 문턱 전압에 기초하여 결정된다. 저장부(2311)는 센스 아웃 노드(SO)에 연결된 제9 트랜지스터(M9)를 통해 메모리 셀(MC)의 문턱 전압을 센싱한 결과를 저장할 수 있다. 이때 제9 트랜지스터(M9)는 N-타입 모스 트랜지스터(n-type mos transistor)일 수 있고, 센스 아웃 노드(SO)는 제9 트랜지스터(M9)의 게이트 노드에 연결될 수 있다. 따라서 메모리 셀(MC)의 문턱 전압이 낮은 경우, 센싱 동작 중 센스 아웃 노드(SO)는 로우(low)로 될 수 있고 제9 트랜지스터(M9)는 턴-오프 될 수 있다. 메모리 셀(MC)의 문턱 전압이 높은 경우, 센싱 동작 중 센스 아웃 노드(SO)는 하이(high)로 될 수 있고 제9 트랜지스터(M9)는 턴-온 될 수 있다.
도 11을 참조하면, 메모리 장치(1100)의 리드 동작은 비트라인 프리차지(Bit line precharge) 동작과 비트라인 프리차지(Bit line precharge) 동작 후에 수행되는 센싱(sensing) 동작을 포함할 수 있다.
비트 라인 프리차지 동작 시작 전 제10 트랜지스터(M10)가 짧은 시간 동안 턴-온 될 수 있다. 제10 트랜지스터(M10)는 리셋 신호(RST)에 의해 제어될 수 있다. 결과적으로 큐 노드(Q)는 로우(low)로 설정된다. 비트 라인 프리차지 동작 중 먼저 제 1 트랜지스터(M1), 제 2 트랜지스터(M2), 제 3 트랜지스터(M3), 제 4 트랜지스터(M4) 및 제 5 트랜지스터(M5) 각각이 턴-온 되어 전류가 흐를 수 있도록 제어된다. 이렇게 형성된 전류 패스를 통해 전원 전압(VCCI)으로부터 비트 라인(Bit line) 및 비트 라인에 연결된 메모리 셀(MC)로 전류가 공급된다. 이때 문턱전압이 도 9의 A-구간에 포함된 메모리 셀들은 턴-온 되기 때문에 A-구간에 포함된 메모리 셀들에서는 전류가 흐를 수 있고, 문턱 전압이 도 9의 B-구간에 포함된 메모리 셀들은 턴-오프 되기 때문에 B-구간에 포함된 메모리 셀들에서는 전류가 흐르지 않을 수 있다. 비트 라인 프리차지 동작 동안 센스 아웃 노드(SO)는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)가 턴-온 되어 전원 전압(VCCI)을 유지할 수 있다.
일정 시간 동안 비트 라인 프리차지 동작이 수행된 후 제4 트랜지스터(M4)가 턴-오프 되고 센싱(sensing) 동작이 시작된다. 제4 트랜지스터(M4)가 턴-오프 되면 센스 아웃 노드(SO)는 전원 전압(VCCI) 노드와 전기적으로 끊어지게 된다. 이때 문턱 전압이 도 9의 A-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO)에 차징(charging)된 전하는 센스 이밸류에이션(tEVAL) 구간 동안 제1 트랜지스터(M1) 및 제5 트랜스터(M5)를 경유하여 형성된 전류 패스를 통해 비트 라인으로 디스차지(discharge) 되고, 결과적으로 센스 아웃 노드(SO)의 전압이 제9 트랜지스터(M9)를 턴-온 할 수 없을 정도로 낮아질 수 있다. 또한 문턱 전압이 도 9의 B-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)에서는 센스 이밸류에이션(tEVAL) 구간 동안 센스 아웃 노드(SO)에 차징(charging)된 전하는 비트 라인으로 디스차지(discharge) 되지 않고, 결과적으로 센스 아웃 노드(SO)의 전압은 전원 전압(VCCI)을 그대로 유지하거나 아주 작은 정도만 하강하여 제9 트랜지스터(M9)를 턴-온 할 수 있는 전압으로 설정될 수 있다. 다시 말해 센스 이밸류에이션(tEVAL) 구간 동안 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 결정될 수 있다. 메모리 셀의 문턱 전압이 높을수록 센스 아웃 노드(SO)의 전압은 높은 전압으로 유지되고, 메모리 셀의 문턱 전압이 낮을수록 센스 아웃 노드(SO)의 전압은 낮아질 수 있다.
제5 트랜지스터(M5)가 턴-오프 되면 센스 이밸류에이션(tEVAL) 구간이 종료되고 센스 아웃 노드(SO)와 비트 라인 간의 전기적 연결이 끊어지게 되고, 센스 아웃 노드(SO)는 메모리 셀의 문턱 전압과 상관 없이 센스 이밸류에이션(tEVAL) 구간 종료시의 전압을 그대로 유지할 수 있다. 이후 짧은 시간 동안 제1 센싱 래치 신호(SENSING)가 활성화 되고, 결과적으로 제8 트랜지스터(M8)가 턴-온 된다. 이때 문턱 전압이 도 9의 A-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 경우 센스 아웃 노드(SO)의 전압 강하에 의해 제9 트랜지스터(M9)는 턴-온 되지 않고, 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하는 저장부(2311)는 기존에 저장된 값을 그대로 유지하게 된다. 다시 말해 큐 노드(Q)는 비트 라인 프리차지 동작 중의 로우(low) 값을 그대로 유지하게 된다. 문턱 전압이 도 9의 B-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 경우 제8 트랜지스터(M8)가 턴-온 되고 저장부(2311)에 저장된 값이 반전된다. 즉 큐 노드(Q)는 비트 라인 프리차지 동안의 로우(low) 값에서 하이(high) 값으로 반전되게 된다.
센싱 동작 동안 도 9의 A-구간에 포함된 메모리 셀들을 통해 전류가 흐르고, 이 전류에 의해 메모리 셀들의 소스 라인에 노이즈가 발생할 수 있다. 다시 말해 A-구간에 포함된 셀들이 많을수록 리드 동작의 오류가 발생할 위험성이 더 커질 수 있다.
도 12는 본 발명의 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다. 또한 도 13은 도 9에 도시된 리드 동작을 수행하기 위한 도 12의 페이지 버퍼의 동작을 설명하기 위한 타이밍도 이다.
도 12를 참조하면, 페이지 버퍼(231)는 비트 라인(Bit line)을 통해 메모리 셀(MC)과 연결되고, 제1 내지 제5 트랜지스터들(M1~M5)을 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 비트 라인(Bit line)에 차징(charging)하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 이때 제1 트랜지스터(M1)는 제1 센스 신호(PBSENSE)에 의해 제어되고, 제2 트랜지스터(M2)는 제1 프리차지 신호(SA_CSOC)에 의해 제어되고, 제3 트랜지스터(M3)는 저장부(2311)에 의해 제어된다. 또한 제4 트랜지스터(M4)는 제2 프리차지 신호(SA_PRECH_N)에 의해 제어되고, 제5 트랜지스터(M5)는 제2 센스 신호(SA_SENSE)에 의해 제어된다.
또한 페이지 버퍼(231)는 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 통해 비트 라인에 차징(charging)된 전하를 접지 전압(VSSI)으로 디스차지(discharge) 할 수 있다. 제6 트랜지스터(M6)는 제1 디스차지 신호(SA_DISCH)에 의해 제어되고, 제7 트랜지스터(M7)는 저장부(2311)에 의해 제어된다.
페이지 버퍼(231)는 비트 라인(Bit line)을 통해 메모리 셀(MC)과 연결되고, 제1 내지 제5 트랜지스터들(M1~M5)을 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 비트 라인(Bit line)에 공급하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 또한 페이지 버퍼(231)는 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 통해 비트 라인에 차징(charging)된 전하를 접지 전압(VSSI)으로 디스차지(discharge) 할 수 있다.
페이지 버퍼(231)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하는 저장부(2311)를 포함할 수 있다. 저장부(2311)는 큐 노드(Q)를 통해 제3 트랜지스터(M3)를 턴-온 또는 턴-오프 시켜 비트 라인 프리차지(Bit line precharge) 동작을 제어할 수 있다. 메모리 셀(MC)에 대한 센싱 동작 중 센스 아웃 노드(SO)의 전압은 메모리 셀(MC)의 문턱 전압에 기초하여 결정된다. 저장부(2311)는 센스 아웃 노드(SO)에 연결된 제12 트랜지스터(M12)를 통해 메모리 셀(MC)의 문턱 전압을 센싱한 결과를 저장할 수 있다. 이때 제12 트랜지스터(M12)는 P-타입 모스 트랜지스터(p-type mos transistor)일 수 있고, 센스 아웃 노드(SO)는 제12 트랜지스터(M12)의 게이트 노드에 연결될 수 있다. 센스 아웃 노드(SO)는 메모리 셀(MC)의 문턱 전압이 낮은 경우 센싱 동작 중 로우(low)로 되어 제12 트랜지스터(M12)를 턴-온 시키고, 메모리 셀(MC)의 문턱 전압이 높은 경우 센싱 동작 중 하이(high)로 되어 제12 트랜지스터(M12)를 턴-오프 시킬 수 있다.
도 13에서 비트 라인 프리차지(Bit line precharge) 동작은 도 11과 유사하게 수행된다. 또한 비트 라인 프리차지(Bit line precharge) 동작 중 제2 센싱 신호(SENSING_N)는 하이(high)를 유지할 수 있다.
비트 라인 프리차지 동작 수행 후 제4 트랜지스터(M4)가 턴-오프 되고 센스 이밸류에이션(tEVAL) 구간이 시작되고, 센스 이밸류에이션(tEVAL) 구간 동안 센스 아웃 노드(SO)의 전압은 메모리 셀(MC)의 문턱 전압에 기초하여 변경된다. 제4 트랜지스터(M4)가 턴-오프 되고 일정 시간이 지난 후 제11 트랜지스터(M11)가 짧은 시간 동안 턴-온 되고, 이때 센스 아웃 노드(SO)의 전압에 따라 제12 트랜지스터(M12)의 턴-온 또는 턴-오프 여부가 결정된다. 제11 트랜지스터(M11)는 제2 센싱 신호(SENSING_N)에 의해 제어될 수 있다.
비트 라인 프리차지 동작 수행 후 제4 트랜지스터(M4)를 턴-오프 하여 센싱(sensing) 동작이 시작된다. 문턱 전압이 도 9의 A-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 경우 센스 이밸류에이션(tEVAL) 구간 동안 센스 아웃 노드(SO)의 전압은 하강하여 제12 트랜지스터(M12)를 턴-온 시킬 수 있는 전압이 된다. 그 결과 저장부(2311)에 저장된 값은 반전될 수 있다. 또한 문턱 전압이 도 9의 B-구간에 포함된 메모리 셀에 대응하는 페이지 버퍼(231)의 경우 센스 이밸류에이션(tEVAL) 구간 동안 센스 아웃 노드(SO)의 전압은 그대로 유지되거나 아주 작은 정도로 하강하여 제12 트랜지스터(M12)를 턴-오프 할 수 있는 전압을 유지하게 된다. 그 결과 저장부(2311)에 저장된 값은 이전의 값을 그대로 유지할 수 있다. 센스 이밸류에이션(tEVAL) 구간은 제11 트랜지스터(M11)의 턴-온 구간이 종료하는 시점까지를 포함할 수 있다.
센싱 동작 동안 도 9의 A-구간에 포함된 메모리 셀들을 통해 전류가 흐르고, 이 전류에 의해 메모리 셀들의 소스 라인에 노이즈가 발생할 수 있다. 다시 말해 A-구간에 포함된 셀들이 많을수록 리드 동작의 오류가 발생할 위험성이 더 커질 수 있다.
도 14는 본 발명의 다른 실시예에 따른 리드 동작을 설명하기 위한 도면이다.
도 14를 참조하면, 하나의 메모리 셀이 2비트의 데이터를 저장할 수 있고, 이러한 경우 하나의 물리 페이지에 포함된 다수의 메모리 셀들은 프로그램 동작 수행 후 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3) 중 어느 하나에 포함될 수 있다. 다른 예시로서 하나의 메모리 셀에 3비트의 데이터를 저장할 경우, 메모리 셀은 소거 문턱 전압 분포와 7개의 프로그램 문턱 전압 분포 중 어느 하나에 포함될 수 있다. 이러한 프로그램 문턱 전압 분포의 수의 증가는 센싱 동작시 센싱 마진을 감소시킬 수 있고, 결과적으로 더 정확도가 높은 센싱 동작을 요구할 수 있다. 특히 상술한 소스 라인 노이즈에 의한 메모리 셀의 문턱 전압 교란은 센싱 동작시 센싱 마진을 감소시키는 주요한 요인일 수 있다. 따라서 정확도가 높은 센싱 동작을 위해서 소스 라인에 발생하는 노이즈를 저감시킬 필요가 있다.
도 14를 참조하면, 리드 동작은 프리 리드 전압(pre-read voltage)을 이용한 제1 센싱 동작과 목표 리드 전압(target read voltage)을 이용한 제2 센싱 동작으로 구성될 수 있다. 프리 리드 전압(pre-read voltage)은 목표 리드 전압(target read voltage) 대비 같거나 더 낮은 전압일 수 있다. 프리 리드 전압 및 목표 리드 전압은 도 2의 로우 디코더(220)에 의해 워드 라인에 인가될 수 있다.
리드 동작시 목표 리드 전압(target read voltage)을 이용한 제2 센싱 동작에 앞서 먼저 프리 리드 전압(pre-read voltage)을 이용한 제1 센싱(sensing-1) 동작이 수행될 수 있다. 제1 센싱 동작 중 A-구간, B-구간 및 C-구간에 존재하는 메모리 셀들 모두에 대하여 센싱 동작이 수행될 수 있다. 다시 말해 제1 센싱 동작 중 A-구간, B-구간 및 C-구간에 존재하는 메모리 셀들에 연결된 비트 라인들 모두에 대하여 비트 라인 프리차지 동작이 수행되고, 메모리 셀을 통해 흐르는 전류가 센싱될 수 있다. 이때 A-구간에 존재하는 메모리 셀들은 문턱 전압 대비 프리 리드 전압이 높아 전류가 흐를 수 있고, 결과적으로 온-셀로 판명될 수 있다. 또한 B-구간 또는 C-구간의 메모리 셀들은 문턱 전압 대비 프리 리드 전압이 낮아 전류가 흐르지 않거나 약하게 흘러 오프-셀로 판명될 수 있다. 다시 말해 제1 센싱 동작은 A-구간에 존재하는 메모리 셀들과 B-구간 또는 C-구간에 존재하는 메모리 셀들을 구분하여 주는 역할을 수행할 수 있다.
제1 센싱(sensing-1) 동작 종료 후 제2 센싱(sensing-2) 동작이 수행될 수 있다. 목표 리드 전압(target read voltage)을 이용한 제2 센싱 동작 동안 제1 센싱 동작 중 온-셀로 판명된 A-구간에 존재하는 메모리 셀들에 연결된 비트 라인들에 대해 프리차지 동작이 수행되지 않을 수 있다. 다시 말해 제2 센싱 동작 동안 제1 센싱 동작 중 오프-셀로 판명된 B-구간 또는 C-구간에 존재하는 메모리 셀들에 연결된 비트 라인들에 대해서만 프리차지 동작이 수행될 수 있다. 이 경우 A-구간에 포함되는 메모리 셀들을 통해서는 전류가 흐르지 않을 수 있다. 다시 말해 A-구간에 포함되는 메모리 셀들에 의한 소스 라인 노이즈는 발생하지 않을 수 있다. 제2 센싱 동작 동안 B-구간에 포함된 메모리 셀들을 통해 소량의 전류가 흐를 수 있다. B-구간에 포함되는 메모리 셀들의 문턱 전압은 목표 리드 전압과의 차가 A-구간에 포함되는 메모리 셀들 대비 작다. 따라서 제2 센싱 동작 동안 B-구간에 포함된 메모리 셀들을 통해 흐르는 전류는 상대적으로 작아 소스 라인 노이즈를 작게 발생시킬 수 있다. 또한 제2 센싱 동작 동안 C-구간에 포함된 메모리 셀들은 전류가 흐르지 않거나 매우 작은 전류가 흘러 오프-셀로 판명될 수 있다. 다시 말해 제2 센싱 동작 동안 C-구간에 포함된 메모리 셀들에 의한 소스 라인 노이즈는 없거나 매우 작을 수 있다. 결과적으로 제2 센싱 동작 동안 소스 라인 노이즈는 매우 작을 수 있으며 따라서 소스 라인 노이즈에 기인한 리드 오류를 개선할 수 있다.
B-구간의 크기는 A-구간에 비해 매우 작게 설정될 수 있다. B-구간이 작을수록 제2 센싱 동작시 발생하는 소스 라인 노이즈의 크기는 더 감소될 수 있다.
리드 동작이 종료한 후 제1 센싱 동작 중 온-셀로 판명된 A-구간에 포함된 메모리 셀들 및 제2 센싱 동작 중 온-셀로 판명된 B-구간에 포함된 메모리 셀들에 대해서 ‘1’의 데이터가 출력될 수 있다. 또한 리드 동작이 종료한 후 제2 센싱 동작 중 오프-셀로 판명된 C-구간에 포함된 메모리 셀들에 대해서 ‘0’의 데이터가 출력될 수 있다. 제2 센싱 동작 중 A-구간에 포함된 메모리 셀들에 대해서는 비트 라인 프리차지가 수행되지 않고 결과적으로 A-구간에 포함된 메모리 셀들은 온-셀로 판명될 수 있다. 다시 말해 제2 센싱 동작 중 온-셀로 판명된 메모리 셀들(즉 A-구간에 포함된 메모리 셀들 및 B-구간에 포함된 메모리 셀들)에 대해 ‘1’의 데이터가 출력되고, 제2 센싱 동작 중 오프-셀로 판명된 메모리 셀들(즉 C-구간에 포함된 메모리 셀들)에 대해 ‘0’의 데이터가 출력될 수 있다.
도 15는 도 14에 도시된 리드 동작을 수행하기 위한 도 12의 페이지 버퍼의 동작을 설명하기 위한 타이밍도이다.
도 15를 참조하면, 먼저 비트 라인 프리차지(Bit line precharge) 동작은 도 13과 동일하게 수행될 수 있다. 비트 라인 프리차지 동작 수행 후 제1 센싱 및 소거 셀 마스킹 동작(sensing-1 & erase cell masking)이 시작될 수 있다. 비트 라인 프리차지(Bit line precharge) 동작 및 제1 센싱 및 소거 셀 마스킹 동작(sensing-1 & erase cell masking) 중 워드 라인에는 프리 리드 전압이 인가될 수 있다. 제1 센싱 및 소거 셀 마스킹 동작 시작시 제2 프리차지 신호(SA_PRECH_N)가 전원 전압(VCCI)으로 트랜지션(transition) 되고 그 결과 제4 트랜지스터(M11)가 턴-오프 되고, 센스 아웃 노드(SO)와 전원 전압(VCCI) 노드 간의 전기적인 연결이 끊어질 수 있다. 그 결과 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 가변될 수 있다. 다시 말해 제1 센스 이밸류에이션(tEVAL1) 구간 동안 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 가변될 수 있다. 제1 센싱 및 소거 셀 마스킹 동작(sensing-1 & erase cell masking) 동안 워드 라인에 프리 검증 전압이 인가될 수 있다. 따라서 도 14의 A-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 가파르게 하강할 수 있다. 또한 도 14의 B-구간 또는 C-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 완만하게 하강하거나 하강하지 않을 것이다.
제1 센스 이밸류에이션(tEVAL1) 구간 종료 후 제2 센싱 신호(SENSING_N)가 일정 시간 동안 활성화 되고, 결과적으로 도12의 제11 트랜지스터(M11)가 일정 시간 동안 턴-온 될 수 있다. 그 결과 센스 아웃 노드(SO)의 전압에 의해 저장부(2311)의 큐 노드(Q)의 전압이 결정될 수 있다. 다시 말해 도 14의 A-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO)의 전압은 제12 트랜지스터(M12)를 턴-온 시켜 큐 노드(Q)를 하이(high)로 변경시킬 수 있다. 또한 도 14의 B-구간 또는 C-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 제12 트랜지스터(M12)를 턴-오프 시켜 큐 노드(Q)를 로우(low)로 유지할 수 있다.
제1 센싱 및 소거 셀 마스킹 동작(sensing-1 & erase cell masking) 종료 후 비트 라인 리커버리(BL recovery) 동작이 수행될 수 있다. 비트 라인 리커버리 동작 시작시 제2 프리차지 신호(SA_PRECH_N)가 활성화 되고 제4 트랜지스터(M4)가 턴-온 된다. 제1 센싱 동작 동안 오프-셀로 판명된 도 14의 B-구간 및 C-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 시작시 큐 노드(Q)의 전압이 로우(low) 이므로 제3 트랜지스터(M3)가 턴-온 되어 있다. 따라서 도 14의 B-구간 및 C-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 동안 비트 라인 및 센스 아웃 노드(SO)가 다시 전원 전압(VCCI) 노드와 전기적으로 연결되게 된다. 이와 다르게 제1 센싱 동작 동안 온-셀로 판명된 도 14의 A-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 시작시 큐 노드(Q)의 전압이 하이(high) 이므로 제3 트랜지스터(M3)가 턴-오프 되어 있다. 따라서 도 14의 A-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 동안 비트 라인 및 센스 아웃 노드(SO)가 전원 전압 노드와 전기적으로 끊어지게 되고, 제7 트랜지스터(M7)이 턴-온 되어 비트 라인 및 센스 아웃 노드(SO)가 접지 전압 노드와 전기적으로 연결되게 된다. 결과적으로 도 14의 A-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 동안 비트 라인 전압이 접지 전압을 유지하게 된다. 상술한 바와 같이 소거 셀 마스킹 동작이란 소거 셀, 즉 온-셀로 판명된 메모리 셀들에 전류가 흐르지 않도록 막는 동작을 의미한다.
비트 라인 리커버리 동작 중 워드 라인 전압은 프리 리드 전압에서 목표 리드 전압으로 가변될 수 있다. 결과적으로 제2 센싱 동작 동안 워드 라인에는 목표 리드 전압이 인가될 수 있다.
비트 라인 리커버리 동작 종료 후 제2 센싱(sensing-2) 동작이 시작될 수 있다. 제2 센싱 동작 시작시 제2 프리차지 신호(SA_PRECH_N)가 전원 전압(VCCI)으로 트랜지션(transition) 되고 그 결과 제4 트랜지스터(M11)가 턴-오프 되고 되고, 센스 아웃 노드(SO)와 전원 전압(VCCI) 노드 간의 전기적인 연결이 끊어질 수 있다. 그 결과 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 가변될 수 있다. 다시 말해 제2 센스 이밸류에이션(tEVAL2) 구간 동안 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 가변될 수 있다. 제2 센싱 동작 중 워드 라인에는 목표 리드 전압이 인가될 수 있고, 그 결과 도 14의 B-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 가파르게 하강할 것이다. 또한 도 14의 C-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 완만하게 하강하거나 하강하지 않을 것이다.
제2 센스 이밸류에이션(tEVAL2) 구간 종료 후 제2 센싱 신호(SENSING_N)가 일정 시간 동안 활성화 되고, 결과적으로 도12의 제11 트랜지스터(M11)가 일정 시간 동안 턴-온 될 수 있다. 그 결과 센스 아웃 노드(SO)의 전압에 의해 저장부(2311)의 큐 노드(Q)의 전압이 결정될 수 있다. 다시 말해 도 14의 B-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 제12 트랜지스터(M12)를 턴-온 시켜 큐 노드(Q)를 하이(high)로 변경시킬 수 있다. 또한 도 14의 C-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 제12 트랜지스터(M12)를 턴-오프 시켜 큐 노드(Q)를 로우(low)로 유지할 수 있다.
제2 센싱 동작 동안 도 14의 A-구간에 포함된 메모리 셀들에 연결된 비트 라인들은 접지 전압을 유지하게 된다. 따라서 제2 센싱 동작 동안 도 14의 A-구간에 포함된 메모리 셀들을 통해 전류가 흐르지 않을 수 있고, 결과적으로 제2 센싱 동작 동안 도 14의 A-구간에 포함된 메모리 셀들에 의한 소스 라인 노이즈는 발생하지 않을 수 있다. 결과적으로 제2 센싱 동작의 정확도가 더욱 개선될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 페이지 버퍼를 설명하기 위한 도면이다. 또한 도 17은 도 14에 도시된 리드 동작을 수행하기 위한 도 16의 페이지 버퍼의 동작을 설명하기 위한 타이밍도 이다.
도 16을 참조하면, 페이지 버퍼(231)는 비트 라인(Bit line)을 통해 메모리 셀(MC)과 연결되고, 제1 내지 제5 트랜지스터들(M1~M5)을 통해 전원 전압(VCCI)으로부터 공급된 전하(charge)를 비트 라인(Bit line)에 차징(charging)하는 비트 라인 프리차지(Bit line precharge) 동작을 수행할 수 있다. 이때 제1 트랜지스터(M1)는 제1 센스 신호(PBSENSE)에 의해 제어되고, 제2 트랜지스터(M2)는 제1 프리차지 신호(SA_CSOC)에 의해 제어되고, 제3 트랜지스터(M3)는 저장부(2311)에 의해 제어된다. 또한 제4 트랜지스터(M4)는 제2 프리차지 신호(SA_PRECH_N)에 의해 제어되고, 제5 트랜지스터(M5)는 제2 센스 신호(SA_SENSE)에 의해 제어된다.
또한 페이지 버퍼(231)는 제1 트랜지스터(M1), 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 통해 비트 라인에 차징(charging)된 전하를 접지 전압(VSSI)으로 디스차지(discharge) 할 수 있다. 제6 트랜지스터(M6)는 제1 디스차지 신호(SA_DISCH)에 의해 제어되고, 제7 트랜지스터(M7)는 저장부(2311)에 의해 제어된다.
페이지 버퍼(231)는 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하는 저장부(2311)를 포함할 수 있다. 저장부(2311)는 큐 노드(Q)를 통해 제3 트랜지스터(M3)를 턴-온(turn-on) 또는 턴-오프(turn-off) 시켜 비트 라인 프리차지(Bit line precharge) 동작을 제어할 수 있다. 큐바 노드(Qb)와 큐 노드(Q)는 서로 반전된 값을 가진다. 메모리 셀(MC)에 대한 센싱 동작 중 센스 아웃 노드(SO)의 전압은 메모리 셀(MC)의 문턱 전압에 기초하여 결정된다. 저장부(2311)는 센스 아웃 노드(SO)에 연결된 제13 트랜지스터(M13)를 통해 메모리 셀(MC)의 문턱 전압을 센싱한 결과를 저장할 수 있다. 이때 제13 트랜지스터(M13)는 N-타입 모스 트랜지스터(n-type mos transistor)일 수 있고, 센스 아웃 노드(SO)는 제13 트랜지스터(M13)의 게이트 노드에 연결될 수 있다. 따라서 메모리 셀(MC)의 문턱 전압이 낮은 경우, 센싱 동작 중 센스 아웃 노드(SO)는 로우(low)로 될 수 있고 제13 트랜지스터(M13)는 턴-오프 될 수 있다. 메모리 셀(MC)의 문턱 전압이 높은 경우, 센싱 동작 중 센스 아웃 노드(SO)는 하이(high)로 될 수 있고 제13 트랜지스터(M13)는 턴-온 될 수 있다.
도 17을 참조하면, 먼저 비트 라인 프리차지(Bit line precharge) 동작에 있어 제1 내지 제7 트랜지스터들은 도 11과 유사하게 수행될 수 있다. 이때 큐 노드(Q)의 전압은 접지 전압으로 설정된다.
비트 라인 프리차지 동작 수행 후 제1 센싱 및 소거 셀 마스킹 동작(sensing-1 & erase cell masking)이 시작될 수 있다. 비트 라인 프리차지(Bit line precharge) 동작 및 제1 센싱 중 워드 라인에는 프리 리드 전압이 인가될 수 있다. 제1 센싱 및 소거 셀 마스킹 동작(sensing-1 & erase cell masking) 시작시 제2 프리차지 신호(SA_PRECH_N)가 전원 전압(VCCI)으로 트랜지션(transition) 되고 결과적으로 제4 트랜지스터(M11)가 턴-오프 되고, 센스 아웃 노드(SO)와 전원 전압(VCCI) 노드 간의 전기적인 연결이 끊어질 수 있다. 그 결과 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 가변될 수 있다. 다시 말해 제1 센스 이밸류에이션(tEVAL1) 구간 동안 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 가변될 수 있다. 예시적으로 도 14의 A-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO)의 전압은 가파르게 하강할 수 있다. 또한 도 14의 B-구간 또는 C-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 완만하게 하강하거나 하강하지 않을 수 있다.
제1 센스 이밸류에이션(tEVAL1) 구간 종료 후 제2 센스 신호(SA_SENSE)가 비활성화 되고, 제2 센스 신호(SA_SENSE)의 비활성화에 의해 제5 트랜지스터(M5)가 턴-오프 될 수 있다. 결과적으로 센스 아웃 노드(SO)와 비트 라인 간 전기적인 연결이 끊어질 수 있다. 다시 말해 센스 아웃 노드(SO)가 플로팅(floating) 상태가 되는 것이다. 즉 제1 센스 이밸류에이션(tEVAL1) 구간 종료 후 센스 아웃 노드(SO)의 전압은 더 이상 메모리 셀의 문턱 전압과 무관하게 일정한 값을 유지할 수 있다.
제2 센스 신호(SA_SENSE)가 비활성화 된 후 제1 디스차지 신호(SA_DISCH)가 일정 시간 동안 비활성화 될 수 있다. 그 결과 제6 트랜지스터(M6)가 턴-오프 될 수 있다. 제1 디스차지 신호(SA_DISCH)가 비활성화 되어 제6 트랜지스터(M6)가 턴-오프 된 동안 제2 리셋 신호(RST2)가 일정 시간 동안 활성화 될 수 있다. 제2 리셋 신호(RST2)의 활성화에 의해 도 16의 제15 트랜지스터(M15)가 턴-온 되고 큐 노드(Q)의 전압이 하이(high)가 될 수 있다. 큐 노드(Q)의 전압이 하이(high)가 되어 제7 트랜지스터(M7)가 턴-온 되어도 제6 트랜지스터(M6)가 턴-오프 되어 있으므로 컬럼 센스 아웃(CSO) 노드와 접지 전압 노드간의 전기적인 연결은 여전히 끊어져 있게 된다.
제2 리셋 신호(RST2)가 비활성화 된 후 제3 센싱 신호(SENSING_P)가 일정 시간 동안 활성화 될 수 있다. 제3 센싱 신호(SENSING_P)의 활성화에 의해 도 16의 제14 트랜지스터(M14)가 일정 시간 동안 턴-온 될 수 있다. 그 결과 센스 아웃 노드(SO)의 전압에 의해 저장부(2311)의 큐 노드(Q)의 전압이 결정될 수 있다. 다시 말해 도 14의 A-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 제14 트랜지스터(M14)를 턴-오프 시킬 수 있고, 결과적으로 큐 노드(Q)의 전압은 하이(high)로 유지될 수 있다. 또한 도 14의 B-구간 또는 C-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 제14 트랜지스터(M14)를 턴-온 시켜 큐 노드(Q)의 전압을 로우(low)로 가변할 수 있다.
제1 센싱 및 소거 셀 마스킹 동작(sensing-1 & erase cell masking) 종료 후 비트 라인 리커버리(BL recovery) 동작이 수행될 수 있다. 비트 라인 리커버리 동작 시작시 제2 프리차지 신호(SA_PRECH_N)가 활성화 되고 제4 트랜지스터(M4)가 턴-온 될 수 있다. 이때 제1 센싱 동작 동안 오프-셀로 판명된 도 14의 B-구간 및 C-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 시작시 큐 노드(Q)의 전압이 로우(low) 이므로 제3 트랜지스터(M3)가 턴-온 되어 있다. 따라서 도 14의 B-구간 및 C-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 동안 비트 라인 및 센스 아웃 노드(SO)가 다시 전원 전압 노드와 전기적으로 연결되게 된다. 이와 다르게 제1 센싱 동작 동안 온-셀로 판명된 도 14의 A-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 시작시 큐 노드(Q)의 전압이 하이(high) 이므로 제3 트랜지스터(M3)가 턴-오프 되어 있다. 따라서 도 14의 A-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 동안 비트 라인 및 센스 아웃 노드(SO)가 전원 전압 노드와 전기적으로 끊어지게 되고, 제7 트랜지스터(M7)가 턴-온 되어 접지 전압 노드와 전기적으로 연결되게 된다. 결과적으로 도 14의 A-구간에 포함된 메모리 셀들의 경우, 비트 라인 리커버리 동작 동안 비트 라인 전압이 접지 전압을 유지하게 된다. 다시 말해 제1 센싱 동작 결과 소거 셀 마스킹 동작도 동시에 수행되게 된다. 소거 셀 마스킹 동작이란 소거 셀, 즉 온-셀로 판명된 메모리 셀들에 전류가 흐르지 않도록 막는 동작을 의미한다.
비트 라인 리커버리 동작 중 워드 라인 전압은 프리 리드 전압에서 목표 리드 전압으로 가변될 수 있다. 결과적으로 제2 센싱 동작 동안 워드 라인에는 목표 리드 전압이 인가될 수 있다.
비트 라인 리커버리 동작 종료 후 제2 센싱(sensing-2) 동작이 시작될 수 있다. 제2 센싱 동작 시작시 제2 프리차지 신호(SA_PRECH_N)가 전원 전압(VCCI)으로 트랜지션(transition) 되고 그 결과 제4 트랜지스터(M11)가 턴-오프 되고, 센스 아웃 노드(SO)와 전원 전압(VCCI) 노드 간의 전기적인 연결이 끊어질 수 있다. 그 결과 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 가변될 수 있다. 다시 말해 제2 센스 이밸류에이션(tEVAL2) 구간 동안 센스 아웃 노드(SO)의 전압은 메모리 셀의 문턱 전압에 의해 가변될 수 있다. 예시적으로 도 14의 B-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 가파르게 하강할 수 있다. 또한 도 14의 C-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 완만하게 하강하거나 하강하지 않을 수 있다.
제2 센스 이밸류에이션(tEVAL2) 구간 종료 후 제2 센스 신호(SA_SENSE)가 비활성화 되고, 제2 센스 신호(SA_SENSE)에 의해 제5 트랜지스터(M5)가 턴-오프 될 수 있다. 결과적으로 센스 아웃 노드(SO)와 비트 라인 간 전기적인 연결이 끊어질 수 있다. 즉 제1 센스 이밸류에이션(tEVAL1) 구간 종료 후 센스 아웃 노드(SO)의 전압은 더 이상 메모리 셀의 문턱 전압에 무관하게 일정한 값을 유지할 수 있다. 다시 말해 센스 아웃 노드(SO)가 전기적으로 플로팅 되는 것이다.
제2 센스 신호(SA_SENSE)가 비활성화 된 후 제1 디스차지 신호(SA_DISCH)가 일정 시간 동안 비활성화 될 수 있다. 그 결과 제6 트랜지스터(M6)가 턴-오프 될 수 있다. 제1 디스차지 신호(SA_DISCH)가 비활성화 되어 제6 트랜지스터(M6)가 턴-오프 된 동안 제2 리셋 신호(RST2)가 일정 시간 동안 활성화 될 수 있다. 제2 리셋 신호(RST2)의 활성화에 의해 도 16의 제15 트랜지스터(M15)가 턴-온 되고 큐 노드(Q)의 전압이 하이(high)가 될 수 있다. 큐 노드(Q)의 전압이 하이(high)가 되어 제7 트랜지스터(M7)가 턴-온 되어도 제6 트랜지스터(M6)가 턴-오프 되어 있으므로 컬럼 센스 아웃(CSO) 노드와 접지 전압 노드간의 전기적인 연결은 여전히 끊어져 있게 된다.
제2 리셋 신호(RST2)가 비활성화 된 후 제3 센싱 신호(SENSING_P)가 일정 시간 동안 활성화 될 수 있다. 제3 센싱 신호(SENSING_P)의 활성화에 의해 도 16의 제14 트랜지스터(M14)가 일정 시간 동안 턴-온 될 수 있다. 그 결과 센스 아웃 노드(SO)의 전압에 의해 저장부(2311)의 큐 노드(Q)의 전압이 결정될 수 있다. 다시 말해 도 14의 A-구간 또는 B-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 제14 트랜지스터(M12)를 턴-오프 시킬 수 있고, 결과적으로 큐 노드(Q)의 전압은 하이(high)로 유지될 수 있다. 또한 도 14의 C-구간에 포함된 메모리 셀에 연결된 페이지 버퍼(231)의 센스 아웃 노드(SO) 전압은 제14 트랜지스터(M14)를 턴-온 시켜 큐 노드(Q)를 로우(low)로 가변할 수 있다.
제2 센싱을 종료한 후 저장부(2311)의 큐 노드(Q)의 전압은 도 14의 A-구간 또는 B-구간에 포함된 메모리 셀들의 경우 하이(high) 값을 가지게 되고, 도 14의 C-구간에 포함된 메모리 셀들의 경우 로우(low) 값을 가지게 된다.
제2 센싱 동작 동안 도 14의 A-구간에 포함된 메모리 셀들에 연결된 비트 라인들은 접지 전압을 유지하게 된다. 따라서 제2 센싱 동작 동안 도 14의 A-구간에 포함된 메모리 셀들을 통해 전류가 흐르지 않을 수 있고, 결과적으로 제2 센싱 동작 동안 도 14의 A-구간에 포함된 메모리 셀들에 의한 소스 라인 노이즈는 발생하지 않을 수 있다. 결과적으로 제2 센싱 동작의 정확도가 더욱 개선될 수 있다.
도 18은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 19는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 20은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 21은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 메모리 셀 어레이
200: 주변 회로들 300: 제어 로직

Claims (20)

  1. 메모리 셀;
    상기 메모리 셀에 연결된 비트 라인; 및
    상기 메모리 셀에 대한 리드 동작을 수행하도록 구성된 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는 상기 리드 동작 중 비트 라인 프리차지 동작을 제어하고, 제1 센싱 동작의 결과 값을 저장하도록 구성된 저장부를 포함하고,
    상기 비트 라인 프리차지 동작 후 상기 저장부가 상기 제1 센싱 동작의 결과 값을 저장 하기 전 상기 저장부에 저장된 값이 반전되는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼는 상기 제1 센싱 동작 후 비트 라인 리커버리 동작을 수행하도록 구성되고,
    상기 비트 라인 리커버리 동작은 상기 제1 센싱 동작의 결과 값에 기초하여 상기 비트 라인의 전압을 결정하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 페이지 버퍼는 상기 비트 라인 리커버리 동작 후 제2 센싱 동작을 수행하도록 구성되고,
    상기 저장부는 상기 제2 센싱 동작의 결과 값을 저장하도록 구성되고,
    상기 비트 라인 리커버리 동작 후 상기 저장부가 상기 제2 센싱 동작의 결과 값을 저장 하기 전 상기 저장부에 저장된 값이 리셋되는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 메모리 셀에 연결된 워드 라인; 및
    상기 워드 라인에 리드 전압을 인가하도록 구성된 로우 디코더를 포함하고,
    상기 로우 디코더는 상기 제1 센싱 동작 중 상기 워드 라인에 제1 리드 전압을 인가하고, 상기 제2 센싱 동작 중 상기 워드 라인에 제2 리드 전압을 인가하도록 구성되고,
    상기 제2 리드 전압은 상기 제1 리드 전압 보다 더 큰 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 페이지 버퍼는 상기 제1 센싱 동작 후 비트 라인 리커버리 동작을 수행하도록 구성되고,
    상기 제1 센싱 동작의 결과 값이 온-셀 인 때, 상기 페이지 버퍼는 상기 비트 라인 리커버리 동작 동안 상기비트 라인과 접지 전압 노드를 전기적으로 연결하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 페이지 버퍼는 센스 노드를 포함하고,
    상기 센스 노드의 전압은 상기 메모리 셀의 문턱 전압에 기초하여 가변되고,
    상기 센스 노드는 상기 제1 센싱 동작의 결과 값을 저장 하기 전 플로팅 되는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 리드 동작은 센스 이밸류에이션 동작을 포함하고,
    상기 센스 노드는 상기 센스 이밸류에이션 동작 중 전원 전압 노드와의 전기적인 연결이 끊어지는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서,
    상기 저장부의 제1 출력 노드는 N-타입 모스 트랜지스터와 연결되고,
    상기 센스 노드는 상기 N-타입 모스 트랜지스터의 게이트 노드에 연결되는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 페이지 버퍼는 전원 전압 노드와 상기 비트 라인 간의 전기적인 연결을 제어하는 제1 트랜지스터를 포함하고,
    상기 제1 출력 노드는 상기 제1 트랜지스터의 게이트 노드에 연결되는 것을 특징으로 하는 메모리 장치.
  10. 다수의 메모리 셀들;
    상기 다수의 메모리 셀들에 연결된 비트 라인들; 및
    상기 다수의 메모리 셀들에 대한 리드 동작을 수행하도록 구성된 페이지 버퍼들을 포함하고,
    상기 페이지 버퍼들 각각은 상기 리드 동작 중 제1 센싱 동작의 결과 값을 저장하도록 구성된 저장부를 포함하고,
    상기 페이지 버퍼들 각각의 센스 노드를 포함하고,
    상기 센스 노드는 메모리 셀의 문턱 전압에 따라 전압이 가변된 후 플로팅 상태가 되고,
    상기 저장부에 저장된 값은 상기 센스 노드의 상기 가변된 전압에 기초하여 가변되는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 저장부는 상기 제1 센싱 동작 후에 수행되는 제2 센싱 동작의 결과 값을 저장하도록 구성된 것을 특징으로 하는 메모리 장치.
  12. 제11항에 있어서,
    로우 디코더; 및
    상기 다수의 메모리 셀들에 연결된 워드 라인을 포함하고,
    상기 로우 디코더는 상기 제1 센싱 동작 중 상기 워드 라인에 제1 리드 전압을 인가하고, 상기 제2 센싱 동작 중 상기 워드 라인에 제2 리드 전압을 인가하도록 구성되고,
    상기 제2 리드 전압은 상기 제1 리드 전압 보다 더 큰 것을 특징으로 하는 메모리 장치.
  13. 제10항에 있어서,
    상기 저장부는 상기 비트 라인의 전압을 제어하도록 구성된 것을 특징으로 하는 메모리 장치.
  14. 제10항에 있어서,
    상기 저장부의 제1 출력 노드는 N-타입 모스 트랜지스터와 연결되고,
    상기 센스 노드는 상기 N-타입 모스 트랜지스터의 게이트 노드에 연결되는 것을 특징으로 하는 메모리 장치.
  15. 제14항에 있어서,
    상기 페이지 버퍼들 각각은 전원 전압 노드와 상기 비트 라인들 간의 전기적인 연결을 제어하는 제1 트랜지스터를 포함하고,
    상기 제1 출력 노드는 상기 제1 트랜지스터의 게이트 노드에 연결되는 것을 특징으로 하는 메모리 장치.
  16. 제14항에 있어서,
    상기 페이지 버퍼들 각각은 접지 전압 노드와 상기 비트 라인들 간의 전기적인 연결을 제어하는 제1 트랜지스터를 포함하고,
    상기 제1 출력 노드는 상기 제1 트랜지스터의 게이트 노드에 연결되는 것을 특징으로 하는 메모리 장치.
  17. 메모리 셀의 문턱 전압에 기초하여 센스 노드의 전압을 가변하는 단계;
    상기 센스 노드를 플로팅 하는 단계;
    상기 센스 노드가 플로팅 된 동안 저장부를 리셋하는 단계;
    상기 센스 노드의 전압에 기초하여 상기 저장부에 저장된 값을 제어하는 단계; 및
    상기 저장부에 저장된 값에 기초하여 상기 메모리 셀에 연결된 비트 라인 전압을 제어하는 비트 라인 리커버리 단계를 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 비트 라인 리커버리 단계는 상기 메모리 셀에 연결된 워드 라인의 전압을 가변하는 동작을 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 센스 노드의 전압이 로우(low)인 때, 상기 비트 라인 리커버리 단계는 상기 비트 라인과 접지 전압 노드를 전기적으로 연결하는 동작을 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  20. 제17항에 있어서,
    상기 센스 노드의 전압이 하이(high)인 때, 상기 저장부에 저장된 값이 반전되는 것을 특징으로 하는 메모리 장치의 동작 방법.
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