KR100923821B1 - 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법 Download PDF

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Abstract

본원 발명의 페이지 버퍼는 제1 메모리 셀 블록 그룹에 포함된 셀들에 프로그램할 데이터를 임시 저장하거나 해당 메모리 셀의 데이터를 독출하여 저장하는 제1 레지스터와, 제2 메모리 셀 블록 그룹에 포함된 셀들에 프로그램할 데이터를 임시 저장하거나 해당 메모리 셀의 데이터를 독출하여 저장하는 제2 레지스터와, 상기 제1 레지스터 및 제2 레지스터에 특정 데이터를 입력시키거나, 상기 제1 레지스터 및 제2 레지스터에 저장된 데이터를 외부로 출력시키는 데이터 입출력부와 상기 제2 레지스터에 저장된 데이터의 레벨에 따라 제1 레지스터에 접지전압을 인가시키는 레지스터간 데이터 전송부를 포함하는 것을 특징으로 한다.
Figure R1020070136365
레지스터, 플레인

Description

불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법{Page buffer of non volatile memory device and programming method of non volatile memory device}
본원 발명은 개선된 구조의 불휘발성 메모리 장치의 페이지 버퍼 및 그 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자에 대한 수요가 증가하고 있으며, 그 집적도를 높이기 위한 방법으로 하나의 셀에 1 비트 이상의 데이터를 저장하고자 하는 시도가 계속 진행중이다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 페이지 버퍼는 특정 메모리 셀과 접속된 비트라인 쌍, 메모리 셀 어레이에 기록할 데이터를 임시저장하거나, 메모리 셀 어레이로부터 특정 셀의 데이터를 독출하여 임시 저장하는 레지스터, 특정 비트라인 또는 특정 레지스터의 전압 레벨을 감지하는 감지노드, 상기 특정 비트라인과 감지노드의 접속여부를 제어하는 비트라인 선택부를 포함한다.
통상의 페이지 버퍼 구조에 있어서, 제조 공정의 선폭이 감소하고 집적도는 증가함에 따라 비트 라인간 커패시턴스가 증가하고 있고, 각 비트라인이 부담하는 부하 또한 증가하고 있다. 이를 해결하기 위하여 메모리 셀 어레이의 구조와 페이지 버퍼의 구조를 개선하여 비트라인이 부담하는 부하를 감소시키는 불휘발성 메모리 장치를 제공할 필요가 있다.
다만, 상기 개선된 페이지 버퍼의 경우 두 개의 레지스터를 포함하기는 하나, 각 레지스터가 상측 또는 하측의 메모리 셀을 담당하게 되는 구성을 취하게 되므로, 하나의 레지스터만으로 특정 셀의 멀티레벨 셀 프로그램을 하게 된다. 그러나, 하나의 레지스터만으로는 멀티 레벨 셀 프로그램에 취약할 수 있다. 따라서, 하나의 레지스터만으로도 멀티레벨 셀 프로그램이 가능한 프로그램 방법을 제공할 필요가 있다.
전술한 필요성에 따라 페이지 버퍼를 플레인의 중앙부에 위치시키고 상측 메모리를 담당하는 레지스터와 하측 메모리를 담당하는 레지스터를 구분시키는 것을 특징으로 하는 불휘발성 메모리 장치를 제공하는 것을 목적으로 한다.
또한, 상기 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것을 목적으로 한다.
또한, 상기 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법을 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본원 발명의 페이지 버퍼는 제1 메모리 셀 블록 그룹에 포함된 셀들에 프로그램할 데이터를 임시 저장하거나 해당 메모리 셀의 데이터를 독출하여 저장하는 제1 레지스터와, 제2 메모리 셀 블록 그룹에 포함된 셀들에 프로그램할 데이터를 임시 저장하거나 해당 메모리 셀의 데이터를 독출하여 저장하는 제2 레지스터와, 상기 제1 레지스터 및 제2 레지스터에 특정 데이터를 입력시키거나, 상기 제1 레지스터 및 제2 레지스터에 저장된 데이터를 외부로 출력시키는 데이터 입출력부와 상기 제2 레지스터에 저장된 데이터의 레벨에 따라 제1 레지스터에 접지전압을 인가시키는 레지스터간 데이터 전송부를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 제1 메모리 셀 블록 그룹과 접속되는 제1 레지스터 및 제2 메모리 셀 블록 그룹과 접속되는 제2 레지스터를 포함하는 페이지 버퍼가 제공되는 단계와, 상기 제1 메모리 셀 블록 그룹에 저장시킬 데이터를 상기 제2 레지스터에 저장시키는 단계와, 상기 제2 레지스터에 저장된 데이터를 제1 레지스터에 전송하는 단계와, 상기 제2 메모리 셀 블록 그룹에 저장시킬 데이터를 상기 제2 레지스터에 저장시키는 단계와, 상기 각 레지스터에 저장된 데이터에 따라 제1 메모리 셀 블록 그룹에 포함된 셀 또는 제2 메모리 셀 블록 그룹에 포함된 셀을 프로그램하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 제1 메모리 셀 블록 그룹과 접속되는 제1 레지스터 및 제2 메모리 셀 블록 그룹과 접속되는 제2 레지스터를 포함하는 페이지 버퍼가 제공되는 단계와, 각 메모리 셀에 대하여 하위비트 프로그램을 완료하는 단계와, 상기 제1 레지스터의 데이터 래치부의 제1 노드에 상위비트 데이터를 설정하는 단계와, 상위비트 프로그램을 실시하는 단계와, 제1 검증전압이상으로 프로그램된 경우 상기 제1 노드에 제1 데이터를 설정하는 단계와, 제2 검증전압이상으로 프로그램된 경우 상기 제1 노드에 상기 제1 데이터와 상반된 레벨의 제2 데이터를 설정하는 단계와, 제3 검증전압이상으로 프로그램된 경우 상기 제1 노드에 상기 제1 데이터를 설정하는 단계와, 상기 제1 노드에 설정된 데이터에 따라 상기 상위비트 프로그램을 반복하는 단계를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 구성에 따라 페이지 버퍼를 플레인의 중앙부에 위치 시킴으로써, 페이지 버퍼에서 특정 셀 사이에 접속되는 비트라인의 길이를 전체적으로 단축시키는 효과가 있다. 그에 따라 특정 비트라인이 부담하는 부하가 감소하게 되어, 순간적인 피크 전류가 감소하게 되며, 결과적으로 전력 강하 현상을 줄일 수 있고 동작 전류 소모를 줄일수 있다.
또한, 하나의 레지스터만으로도 멀티 레벨 셀 프로그램이 가능하게 되므로, 상기 개선된 구조의 페이지 버퍼를 이용하여 멀티 레벨 셀 프로그램을 할 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다.
도 1은 통상적인 불휘발성 메모리장치를 도시한 블록도이다.
상기 불휘발성 메모리 장치(100)는 입력 버퍼(110), 제어 로직 회로(120), 고전압 발생기(130), X-디코더(140), Y-디코더(150), 복수의 메모리 블록을 포함하는 플레인(170), 상기 메모리 블록에 입력할 데이터를 임시저장하는 페이지 버퍼부(180)를 포함한다.
상기 입력 버퍼(110)는 외부 어드레스 신호(ADD) 또는 커맨드 신호(CMD1, CMD2, 및 CMD3 중 하나)를 수신하여 상기 제어 로직 회로(120)에 출력한다.
상기 제어 로직 회로(120)는 칩 인에이블 신호(CEb)와 제어 신호들(REb, WEb, ALE, CLE)에 응답하여, 상기 커맨드 신호(CMD1, CMD2, 및 CMD3 중 하나) 또는 상기 외부 어드레스 신호(ADD)를 수신하고, 이에 응답하여 프로그램 명령(PGM), 리드 명령(READ), 및 소거 명령(ERS) 중 하나를 발생한다. 상기 제어 로직 회로(120)는 상기 특정 명령을 발생한 후, 확인 코드(confirm code)를 포함하는 커맨드 신호를 수신하면, 레디/비지바(ready/busy bar) 신호(R/Bb)를 설정 시간 동안 출력시킨다.
상기 고전압 발생기(130)는 상기 프로그램 명령(PGM), 상기 리드 명령(READ), 및 상기 소거 명령(ERS) 중 하나에 응답하여, 바이어스 전압들(VD, VS, VW1-VWK)(K는 정수)을 발생한다.
상기 X-디코더(140)는 상기 로우 어드레스 신호(RADD)에 기초하여, 상기 플레인(180)에 포함된 메모리 셀 블록들(MB1-MBn) 중 하나를 선택하고, 그 선택된 메모리 셀 블록에 상기 바이어스 전압들(VD, VS, VW1-VWK)을 공급한다. 상기 X-디코더(140)는 상기 로우 어드레스 신호(RADD)를 디코딩하여 로우 디코딩 신호를 발생하고, 상기 로우 디코딩 신호에 기초하여 상기 메모리 셀 블록들(MB1-MBn) 중 하나를 선택한다.
상기 Y-디코더(150)는 상기 칼럼 어드레스 신호(CADD)를 디코딩하여 칼럼 디코딩 신호(CDEC)를 발생하고, 상기 칼럼 디코딩 신호(CDEC)를 상기 페이지 버퍼부(180)에 출력한다.
상기 페이지 버퍼부(180)는 상기 메모리 블록들에 프로그램시킬 데이터를 임시 저장하거나, 상기 메모리 블록들에 저장된 데이터를 독출하여 임시 저장한다. 더욱 상세히 설명하면, 상기 페이지 버퍼부는 대응하는 데이터 입출력 회로(160)로 부터 수신되는 입력 데이터(Di1-DiM 중 하나, M은 정수)를 래치하거나 또는 상기 칼럼 디코딩 신호(CDEC)에 응답하여 대응하는 플레인의 비트 라인들(미도시) 중 일부 또는 전체를 선택하고, 그 선택된 비트 라인들로부터 수신되는 출력 데이터(Do1-DoM 중 하나, M은 정수)를 래치한다. 한편, 도면에서는 하나의 플레인만 도시되어 있으나, 동일한 형태의 플레인이 복수 개 병렬 연결된 멀티 플레인 형태의 구성도 가능하다.
상기 데이터 입출력 회로(160)는 외부에서 입력되는 데이터(Di1-DiM)를 상기 각 페이지 버퍼로 전달하거나, 페이지 버퍼로부터 전달받은 출력 데이터들(Do1-DoM)을 연속적으로 출력한다.
이러한 통상의 불휘발성 메모리 장치의 경우 페이지 버퍼를 기준으로 하여 한쪽 방향으로만 메모리 셀 블록이 접속되는 구조이기 때문에 제조 공정의 선폭이 감소하고 집적도가 증가함에 따라 페이지 버퍼부와 메모리 셀 사이에 접속되는 각 비트라인이 부담하는 부하 또한 증가하고 있다.
상술한 문제점을 해결하기 위하여 페이지 버퍼를 상기 메모리 셀 어레이의 중앙에 배치하고 메모리 셀 블록들이 페이지 버퍼를 기준으로 하여 양쪽방향으로 접속되는 구조를 제안하고자 한다.
도 2는 본원 발명의 일실시예에 따른 불휘발성 메모리 장치의 메모리 셀 블 록과 페이지 버퍼부의 접속관계를 도시한 도면이다.
상기 불휘발성 메모리 장치의 단일 플레인(200)은 복수의 페이지 버퍼들과 비트라인 선택부들을 포함하는 페이지 버퍼부(230)와, 상기 페이지 버퍼부의 상측에 위치한 메모리 셀 블록들을 포함하는 제1 메모리 셀 블록 그룹(210)과, 상기 페이지 버퍼부의 하측에 위치한 메모리 셀 블록들을 포함하는 제2 메모리 셀 블록 그룹(220)을 포함한다.
상기 제1 메모리 셀 블록 그룹(210)은 상기 페이지 버퍼부(230)의 상측에 위치하는 다수의 메모리 셀 블록(MB1~MBi)들을 포함하며, 각 메모리 셀 블록과 페이지 버퍼들은 상측 비트라인(BLeT1,BLoT1, ... ,BLeTn,BLoTn)들을 통하여 접속된다.
상기 제2 메모리 셀 블록 그룹(220)은 상기 페이지 버퍼부(230)의 하측에 위치하는 다수의 메모리 셀 블록(MBi+1~MBi+j)들을 포함하며, 각 메모리 셀 블록과 페이지 버퍼들은 비트라인(BLeB1,BLoB1, ... ,BLeBn,BLoBn)들을 통하여 접속된다.
바람직하게는 상기 제1 메모리 셀 블록 그룹과 제2 메모리 셀 블록 그룹에 속한 메모리 셀 블록의 개수를 동일하게 한다. 즉, i=j의 조건을 갖도록 구성한다.
한편, 상기 페이지버퍼부(230)는 복수의 페이지 버퍼(제1 내지 제n 페이지 버퍼)와, 상기 제1 메모리 셀 블록 그룹에 포함된 특정 셀의 비트라인과 페이지 버퍼를 접속시키는 상측 비트라인 선택부들(제1 내지 제n 상측 비트라인 선택부), 상기 제2 메모리 셀 블록 그룹에 포함된 특정 셀의 비트라인과 페이지 버퍼를 접속시키는 하측 비트라인 선택부들(제1 내지 제n 하측 비트라인 선택부)을 포함한다.
이와 같이 플레인의 중앙에 페이지 버퍼를 배치하고 메모리 셀 블록들이 페이지 버퍼를 기준으로 하여 양쪽방향으로 접속되는 구성을 취하고 있다.
한편, 상기와 같은 구성을 채택하기 위하여 본원 발명의 페이지 버퍼가 종래의 것과 상이하게 구성되었는바 이에 대해 살펴보기로 한다.
도 3은 본원 발명의 일실시예에 따른 페이지 버퍼를 도시한 회로도이다.
상기 페이지 버퍼(300)는 상기 상측 비트라인 선택부와 접속되는 메모리 셀에 프로그램할 데이터를 임시 저장하거나 해당 메모리 셀의 데이터를 독출하여 저장하는 제1 레지스터(310), 상기 하측 비트라인 선택부와 접속되는 메모리 셀에 프로그램할 데이터를 임시 저장하거나 해당 메모리 셀의 데이터를 독출하여 저장하는 제2 레지스터(350), 각 메모리 셀에 저장할 데이터가 제1 레지스터 및 제2 레지스터를 통해 입력되고 제1 레지스터 및 제2 레지스터를 통해 독출된 메모리 셀의 데이터가 출력되는 데이터 입출력부(340), 제2 레지스터에 저장된 데이터를 제1 레지스터로 전송하는 레지스터간 데이터 전송부(330)를 포함한다.
상기 제1 레지스터(310)와 제2 레지스터(350)는 각종 제어신호가 상이한 것 외에는 전체적인 구성은 동일하다. 그리고, 제1 레지스터(310)는 제1 메모리 셀 블록 그룹에 포함된 셀들과 접속되고 제2 레지스터(350)는 제2 메모리 셀 블록 그룹에 포함된 셀들과 접속된다.
상기 제1 레지스터(310)는 독출/검증 동작에서 비트라인과 감지노드를 선택적으로 접속시켜 특정 셀에 저장된 데이터를 센싱하는 비트라인 센싱부(314), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(312), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(318), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(316), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(320), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(322)를 포함한다.
상기 비트라인 센싱부(314)는 비트라인 센싱신호(PBSENSE_R)에 응답하여 상기 상측 비트라인 선택부와 감지노드를 선택적으로 접속시킨다. 이를 위해, 상기 상측 비트라인 선택부와 감지노드 사이에 접속된 NMOS 트랜지스터(N314)를 포함한다. 상기 비트라인 센싱부(314)의 구체적인 동작은 추후에 상세히 설명하기로 한다.
상기 감지노드 프리차지부(312)는 프리차지신호(PRECHb_R)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P312)를 포함한다. 상기 감지노드 프리차지부(312)의 구체적인 동작은 추후에 상세히 설명하기로 한다.
상기 데이터 래치부(318)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV318)의 출력단자를 제2 인버터(IV319)의 입력단자에 접속시키고, 제2 인버터(IV319)의 출력단자를 제1 인버터(IV318)의 입력단자에 접속시켜 구성한다.
이때, 제1 인버터(IV318)의 출력단자와 제2 인버터(IV319)의 입력단자가 접속되는 노드를 제1 노드(QR)라 하고, 제2 인버터(IV319)의 출력단자와 제1 인버터(IV318)의 입력단자가 접속되는 노드를 제2 노드(QR_N)라 한다.
예를 들어, 제1 노드(QR)에 하이레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(QR_N)에 로우레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(QR)에 인가되었던 하이레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 노드(QR)에 로우레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(QR_N)에 하이레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(QR)에 인가되었던 로우레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.
상기 데이터 전송부(316)는 상기 데이터 래치부(320)의 제1 노드(QR) 또는 제2 노드(QR_N)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 상기 제1 노드(QR)와 감지노드를 선택적으로 접속시키는 제1 전송 트랜지스터(N317) 및 상기 제2 노드(QR_N)와 감지노드를 선택적으로 접속시키는 제2 전송 트랜지스터(N316)를 포함한다.
상기 제1 전송 트랜지스터(N317)는 제1 데이터 전송신호(TRAN_R)에 응답하여 제1 노드에 저장된 데이터를 상기 감지노드로 전송한다. 또한, 상기 제2 전송 트랜지스터(N316)는 제2 데이터 전송신호(TRAN_N_R)에 응답하여 제2 노드에 저장된 데이터를 상기 감지노드로 전송한다
따라서, 제1 노드에 저장된 데이터를 상기 감지노드에 전송하고자 하는 경우에는 하이 레벨의 제1 데이터 전송 신호를 인가하며, 제2 노드에 저장된 데이터를 상기 감지노드에 전송하고자 하는 경우에는 하이 레벨의 제2 데이터 전송 신호를 인가한다.
상기 데이터 설정부(320)는 상기 데이터 래치부(318)의 제1 노드(QR)에 접지전압을 인가시키는 제1 데이터 설정 트랜지스터(N321)와, 제2 노드(QR_N)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N320)를 포함한다.
상기 제1 데이터 설정 트랜지스터(N321)는 상기 감지노드 센싱부(322)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET_R)에 응답하여 상기 감지노드 센싱부(322)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다.
또한, 상기 제2 데이터 설정 트랜지스터(N320)는 상기 감지노드 센싱부(322)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET_R)에 응답하여 상기 감지노드 센싱부(322)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.
상기 감지노드 센싱부(322)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(320)에 인가시킨다. 이를 위해, 상기 데이터 설정부(320)와 접지단자 사이에 접속된 NMOS 트랜지스터(N322)를 포함한다.
따라서, 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET_R)가 인가되면, 상기 제1 노드(QR)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나, 하이레벨의 제2 데이터 설정 신호(SET_R)가 인가되면, 상기 제2 노드(QR_N)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
한편, 상기 제2 레지스터(350)는 독출/검증 동작에서 비트라인과 감지노드를 선택적으로 접속시켜 특정 셀에 저장된 데이터를 센싱하는 비트라인 센싱부(354), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(352), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(358), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(356), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(360), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(362)를 포함한다.
상기 비트라인 센싱부(354)는 비트라인 센싱신호(PBSENSE_L)에 응답하여 상기 하측 비트라인 선택부와 감지노드를 선택적으로 접속시킨다. 이를 위해, 상기 하측 비트라인 선택부와 감지노드 사이에 접속된 NMOS 트랜지스터(N354)를 포함한다. 상기 비트라인 센싱부(354)의 구체적인 동작은 추후에 상세히 설명하기로 한다.
상기 감지노드 프리차지부(352)는 프리차지신호(PRECHb_L)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P352)를 포함한다. 상기 감지노드 프리차지부(352)의 구체적인 동작은 추후에 상세히 설명하기로 한다.
상기 데이터 래치부(358)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV358)의 출력단자를 제2 인버터(IV359)의 입력단자에 접속시키고, 제2 인버터(IV359)의 출력단자를 제1 인버터(IV358)의 입력단자에 접속시켜 구성한다.
이때, 제1 인버터(IV358)의 출력단자와 제2 인버터(IV359)의 입력단자가 접속되는 노드를 제1 노드(QL)라 하고, 제2 인버터(IV359)의 출력단자와 제1 인버터(IV358)의 입력단자가 접속되는 노드를 제2 노드(QL_N)라 한다.
예를 들어, 제1 노드(QL)에 하이레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(QL_N)에 로우레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(QL)에 인가되었던 하이레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 노드(QL)에 로우레벨 데이터가 인가된 경우에는, 제2 인버터에 의하여 해당 데이터가 반전되어 제2 노드(QL_N)에 하이레벨 데이터가 인가되고, 이는 다시 제1 인버터에 의하여 반전되어 제1 노드(QL)에 인가되었던 로우레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.
상기 데이터 전송부(356)는 상기 데이터 래치부(360)의 제1 노드(QL) 또는 제2 노드(QL_N)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 상기 제1 노드(QL)와 감지노드를 선택적으로 접속시키는 제1 전송 트랜지스터(N357) 및 상기 제2 노드(QL_N)와 감지노드를 선택적으로 접속시키는 제2 전송 트랜지스터(N356)를 포함한다.
상기 제1 전송 트랜지스터(N357)는 제1 데이터 전송신호(TRAN_L)에 응답하여 제1 노드에 저장된 데이터를 상기 감지노드로 전송한다. 또한, 상기 제2 전송 트랜지스터(N356)는 제2 데이터 전송신호(TRAN_N_L)에 응답하여 제2 노드에 저장된 데이터를 상기 감지노드로 전송한다.
따라서, 제1 노드에 저장된 데이터를 상기 감지노드에 전송하고자 하는 경우에는 하이 레벨의 제1 데이터 전송 신호를 인가하며, 제2 노드에 저장된 데이터를 상기 감지노드에 전송하고자 하는 경우에는 하이 레벨의 제2 데이터 전송 신호를 인가한다.
상기 데이터 설정부(360)는 상기 데이터 래치부(358)의 제1 노드(QL)에 접지전압을 인가시키는 제1 데이터 설정 트랜지스터(N361)와, 제2 노드(QL_N)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N360)를 포함한다.
상기 제1 데이터 설정 트랜지스터(N361)는 상기 감지노드 센싱부(362)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET_L)에 응답하여 상기 감지노드 센싱부(362)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다.
또한, 상기 제2 데이터 설정 트랜지스터(N360)는 상기 감지노드 센싱부(362)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET_L)에 응답하여 상기 감지노드 센싱부(362)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.
상기 감지노드 센싱부(362)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(360)에 인가시킨다. 이를 위해, 상기 데이터 설정부(360)와 접지단자 사이에 접속된 NMOS 트랜지스터(N362)를 포함한다.
따라서, 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET_L)가 인가되면, 상기 제1 노드(QL)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나, 하이레벨의 제2 데이터 설정 신호(SET_L)가 인가되면, 상기 제2 노드(QL_N)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
상기 데이터 입출력부(340)는 상기 제1 및 제2 레지스터에 특정 데이터를 입력시키거나, 상기 제1 및 제2 레지스터에 저장된 데이터를 외부로 출력시킨다.
이를 위해 상기 데이터 입출력부(340)는 데이터 출력부(342), 데이터 입력부(346) 및 데이터 입출력 제어부(349)를 포함한다.
상기 데이터 입출력 제어부(349)는 입출력 제어신호(YADRV)에 응답하여 입출력 단자(YA)와 상기 데이터 출력부 및 데이터 입력부를 접속시키는 NMOS 트랜지스터(N349)를 포함한다.
하이레벨의 입출력 제어신호 입력시에 상기 NMOS 트랜지스터(N349)가 턴온되어 상기 입출력단자(YA)와 데이터 출력부 및 데이터 입력부를 접속시킨다.
상기 데이터 출력부(342)는 제1 데이터 출력신호(DATOUT_R)에 따라 상기 제1 레지스터(310)의 제1 노드(QR)와 상기 입출력단자를 선택적으로 접속시키는 NMOS 트랜지스터(N342)와, 제2 데이터 출력신호(DATOUT_L)에 따라 상기 제2 레지스터(310)의 제1 노드(QL)와 상기 입출력단자를 선택적으로 접속시키는 NMOS 트랜지스터(N344)를 포함한다.
데이터 출력과정을 파형도를 통하여 살펴보기로 한다.
도 4a는 본원 발명의 일실시예에 따른 데이터 출력과정을 도시한 파형도이다.
먼저, 데이터 출력시에는 하이레벨의 입출력 제어신호(YADRV)가 인가된 상황 에서 제1 데이터 출력신호 또는 제2 데이터 출력신호가 인가된다.
하이레벨의 제1 데이터 출력신호(DATOUT_R)가 인가되는 경우에는 상기 제1 레지스터(310)의 제1 노드(QR)와 상기 입출력단자가 접속되어, 제1 노드(QR)에 저장된 데이터가 출력된다. 또한, 하이레벨의 제2 데이터 출력신호(DATOUT_L)가 인가되는 경우에는 상기 제2 레지스터(350)의 제1 노드(QL)와 상기 입출력단자가 접속되어, 제1 노드(QL)에 저장된 데이터가 출력된다.
상기 데이터 입력부(346)는 제1 데이터 입력신호(DL)에 따라 상기 입출력단자와 제2 레지스터(350)의 제1 노드(QL)를 선택적으로 접속시키는 NMOS 트랜지스터(N348)와, 제2 데이터 입력신호(DL_N)에 따라 상기 입출력단자와 제2 레지스터(350)의 제2 노드(QL_N)를 선택적으로 접속시키는 NMOS 트랜지스터(N346)를 포함한다.
데이터 입력시에는 통상적으로 입출력 단자(YA)에 접지전압을 인가하게 된다. 그리고, 하이레벨의 입출력 제어신호(YADRV)가 인가된 상황에서 하이레벨의 제1 데이터 입력신호(DL)가 인가되면, 제2 레지스터의 제1 노드(QL)에 접지전압, 즉 로우레벨의 데이터가 인가된다. 또한, 하이레벨의 입출력 제어신호(YADRV)가 인가된 상황에서 하이레벨의 제2 데이터 입력신호(DL_N)가 인가되면, 제2 레지스터의 제2 노드(QL_N)에 접지전압, 즉 로우레벨의 데이터가 인가된다. 따라서, 제1 데이터 입력신호와 제2 데이터 입력신호의 입력에 따라 제1 노드 또는 제2 노드에 로우레벨 데이터가 입력된다.
한편, 본원 발명에서는 상기 데이터 입출력부(340)를 통해 입력받은 데이터가 제2 레지스터에 저장되고, 이를 다시 제1 레지스터로 옮기는 과정을 통해 제1 레지스터에 데이터를 입력한다. 이와 같은 역할을 하는 것이 레지스터간 데이터 전송부(330)이다.
상기 레지스터간 데이터 전송부(330)는 접지단자와 접속되며 레지스터간 데이터 전송신호(DAT_TRAN)에 따라 접지전압을 상기 제1 레지스터(310)의 제1 노드(QR)에 인가하는 NMOS 트랜지스터(N332)와, 상기 제2 레지스터(350)의 제2 노드(QL_N)의 전압레벨에 따라 턴온되며 상기 NMOS 트랜지스터(N332)와 상기 제1 레지스터(310)의 제1 노드(QR)사이에 접속되는 NMOS 트랜지스터(N330)를 포함한다.
상기 레지스터간 데이터 전송부(330)는 하이 레벨의 레지스터간 데이터 전송신호(DAT_TRAN)의 입력시에 동작한다.
상기 제2 레지스터의 제1 노드(QL)에 로우레벨 데이터가 인가된 경우에는 제2 노드(QL_N)에 하이레벨 데이터가 인가되며, 이에 의하여 상기 레지스터간 데이터 전송부(330)의 NMOS 트랜지스터(N330)가 턴온됨으로써, 접지전압이 제1 레지스터의 제1 노드(QR)에 인가된다.
그러나, 상기 제2 레지스터의 제1 노드(QL)에 하이레벨 데이터가 인가된 경우에는 제2 노드(QL_N)에 로우레벨 데이터가 인가되며, 이에 의하여 상기 레지스터간 데이터 전송부(330)의 NMOS 트랜지스터(N330)가 턴오프됨으로써, 제1 레지스터의 제1 노드(QR)에 저장된 하이레벨의 초기값이 그대로 유지된다.
상기의 과정을 파형도를 통하여 다시 살펴보기로 한다.
도 4b는 본원 발명의 일실시예에 따른 데이터 입력과정을 도시한 파형도이다.
먼저, 제1 레지스터를 통해 프로그램할 데이터를 제2 레지스터에 입력한다.
하이레벨의 입출력 제어신호(YADRV)가 인가된 상황에서 제1 데이터 입력신호(DL) 또는 제2 데이터 입력신호(DL_N)가 인가된다.
이와 같은 과정을 통해 제2 레지스터의 제1 노드(QL)에 특정데이터가 입력된다.
다음으로, 제2 레지스터에서 제1 레지스터로 데이터를 전송하기 전에 제1 레지스터를 초기화한다. 구체적으로 살펴보면, 감지노드 프리차지부(312)를 통해 감지노드를 하이레벨로 프리차지시켜 감지노드 센싱부(322)의 NMOS 트랜지스터(N322)를 턴온시킨다. 다음으로 하이레벨의 제2 데이터 설정 신호(SET_R)를 인가하면 상기 제1 노드(QR)에 하이레벨 데이터가 초기화된다.
다음으로, 상기 제2 레지스터의 제1 노드(QL)에 저장된 데이터를 제1 레지스터의 제1 노드(QR)에 전송한다. 이를 위해, 하이 레벨의 레지스터간 데이터 전송신호(DAT_TRAN)가 인가된다.
상기 제2 레지스터의 제1 노드(QL)에 로우레벨 데이터가 인가된 경우에는 제 2 노드(QL_N)에 하이레벨 데이터가 인가되며, 이에 의하여 상기 레지스터간 데이터 전송부(330)의 NMOS 트랜지스터(N330)가 턴온됨으로써, 접지전압이 제1 레지스터의 제1 노드(QR)에 인가된다.
그러나, 상기 제2 레지스터의 제1 노드(QL)에 하이레벨 데이터가 인가된 경우에는 제2 노드(QL_N)에 로우레벨 데이터가 인가되며, 이에 의하여 상기 레지스터간 데이터 전송부(330)의 NMOS 트랜지스터(N330)가 턴오프됨으로써, 제1 레지스터의 제1 노드(QR)에 저장된 하이레벨의 초기값이 그대로 유지된다.
이와 같은 과정을 통해 제2 레지스터에 저장된 데이터가 제1 레지스터로 전송된다.
다음으로, 제2 레지스터를 통해 프로그램할 데이터를 입력한다.
하이레벨의 입출력 제어신호(YADRV)가 인가된 상황에서 제1 데이터 입력신호(DL) 또는 제2 데이터 입력신호(DL_N)가 인가된다.
이와 같은 과정을 통해 제2 레지스터의 제1 노드(QL)에 특정데이터가 입력된다.
정리하면, 본원 발명에서는 페이지 버퍼를 플레인의 중앙에 위치시키기 위하여, 제1 레지스터와 제2 레지스터가 담당하는 메모리 셀 블록이 명확하게 구분되어 있다. 즉, 제1 레지스터에 저장된 데이터는 상기 제1 메모리 셀 블록 그룹(210)에 프로그램되고, 제2 레지스터에 저장된 데이터는 상기 제2 메모리 셀 블록 그 룹(220)에 프로그램된다. 따라서, 통상적으로 사용되는 듀얼 레지스터 구조의 페이지 버퍼와는 달리 하나의 레지스터만으로 특정 셀에 입력할 데이터를 설정하게 된다. 다만 이와 같은 구성은 최근 널리 사용되고 있는 멀티 레벨 셀 프로그램에 적합하지 않은 문제점이 있다.
하나의 셀에 2비트 이상의 데이터를 프로그램하는 멀티레벨 셀 불휘발성 메모리 장치의 경우 하위비트 프로그램 및 상위비트 프로그램을 진행하는데, 상위비트 프로그램 동작 전에 하위비트 프로그램 상태를 독출하여 그 상태를 구분하는 동작을 수행하게 된다. 이를 위해 두 개의 데이터 래치부를 이용한 구성을 취하고 있는 것이 통상적이다.
그러나, 본원 발명에서는 하나의 레지스터만이 이와 같은 역할을 수행하여야 한다. 이제 하나의 레지스터만으로 멀티 레벨 셀 프로그램을 하는 방법을 살펴보기로 한다.
도 5는 본원 발명에 따른 멀티레벨 셀 프로그램의 순서를 도시한 셀의 문턱전압 분포도이다.
본원 발명은 2 비트 멀티레벨 셀 프로그램에 대한 것이다.
제1 상태는 하위비트(LSB) 프로그램 및 상위비트(MSB) 프로그램 전의 상태를 나타내는 것이다. 이때 불휘발성 메모리 장치의 페이지 버퍼에는 '11'데이터가 순차적으로 입력된다.
제2 상태는 하위비트 프로그램은 하지 않고, 상위비트 프로그램만 실행한 경우의 분포를 나타내는 것이다. 이때 불휘발성 메모리 장치의 페이지 버퍼에는 '10'데이터가 순차적으로 입력된다.
제3 상태는 상위비트 프로그램은 하지 않고, 하위비트 프로그램만 실행한 경우의 분포를 나타내는 것이다. 이때 불휘발성 메모리 장치의 페이지 버퍼에는 '01'데이터가 순차적으로 입력된다.
제4 상태는 하위비트 프로그램 및 상위비트 프로그램을 모두 실행한 경우의 분포를 나타내는 것이다. 이때 불휘발성 메모리 장치의 페이지 버퍼에는 '00'데이터가 순차적으로 입력된다.
이제 그 프로그램 방법에 대하여 상세 순서를 살펴보기로 한다.
이후 설명될 프로그램 방법은 도 3의 제1 레지스터 또는 제2 레지스터 각각에 대해서 수행되는 동작이다. 즉, 제1 레지스터만으로도 상기 동작이 수행될 수 있으며, 제2 레지스터만으로도 상기 동작이 수행될 수 있다. 이하 설명에서는 제1 레지스터를 기준으로 설명하기로 한다.
도 6은 본원 발명의 일 실시예에 따른 멀티레벨 셀 프로그램 방법을 도시한 순서도이다.
먼저 하위비트 데이터를 설정한다(단계 610).
즉, 하위비트를 프로그램하려는 경우('00', '10' 데이터)에는 상기 데이터 래치부(318)의 제1 노드(QR)에 로우 레벨 데이터를 인가시킨다.
그러나, 하위비트를 프로그램하지 않는 경우('11', '01' 데이터)에는 상기 데이터 래치부(318)의 제1 노드(QR)에 하이 레벨 데이터를 인가시킨다.
상기 제1 노드에 데이터를 인가하는 방법은 앞서 레지스터간 데이터 전송부(330)를 통한 데이터 설정과정에서 설명한 바와 같다.
다음으로, 하위비트 프로그램을 진행한다(단계 620).
상기 감지노드 프리차지부(312)를 이용하여 감지노드(SO)를 하이레벨로 프리차지시킨 후, 하이레벨의 제1 데이터 전송신호(TRAN_R)를 인가하여 제1 노드(QR)에 저장된 데이터가 감지노드에 인가되도록 한다. 하위비트를 프로그램하고자 하는 경우('00', '10' 데이터)에는 로우레벨의 데이터가 감지노드에 인가되어 상기 감지노드는 로우레벨로 디스차지된다. 그러나, 하위비트를 프로그램하지 않는 경우('01', '11' 데이터)에는 하이레벨의 데이터가 감지노드에 인가되어 상기 감지노드는 하이레벨을 유지한다. 워드라인에 프로그램 전압 인가시에 감지노드의 전압레벨에 따라 프로그램 여부가 결정된다.
다음으로, 제2 검증전압(PV2)을 기준으로 상기 하위비트 프로그램에 대한 검증동작을 실시한다(단계 630).
이를 위해, 먼저 상기 감지노드 프리차지부(312)를 이용하여 감지노드(SO)와 비트라인을 하이레벨로 프리차지 시킨다.
다음으로, 검증하고자 하는 셀이 포함된 워드라인에 제2 검증전압(PV2)을 인 가하여 프로그램 여부를 검증하게 되는데, 해당 셀이 제2 검증전압(PV2) 이상으로 프로그램된 경우에는 해당 셀의 문턱전압이 제2 검증전압(PV2) 보다 크므로 해당 셀은 턴온되지 않아 비트라인에서 셀 스트링으로 이어지는 전류 경로가 형성되지 않는다. 따라서, 해당 비트라인은 하이레벨 전압을 그대로 유지한다.
그러나, 해당 셀이 제2 검증전압(PV2) 이상으로 프로그램되지 않은 경우에는 해당 셀의 문턱전압이 제2 검증전압(PV2) 보다 작으므로 해당 셀은 턴온되어 비트라인에서 셀 스트링으로 이어지는 전류 경로가 형성된다. 따라서, 해당 비트라인은 로우레벨로 전압을 디스차지 된다.
즉, 해당 셀이 제2 검증전압 이상으로 프로그램된 경우에는 해당 비트라인은 하이레벨 전압을 유지하고 그렇지 못한 경우에는 로우레벨 전압을 유지한다. 프로그램 대상이 아니었던 셀 역시 마찬가지로 로우레벨 전압을 유지한다. 비트라인의 전압레벨은 그대로 감지노드(SO)로 인가되며, 상기 감지노드 센싱부(322) 및 데이터 설정부(320)를 동작시켜 프로그램 여부에 따라 제1 노드(QR)의 데이터를 재설정 한다.
상기 하위비트 프로그램 동작에 의해 적절히 프로그램이 된 경우에는 상기 감지노드(SO)의 전압레벨이 하이레벨을 유지하므로, 이는 감지노드 센싱부(322)에 전달되어 접지전압이 상기 데이터 설정부(320)에 인가되도록 한다. 이와 동시에 하이레벨의 제2 데이터 설정신호(SET_R)를 인가시켜 제1 노드(QR)에 하이레벨 데이터가 저장되도록 한다. 그러나, 상기 하위비트 프로그램 동작에도 불구하고 프로그램이 되지 않은 경우에는 상기 감지노드(SO)의 전압레벨이 로우레벨로 천이되므로 상 기 감지노드 센싱부(322)가 동작하지 않아 초기에 저장되었던 제1 노드(QR)의 데이터가 그대로 유지된다.
참고로, 앞서 언급하였듯이 하위비트가 프로그램 대상이었던 셀의 경우 제1 노드(QR)에 로우 레벨 데이터가 저장되어 있었고, 소거 대상이었던 셀의 경우 제1 노드(QR)에 하이 레벨 데이터가 저장되어 있었다.
따라서, 프로그램 대상이면서 적절히 프로그램이 된 경우에는 제1 노드(QR)의 데이터가 하이 레벨 데이터로 변경된다. 그러나, 프로그램 대상이면서 프로그램이 되지 않은 경우에는 로우 레벨 데이터를 그대로 유지하게 된다. 한편, 소거 대상이었던 셀의 경우에는 최초의 하이 레벨 데이터를 그대로 유지하게 된다.
상기 검증동작에 따라 프로그램이 되지 않은 셀이 있는 경우에는 다시 프로그램 동작을 실시한다.
이와 같은 프로그램 및 검증 동작은 프로그램 대상이면서 프로그램이 되지 않은 셀이 없어질 때까지, 이상적으로는 특정 셀이 소거 대상인지 프로그램 대상인지 여부를 불문하고 제1 노드(QR)에 하이레벨 데이터가 저장될 때까지 반복된다.
다음으로, 상위비트 프로그램을 위해 상위비트 데이터를 설정한다(단계 640).
즉, 상위비트를 프로그램하려는 경우('01', '00' 데이터)에는 상기 데이터 래치부(318)의 제1 노드(QR)에 로우 레벨 데이터를 인가시킨다. 더욱 상세하게는 프리차지부에 하이레벨 전압을 인가하여 상기 감지노드 센싱부(322)의 NMOS 트랜지 스터(N322)를 턴온시키고, 하이레벨의 제1 데이터 설정 신호(RESET_R)를 인가시켜, 로우 레벨 전압이 제1 노드(QR)에 인가되도록 한다.
그러나, 상위비트를 프로그램하지 않는 경우('11', '10' 데이터)에는 상기 데이터 래치부(318)의 제1 노드(QR)에 하이 레벨 데이터를 인가시킨다. 더욱 상세하게는 프리차지부에 하이레벨 전압을 인가하여 상기 감지노드 센싱부(322)의 NMOS 트랜지스터(N322)를 턴온시키고, 하이레벨의 제2 데이터 설정 신호(SET_R)를 인가시켜, 하이 레벨 전압이 제1 노드(QR)에 인가되도록 한다.
다음으로, 상위비트 프로그램을 진행한다(단계 650).
상기 감지노드 프리차지부(312)를 이용하여 감지노드(SO)를 하이레벨로 프리차지시킨 후, 하이레벨의 제1 데이터 전송신호(TRAN_R)를 인가하여 제1 노드(QR)에 저장된 데이터가 감지노드에 인가되도록 한다. 상위비트를 프로그램하고자 하는 경우('01', '00' 데이터)에는 로우레벨의 데이터가 감지노드에 인가되어 상기 감지노드는 로우레벨로 디스차지된다. 그러나, 상위비트를 프로그램하지 않는 경우('11', '10' 데이터)에는 하이레벨의 데이터가 감지노드에 인가되어 상기 감지노드는 하이레벨을 유지한다. 워드라인에 프로그램 전압 인가시에 감지노드의 전압레벨에 따라 프로그램 여부가 결정된다.
다음으로, 제1 내지 제3 검증전압(PV1 ~ PV3)을 기준으로 상기 상위비트 프로그램에 대한 검증동작을 실시한다(단계 660~690). 도 7a 및 7b를 참조하여 상세 히 설명하도록 한다.
도 7a는 상기 제1 노드(QR)에 설정된 데이터가 하이레벨인 경우에 대한 검증 동작을 도시한 파형도이며, 도 7b는 상기 제1 노드(QR)에 설정된 데이터가 로우레벨인 경우에 대한 검증 동작을 도시한 파형도이다.
먼저 제1 검증전압을 기준으로 상위비트 프로그램에 대한 검증동작을 실시한다(단계 660).
이를 위해, 상기 감지노드 프리차지부(312)를 이용하여 감지노드(SO)와 비트라인을 하이레벨로 프리차지 시킨다(T1 구간).
또한, 하이 레벨의 드레인 선택 신호(DSL)와 소스 선택 신호(SSL)를 인가하하여, 비트라인과 셀 스트링을 접속시키고, 셀 스트링과 공통 소스라인을 접속시킨다. 또한, 제1 전압레벨(V1)의 비트라인 센싱신호(PBSENSE_R)를 인가하여 감지노드와 비트라인을 접속시킨다. 이에 따라, 비트라인의 전압이 점차적으로 상승하는 것을 볼 수 있다.
다음으로, 상기 감지노드 프리차지 동작을 중단하고 제1 검증전압을 기준으로 하여 특정 셀의 프로그램 여부에 따라 비트라인의 전압레벨을 평가시킨다(T2 구간).
이를 위해, 하이레벨의 프리차지 신호(PRECHb_R)를 인가하고, 선택된 워드라인에는 제1 검증전압(PV1)을 인가한다. 이때, 비선택된 워드라인에는 패스전압을 인가한다(미도시됨).
해당 셀의 프로그램 여부에 따라 비트라인의 전압레벨이 달라지게 되는바, 해당 셀이 프로그램된 경우(문턱전압이 제1 검증전압보다 큰 경우)에는 하위비트 프로그램에 대한 검증동작에서와 같이, 비트라인의 전압레벨이 하이레벨을 유지하게 되며, 프로그램이 수행되지 않은 경우(문턱전압이 제1 검증전압보다 작은 경우)에는 비트라인의 전압레벨이 로우레벨로 천이된다.
한편, 이 구간 동안에는 감지노드가 플로팅 상태에 있는바, 이를 이용하여 검증이 필요하지 않은 셀들에 대해서는 감지노드의 전압레벨을 로우레벨로 천이시키는 동작을 수행한다. 즉, 이미 제1 노드(QR)에 하이레벨 데이터가 인가된 경우(소거 대상 셀이거나, 프로그램 대상이면서 프로그램된 것으로 감지된 셀)에는 추가적인 검증동작이나 프로그램 동작이 불필요한 상태이므로 이에 대해서는 감지노드의 전압 레벨을 로우레벨로 천이시키게 된다.
이를 위해, 하이레벨의 제2 데이터 전송신호(TRAN_N_R)를 일정기간 인가시킨다. 이에 따라, 제1 노드(QR)에 저장된 데이터가 반전되어 감지노드에 인가되며, 제1 노드에 하이레벨 데이터가 저장되었던 경우(도 7a의 경우)에는 감지노드가 로우레벨로 천이됨을 볼 수 있다.
이와 같이 감지노드가 로우레벨로 천이된 후에 각 구간에서 검증을 거치게 되지만, 감지노드가 다시 하이레벨로 상승하지는 못하게 된다. 따라서, 감지노드 센싱부(322)가 동작하지 않게 되며, 제1 노드(QR)에 저장되었던 하이레벨 데이터는 그대로 유지되게 된다.
따라서, 이와 같은 동작에 따라 검증이 불필요한 셀(소거대상 셀)이나 검증을 한번 통과한 셀들은 확정적으로 검증대상에서 제외되는 효과가 있다.
다음으로, 상기 제1 검증전압을 기준으로 한 평가 결과를 센싱한다(T3).
이를 위해, 비트라인 센싱부(314)에 제2 전압레벨(V2)의 비트라인 센싱신호(PBSENSE_R)를 인가한다. 따라서, 해당 셀이 제1 검증전압 이상으로 프로그램된 경우에는 비트라인의 전압레벨이 커서 상기 NMOS 트랜지스터(N314)가 턴온되지 않아 감지노드의 전압레벨이 그대로 유지된다.
그러나, 해당 셀이 제1 검증전압 이상으로 프로그램되지 않은 경우에는 비트라인의 전압레벨이 낮아서 상기 NMOS 트랜지스터(N314)가 턴온되며, 이에 따라 감지노드의 전압레벨이 로우 레벨로 천이된다.
따라서, 특정 셀의 프로그램 여부에 따라 감지노드 센싱부(322)의 동작여부가 결정된다. 즉, 특정 셀이 프로그램된 경우에 한하여 상기 감지노드 센싱부(322)가 동작하여 접지전압을 데이터 설정부(320)로 전달하게 된다.
한편, 이 구간에서는 하이레벨의 제2 데이터 설정신호(SET_R)를 인가한다. 이에 따라, 특정 셀이 프로그램된 경우에는 접지전압이 제2 노드(QR_N)에 인가되며, 제1 노드(QR)에 하이레벨 데이터가 저장된다.
도 7a의 경우 최초 제1 노드(QR)에 하이레벨 데이터가 저장되어 있었고, T2 구간에서 제2 데이터 전송신호(TRAN_N_R)의 인가에 따라, 감지노드가 로우레벨로 천이되었는바, 이 경우 검증대상에서 제외되게 된다. 따라서, 제1 노드(QR)의 하이레벨 데이터가 그대로 유지된다.
도 7b의 경우 최초 제1 노드(QR)에 로우레벨 데이터가 저장되어 있었고(프로그램 대상), 해당 셀의 프로그램 여부에 따라 제1 노드(QR)에 인가되는 데이터가 달라지게 된다. 프로그램 동작에도 불구하고 프로그램이 되지 않으면(즉, 문턱전압이 제1 검증전압보다 작은 경우) 제1 노드(QR)에 로우레벨 데이터가 그대로 유지된다.
그러나, 프로그램이 성공하면(즉, 문턱전압이 제1 검증전압보다 큰 경우) 제1 노드(QR)에 하이레벨 데이터가 저장된다.
정리하면, 상기 프로그램에 의해 제1 검증전압 이상으로 프로그램된 경우에는 제1 노드(QR)에 하이레벨 데이터가 저장되도록 설정하며(단계 662), 그렇지 못한 경우에는 초기에 제1 노드(QR)에 저장된 데이터가 그대로 유지되도록 한다. 그리고, 이후 제2 검증전압을 기준으로 하는 검증동작을 실시하게 된다.
이제 제2 검증전압을 기준으로 상위비트 프로그램에 대한 검증동작을 실시한다(단계 670).
먼저, 제2 검증전압(PV2)을 기준으로 하여 특정 셀의 프로그램 여부에 따라 비트라인의 전압레벨을 평가시킨다(T4 구간).
이를 위해, 선택된 워드라인에는 제2 검증전압(PV2)을 인가하고, 비선택된 워드라인에는 패스전압을 인가한다(미도시됨).
해당 셀의 프로그램 여부에 따라 비트라인의 전압레벨이 달라지게 되는바, 해당 셀이 프로그램된 경우(문턱전압이 제2 검증전압보다 큰 경우)에는 비트라인의 전압레벨이 하이레벨을 유지하게 되며, 프로그램이 수행되지 않은 경우(문턱전압이 제2 검증전압보다 작은 경우)에는 비트라인의 전압레벨이 로우레벨로 천이된다.
다음으로, 상기 제2 검증전압을 기준으로 한 평가 결과를 센싱한다(T5).
이를 위해, 비트라인 센싱부(314)에 제2 전압레벨(V2)의 비트라인 센싱신호(PBSENSE_R)를 인가한다. 따라서, 해당 셀이 제2 검증전압 이상으로 프로그램된 경우에는 비트라인의 전압레벨이 커서 상기 NMOS 트랜지스터(N314)가 턴온되지 않아 감지노드의 전압레벨이 그대로 유지된다.
그러나, 해당 셀이 제2 검증전압 이상으로 프로그램되지 않은 경우에는 비트라인의 전압레벨이 낮아서 상기 NMOS 트랜지스터(N314)가 턴온되며, 이에 따라 감지노드의 전압레벨이 로우레벨로 천이된다.
따라서, 특정 셀의 프로그램 여부에 따라 감지노드 센싱부(322)의 동작여부가 결정된다. 즉, 특정 셀이 프로그램된 경우에 한하여 상기 감지노드 센싱부(322)가 동작하여 접지전압을 데이터 설정부(320)로 전달하게 된다.
한편, 이 구간에서는 하이레벨의 제1 데이터 설정신호(RESET_R)를 인가한다. 이에 따라, 특정 셀이 프로그램된 경우에는 접지전압이 제1 노드(QR)에 인가되며, 제1 노드(QR)에 로우레벨 데이터가 저장된다.
상기 구간에서는 앞선 구간(T3)에서와는 달리 제1 데이터 설정신호를 인가하고 있으며, 이는 본원 발명의 특징적인 구송요소이다. 이에 대하여 더욱 상세히 설명하기로 한다.
도 5를 다시 참조하면, 하위비트 프로그램에 의해서 제1 상태('11')와 제 3상태('10')의 분포가 형성된다. 이에 대하여 상위비트 프로그램을 실시하게 되면, 제2 상태('01')와 제4 상태('00')가 형성되어 총 네 가지 상태가 형성된다.
이때, 제2 상태는 제1 상태에 대한 프로그램으로부터 비롯된 것이며, 제4 상태는 제3상태에 대한 프로그램으로부터 비롯된 것이다.
한편, 상위비트 프로그램에 대비하여 제1 노드(QR)에 데이터를 설정하는 단계(640)에서는 프로그램하고자 하는 목적상태가 제2 상태인지 제4 상태인지를 불문하고 로우레벨의 동일한 데이터가 인가된다. 따라서, 검증을 실시할 경우 목적상태가 제2 상태인지 제4 상태인지에 대한 정보가 없이 검증한다면, 제4 상태를 목적으로 하는 경우에는 제1 검증전압(PV1)이상으로만 프로그램되면 검증이 종료되는 문제점이 발생할 수 있다. 즉, 두 상태를 구분하여 검증할 필요성이 있는 것이다.
종래 기술에서는 이를 위해, 상위비트 프로그램 동작전에 하위비트 프로그램 상태를 독출하여 그 상태를 구분하는 동작을 수행하였다. 또한, 이를 위해 두개의 데이터 래치부를 이용한 구성을 취하고 있다. 본원 발명에서는, 하나의 데이터 래치부만으로 이러한 구분 동작을 실시할 수 있는 방법을 제시하고자 한다.
하위비트 프로그램이 종료되면 제1 상태와 제3 상태의 분포가 남는다. 따라서, 제4 상태로 프로그램하고자 하는 경우 해당 셀들은 상위비트 프로그램 전에 이미 제2 검증전압 이상의 문턱전압을 갖고 있다.
즉, 제1 노드에 동일하게 로우레벨 데이터가 인가되더라도 제2 상태로 프로그램하고자 하는 경우에는 해당 셀이 제1 검증전압과 제2 검증전압 사이에 분포하겠지만, 제4 상태로 프로그램하고자 하는 경우에는 해당 셀이 제2 검증전압과 제3 검증전압사이에 분포하게 됨으로써, 그 문턱전압의 분포가 상이하게 된다.
이와 같은 현상을 이용하여 제1 검증전압에 의한 검증이후 순차적으로 제2 검증전압에 의한 검증을 거치게 된다. 즉, 제2 상태로 프로그램하고자 하는 경우에는 제1 검증전압 이상으로만 프로그램되면 검증이 종료된다. 이를 위해, 앞선 단계(660, 662)에서 제1 검증전압 이상으로 프로그램된 경우 제1 노드의 데이터를 하이 레벨로 설정하였다. 다만, 이러한 동작은 제4 상태로 프로그램하고자 하는 경우에도 마찬가지로 설정되므로 별도의 조치를 취할 필요가 있다.
즉, 제4 상태로 프로그램하고자 하는 셀들은 이미 제2 검증전압 이상으로 프로그램 되어 있는 상태이므로, 제2 검증전압을 기준으로 검증하여 그보다 문턱전압이 높은 경우에는 제4 상태로 프로그램하고자 하는 셀로 간주하고 제1 노드의 데이터를 상기 단계(660, 662)와 상반된 레벨로 설정한다.
다시 말하면, 제1 검증전압이상으로 프로그램이 종료된후 제2 검증전압을 기준으로 다시 검증하여 제2 상태로 프로그램하고자 하는 셀과 제4 상태로 프로그램 하고자 하는 셀로 구분하는 것이다. 제2 상태로 프로그램하고자 하는 셀은 더이상 프로그램하는 것이 불필요하므로 제1 노드에 저장된 하이레벨 데이터를 그대로 유지시키고, 제4 상태로 프로그램하고자 하는 셀은 제3 검증 전압이상으로 문턱전압을 상승시킬 필요가 있으므로, 제1 노드에 저장된 하이레벨 데이터를 로우레벨 데이터로 천이시키는 것이다.
따라서, 상기 제2 검증전압을 기준으로 하는 검증동작을 통해 제2 검증전압이상으로 프로그램된 경우라고 센싱되면 제1 노드에 로우레벨 데이터가 설정되도록 제1 데이터 설정신호(RESET_R)를 하이 레벨로 인가한다.
만약, 제2 검증전압 이상으로 프로그램되지 않은 경우라면 데이터 센싱부(322) 자체가 동작하지 않으므로, 제1 노드에 저장되었던 데이터가 그대로 유지된다.
도 7b를 다시 참조하면, 상기 센싱결과 제2 검증전압이상으로 프로그램된 경우(제4 상태로 프로그램하려는 경우)라고 판단되어 제1 노드(QR)의 데이터를 로우레벨 데이터로 설정하였다. 만약, 센싱결과 제2 검증전압보다 낮게 프로그램된 경우(제2 상태로 프로그램하려는 경우)라면 제1 노드(QR)의 데이터가 하이레벨로 유지될 것이다.
정리하면, 상기 프로그램에 의해 제2 검증전압 이상으로 프로그램된 경우에는 제1 노드(QR)에 로우레벨 데이터가 저장되도록 설정하며(단계 672), 그렇지 못한 경우에는 초기에 제1 노드(QR)에 저장된 데이터가 그대로 유지되도록 한다. 그 리고, 이후 제3 검증전압을 기준으로 하는 검증동작을 실시하게 된다.
이제, 제3 검증전압을 기준으로 상위비트 프로그램에 대한 검증동작을 실시한다(단계 680).
먼저, 제3 검증전압(PV3)을 기준으로 하여 특정 셀의 프로그램 여부에 따라 비트라인의 전압레벨을 평가시킨다(T6 구간).
이를 위해, 선택된 워드라인에는 제3 검증전압(PV3)을 인가하고, 비선택된 워드라인에는 패스전압을 인가한다(미도시됨). 제3 검증전압을 기준으로 하여 특정 셀의 프로그램 여부에 따라 비트라인의 전압레벨을 평가시킨다.
해당 셀의 프로그램 여부에 따라 비트라인의 전압레벨이 달라지게 되는바, 해당 셀이 프로그램된 경우(문턱전압이 제3 검증전압보다 큰 경우)에는 비트라인의 전압레벨이 하이레벨을 유지하게 되며, 프로그램이 수행되지 않은 경우(문턱전압이 제3 검증전압보다 작은 경우)에는 비트라인의 전압레벨이 로우레벨로 천이된다.
다음으로, 상기 제3 검증전압을 기준으로 한 평가 결과를 센싱한다(T7).
이를 위해, 비트라인 센싱부(314)에 제2 전압레벨(V2)의 비트라인 센싱신호(PBSENSE_R)를 인가한다. 따라서, 해당 셀이 제3 검증전압 이상으로 프로그램된 경우에는 비트라인의 전압레벨이 커서 상기 NMOS 트랜지스터(N314)가 턴온되지 않아 감지노드의 전압레벨이 그대로 유지된다.
그러나, 해당 셀이 제3 검증전압 이상으로 프로그램되지 않은 경우에는 비트라인의 전압레벨이 낮아서 상기 NMOS 트랜지스터(N314)가 턴온되며, 이에 따라 감지노드의 전압레벨이 로우레벨로 천이된다.
따라서, 특정 셀의 프로그램 여부에 따라 감지노드 센싱부(322)의 동작여부가 결정된다. 즉, 특정 셀이 프로그램된 경우에 한하여 상기 감지노드 센싱부(322)가 동작하여 접지전압을 데이터 설정부(320)로 전달하게 된다.
한편, 이 구간에서는 하이레벨의 제2 데이터 설정신호(SET_R)를 인가한다. 이에 따라, 특정 셀이 프로그램된 경우에는 접지전압이 제2 노드(QR_N)에 인가되며, 제1 노드(QR)에 하이레벨 데이터가 저장된다.
도 7b를 다시 참조하면, 앞선 구간에서 센싱결과 제1 노드(QR)에 로우레벨 데이터가 저장되어 있었고(프로그램 대상), 해당 셀의 프로그램 여부에 따라 제1 노드(QR)에 인가되는 데이터가 달라지게 된다. 프로그램 동작에도 불구하고 프로그램이 되지 않으면(즉, 문턱전압이 제3 검증전압보다 작은 경우) 제1 노드(QR)에 로우레벨 데이터가 그대로 유지된다.
그러나, 프로그램이 성공하면(즉, 문턱전압이 제3 검증전압보다 큰 경우) 제1 노드(QR)에 하이레벨 데이터가 저장된다.
정리하면, 상기 프로그램에 의해 제3 검증전압 이상으로 프로그램된 경우에는 제1 노드(QR)에 하이레벨 데이터가 저장되도록 설정하며(단계 682), 그렇지 못 한 경우에는 초기에 제1 노드(QR)에 저장된 데이터가 그대로 유지되도록 한다.
다음으로, 제1 노드(QR)에 설정된 데이터를 판독하여 프로그램이 완료되었는지 여부를 판단한다(단계 690).
앞선 단계들(660 내지 690)을 순차적으로 수행한 결과, 제1 노드에 모두 하이레벨 데이터가 설정된 경우에는 프로그램이 모두 완료된 것으로 보고 상위비트 프로그램을 종료한다.
그러나, 제1 노드에 로우레벨 데이터가 설정된 페이지 버퍼가 있는 경우에는 상위 비트 프로그램 동작을 반복하여 실시한다.
이와 같은 동작은 각 페이지 버퍼의 제1 노드에 저장된 데이터의 전압 레벨을 근거로 판단하여 수행된다. 도 3에는 도시되어 있지 않으나, 이와 같은 동작을 위하여 통상적으로 제1 노드의 전압이 게이트로 인가되고 전원 전압이 소스 단자와 접속되는 PMOS 트랜지스터를 사용하고 있다. 즉, 제1 노드의 전압에 따라 해당 트랜지스터의 턴온 여부가 결정되며, 그에 따라 전원전압이 타측 단자에 인가되는지 여부가 결정되므로 이를 근거로 제1 노드 전압의 레벨을 판단하게 된다. 예를 들어, 제1 노드의 전압이 로우 레벨인 경우에는 해당 트랜지스터가 턴온되어 전원전압이 타측 단자로 흘러가지만, 제1 노드의 전압이 하이 레벨인 경우에는 해당 트랜지스터는 턴오프 되어 플로팅 상태가 된다.
정리하면, 도 5 내지 7에 설명된 멀티 레벨 셀 프로그램 방법에 따라 하나의 레지스터만으로도 멀티 레벨 셀 프로그램 방법이 가능하게 된다.
따라서, 도 3에 도시된 본원 발명의 페이지 버퍼를 통해서도 통상적인 페이지 버퍼의 동작이 충분히 가능하게 된다.
도 1은 통상적인 불휘발성 메모리장치를 도시한 블록도이다.
도 2는 본원 발명의 일실시예에 따른 불휘발성 메모리 장치의 메모리 셀 블록과 페이지 버퍼부의 접속관계를 도시한 도면이다.
도 3은 본원 발명의 일실시예에 따른 페이지 버퍼를 도시한 회로도이다.
도 4a는 본원 발명의 일실시예에 따른 데이터 출력과정을 도시한 파형도이다.
도 4b는 본원 발명의 일실시예에 따른 데이터 입력과정을 도시한 파형도이다.
도 5는 본원 발명에 따른 멀티레벨 셀 프로그램의 순서를 도시한 셀의 문턱전압 분포도이다.
도 6은 본원 발명의 일 실시예에 따른 멀티레벨 셀 프로그램 방법을 도시한 순서도이다.
도 7a는 제1 레지스터의 제1 노드에 설정된 데이터가 하이레벨인 경우에 대한 검증 동작을 도시한 파형도이다.
도 7b는 제1 레지스터의 제1 노드에 설정된 데이터가 로우레벨인 경우에 대한 검증 동작을 도시한 파형도이다.
<도면의 주요 부분에 대한 설명>
300: 페이지 버퍼
310: 제1 레지스터
330: 레지스터간 데이터 전송부
340: 데이터 입출력부
350: 제2 레지스터
312, 352: 감지노드 프리차지부
314, 354: 비트라인 센싱부
316, 356: 데이터 전송부
318, 358: 데이터 래치부
320, 360: 데이터 설정부
322, 362: 감지노드 센싱부

Claims (16)

  1. 제1 메모리 셀 블록 그룹에 포함된 셀들에 프로그램할 데이터를 임시 저장하거나 해당 메모리 셀의 데이터를 독출하여 저장하는 제1 레지스터와,
    제2 메모리 셀 블록 그룹에 포함된 셀들에 프로그램할 데이터를 임시 저장하거나 해당 메모리 셀의 데이터를 독출하여 저장하는 제2 레지스터와,
    상기 제1 레지스터 및 제2 레지스터에 특정 데이터를 입력시키거나, 상기 제1 레지스터 및 제2 레지스터에 저장된 데이터를 외부로 출력시키는 데이터 입출력부와,
    상기 제2 레지스터에 저장된 데이터의 레벨에 따라 제1 레지스터에 접지전압을 인가시키는 레지스터간 데이터 전송부를 포함하는 페이지 버퍼.
  2. 제1항에 있어서, 상기 제1 메모리 셀 블록 그룹과 제2 메모리 셀 블록 그룹에 속하는 메모리 셀 블록의 개수는 동일한 것을 특징으로 하는 페이지 버퍼.
  3. 제1항에 있어서, 상기 제1 레지스터는 비트라인과 감지노드를 선택적으로 접속시켜 특정 셀에 저장된 데이터를 센싱하는 제1 비트라인 센싱부와,
    감지노드에 하이레벨의 전원 전압을 인가하는 제1 감지노드 프리차지부와,
    특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 제1 데이터 래치부와,
    상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 제1 데이터 전송부와,
    상기 데이터 래치부에 저장시킬 데이터를 입력하는 제1 데이터 설정부와,
    상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 제1 감지노드 센싱부를 포함하는 것을 특징으로 하는 페이지 버퍼.
  4. 제1항에 있어서, 상기 제2 레지스터는 비트라인과 감지노드를 선택적으로 접속시켜 특정 셀에 저장된 데이터를 센싱하는 제2 비트라인 센싱부와,
    감지노드에 하이레벨의 전원 전압을 인가하는 제2 감지노드 프리차지부와,
    특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 제2 데이터 래치부와,
    상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 제2 데이터 전송부와,
    상기 데이터 래치부에 저장시킬 데이터를 입력하는 제2 데이터 설정부와,
    상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 제2 감지노드 센싱부를 포함하는 것을 특징으로 하는 페이지 버퍼.
  5. 삭제
  6. 제1항에 있어서, 상기 레지스터간 데이터 전송부는 제2 레지스터에 저장된 데이터가 로우 레벨인 경우 제1 레지스터에 저장된 데이터를 유지시키고, 제2 레지스터에 저장된 데이터가 하이 레벨인 경우 제1 레지스터에 접지 전압을 인가시켜 로우 레벨 데이터를 저장시키는 것을 특징으로 하는 페이지 버퍼.
  7. 제1 메모리 셀 블록 그룹과 접속되는 제1 레지스터 및 제2 메모리 셀 블록 그룹과 접속되는 제2 레지스터를 포함하는 페이지 버퍼가 제공되는 단계와,
    상기 제1 메모리 셀 블록 그룹에 저장시킬 데이터를 상기 제2 레지스터에 저장시키는 단계와,
    상기 제2 레지스터에 저장된 데이터를 제1 레지스터에 전송하는 단계와,
    상기 제2 메모리 셀 블록 그룹에 저장시킬 데이터를 상기 제2 레지스터에 저장시키는 단계와,
    상기 각 레지스터에 저장된 데이터에 따라 제1 메모리 셀 블록 그룹에 포함된 셀 또는 제2 메모리 셀 블록 그룹에 포함된 셀을 프로그램하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  8. 제7항에 있어서, 상기 제1 레지스터에 전송하는 단계는 제1 레지스터의 데이터 래치부의 제1 노드에 하이 레벨 데이터를 저장시키는 단계와,
    상기 제2 레지스터의 데이터 래치부의 제1 노드에 저장된 데이터의 레벨에 따라 상기 제1 레지스터의 제1 노드의 데이터를 설정하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  9. 제8항에 있어서, 상기 데이터를 설정하는 단계는 상기 제1 레지스터의 제1 노드에 저장된 데이터가 하이 레벨인 경우 상기 제2 레지스터의 제1 노드에 저장된 하이 레벨 데이터를 유지시키는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  10. 제8항에 있어서, 상기 데이터를 설정하는 단계는 상기 제1 레지스터의 제1 노드에 저장된 데이터가 로우 레벨인 경우 상기 제2 레지스터의 제1 노드에 저장된 하이 레벨 데이터를 로우 레벨 데이터로 천이시키는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  11. 제1 메모리 셀 블록 그룹과 접속되는 제1 레지스터 및 제2 메모리 셀 블록 그룹과 접속되는 제2 레지스터를 포함하는 페이지 버퍼가 제공되는 단계와,
    각 메모리 셀에 대하여 하위비트 프로그램을 완료하는 단계와,
    상기 제1 레지스터의 데이터 래치부의 제1 노드에 상위비트 데이터를 설정하는 단계와,
    상위비트 프로그램을 실시하는 단계와,
    제1 검증전압이상으로 프로그램된 경우 상기 제1 노드에 제1 데이터를 설정하는 단계와,
    제2 검증전압이상으로 프로그램된 경우 상기 제1 노드에 상기 제1 데이터와 상반된 레벨의 제2 데이터를 설정하는 단계와,
    제3 검증전압이상으로 프로그램된 경우 상기 제1 노드에 상기 제1 데이터를 설정하는 단계와,
    상기 제1 노드에 설정된 데이터에 따라 상기 상위비트 프로그램을 반복하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  12. 제11항에 있어서, 상기 상위비트 데이터를 설정하는 단계는 프로그램 대상인 경우 제1 노드에 상기 제2 데이터를 설정하고 소거 대상인 경우 제1 노드에 상기 제1 데이터를 설정하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  13. 제11항에 있어서, 상기 제1 검증전압이상으로 프로그램된 경우 상기 제1 노드에 제1 데이터를 설정하는 단계는 제1 검증전압이상으로 프로그램된 경우에 로우레벨 전압을 데이터 설정부로 인가시키는 단계와,
    상기 데이터 설정부에 하이레벨의 제2 데이터 설정 신호를 인가하여 상기 제1 노드에 하이 레벨 전압을 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  14. 제11항에 있어서, 상기 제2 검증전압이상으로 프로그램된 경우 상기 제1 노 드에 제2 데이터를 설정하는 단계는 제2 검증전압이상으로 프로그램된 경우에 로우레벨 전압을 데이터 설정부로 인가시키는 단계와,
    상기 데이터 설정부에 하이레벨의 제1 데이터 설정 신호를 인가하여 상기 제1 노드에 로우 레벨 전압을 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  15. 제11항에 있어서, 상기 제3 검증전압이상으로 프로그램된 경우 상기 제1 노드에 제1 데이터를 설정하는 단계는 제3 검증전압이상으로 프로그램된 경우에 로우레벨 전압을 데이터 설정부로 인가시키는 단계와,
    상기 데이터 설정부에 하이레벨의 제2 데이터 설정 신호를 인가하여 상기 제1 노드에 하이 레벨 전압을 인가시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
  16. 제11항에 있어서, 상기 제1 노드에 설정된 데이터에 따라 상기 상위비트 프로그램을 반복하는 단계는 복수의 페이지 버퍼의 제1 노드에 설정된 데이터가 모두 제1 데이터인 경우 상위비트 프로그램 반복을 중단하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법.
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