KR20190016633A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 선택된 메모리 블록에 포함된 메모리 셀들의 문턱 전압을 낮추고, 상기 메모리 셀들의 문턱 전압 분포를 찾기 위한 소거 검증 동작을 수행하는 주변 회로들; 및 상기 소거 검증 동작에 의해 찾아진 소거 상태의 문턱 전압 분포에 따라 전압 설정 코드를 출력하는 제어 로직을 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 장치의 소거 및 프로그램 동작 방법에 관한 것이다.
메모리 장치는 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다.
이 중에서, 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 휘발성 메모리 장치에 비하여 상대적으로 느리지만, 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위하여, 휴대용 전자 기기에 불휘발성 메모리 장치가 많이 사용된다.
불휘발성 메모리 장치는 데이터가 저장되는 방식에 따라 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferro electric RAM) 등으로 구분될 수 있다.
플래시 메모리는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시예는 메모리 장치의 동작 속도를 개선할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 장치는, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱 전압을 낮추고, 상기 메모리 셀들의 문턱 전압 분포를 찾기 위한 소거 검증 동작을 수행하는 주변 회로들; 및 상기 소거 검증 동작에 의해 찾아진 소거 상태의 문턱 전압 분포에 따라 전압 설정 코드를 출력하는 제어 로직을 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 선택된 메모리 블록에 소거 펄스를 인가하는 단계; 상기 소거 펄스 인가 후, 상기 선택된 메모리 블록의 소거 상태에 따라 프로그램 검증 전압을 설정하는 단계; 및 상기 프로그램 검증 전압을 사용하여 상기 선택된 메모리 블록의 프로그램 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 메모리 셀들의 소거 동작을 수행하는 단계; 상기 소거된 메모리 셀들의 문턱 전압에 따라 프로그램 검증 전압을 설정하는 단계; 및 상기 프로그램 검증 전압을 사용하여 상기 소거된 메모리 셀들의 프로그램 동작을 수행하는 단계를 포함한다.
본 기술은 메모리 장치의 소거 동작을 개선함으로써 메모리 장치의 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면이다.
도 4는 도 2의 메모리 블록이 3차원으로 구성된 실시예를 설명하기 위한 도면이다.
도 5는 도 2의 메모리 블록이 3차원으로 구성된 다른 실시예를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 8은 도 7의 소거 동작을 구체적으로 설명하기 위한 순서도이다.
도 9는 본 발명의 소거 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 10은 본 발명의 소거 동작에 따른 메모리 블록의 상태 정보를 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 제어 로직을 설명하기 위한 도면이다.
도 12는 도 7의 프로그램 동작을 구체적으로 설명하기 위한 순서도이다.
도 13은 본 발명의 프로그램 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 14는 본 발명의 실시예에 따른 프로그램 동작으로 인한 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시예에 따른 프로그램 동작으로 인한 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 16은 본 발명의 실시예에 따른 메모리 장치의 동작 시간을 설명하기 위한 도면이다.
도 17은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 메모리 장치(1100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래시 메모리(FLASH Memory)를 포함할 수 있다.
메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; k는 양의 정수)을 포함할 수 있다. 메모리 블록들(MB1~MBk)에는 유저(user)가 사용하는 메인 데이터와 메모리 장치(1100) 내부에서 사용되는 플래그 데이터가 저장될 수 있다. 플래그 데이터에는 메모리 장치(1100)의 동작에 관한 소거 상태 정보(erase status information)가 포함될 수 있다.
메모리 블록들(MB1~MBk) 각각에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 더 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines)을 포함할 수 있다. 예를 들면, 메모리 블록들(MB1~MBk)에 U자 형태의 스트링들이 포함된 경우, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다.
로컬 라인들(LL)은 메모리 블록들(MB1~MBk)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들에서 페이지들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들에서 페이지들은 기판에 수직 방향으로 배열될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록의 소거 동작 시, 선택된 메모리 블록의 웰(well)에 소거 펄스를 적어도 한 번 인가할 수 있고, 선택된 메모리 블록의 소거 검증 동작을 수행할 수 있고, 소거 검증 동작의 결과를 선택된 메모리 블록의 플래그 셀들에 저장할 수 있고, 플래그 셀들에 저장된 정보를 기초로 하여 선택된 메모리 블록의 프로그램 동작을 수행할 수 있다.
예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 코드(OP_CODE)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 동작 코드(OP_CODE)에는 다양한 동작에서 사용되는 다양한 전압들을 생성하기 위한 다양한 코드들이 포함될 수 있다. 예를 들면, 동작 코드(OP_CODE)에는 소거 동작 및 프로그램 동작 시 사용될 수 있는 전압 설정 코드(voltage setup code; VCODE#)가 포함될 수 있다. 전압 설정 코드(VCODE#)는 도 11에서 후술하도록 한다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 동작 전압들(Vop)을 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다. 또한, 페이지 버퍼 그룹(230)은 프로그램 동작 시, 플래그 셀들로부터 리드된 소거 상태 정보(ES#)를 제어 로직(300)으로 전송할 수 있다. 또한, 페이지 버퍼 그룹(230)은 센싱 동작 시, 메모리 셀들로부터 수신된 센싱 전압(VPB)을 센싱 회로(260)에 전송할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 코드(OP_CODE), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 특히, 제어 로직(300)은 소거 동작 시 소거 검증 동작이 패스(pass)로 판단되면, 소거 검증 전압을 조절하여 소거 검증 동작이 재 수행되도록 주변 회로들(200)을 제어할 수 있다. 예를 들면, 제어 로직(300)은 소거 검증 전압을 설정된 오프셋(offset)만큼씩 낮추면서 소거 검증 동작이 재 수행되도록 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 소거 검증 동작이 페일(fail)로 판단되면, 선택된 메모리 블록의 플래그 셀들에 소거 상태 정보(ES#)가 저장되도록 주변 회로들(200)을 제어할 수 있다. 즉, 소거 검증 동작 시, 소거 검증 전압보다 높은 문턱 전압을 가지는 메모리 셀이 검출되면 소거 검증 동작은 페일(fail)로 판단될 수 있다.
제어 로직(300)은 프로그램 동작 시, 소거 상태 정보에 따라 프로그램 검증 전압을 설정하고, 설정된 프로그램 검증 전압을 사용하여 프로그램 동작이 수행될 수 있도록 주변 회로들(200)을 제어할 수 있다.
도 3은 도 2의 메모리 블록을 설명하기 위한 도면으로써, 제1 메모리 블록(MB1)을 예를 들어 설명하도록 한다.
도 3을 참조하면, 제1 메모리 블록(MB1)에는 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 제1 메모리 블록(MB1)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 할 수 있다. 따라서, 제1 메모리 블록(MB1)에는 워드 라인들(WL1~WL16)의 개수만큼 페이지들(PG)이 포함될 수 있다.
도 4는 도 2의 메모리 블록이 3차원으로 구성된 실시예를 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 도 4에서는 이해를 돕기 위하여 제1 메모리 블록(MB1)의 내부 구성이 도시되고, 나머지 메모리 블록들(MB2~MBk)의 내부 구성은 생략되어 있다. 제2 내지 제k 메모리 블록들(MB2~ MBk)도 제1 메모리 블록(MB1)과 동일하게 구성될 수 있다.
제1 메모리 블록(MB1)은 다수의 스트링들(ST11~ST1n, ST21~ST2n)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1n, ST21~ST2n) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 4에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1n, ST21~ST2n) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCm), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCm)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCm) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1n)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2n)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1n, ST21~ST2n)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제m 메모리 셀들(MC1~MCm)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제m 메모리 셀들(MC1~MCm)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제m 메모리 셀들(MCp+1~MCm)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제m 메모리 셀들(MCp+1~MCm)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제m 메모리 셀들(MCp+1~MCm)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제m 메모리 셀들(MC1~MCm)의 게이트들은 각각 제1 내지 제m 워드 라인들(WL1~WLm)에 연결될 수 있다.
실시 예로서, 제1 내지 제m 메모리 셀들(MC1~MCm) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCm) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1n)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2n)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 4에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제n 열의 스트링들(ST1n, ST2n)은 제n 비트 라인(BLn)에 연결될 수 있다. 행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1n) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2n) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLm) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 2의 메모리 블록이 3차원으로 구성된 다른 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk)을 포함할 수 있다. 도 5에서는 이해를 돕기 위해 제1 메모리 블록(MB1)의 내부 구성이 도시되고, 나머지 메모리 블록들(MB2~MBk)의 내부 구성은 생략되어 있다. 제2 내지 제k 메모리 블록들(MB1~MBk)도 제1 메모리 블록(MB1)과 동일하게 구성될 수 있다.
제1 메모리 블록(MB1)은 다수의 스트링들(ST11'~ST1n', ST21'~ST2n')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1n', ST21'~ST2n') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 n개의 스트링들이 배열될 수 있다. 도 5에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수도 있다.
다수의 스트링들(ST11'~ST1n', ST21'~ST2n') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제m 메모리 셀들(MC1~MCm), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCm) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1n')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2n')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1n', ST21'~ST2n')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제m 메모리 셀들(MC1~MCm)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제m 메모리 셀들(MC1~MCm)의 게이트들은 각각 제1 내지 제m 워드 라인들(WL1~WLm)에 연결될 수 있다.
실시 예로서, 제1 내지 제m 메모리 셀들(MC1~MCm) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제1 메모리 블록(MB1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCm) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(ST11'~ST1n')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21'~ST2n')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 제1 메모리 블록(MB1)은 도 4의 제1 메모리 블록(MB1)과 유사한 등가 회로를 가질 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 블록을 설명하기 위한 도면이다.
도 6을 참조하면, 소거 동작 시 소거 검증 동작이 페일(fail)로 판단되면 선택된 메모리 블록의 소거 상태 정보를 저장하기 위하여, 메모리 블록들(MB1~MBk)은 플래그 블록들(flag blocks; MB1_F~MBk_F)을 포함할 수 있다. 예를 들면, 메모리 블록들(MB1~MBk)은 메인 데이터(main data)와 플래그 데이터(flag data)를 구분하여 저장하도록 메인 블록들(main block; MB1_M~MBk_M)과 플래그 블록들(MB1_F~MBk_F)을 포함할 수 있다. 즉, 제1 메모리 블록(MB1)은 제1 메인 블록(MB1_M)과 제1 플래그 블록(MB1_F)을 포함할 수 있다. 즉, 제1 메모리 블록(MB1)에 포함된 페이지들은 모두 제1 메인 블록(MB1_M)과 제1 플래그 블록(MB1_F)에 포함될 수 있다. 예를 들면, 플래그 블록들(MB1_F~MBk_F)에 포함된 플래그 셀들에는 메모리 장치(1100)의 동작에 필요한 정보를 포함하는 플래그 데이터가 저장될 수 있다. 예를 들면, 플래그 데이터에는 메모리 장치(1100)의 동작에 관한 소거 상태 정보(erase status information)가 포함될 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7을 참조하면, 메모리 장치(1100)는 선택된 메모리 블록의 프로그램 동작(S800)을 수행하기 이전에, 선택된 메모리 블록의 소거 동작(S700)을 수행할 수 있다. 본 발명의 실시예에 따르면, 소거 동작(S700) 시 선택된 메모리 블록의 소거 상태 정보를 선택된 메모리 블록에 포함된 플래그 블록에 저장할 수 있다.
본 발명의 실시예에 따르면, 프로그램 동작(S800) 시, 선택된 메모리 블록의 플래그 블록에 저장된 소거 상태 정보에 따라 프로그램 검증 전압이 결정되고, 결정된 프로그램 검증 전압에 따라 메인 블록의 프로그램 동작이 수행될 수 있다. 프로그램 검증 전압이 바뀌면 프로그램되는 메모리 셀들의 문턱전압 또한 바뀌게 된다. 따라서, 리드 동작에서도 선택된 메모리 블록의 플래그 블록에 저장된 소거 상태 정보에 따라 리드 전압이 결정될 수 있다.
도 8은 도 7의 소거 동작을 구체적으로 설명하기 위한 순서도이다.
도 8을 참조하면, 소거 동작은 선택된 메모리 블록 전체에 대하여 수행될 수 있다. 예를 들면, 선택된 메모리 블록이 포함된 웰(well)에 소거 펄스(erase pulse)를 인가하여 선택된 메모리 블록에 포함된 메모리 셀들의 문턱 전압을 낮출 수 있다(S71).
소거 펄스는 소거 전압 레벨(예컨대, 양전압(positive voltage))을 가지는 펄스일 수 있다. 이때, 선택된 메모리 블록에 연결된 워드 라인들에는 소거 허용 전압이 인가될 수 있고, 소거 펄스가 인가되는 웰을 공유하는 비선택된 메모리 셀들의 워드 라인들에는 소거 금지 전압이 인가될 수 있다. 소거 허용 전압은 접지전압(예컨대, 0V)일 수 있고, 소거 금지 전압은 소거 펄스의 전압과 유사한 양전압일 수 있다.
‘S71’ 단계에서 소거 펄스는 적어도 한 번 이상 웰에 인가될 수 있다. 다만, 본 실시예에서는 ISPE(Incremental Step Pulse Erase) 방식의 소거 동작보다 적은 횟수로 소거 펄스가 인가된다. 예를 들면, 소거 펄스는 웰에 1회 인가될 수 있다. 이 경우, 미리 설정된 소거 전압 레벨보다 높은 레벨을 가지는 소거 펄스가 웰에 인가될 수 있다. 즉, 1회의 소거 펄스를 사용하더라도 메모리 셀들의 문턱 전압이 낮아질 수 있으므로, 소거 동작 시간 단축을 위하여 1회의 소거 펄스만 사용될 수 있다. 또는, 소거 펄스는 웰에 2회 이상 인가될 수 있다. 이 경우, 미리 설정된 소거 전압 레벨을 가지는 소거 펄스가 시작 펄스로 사용될 수 있고, 소거 스텝 전압 만큼씩 레벨이 높아지는 소거 펄스들이 연속적으로 웰에 인가될 수 있다. 또한, 소거 펄스를 웰에 다수 회 인가하는 경우, 소거 검증 동작 없이 소거 펄스들만 연속적으로 웰에 인가할 수 있다. 상술한 소거 동작 시 시작 펄스와 소거 스텝 전압의 레벨은 메모리 장치의 전기적 특성에 따라 다양하게 설정될 수 있다.
정해진 횟수의 소거 펄스 또는 소거 펄스들이 웰에 인가된 후, 선택된 메모리 블록의 소거 검증 동작이 수행될 수 있다(S72). 소거 검증 동작은 선택된 메모리 블록에 포함된 모든 페이지들에 대하여 동시에 수행되거나, 페이지 단위로 순차적으로 수행될 수도 있다.
소거 검증 동작이 패스(pass)되면 소거 검증 전압이 조절될 수 있다(S73). 예를 들면, 소거 검증 전압은 설정된 오프셋만큼 낮아질 수 있다.
낮아진 소거 검증 전압을 사용하여 소거 검증 전압이 다시 수행될 수 있다(S72). 이러한 방식으로 소거 검증 동작(S72)이 페일(fail)될 때까지 소거 검증 전압을 점진적으로 낮추면서 소거 검증 동작(S72) 및 소거 검증 전압 조절 동작(S73)이 반복적으로 수행될 수 있다. 즉, 소거 검증 동작이 패스(pass)되면 소거 검증 전압은 정해진 전압만큼 낮아지고, 낮아진 소거 검증 전압을 사용하여 소거 검증 동작이 다시 수행될 수 있다.
소거 검증 동작(S72)이 페일되면, 선택된 메모리 블록의 소거 상태 정보는 플래그 블록에 저장될 수 있다(S74). 소거 상태 정보는 소거 검증 동작이 페일된 소거 검증 전압에 따라 판단될 수 있다. 예를 들면, 소거 검증 동작이 페일될 때, 소거 검증 전압이 높을수록 선택된 메모리 블록의 메모리 셀들의 문턱 전압은 높은 상태인 것으로 판단될 수 있고, 소거 검증 전압이 낮을수록 메모리 블록의 메모리 셀들의 문턱 전압은 낮은 상태인 것으로 판단될 수 있다. 따라서, 소거 검증 동작이 페일될 때 사용된 소거 검증 전압에 따라, 선택된 메모리 블록의 소거 상태 정보는 달라질 수 있다.
도 9는 본 발명의 소거 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 9를 참조하면, 소거 펄스 인가 단계(도 8의 S71)의 문턱 전압 분포는 도 9의 [90A]에 대응되고, 소거 검증 동작(도 8의 S72 및 S73)에 사용되는 소거 검증 전압은 도 9의 [90B]에 대응될 수 있다.
도 9의 [90A]를 참조하면, 소거 동작이 수행되면, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱 전압들(91, 92, 93)이 낮아져서 메모리 셀들은 소거 상태의 문턱 전압 분포(95)를 가지게 된다. 예를 들면, 프로그램 상태의 문턱 전압들 중 가장 낮은 문턱 전압(91)보다 낮아질 수 있도록 웰에 인가되는 소거 펄스의 전압 레벨 및 인가되는 횟수가 설정될 수 있다.
도 9의 [90B]를 참조하면, 설정된 소거 펄스가 인가된 후(도 8의 S71 단계가 종료된 후), 소거 검증 동작이 수행될 수 있다. 소거 검증 동작은 다양한 소거 검증 전압들(Vf1~Vfa; a는 양의 정수)을 순차적으로 사용하여 수행될 수 있다. 도 9에서는 소거 검증 전압들이 제1 소거 검증 전압(Vf1)부터 제a 소거 검증 전압(Vfa)까지 도시되어 있으나, 제a 소거 검증 전압(Vfa)보다 낮은 소거 검증 전압들이 더 생성될 수도 있다.
예를 들면, 제1 내지 제a 소거 검증 전압들(Vf1~Vfa) 중 제1 소거 검증 전압(Vf1)이 가장 높다고 가정하면, 제1 소거 검증 전압(Vf1)을 사용한 소거 검증 동작이 가장 먼저 수행될 수 있다. 선택된 메모리 블록의 문턱 전압이 제1 소거 검증 전압(Vf1)보다 낮으면 소거 검증 동작은 패스(pass)된다. 이어서, 제1 소거 검증 전압(Vf1)보다 오프셋만큼 낮은 제2 소거 검증 전압(Vf2)을 사용한 소거 검증 동작이 수행될 수 있다. 이러한 방식으로, 소거 검증 동작이 페일(fail)될 때까지 소거 검증 전압을 점진적으로 낮추면서 소거 검증 동작이 반복적으로 수행될 수 있다.
제a 소거 검증 전압(Vfa)을 사용한 소거 검증 동작이 페일(fail)되면, 선택된 메모리 블록의 문턱 전압 분포가 감지된 것으로 판단되므로, 제a 소거 검증 전압(Vfa)에 대응되는 소거 상태 정보가 선택된 메모리 블록의 플래그 셀들에 저장될 수 있다.
메모리 셀들은 소거 및 프로그램 동작들이 반복될수록 전기적 특성이 열화될 수 있는데, 메모리 셀들이 열화된 상태로 유지되더라도, 소거된 상태에 따라서 프로그램 검증 전압을 조절할 수 있으므로, 메모리 셀들의 열화 정도에 관계없이 소거 및 프로그램 동작을 수행할 수 있다.
플래그 셀들에 저장되는 정보는 도 10에서 설명하도록 한다.
도 10은 본 발명의 소거 동작에 따른 메모리 블록의 상태 정보를 설명하기 위한 도면이다.
도 10을 참조하면, 소거 검증 전압들(Vfa~Vfx) 각각에 대응하는 소거 상태 정보(ES1~ESx)는 플래그 셀들에 저장될 수 있다. 예를 들면, 메모리 블록들 각각에는 플래그 블록이 포함되어 있으며, 플래그 블록에 포함된 셀들을 플래그 셀들이라 부른다(도 6 참조). 소거 동작 시 선택된 메모리 블록의 소거 상태 정보(ES1~ESx)는 선택된 메모리 블록에 포함된 플래그 블록의 플래그 셀들에 저장될 수 있다. 소거 상태 정보(ES1~ESx)는 소거 검증 전압들(Vfa~Vfx)에 각각 대응되도록 설정될 수 있다. 또는, 소거 검증 전압들(Vfa~Vfx)을 다수의 그룹으로 구분하고, 각 그룹마다 소거 상태 정보(ES1~ESx)가 각각 대응되도록 설정될 수도 있다. 소거 상태 정보(ES1~ESx)는 다수의 비트들(bits)로 이루어진 서로 다른 데이터로 구현될 수 있다.
점진적으로 낮아지는 소거 검증 전압을 사용한 소거 검증 동작 수행 시 제a 소거 검증 전압(Vfa)을 사용한 소거 검증 동작에서 처음으로 페일(fail)이 발생하면, 제a 소거 검증 전압(Vfa)에 대응되는 소거 상태 정보 ‘ES1’이 플래그 셀들에 저장될 수 있다. 이러한 방식으로, 제x 소거 검증 전압(Vfx)을 사용한 소거 검증 동작에서 처음으로 페일(fail)이 발생하면, 제x 소거 검증 전압(Vfx)에 대응되는 소거 상태 정보 ‘ESx’가 플래그 셀들에 저장될 수 있다.
도 11은 본 발명의 실시예에 따른 제어 로직을 설명하기 위한 도면이다.
도 11을 참조하면, 플래그 셀들에 저장된 소거 상태 정보(ES1~ESx)는 프로그램 동작에서 사용되는 전압들을 설정하는데 사용될 수 있다. 예를 들면, 소거 상태 정보(ES1~ESx)에 따라 프로그램 검증 전압들이 설정될 수 있다. 이를 위해, 제어 로직(300)은 소거 상태 판단 회로(310)와 전압 설정 코드 테이블(320)을 포함할 수 있다.
전압 설정 코드 테이블(320)은 다수의 전압 설정 코드들(VCODE1~VCODEx)을 포함할 수 있다. 전압 설정 코드들(VCODE1~VCODEx) 각각은 서로 다른 비트들을 가지는 데이터로 구현될 수 있다. 예를 들면, 전압 설정 코드들(VCODE1~VCODEx)이 각각 4비트 데이터로 구현되는 경우, 제1 전압 설정 코드(VCODE1)는 ‘0000’으로 설정될 수 있고, 제2 전압 설정 코드(VCODE2)는 ‘0001’과 같이 설정될 수 있고, 제x 전압 설정 코드(VCODEx)는 ‘1111’과 같이 설정될 수 있다. ‘0000’ 내지 ‘1111’은 본 실시예의 이해를 돕기 위한 실시예 이므로, 전압 설정 코드들(VCODE1~VCODEx)의 비트의 수와 패턴은 메모리 장치(1100)에 따라 다를 수 있다.
소거 상태 판단 회로(310)는 선택된 메모리 블록의 플래그 셀들로부터 리드(read)된 소거 상태 정보(ES#; 도 10의 ES1~ESx 중 어느 하나)에 따라 전압 설정 코드 테이블(320)에 저장된 전압 설정 코드들(VCODE1~VCODEx) 중 어느 하나를 선택하고, 선택된 전압 설정 코드(VCODE#; VCODE1~VCODEx 중 어느 하나)를 출력할 수 있다. 제어 로직(300)에서 출력된 전압 설정 코드(VCODE#)는 전압 생성 회로(도 2의 210)에 전송되고, 전압 생성 회로(210)는 수신된 전압 설정 코드(VCODE#)에 따라 프로그램 동작에 사용되는 전압들을 생성할 수 있다.
전압 설정 코드(VCODE#)를 사용한 프로그램 동작을 설명하면 다음과 같다.
도 12는 도 7의 프로그램 동작을 구체적으로 설명하기 위한 순서도이다.
도 12를 참조하면, 프로그램 동작(S800)이 시작되면, 선택된 메모리 블록의 플래그 셀들로부터 소거 상태 정보(ES#)가 리드(read)될 수 있다(S81). 제어 로직(도 11의 300)의 소거 상태 판단 회로(310)는 수신된 소거 상태 정보(ES#)에 따라 선택된 메모리 블록의 소거 상태를 판단하고(S82), 판단 결과에 따라 프로그램 및 프로그램 검증 전압들을 설정할 수 있다(S83). 예를 들면, ‘S82’ 단계에서, 제어 로직(300)은 수신된 소거 상태 정보(ES#)에 따라 전압 설정 코드(VCODE#)를 포함한 동작 코드(도 2의 OP_CODE)를 출력할 수 있다. ‘S83’ 단계에서, 전압 생성 회로(도 2의 210)는 동작 코드(OP_CODE)에 따라 프로그램 동작에 필요한 다양한 레벨의 전압들이 설정될 수 있다. 예를 들면, 프로그램 전압, 프로그램 스텝 전압, 패스 전압 및 프로그램 검증 전압 등이 설정될 수 있다. 특히, 프로그램 검증 전압은 동작 코드(OP_CODE)에 포함된 전압 설정 코드(VCODE#)에 따라 오프셋이 적용되도록 설정될 수 있다. 프로그램 동작에 필요한 전압들이 설정되면, ISPP(Incremental Step Pulse Program) 방식으로 프로그램 동작이 수행될 수 있다(S84, S85, S86). 각 단계들을 구체적으로 설명하면 다음과 같다.
로우 어드레스(row address)에 따라 선택된 메모리 블록의 선택된 워드 라인에는 프로그램 펄스가 인가될 수 있다(S84). 선택된 워드 라인에 프로그램 펄스가 인가되면 선택된 워드 라인에 연결된 선택된 메모리 셀들의 문턱 전압이 높아지면서 메모리 셀들이 프로그램될 수 있다. 이때, 선택된 워드 라인을 제외한 나머지 비선택된 워드 라인들에는 패스 전압들이 인가될 수 있다. 선택된 워드 라인에 인가되는 프로그램 펄스는 프로그램 전압(예컨대, 양전압(positive voltage))을 가지는 펄스일 수 있다. 프로그램 전압은 미리 설정된 전압이 사용될 수 있다.
프로그램 펄스가 일정 시간 인가되면, 프로그램 펄스가 인가된 메모리 셀들의 프로그램 검증 동작이 수행될 수 있다(S85). 프로그램 검증 동작에서는 ‘S83’ 단계에서 설정된 전압이 사용된다. 예를 들면, 프로그램 검증 전압은 소거 상태 정보에 따라 선택된 전압 설정 코드(VCODE#)에 의해 설정되므로, 선택된 메모리 블록에 따라 프로그램 검증 전압이 다를 수 있다. 프로그램 검증 전압은 선택된 워드 라인에 인가되고, 나머지 비선택된 워드 라인들에는 패스 전압들이 인가될 수 있다. 선택된 페이지에 대한 프로그램 검증 동작이 페일(fail)되면 프로그램 전압이 조절될 수 있다(S86). 예를 들면, 프로그램 전압은 프로그램 스텝 전압만큼 높아질 수 있다.
프로그램 전압이 조절된 프로그램 펄스를 선택된 워드 라인에 다시 인가하여 선택된 메모리 셀들의 문턱 전압을 높일 수 있다(S85). 이러한 방식으로, 프로그램 검증 동작(S85)이 패스(pass)될 때까지 프로그램 전압을 점진적으로 높이면서 프로그램 펄스 인가 동작(S84), 프로그램 검증 동작(S85) 및 프로그램 전압 조절 동작(S86)이 반복적으로 수행될 수 있다. 여기서, 프로그램 전압은 미리 설정된 전압이므로, 소거 상태 정보에 무관하게 설정될 수 있다. 즉, 소거 상태 정보가 서로 다른 메모리 블록의 프로그램 동작 시, 서로 동일한 프로그램 전압이 사용될 수 있으나, 프로그램 검증 전압은 서로 다를 수 있다.
프로그램 검증 동작(S85)이 패스(pass)되면, 선택된 메모리 블록의 프로그램 동작은 종료될 수 있다.
상술한 실시예에서, 소거 상태 정보에 따라 프로그램 검증 전압이 어떻게 조절되는지를 구체적으로 설명하면 다음과 같다.
도 13은 본 발명의 프로그램 동작에 따른 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 블록에 따라 메모리 셀들의 물리적 또는 전기적 특성이 다를 수 있으므로, 동일한 소거 동작이 수행되더라도 소거 상태의 문턱 전압 분포(EV)가 서로 다를 수 있다. 예를 들면, [13A]와 같이 소거 상태의 문턱 전압 분포(EV)가 높은 제1 메모리 블록은 플래그 셀들에 제1 소거 상태 정보(ES1)가 저장될 수 있다. 제1 메모리 블록에서 ‘제1’은 후속 설명에서 다른 메모리 블록들과 구분하기 위해 사용되었으며, 메모리 블록들의 배치 순서와는 무관하다.
제1 소거 상태 정보(ES1)가 저장된 메모리 블록의 프로그램 동작 시, 프로그램 검증 전압은 소거 상태의 문턱 전압 분포(EV)를 고려하여 설정되는데, 이때 제1 프로그램 상태(PV1)의 문턱 전압의 최저 레벨을 제1 레벨(Vp1)로 정의한다.
[13B]에서는 제1 메모리 블록보다 소거 상태의 문턱 전압 분포(EV’)가 낮은 제2 메모리 블록의 실시예가 도시된다. [13B]에서, 제2 메모리 블록의 소거 상태의 문턱 전압 분포(EV’)는 제1 메모리 블록의 소거 상태의 문턱 전압 분포(EV)보다 낮기 때문에, 제2 메모리 블록의 플래그 셀들에는 제2 소거 상태 정보(ES2)가 저장될 수 있다. 따라서, 제2 메모리 블록의 프로그램 동작에서는 제1 프로그램 상태(PV1’)의 문턱 전압의 최저 레벨은 제1 레벨(Vp1)보다 낮은 제1 레벨(Vp1’)이 될 수 있다. 즉, 제2 메모리 블록의 소거 상태의 문턱 전압 분포(EV’)가 제1 메모리 블록의 소거 상태의 문턱 전압 분포(EV)보다 낮기 때문에, 제1 메모리 블록과 제2 메모리 블록에서 동일한 제1 프로그램 데이터를 사용하여 프로그램 하더라도, 제1 프로그램 상태(PV1, PV1’)의 문턱 전압 분포는 서로 다를 수 있다. 예를 들면, 제2 메모리 블록에서 제1 프로그램 상태(PV1’)로 프로그램된 메모리 셀들의 문턱 전압 분포는 제1 메모리 블록에서 제1 프로그램 상태(PV1)로 프로그램된 메모리 셀들의 문턱 전압 분포보다 낮을 수 있다.
[13C]와 같이, 제x 메모리 블록의 소거 상태의 문턱 전압 분포(EVx)가 가장 낮은 경우, 제1 메모리 블록(13A 참조), 제2 메모리 블록(13B 참조) 및 제x 메모리 블록(13C 참조) 각각에 동일한 제1 프로그램 데이터를 프로그램하더라도, 제x 메모리 블록의 메모리 셀들은 가장 낮은 제1 프로그램 상태(PV1x)로 프로그램될 수 있다. 예를 들면, 제x 메모리 블록의 프로그램 동작시, 제1 프로그램 상태(PV1x)의 문턱 전압의 최저 레벨은 나머지 메모리 블록들의 제1 프로그램 상태의 문턱 전압들 중 가장 낮은 제1 레벨(Vp1a)이 될 수 있다.
즉, 서로 다른 메모리 블록들에 동일한 프로그램 데이터를 프로그램하더라도, 프로그램 상태의 문턱 전압 분포는 소거 상태의 문턱 전압 분포에 따라 다를 수 있다.
상술한 실시예를 토대로 수행된 프로그램 동작에서, 메모리 셀들의 문턱 전압 분포의 다양한 실시예를 도 14 및 도 15를 참조하여 설명하도록 한다.
도 14는 본 발명의 실시예에 따른 프로그램 동작으로 인한 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 14를 설명하면, 메모리 셀에 2비트 데이터가 저장되는 멀티 레벨 셀(multi level cell; MLC)의 경우, 메모리 셀들은 소거 상태(EV), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 또는 제3 프로그램 상태(PV3)의 문턱 전압 분포를 가질 수 있다. 서로 다른 메모리 블록들에서 동일한 프로그램 데이터를 사용한 프로그램 동작이 수행되더라도, 소거 상태 정보(ES1~ESx)에 따라 문턱 전압 분포가 다르게 프로그램될 수 있다.
소거 상태의 문턱 전압 분포가 가장 높은 메모리 블록을 제1 메모리 블록이라 가정하면, 제1 메모리 블록의 플래그 셀들에는 제1 소거 상태 정보(ES1)가 저장될 수 있다. 제1 메모리 블록에 포함된 메모리 셀들을 제1 내지 제3 프로그램 상태(PV1~PV3)로 프로그램하면 각 프로그램 상태의 최저 레벨은 제1 레벨(Vp1), 제2 레벨(Vp2) 및 제3 레벨(Vp3)이 될 수 있다.
제1 메모리 블록보다 소거 상태의 문턱 전압 분포가 낮은 메모리 블록을 제2 메모리 블록이라 가정하면, 제2 메모리 블록의 플래그 셀들에는 제2 소거 상태 정보(ES2)가 저장될 수 있다. 제2 메모리 블록에 포함된 메모리 셀들을 제1 내지 제3 프로그램 상태(PV1~PV3)로 프로그램하면 각 프로그램 상태의 최저 레벨은 제1 메모리 블록보다 낮은 제1 레벨(Vp1’), 제2 레벨(Vp2’) 및 제3 레벨(Vp3’)이 될 수 있다.
소거 상태의 문턱 전압 분포가 가장 낮은 메모리 블록을 제x 메모리 블록이라 가정하면, 제x 메모리 블록의 플래그 셀들에는 제x 소거 상태 정보(ESx)가 저장될 수 있다. 제x 메모리 블록에 포함된 메모리 셀들을 제1 내지 제3 프로그램 상태(PV1~PV3)로 프로그램하면 각 프로그램 상태의 최저 레벨은 나머지 메모리 블록들보다 낮은 제1 레벨(Vp1a), 제2 레벨(Vp2a) 및 제3 레벨(Vp3a)이 될 수 있다.
이처럼, 동일한 프로그램 데이터를 사용한 프로그램 동작을 수행하더라도 소거 상태 정보에 따라 문턱 전압 분포가 다르게 프로그램되므로, 리드 동작 시 사용되는 리드 전압도 소거 상태 정보에 따라 메모리 장치마다 다르게 설정될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 프로그램 동작으로 인한 메모리 셀들의 문턱 전압 분포를 설명하기 위한 도면이다.
도 15를 설명하면, 메모리 셀에 3비트 데이터가 저장되는 트리플 레벨 셀(triple level cell; TLC)의 경우, 메모리 셀들은 소거 상태(EV)와 제1 내지 제7 프로그램 상태들(PV1~PV7)에 대응되는 문턱 전압 분포를 가질 수 있다. 상술한 실시예에서 설명한 바와 같이, 서로 다른 메모리 블록들에서 동일한 프로그램 데이터를 사용한 프로그램 동작이 수행되더라도, 소거 상태 정보(ES1~ESx)에 따라 문턱 전압 분포가 다르게 프로그램될 수 있다.
소거 상태의 문턱 전압 분포가 가장 높은 메모리 블록을 제1 메모리 블록이라 가정하면, 제1 메모리 블록의 플래그 셀들에는 제1 소거 상태 정보(ES1)가 저장될 수 있다. 제1 메모리 블록에 포함된 메모리 셀들을 제1 내지 제7 프로그램 상태들(PV1~PV7)로 프로그램하면 각 프로그램 상태의 최저 레벨은 제1 내지 제7 레벨들(Vp1~Vp7)이 될 수 있다.
소거 상태의 문턱 전압 분포가 가장 낮은 메모리 블록을 제x 메모리 블록이라 가정하면, 제x 메모리 블록의 플래그 셀들에는 제x 소거 상태 정보(ESx)가 저장될 수 있다. 제x 메모리 블록에 포함된 메모리 셀들을 제1 내지 제7 프로그램 상태들(PV1~PV7)로 프로그램하면 각 프로그램 상태의 최저 레벨은 나머지 메모리 블록들보다 낮은 제1 내지 제7 레벨들(Vp1a~Vp7a)이 될 수 있다.
이처럼, 동일한 프로그램 데이터를 사용한 프로그램 동작을 수행하더라도 소거 상태 정보에 따라 문턱 전압 분포가 다르게 프로그램되므로, 리드 동작 시 사용되는 리드 전압도 소거 상태 정보에 따라 메모리 장치마다 다르게 설정될 수 있다.
또한, 상술한 실시예는 하나의 메모리 셀에 4비트 이상의 데이터가 저장되는 메모리 장치에서도 적용될 수 있다.
도 16은 본 발명의 실시예에 따른 메모리 장치의 동작 시간을 설명하기 위한 도면이다.
도 16을 참조하면, [16A]는 종래 기술에 따른 동작 시간을 설명하기 위한 도면이고, [16B]는 본 실시예에 따른 동작 시간을 설명하기 위한 도면이다.
[16A]를 참조하면, 일반적인 ISPE 방식의 소거 동작에서는, 소거 동작 구간 동안 소거 펄스 인가 구간과 소거 검증 구간이 반복적으로 수행될 수 있다. 예를 들면, 웰에 소거 펄스가 한 번 인가되면, 선택된 메모리 블록의 소거 검증 동작이 수행될 수 있다. 소거 동작 구간 동안 하나의 소거 검증 전압이 사용될 수 있으며, 소거 검증 동작이 패스될 때까지 소거 펄스 인가 구간과 소거 검증 구간이 반복적으로 수행될 수 있다.
소거 검증 동작이 패스되면, 프로그램 동작이 수행될 수 있다.
ISPP 방식의 프로그램 동작에서는, 전압 설정 구간이 종료된 후에 프로그램 구간이 시작될 수 있다. 예를 들면, 전압 설정 구간에서는 프로그램 동작에 사용될 프로그램 전압, 패스 전압, 프로그램 검증 전압 등의 다양한 레벨을 갖는 전압들이 설정될 수 있다. 프로그램 동작에 사용될 전압들이 설정되면, 프로그램 구간 동안 ISPP 방식으로 프로그램 동작이 수행될 수 있다. 이때, 동일한 프로그램 데이터에 대해서는 동일한 프로그램 검증 전압이 설정되므로, 서로 다른 메모리 블록들에서도 동일한 프로그램 데이터에 대해 프로그램된 메모리 셀들은 서로 동일한 프로그램 상태의 문턱 전압 분포를 가질 수 있다. 이러한 경우, 메모리 블록마다 물리적 또는 전기적 특성을 고려하지 않은 소거 동작이 수행되기 때문에, 프로그램 또는 소거 동작 속도가 느리거나 빠른 셀들이 많이 포함된 메모리 블록에서는 소거 또는 프로그램 동작 시간이 오래 걸릴 수 있다.
[16B]를 참조하면, 본 실시예에 따른 소거 동작에서는, 소거 동작 구간 동안 소거 펄스 인가 구간이 연속적으로 수행된 후, 소거 검증 구간이 연속적으로 수행될 수 있다. 예를 들면, 소거 펄스 인가 구간에서는 웰에 소거 펄스가 미리 설정된 횟수만큼 인가될 수 있다. 즉, 메모리 셀들의 문턱 전압을 낮추기 위한 실질적인 소거 동작은 소거 펄스 인가 구간에서 종료될 수 있다. 설정된 횟수만큼 소거 펄스가 웰에 인가되면, 소거 상태의 문턱 전압 분포를 찾기 위한 소거 검증 구간이 연속적으로 수행될 수 있다. 예를 들면, 가장 높은 소거 검증 전압부터 점진적으로 낮아지는 소거 검증 전압을 사용하여 소거 검증 동작이 수행될 수 있다. 이 경우, [16A]와 다르게, 소거 검증 전압이 패스되면 소거 검증 전압을 낮추어서 소거 검증 전압을 재 수행하며, 소거 검증 동작이 페일되면 소거 검증 동작이 종료될 수 있다. 이처럼, 적은 횟수의 소거 펄스를 사용하여 메모리 셀들의 문턱 전압을 낮추고, 낮아진 문턱 전압을 소거 검증 동작을 통해 찾으므로, [16B]의 소거 동작 구간에 걸리는 시간은 [16A]의 소거 동작 구간에 걸리는 시간보다 적게 걸릴 수 있다. 소거 검증 동작이 페일되면, 선택된 메모리 블록의 플래그 셀들에 소거 상태 정보를 저장한 후, 프로그램 동작 구간이 시작될 수 있다.
프로그램 동작은 ISPP 방식으로 수행될 수 있으며, [16A]와 동일한 방식으로 프로그램 동작이 수행될 수 있다. 다만, [16B]에서는 메모리 블록의 특성에 따라 소거 상태의 문턱 전압 분포가 형성되었고, 소거 상태의 문턱 전압 분포에 기초하여 프로그램 검증 전압이 결정되므로, 소거 동작뿐만 아니라, 프로그램 동작 시간도 단축될 수 있다.
도 17은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다.
또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 18은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 19는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 20은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1100: 메모리 장치 100: 메모리 셀 어레이
200: 주변 회로들 210: 전압 생성 회로
220: 로우 디코더 230: 페이지 버퍼 그룹
240: 컬럼 디코더 250: 입출력 회로
260: 센싱 회로 300: 제어 로직
310: 소거 상태 판단 회로 320: 전압 설정 코드 테이블

Claims (24)

  1. 선택된 메모리 블록에 포함된 메모리 셀들의 문턱 전압을 낮춘 후, 상기 메모리 셀들의 문턱 전압 분포를 찾기 위한 소거 검증 동작을 수행하는 주변 회로들; 및
    상기 소거 검증 동작에 의해 찾아진 소거 상태의 문턱 전압 분포에 따라 전압 설정 코드를 출력하는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로들은,
    상기 메모리 셀들의 문턱 전압을 낮추기 위하여, 상기 선택된 메모리 블록이 포함된 웰(well)에 소거 펄스를 미리 설정된 횟수만큼 인가하는 메모리 장치.
  3. 제2항에 있어서, 상기 주변 회로들은,
    상기 소거 펄스를 상기 웰에 다수 회 인가하는 경우, 상기 소거 펄스를 상기 웰에 연속적으로 인가하는 메모리 장치.
  4. 제1항에 있어서, 상기 주변 회로들은,
    상기 소거 검증 동작 수행 시, 미리 설정된 소거 검증 전압부터 오프셋(offset)만큼씩 점진적으로 낮아지는 소거 검증 전압을 사용하는 메모리 장치.
  5. 제4항에 있어서, 상기 주변 회로들은,
    상기 소거 검증 동작이 패스(pass)되면, 패스된 소거 검증 전압보다 상기 오프셋만큼 낮은 소거 검증 전압을 사용하여 소거 검증 동작을 수행하는 메모리 장치.
  6. 제4항에 있어서,
    상기 제어 로직은 상기 소거 검증 동작이 페일(fail)될 때까지 상기 소거 검증 전압을 점진적으로 낮추면서 상기 소거 검증 동작이 반복되도록 상기 주변 회로들을 제어하는 메모리 장치.
  7. 제6항에 있어서,
    상기 제어 로직은 상기 소거 검등 동작이 페일되면, 상기 페일된 소거 검등 동작에 사용된 소거 검증 동작에 대응되는 소거 상태 정보를 상기 선택된 메모리 블록의 플래그 셀들에 저장하도록 상기 주변 회로들을 제어하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제어 로직은 프로그램 동작 시, 상기 소거 상태 정보에 따라 상기 소거 상태의 문턱 전압 분포를 판단하기 위한 소거 상태 판단 회로를 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 소거 상태 판단 회로는 상기 소거 상태 정보에 따라 상기 전압 설정 코드를 선택하는 메모리 장치.
  10. 제8항에 있어서,
    상기 제어 로직은 상기 전압 설정 코드를 출력하기 위해, 서로 다른 다양한 전압 설정 코드들이 저장된 전압 설정 코드 테이블을 포함하는 메모리 장치.
  11. 제1항에 있어서,
    상기 주변 회로들은 상기 전압 설정 코드에 따라 프로그램 검증 전압을 설정하는 메모리 장치.
  12. 제1항에 있어서,
    상기 제어 로직은 상기 선택된 메모리 블록의 문턱 전압 분포가 낮아질수록 낮은 프로그램 검증 전압이 설정되도록 상기 전압 설정 코드를 선택적으로 출력하는 메모리 장치.
  13. 제1항에 있어서,
    상기 주변 회로는 프로그램 동작 수행 시, 상기 전압 설정 코드에 따라 프로그램 검증 전압을 생성하는 메모리 장치.
  14. 선택된 메모리 블록에 소거 펄스를 인가하는 단계;
    상기 소거 펄스 인가 후, 상기 선택된 메모리 블록의 소거 상태에 따라 프로그램 검증 전압을 설정하는 단계; 및
    상기 프로그램 검증 전압을 사용하여 상기 선택된 메모리 블록의 프로그램 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서, 상기 소거 동작은,
    상기 소거 펄스는 상기 선택된 메모리 블록이 포함된 웰(well)에 인가되는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 소거 펄스가 상기 웰에 다수회 인가되는 경우,
    상기 소거 펄스는 상기 웰에 연속적으로 인가되는 메모리 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 프로그램 검증 전압을 설정하는 단계는,
    점진적으로 낮아지는 소거 검증 전압을 사용하여 소거 검증 동작을 수행하는 단계;
    상기 소거 검증 동작이 페일(fail)되면, 상기 페일된 소거 동작에 사용된 상기 소거 검증 전압에 따라 상기 선택된 메모리 블록에 소거 상태 정보를 저장하는 단계;
    프로그램 동작 시, 상기 소거 상태 정보에 따라 전압 설정 코드를 출력하는 단계; 및
    상기 출력된 전압 설정 코드에 따라 상기 프로그램 검증 전압을 설정하는 단계를 포함하는 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 소거 검증 동작은,
    상기 선택된 메모리 블록에 포함된 모든 메모리 셀들의 문턱 전압이 상기 소거 검증 전압보다 낮으면 패스(pass)되고,
    상기 선택된 메모리 블록에 포함된 메모리 셀들 중 상기 소거 검증 전압보다 높은 셀이 검출되면 페일(fail)되는 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 소거 검증 동작이 패스(pass)되면, 상기 소거 검증 전압은 오프셋 전압만큼 낮추어지고, 상기 소거 검증 동작이 재 수행되는 메모리 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 소거 검증 동작이 페일될 때까지, 상기 소거 검증 동작은 연속적으로 수행되는 메모리 장치의 동작 방법.
  21. 메모리 셀들의 소거 동작을 수행하는 단계;
    상기 소거된 메모리 셀들의 문턱 전압에 따라 프로그램 검증 전압을 설정하는 단계; 및
    상기 프로그램 검증 전압을 사용하여 상기 소거된 메모리 셀들의 프로그램 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법.
  22. 제21항에 있어서,
    상기 소거 동작을 수행하는 단계는,
    상기 메모리 셀들이 포함된 웰(well)에 소거 펄스를 일정 횟수까지 연속적으로 인가하는 단계; 및
    상기 소거 펄스가 상기 일정 횟수 인가되면, 상기 소거된 메모리 셀들의 상기 문턱 전압에 따라 상기 메모리 셀들의 소거 상태 정보를 플래그 셀들에 저장하는 단계를 포함하는 메모리 장치의 동작 방법.
  23. 제22항에 있어서,
    상기 프로그램 검증 전압을 설정하는 단계는,
    서로 다른 다수의 전압 설정 코드들 중, 상기 소거 상태 정보에 따라 선택된 전압 설정 코드에 응답하여 상기 프로그램 검증 전압을 설정하는 메모리 장치의 동작 방법.
  24. 제23항에 있어서,
    상기 프로그램 동작은,
    상기 전압 설정 코드에 따라 설정된 상기 프로그램 검증 전압과,
    미리 설정된 프로그램 전압을 사용하여 수행되는 메모리 장치의 동작 방법.
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