KR100816220B1 - 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법 및그를 이용한 프로그램 방법 - Google Patents

불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법 및그를 이용한 프로그램 방법 Download PDF

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Abstract

본원 발명의 불휘발성 메모리 장치의 언더 프로그램 셀 검출방법은 프로그램 금지 셀과 문턱 전압이 독출 기준 전압보다 큰 셀을 구분하는 단계와, 상기 문턱 전압이 독출 기준 전압 이상인 셀들 중 문턱 전압이 검증 기준 전압보다 작은 셀을 구분하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 페이지 버퍼의 레지스터에 저장된 데이터에 따라 특정 셀을 프로그램하고 프로그램 여부를 검증하는 단계와, 상기 검증 후에 프로그램된 셀 중 문턱 전압이 검증 기준 전압보다 낮은 언더 프로그램 셀을 검출하는 단계와, 상기 검출된 언더 프로그램 셀을 프로그램하고 프로그램 여부를 검증하는 단계를 포함하는 것을 특징으로 한다.
소스 라인 바운싱, 언더 프로그램 셀

Description

불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법 및 그를 이용한 프로그램 방법{The detecting method for under program cell of non volatile memory device and the programming method using the same}
도 1은 불휘발성 메모리 장치의 통상적인 메모리 셀 어레이의 구조를 도시한 도면이다.
도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하는 도면이다.
도 3은 언더 프로그램된 셀들의 독출 마진을 도시한 그래프이다.
도 4는 본 발명의 일실시예에 따른 프로그램 방법이 적용되는 페이지 버퍼를 도시한 회로도이다.
도 5는 본원 발명의 일 실시예에 따른 프로그램 방법을 도시한 흐름도이다.
도 6은 본원 발명의 일 실시예에 따른 언더 프로그램 셀을 검출하기 위한 독출동작시에 인가되는 전압신호를 도시한 파형도이다.
도 7은 본원 발명의 다른 실시 예에 따른 언더 프로그램 셀을 검출하기 위한 독출동작시에 인가되는 전압신호를 도시한 파형도이다.
본원 발명은 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법과 그를 이용한 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 장치는 통상적으로 데이터가 저장되는 셀들이 매트릭스 형태로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이의 특정 셀들에 대하여 메모리를 기입하거나 특정 셀에 저장되었던 메모리를 독출하는 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이에 포함된 특정 셀의 프로그램 여부를 판단하기 위하여, 상기 특정 셀이 포함된 셀스트링과 접속된 비트라인의 전압 레벨을 평가한다.
특정 셀의 프로그램 여부를 정확하게 판단하기 위해서는 독출 마진(read margin)은 여유있을수록 좋다. 특히, 멀티 레벨 셀(Multi Level Cell, MLC) 프로그램 방법이 적용된 불휘발성 메모리 장치의 각 셀들은 싱글 레벨 셀(Single Level Cell, SLC) 프로그램 방법이 적용된 셀들에 비해 문턱 전압의 분포가 다양하기 때문에, 각 분포 별로 충분한 센싱 마진을 두어야 한다.
그러나, 메모리 셀 어레이의 특성에 따라 발생하는 소스 라인의 바운싱 현상에 의하여 프로그램 대상 셀의 경우 검증기준전압 이상으로 프로그램되지 않았음에도 불구하고 프로그램된 것으로 검증되는 언더 프로그램 셀이 발생하게 된다. 이와 같은 언더 프로그램 셀의 존재로 인하여 상기 센싱 마진은 더 감소되게 된다.
따라서, 본원 발명은 상기 언더 프로그램 셀을 검출할 수 있는 방법을 제공하고자 한다. 또한, 상기 언더 프로그램 셀을 검출할 수 있는 방법을 이용하여 불휘발성 메모리 장치의 프로그램 방법을 제공하고자 한다.
상술한 목적을 달성하기 위한 본원 발명의 불휘발성 메모리 장치의 언더 프로그램 셀 검출방법은 프로그램 금지 셀과 문턱 전압이 독출 기준 전압보다 큰 셀을 구분하는 단계와, 상기 문턱 전압이 독출 기준 전압 이상인 셀들 중 문턱 전압이 검증 기준 전압보다 작은 셀을 구분하는 단계를 포함하는 것을 특징으로 한다.
또한, 본원 발명의 불휘발성 메모리 장치의 프로그램 방법은 페이지 버퍼의 레지스터에 저장된 데이터에 따라 특정 셀을 프로그램하고 프로그램 여부를 검증하는 단계와, 상기 검증 후에 프로그램된 셀 중 문턱 전압이 검증 기준 전압보다 낮은 언더 프로그램 셀을 검출하는 단계와, 상기 검출된 언더 프로그램 셀을 프로그램하고 프로그램 여부를 검증하는 단계를 포함하는 것을 특징으로 한다.
먼저 본원 발명에서 해결하고자 하는 리드 마진의 감소 문제의 원인에 대해 간략히 살펴보기로 한다.
도 1은 불휘발성 메모리 장치의 통상적인 메모리 셀 어레이의 구조를 도시한 도면이다.
상기 메모리 셀 어레이는 데이타를 저장하는 메모리 셀들과, 상기 메모리 셀 들을 선택하여 활성화하는 워드 라인들(WL0, WL1, ..., WLn)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BL0, BL1, ..., BLm))을 포함하며, 상기 복수 개의 워드 라인들 및 복수 개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이는 소스 선택 트랜지스터(SSL)와 드레인 선택 트랜지스터(DSL)들 사이에 직렬 연결된 스트링 구종의 메모리 셀들을 포함한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지(page)라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 블록(block)을 구성한다.
한편, 각각의 스트링은 공통의 소스 라인과 접속되며, 각 소스라인은 비트라인과 평행한 메탈 바이패스 라인(metal bypass line)과 접속된다. 이때 소스 라인은 n+ 확산된 소스 라인(n+ diffused source line)으로 저항 성분을 포함하며, 이 소스라인의 큰 저항으로 인하여 노이즈가 발생하고 이로 인하여 문턱 전압 제어에 영향을 미치게 된다.
도 2a 와 2b는 소스 라인의 저항 성분으로 인하여 발생하는 소스 라인 바운싱 현상을 설명하는 도면이다.
상기 도면은 선택된 워드라인의 페이지를 모두 프로그램하는 경우를 가정한다. 이때, 도 2a에서는 먼저 프로그램되는 셀 즉, 패스트 프로그램 셀(fast program cell)외에, 동일 워드라인에서 프로그램의 대상이 되나 프로그램되지 않은 슬로우 프로그램 셀(slow program cell)을 동시에 포함하고 있다.
슬로우 프로그램 셀(모두 "1"로 표시됨) 의 경우 아직 프로그램되지 않았기 때문에 프리차지 레벨로부터 접지전압으로 디스차지 된다. 이때, 소스 라인의 저항으로 인해 소스 라인의 전압이 높아지고 패스트 프로그램 셀의 소스 전압도 높아지게 된다. 결국 공통 소스 라인의 노이즈로 인하여 패스트 프로그램 셀의 센싱 전류(Icell)를 감소시키게 된다.
이렇게 감소된 전류로 인해 패스트 프로그램 셀들은 문턱 전압이 검증전압보다 작은데도 불구하고 검증을 통과하게 되고 이 셀들은 프로그램된 것으로 보아 이후 더 이상 프로그램이 수행되지 않게 된다.
도 2b는 상기 슬로우 프로그램 셀들도 모두 프로그램이 되어 공통 소스 라인의 노이즈가 감소된 상황을 도시하고 있다. 공통 소스 라인의 노이즈가 감소되어 패스트 프로그램 셀로 흐르는 전류는 더 증가하게 된다.
이와 같이 주변 셀의 프로그램 상태에 따라 소스 라인의 전압 레벨이 변동하는 바운싱(bouncing) 현상이 발생하게 되고, 이로 인하여 특정 셀을 통과하는 전류의 레벨이 상이하게 변하게 됨에 따라, 프로그램되지 않은 셀임에도 불구하고 프로그램된 것으로 판단되는 셀, 즉 언더 프로그램된 셀이 발생하게 된다.
도 3은 상기 언더 프로그램된 셀들의 독출 마진(read margin)을 도시한 그래프이다.
통상적으로 프로그램 셀의 경우 그 문턱 전압이 특정 검증 전압이상인 경우에는 프로그램된 것으로 판단되며, 프로그램 동작 이후 특정 셀에 저장된 메모리 를 독출하는 과정에서 인가되는 독출 전압은 검증 전압보다 일정 레벨 낮다.
이와 같이 검증전압과 독출 전압의 차이가 독출 마진이 되며, 이 독출 마진이 충분히 확보될수록 특정 셀에 저장된 데이터를 정확하게 판독할 수 있다.
그러나, 상기 언급한 소스 라인 바운싱 현상 등으로 인하여 언더 프로그램 현상이 발생하는 경우, 즉 검증 전압보다 문턱 전압이 낮은 셀에 대해서 프로그램된 것으로 판단되는 경우가 발생하게 되면, 그 독출 마진이 감소되는 문제점이 발생하게 된다.
이와 같은 문제점을 해결하기 위하여 본원 발명에서는 상기 언더 프로그램된 셀을 별도로 구분해내어 프로그램 동작을 재실시하고 문턱 전압을 검증전압 이상으로 상승시킴으로써 독출 마진을 증가시키는 프로그램 방법을 제시하고자 한다.
도 4는 본 발명의 일실시예에 따른 프로그램 방법이 적용되는 페이지 버퍼를 도시한 회로도이다.
상기 페이지 버퍼(400)는 비트라인 선택부(410), 비트라인 센싱부(420), 감지노드 프리차지부(430), 레지스터(440)를 포함한다.
상기 비트라인 선택부(410)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 비트라인 센싱부(420)를 접속시키는 NMOS 트랜지스터(N416)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 비트라인 센싱부(420)를 접속시키는 NMOS 트랜지스터(N418)를 포함한다.
따라서, 특정 비트라인 선택신호(BSLe 또는 BSLo)의 전압 레벨에 따라, 특정 비트라인과 비트라인 센싱부(420)를 선택적으로 접속시키게 된다.
또한, 상기 비트라인 선택부(410)는 특정 레벨의 제어신호(VIRPWR)를 인가하는 제어신호 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N412), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 제어신호 입력단을 접속시키는 NMOS 트랜지스터(N414)를 포함한다.
따라서, 특정 비트라인을 제어신호의 전압레벨에 따라 하이 레벨로 프리차지시키거나 로우 레벨로 디스차지 시키게 된다.
상기 비트라인 센싱부(420)는 하이 레벨의 비트라인 센싱신호(PBSENSE)에 응답하여, 특정 비트라인과 감지노드(SO)를 접속시키고, 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다. 이때, 상기 센싱 신호의 전압으로는 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)이 인가된다.
이때, 실시자의 선택에 따라 비트라인 센싱부(420)를 포함하지 않고, 상기 비트라인 선택부(410)와 감지노드(SO)를 직접 접속시키는 경우에도 이와 유사한 동작을 실시할 수 있다. 즉, 상기 비트라인 선택신호(BSLe 또는 BSLo)로서 제1 전압(V1) 또는 제2 전압(V2)를 인가함으로써 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 할 수 있다.
상기 감지노드 프리차지부(430)는 감지노드(SO)를 전원전압과 접속시켜 하이 레벨로 프리차지 시킨다. 상기 감지노드 프리차지부(430)는 로우 레벨의 프리차지 신호(PRECH_N)에 응답하여 감지노드(SO)와 전원전압을 접속시키는 PMOS 트랜지스터(P430)를 포함한다.
상기 레지스터(440)는 두 개의 인버터(IV442, IV444)로 구성된 래치, 감지노드(SO)의 전압레벨에 응답하여 턴온되며 접지 전압을 상기 래치로 전달하는 NMOS 트랜지스터(N448), 상기 래치의 제1 노드(QA)와 상기 NMOS 트랜지스터(N448) 사이에 접속되며 제1 리드신호(READA_N)에 응답하여 턴온되는 NMOS 트랜지스터(N446) 및 상기 래치의 제2 노드(QAb)와 상기 NMOS 트랜지스터(N448) 사이에 접속되며 제2 리드신호(READA)에 응답하여 턴온되는 NMOS 트랜지스터(N444)를 포함한다.
이제 상기 페이지 버퍼를 이용하여 본원 발명의 일 실시예에 따른 프로그램 동작을 살펴보기로 한다.
도 5는 본원 발명의 일 실시예에 따른 프로그램 방법을 도시한 흐름도이다.
먼저 상기 페이지 버퍼(400)의 레지스터(440)에 저장된 데이터에 따라 프로그램 동작을 실시한다(단계 510).
프로그램 동작은 상기 레지스터(440)에 포함된 래치의 제1 노드(QA)에 저장된 데이터의 종류에 따라, 프로그램 또는 프로그램 금지 여부가 결정된다.
본원 발명에서는 제1 노드(QA)에 로우 레벨 데이터('0')가 저장되어 있으면, 해당 셀은 프로그램 대상인 셀로 판단하여 프로그램 동작을 진행하고, 하이 레벨 데이터('1')가 저장되어 있으면 프로그램 금지 대상인 셀로 판단하여 프로그램 동작을 실시하지 않는다.
불휘발성 메모리 장치의 통상적인 프로그램 동작에 따라 프로그램이 실시되는바 구체적인 설명은 생략하기로 한다.
다음으로, 상기 프로그램 동작에 의해 해당 셀이 프로그램 되었는지 여부를 판단하는 프로그램 검증동작을 실시한다(단계 520).
상기 프로그램 검증동작은 특정 셀의 프로그램 여부에 따라 감지노드의 전압레벨이 상이하게 변화하는 것을 이용한다. 이때, 해당 셀이 프로그램된 경우에는 감지노드의 전압레벨은 하이 레벨을 유지하고, 프로그램되지 않은 경우에는 로우 레벨 값을 갖게 된다.
이러한 감지노드의 전압레벨에 따라 레지스터(440)의 트랜지스터(N448)의 턴온 여부가 결정되고, 이와 동시에 하이 레벨의 제2 리드신호(READA)가 인가된다.
따라서, 특정 셀이 프로그램된 경우에는 감지 노드의 전압레벨이 하이 레벨이 되므로, 상기 트랜지스터(N448)가 턴온되고, 제2 리드신호(READA)에 의하여 NMOS 트랜지스터(N444)가 턴온되어, 제1 노드(QA)에 하이 레벨 데이터가 저장된다.
즉, 상기 단계(510)에서 제1 노드(QA)에 저장되었던 로우 레벨의 데이터가 하이 레벨 데이터로 변환된다.
그러나, 프로그램 대상 셀임에도 불구하고(즉, 상기 단계(510)에서 제1 노드(QA)에 로우 레벨 데이터가 저장되었던 경우) 프로그램이 되지 않은 경우에는, 감지노드의 전압레벨이 로우 레벨이 되므로, 상기 트랜지스터(N448)가 턴온되지 않아 제1 노드(QA)에 저장된 로우 레벨 데이터가 그대로 유지된다.
한편, 프로그램 금지 셀의 경우에는(즉, 상기 단계(510)에서 제1 노드(QA)에 하이 레벨 데이터가 저장되었던 경우) 프로그램이 되지 않을 것이므로, 감지노드의 전압레벨이 로우 레벨이 되고, 상기 트랜지스터(N448)가 턴온되지 않아 제1 노드(QA)에 저장된 하이 레벨 데이터가 그대로 유지된다.
정리하면, 프로그램 검증 동작에 따라 해당 셀이 프로그램된 경우에는 제1 노드(QA)에 하이 레벨 데이터가 저장되고, 해당 셀이 프로그램 금지된 경우에도 제1 노드(QA)에 하이 레벨 데이터가 저장된다. 그러나 프로그램 대상 셀이나 프로그램 되지 않은 경우에는 제1 노드(QA)에 로우 레벨 데이터가 저장된다.
상기와 같은 검증 동작에 따라 제1 노드(QA)에 모두 하이 레벨 데이터가 저장되면 프로그램이 완료된 상태가 되며, 검증 동작이 완료된다. 그러나, 로우 레벨 데이터가 저장된 페이지 버퍼가 하나라도 존재한다면 프로그램 동작을 다시 실시한다(단계 530). ISPP(Incremental step pulse programming) 프로그램 방법에 의하면, 프로그램 전압을 일부 증가시켜 인가한다(단계 532)
프로그램 검증 동작이 모두 완료된 후, 언더 프로그램된 셀을 구별하기 위 해, 본원 발명에 따른 언더 프로그램 셀 검출 동작을 실시한다(단계 540).
상기 언더 프로그램 셀 검출 동작은 먼저 프로그램 금지 셀과 문턱 전압이 독출 기준 전압보다 큰 셀을 구분하는 단계와, 상기 문턱 전압이 독출 기준 전압 이상인 셀들 중 문턱 전압이 검증 기준 전압 보다 작은 셀을 구분하는 단계를 포함한다.
도 6은 본원 발명의 일 실시예에 따른 언더 프로그램 셀을 구별하기 위한 독출동작시에 인가되는 전압신호를 도시한 파형도이다.
(1) T1 구간
먼저 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시키기 전에 비트라인을 디스차지시킨다.
이븐 디스차지 신호(DISCHe)가 일정기간 인에이블되어 상기 NMOS 트랜지스터(N412)가 턴온되는데, 상기 바이어스 전압(VIRPWR)이 로우 레벨이므로 상기 이븐 비트라인(BLe)이 로우 레벨 전위로 디스차지 된다. 또한 상기 오드 디스차지 신호(DISCHo)가 인에이블되어 상기 NMOS 트랜지스터(N414)가 턴온되므로, 상기 오드 비트라인(BLo)도 로우 레벨 전위로 디스차지된다.
(2) T2 구간
다음으로 드레인 선택 트랜지스터(DSL)에 하이 레벨 전압(Vread)을 인가하여 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시킨다.
한편, 선택에 따라 소스 선택 트랜지스터(SSL)에 하이 레벨 전압(Vread)을 인가하여 메모리 셀 어레이의 특정 셀이 포함된 셀 스트링과 공통소스라인을 접속시켜, 비트라인에서 공통소스라인으로 이어지는 전류 경로를 형성시킨다. 도면에는 T3 구간에서 인가되는 것으로 표시되어 있으나, 선택에 따라 T2 구간에서 인가할 수도 있다.
또한, 선택된 셀의 워드라인에 대해서는 독출 기준 전압(Vrd)을 인가하고, 선택되지 않은 셀의 워드라인에는 하이 레벨 전압(Vread)을 인가한다. 도면에는 독출 기준 전압이 0V 인 것을 도시하고 있으나, 멀티 레벨 셀(MLC) 프로그램 방식과 같이 독출 기준 전압이 다양한 경우에는 그에 맞는 독출 기준 전압을 인가한다.
다음으로, 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지시킨다.
이를 위해 페이지 버퍼의 감지노드 프리차지부(430)를 통하여 감지노드를 전원전압레벨로 프리차지 시키고, 비트라인 센싱부(420)의 비트라인 센싱 트랜지스터(N420)에 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 상기 하이 레벨로 프리차지된 감지노드와 특정 비트라인을 접속시킨다.
이때, 특정 비트라인과 감지노드의 접속은 비트라인 선택신호(BSLe 또는 BSLo)의 인가 여부에 따라 선택되며, 이븐 비트라인과 감지노드(SO)를 접속시키고자 하는 경우에는, 하이 레벨의 이븐 비트라인 선택신호(BSLe)를 인가한다.
이에 따라, 특정 비트라인(BLe 또는 BLo)은 특정 전압레벨(V1 - Vt)로 프리차지 된다.
(3) T3 구간
다음으로, 소스 선택 트랜지스터(SSL)에 하이 레벨 전압(Vread)을 인가하여 메모리 셀 어레이의 특정 셀이 포함된 셀 스트링과 공통소스라인을 접속시켜, 비트라인에서 공통소스라인으로 이어지는 전류 경로를 형성시킨다. 앞서 언급한 바와 같이 도면에는 T3 구간에서 인가되는 것으로 표시되어 있으나, 선택에 따라 T2 구간에서 인가할 수도 있다.
다음으로, 비트라인의 전압레벨의 변화에 따라 상기 독출하고자 하는 특정 셀의 프로그램 여부를 평가한다.
이를 위해, 하이 레벨이었던 비트라인 센싱 신호(PBSENSE)를 로우 레벨로 천이시켜 해당 비트라인과 감지노드의 접속을 일정시간 동안 해제시킨다. 이 기간 동안, 특정 셀의 프로그램 여부에 따라 해당 셀과 접속된 비트라인의 전압레벨이 변화하게 된다.
즉, 특정 셀이 프로그램된 경우에는 비트라인의 전압레벨이 하이 레벨로 유지되며, 프로그램되지 않은 경우에는 비트라인의 전압레벨이 로우 레벨로 떨어지게 된다.
그리고, 다음 구간(T4)의 진입에 앞서 프리차지신호(PRECH_N)를 로우 레벨에서 하이 레벨로 천이시켜 감지노드(SO)와 전원 전압간의 접속을 해제시킨다.
(4) T4 구간
다음으로, 비트라인의 전압레벨에 따라 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장한다.
이를 위해, 로우 레벨이었던 비트라인 센싱신호(PBSENSE)를 상기 제1 전압(V1)보다 낮은 제2 전압(V2)으로 천이시켜 해당 비트라인과 감지노드(SO)를 일정시간 접속시킨다. 따라서, 상기 비트라인의 전압레벨에 따라 상기 비트라인 센싱 트랜지스터(N420)의 턴온 여부가 결정된다. 즉, 비트라인의 전압 레벨이 V2-Vt 보다 낮은 경우 상기 비트라인 센싱 트랜지스터(N420)가 턴온되어, 감지노드(SO)와 비트라인이 접속되며, 이에 의해 비트라인과 감지노드(SO) 사이에 전하가 공유(charge sharing)되는 현상이 일어나 감지노드(SO)의 전압레벨이 낮아진다.
그러나, 비트라인의 전압 레벨이 V2-Vt 보다 높은 경우 상기 비트라인 센싱 트랜지스터(N420)는 턴오프되고, 감지노드(SO)와 비트라인이 접속되지 않게 되므로, 감지노드(SO)의 전압레벨은 그대로 유지된다.
따라서, 비트라인의 전압레벨에 따라 감지노드(SO)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이 레벨을 유지하므로, 레지스터(440)의 NMOS 트랜지스터(N448)가 턴온된다. 이때, 레지스터(440)의 NMOS 트랜지스터(N446)에 하이 레벨의 제1 리드신호(READA_N)가 인가되므로, 프로그램된 경우에는 제1 노드(QA)에 로우 레벨 데이터가 저장된다.
이때, 언더 프로그램된 셀이라 하더라도 독출 기준 전압 이상으로는 프로그램된 경우이므로, 프로그램된 셀의 경우와 마찬가지로 제1 노드(QA)에 로우 레벨 데이터가 저장된다.
그러나, 소거된 셀의 경우에는 제1 노드(QA)에 하이 레벨 데이터가 저장된다.
(3) T5 구간
다음으로, 문턱 전압이 독출 기준 전압 이상인 셀들 중 문턱 전압이 검증 기준 전압보다 작은 셀을 구분하는 단계를 수행한다.
이를 위해 독출하고자 하는 특정 셀과 접속된 워드라인에 독출 기준 전압보다 큰 검증 기준 전압을 인가하고 그 밖의 워드 라인에 하이 레벨의 전압을 인가한다. 즉, 선택된 워드라인에 인가시키던 독출 기준 전압의 인가를 중단하고 검증 기준 전압(Vver)을 인가한다. 이는 언더 프로그램된 셀, 즉 문턱 전압이 독출 기준 전압보다는 크나, 검증 기준 전압보다는 작은 경우를 별도로 검출해내기 위함이다.
다음으로, 하이 레벨이었던 비트라인 센싱 신호(PBSENSE)를 로우 레벨로 천이시켜 해당 비트라인과 감지노드의 접속을 일정시간 동안 해제시킨다. 이 기간 동안, 특정 셀의 프로그램 여부에 따라 해당 셀과 접속된 비트라인의 전압레벨이 변화하게 된다.
즉, 특정 셀이 상기 검증 기준 전압 이상으로 프로그램된 경우에는 비트라인의 전압레벨이 하이 레벨로 유지되며, 검증 기준 전압 아래로 프로그램된 경우에는 비트라인의 전압레벨이 로우 레벨로 떨어지게 된다.
그리고, 다음 구간(T6)의 프리차지신호(PRECH_N)를 로우 레벨로 천이시켜 감지노드(SO)를 하이 레벨로 프리차지 시킨다.
(4) T6 구간
다음으로, 비트라인의 전압레벨에 따라 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장한다.
이를 위해, 로우 레벨이었던 비트라인 센싱신호(PBSENSE)를 상기 제1 전압(V1)보다 낮은 제2 전압(V2)으로 천이시켜 해당 비트라인과 감지노드(SO)를 일정시간 접속시킨다. 따라서, 상기 비트라인의 전압레벨에 따라 상기 비트라인 센싱 트랜지스터(N420)의 턴온 여부가 결정된다. 즉, 비트라인의 전압 레벨이 V2-Vt 보다 낮은 경우 상기 비트라인 센싱 트랜지스터(N420)가 턴온되어, 감지노드(SO)와 비트라인이 접속되며, 이에 의해 비트라인과 감지노드(SO) 사이에 전하가 공유(charge sharing)되는 현상이 일어나 감지노드(SO)의 전압레벨이 낮아진다.
그러나, 비트라인의 전압 레벨이 V2-Vt 보다 높은 경우 상기 비트라인 센싱 트랜지스터(N420)는 턴오프되고, 감지노드(SO)와 비트라인이 접속되지 않게 되므로, 감지노드(SO)의 전압레벨은 그대로 유지된다.
비트라인의 전압레벨에 따라 감지노드(SO)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이 레벨을 유지하므로, 레지스터(440)의 NMOS 트랜지스터(N448)가 턴온된다. 그러나, 언더 프로그램된 셀 또는 프로그램 금지 셀의 경우 검증 기준 전압보다 낮은 문턱 전압을 가진 경우이므로 감지노드(SO)의 전압레벨이 로우 레벨이 되며, 레지스터(440)의 NMOS 트랜지스터(N448)가 턴오프 상태를 유지한다.
이때, 레지스터(440)의 NMOS 트랜지스터(N444)에 하이 레벨의 제2 리드신호(READA)가 인가되므로, 프로그램된 경우에는 제1 노드(QA)에 하이 레벨 데이터가 저장된다.
그러나, 언더 프로그램된 셀의 경우 검증 기준 전압보다 낮은 문턱 전압을 가진 경우이므로 앞선 단계(T4)에서 저장되었던 로우 레벨 데이터가 그대로 유지된다.
한편, 프로그램 금지 셀의 경우에는 앞선 단계(T4)에서 저장되었던 하이 레벨 데이터가 그대로 유지된다.
정리하면, 언더 프로그램된 셀의 경우에 한하여 제1 노드(QA)에 로우 레벨 데이터가 저장되며, 정상적으로 프로그램된 셀 또는 프로그램 금지 셀의 경우에는 제1 노드(QA)에 하이 레벨 데이터가 저장된다.
도 7은 본원 발명의 다른 실시 예에 따른 언더 프로그램 셀을 구별하기 위한 독출동작시에 인가되는 전압신호를 도시한 파형도이다.
전체적인 구성은 도 6의 경우와 거의 유사하며, 도 4의 비트라인 센싱부(420)를 포함하지 않는 페이지 버퍼에 대하여 본원 발명을 적용할 경우의 파형도이다. 도 7의 실시예에서는 비트라인 선택부(410)의 비트라인 선택 트랜지스터(N416 또는 N418)에 대하여 제1 전압(V1) 또는 제2 전압(V2)을 인가한다.
(1) T1 구간
먼저 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시키기 전에 비트라인을 디스차지시킨다.
이븐 디스차지 신호(DISCHe)가 일정기간 인에이블되어 상기 NMOS 트랜지스터(N412)가 턴온되는데, 상기 바이어스 전압(VIRPWR)이 로우 레벨이므로 상기 이븐 비트라인(BLe)이 로우 레벨 전위로 디스차지 된다. 또한 상기 오드 디스차지 신호(DISCHo)가 인에이블되어 상기 NMOS 트랜지스터(N414)가 턴온되므로, 상기 오드 비트라인(BLo)도 로우 레벨 전위로 디스차지된다.
(2) T2 구간
다음으로 드레인 선택 트랜지스터(DSL)에 하이 레벨 전압(Vread)을 인가하여 독출하고자 하는 특정 셀을 포함하는 셀 스트링과 특정 비트라인을 접속시킨다.
한편, 선택에 따라 소스 선택 트랜지스터(SSL)에 하이 레벨 전압(Vread)을 인가하여 메모리 셀 어레이의 특정 셀이 포함된 셀 스트링과 공통소스라인을 접속시켜, 비트라인에서 공통소스라인으로 이어지는 전류 경로를 형성시킨다. 도면에는 T3 구간에서 인가되는 것으로 표시되어 있으나, 선택에 따라 T2 구간에서 인가할 수도 있다.
또한, 선택된 셀의 워드라인에 대해서는 독출 기준 전압(Vrd)을 인가하고, 선택되지 않은 셀의 워드라인에는 하이 레벨 전압(Vread)을 인가한다. 도면에는 독출 기준 전압이 0V 인 것을 도시하고 있으나, 멀티 레벨 셀(MLC) 프로그램 방식과 같이 독출 기준 전압이 다양한 경우에는 그에 맞는 독출 기준 전압을 인가한다.
다음으로, 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지시킨다.
이를 위해 페이지 버퍼의 감지노드 프리차지부(430)를 통하여 감지노드를 전원전압레벨로 프리차지 시키고, 비트라인 선택부(410)의 비트라인 선택 트랜지스터(N412 또는 N414)에 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 상기 하이 레벨로 프리차지된 감지노드와 특정 비트라인을 접속시킨다.
이에 따라, 특정 비트라인(BLe 또는 BLo)은 특정 전압레벨(V1 - Vt)로 프리차지 된다.
(3) T3 구간
다음으로, 소스 선택 트랜지스터(SSL)에 하이 레벨 전압(Vread)을 인가하여 메모리 셀 어레이의 특정 셀이 포함된 셀 스트링과 공통소스라인을 접속시켜, 비트라인에서 공통소스라인으로 이어지는 전류 경로를 형성시킨다. 앞서 언급한 바와 같이 도면에는 T3 구간에서 인가되는 것으로 표시되어 있으나, 선택에 따라 T2 구간에서 인가할 수도 있다.
다음으로, 비트라인의 전압레벨의 변화에 따라 상기 독출하고자 하는 특정 셀의 프로그램 여부를 평가한다.
이를 위해, 하이 레벨이었던 비트라인 선택 신호(BSLe 또는 BSLo)를 로우 레벨로 천이시켜 해당 비트라인과 감지노드의 접속을 일정시간 동안 해제시킨다. 이 기간 동안, 특정 셀의 프로그램 여부에 따라 해당 셀과 접속된 비트라인의 전압레 벨이 변화하게 된다.
즉, 특정 셀이 프로그램된 경우에는 비트라인의 전압레벨이 하이 레벨로 유지되며, 프로그램되지 않은 경우에는 비트라인의 전압레벨이 로우 레벨로 떨어지게 된다.
그리고, 다음 구간(T4)의 진입에 앞서 프리차지신호(PRECH_N)를 로우 레벨에서 하이 레벨로 천이시켜 감지노드(SO)와 전원 전압간의 접속을 해제시킨다.
(4) T4 구간
다음으로, 비트라인의 전압레벨에 따라 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장한다.
이를 위해, 로우 레벨이었던 비트라인 선택신호(BLSe 또는 BSLo)를 상기 제1 전압(V1)보다 낮은 제2 전압(V2)으로 천이시켜 해당 비트라인과 감지노드(SO)를 일정시간 접속시킨다. 따라서, 상기 비트라인의 전압레벨에 따라 상기 비트라인 선택 트랜지스터(N412 또는 N414)의 턴온 여부가 결정된다. 즉, 비트라인의 전압 레벨이 V2-Vt 보다 낮은 경우 상기 비트라인 선택 트랜지스터가 턴온되어, 감지노드(SO)와 비트라인이 접속되며, 이에 의해 비트라인과 감지노드(SO) 사이에 전하가 공유(charge sharing)되는 현상이 일어나 감지노드(SO)의 전압레벨이 낮아진다.
그러나, 비트라인의 전압 레벨이 V2-Vt 보다 높은 경우 상기 비트라인 선택 트랜지스터는 턴오프되고, 감지노드(SO)와 비트라인이 접속되지 않게 되므로, 감지노드(SO)의 전압레벨은 그대로 유지된다.
따라서, 비트라인의 전압레벨에 따라 감지노드(SO)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이 레벨을 유지하므로, 레지스터(440)의 NMOS 트랜지스터(N448)가 턴온된다. 이때, 레지스터(440)의 NMOS 트랜지스터(N446)에 하이 레벨의 제1 리드신호(READA_N)가 인가되므로, 프로그램된 경우에는 제1 노드(QA)에 로우 레벨 데이터가 저장된다.
이때, 언더 프로그램된 셀이라 하더라도 독출 기준 전압 이상으로는 프로그램된 경우이므로, 프로그램된 셀의 경우와 마찬가지로 제1 노드(QA)에 로우 레벨 데이터가 저장된다.
그러나, 소거된 셀의 경우에는 제1 노드(QA)에 하이 레벨 데이터가 저장된다.
(3) T5 구간
다음으로, 문턱 전압이 독출 기준 전압 이상인 셀들 중 문턱 전압이 검증 기준 전압보다 작은 셀을 구분하는 단계를 수행한다.
이를 위해 독출하고자 하는 특정 셀과 접속된 워드라인에 독출 기준 전압보다 큰 검증 기준 전압을 인가하고 그 밖의 워드 라인에 하이 레벨의 전압을 인가한다. 즉, 선택된 워드라인에 인가시키던 독출 기준 전압의 인가를 중단하고 검증 기준 전압(Vver)을 인가한다. 이는 언더 프로그램된 셀, 즉 문턱 전압이 독출 기준 전압보다는 크나, 검증 기준 전압보다는 작은 경우를 별도로 검출해내기 위함이다.
다음으로, 하이 레벨이었던 비트라인 선택 신호(BSLe 또는 BSLo)를 로우 레 벨로 천이시켜 해당 비트라인과 감지노드의 접속을 일정시간 동안 해제시킨다. 이 기간 동안, 특정 셀의 프로그램 여부에 따라 해당 셀과 접속된 비트라인의 전압레벨이 변화하게 된다.
즉, 특정 셀이 상기 검증 기준 전압 이상으로 프로그램된 경우에는 비트라인의 전압레벨이 하이 레벨로 유지되며, 검증 기준 전압 아래로 프로그램된 경우에는 비트라인의 전압레벨이 로우 레벨로 떨어지게 된다.
그리고, 다음 구간(T6)의 프리차지신호(PRECH_N)를 로우 레벨로 천이시켜 감지노드(SO)를 하이 레벨로 프리차지 시킨다.
(4) T6 구간
다음으로, 비트라인의 전압레벨에 따라 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장한다.
이를 위해, 로우 레벨이었던 비트라인 선택신호(BSLe 또는 BSLo)를 상기 제1 전압(V1)보다 낮은 제2 전압(V2)으로 천이시켜 해당 비트라인과 감지노드(SO)를 일정시간 접속시킨다. 따라서, 상기 비트라인의 전압레벨에 따라 상기 비트라인 선택 트랜지스터의 턴온 여부가 결정된다. 즉, 비트라인의 전압 레벨이 V2-Vt 보다 낮은 경우 상기 비트라인 선택 트랜지스터가 턴온되어, 감지노드(SO)와 비트라인이 접속되며, 이에 의해 비트라인과 감지노드(SO) 사이에 전하가 공유(charge sharing)되는 현상이 일어나 감지노드(SO)의 전압레벨이 낮아진다.
그러나, 비트라인의 전압 레벨이 V2-Vt 보다 높은 경우 상기 비트라인 선택 트랜지스터는 턴오프되고, 감지노드(SO)와 비트라인이 접속되지 않게 되므로, 감지노드(SO)의 전압레벨은 그대로 유지된다.
비트라인의 전압레벨에 따라 감지노드(SO)의 전압레벨이 결정되며, 해당 셀이 프로그램된 경우에는 하이 레벨을 유지하므로, 레지스터(440)의 NMOS 트랜지스터(N448)가 턴온된다. 그러나, 언더 프로그램된 셀 또는 프로그램 금지 셀의 경우 검증 기준 전압보다 낮은 문턱 전압을 가진 경우이므로 감지노드(SO)의 전압레벨이 로우 레벨이 되며, 레지스터(440)의 NMOS 트랜지스터(N448)가 턴오프 상태를 유지한다.
이때, 레지스터(440)의 NMOS 트랜지스터(N444)에 하이 레벨의 제2 리드신호(READA)가 인가되므로, 프로그램된 경우에는 제1 노드(QA)에 하이 레벨 데이터가 저장된다.
그러나, 언더 프로그램된 셀의 경우 검증 기준 전압보다 낮은 문턱 전압을 가진 경우이므로 앞선 단계(T4)에서 저장되었던 로우 레벨 데이터가 그대로 유지된다.
한편, 프로그램 금지 셀의 경우에는 앞선 단계(T4)에서 저장되었던 하이 레벨 데이터가 그대로 유지된다.
정리하면, 언더 프로그램된 셀의 경우에 한하여 제1 노드(QA)에 로우 레벨 데이터가 저장되며, 정상적으로 프로그램된 셀 또는 프로그램 금지 셀의 경우에는 제1 노드(QA)에 하이 레벨 데이터가 저장된다.
다시 도 5를 참조하면, 도 6 또는 도 7의 실시예에 의하여 언더 프로그램 셀을 검출해내고(단계 540), 이후에 언더 프로그램 셀만을 프로그램하는 동작을 거친다(단계 550).
전체적인 프로그램 동작의 구성은 앞선 단계(510)의 구성과 유사하다.
레지스터의 제1 노드(QA)에 저장된 데이터는 언더 프로그램 셀에 대해서만 로우 레벨 데이터('0')를 저장하고, 그 밖의 정상 프로그램된 셀이나 프로그램 금지 셀에 대해서는 하이 레벨 데이터('1')를 저장하게 된다.
이를 근거로 프로그램하게 되므로, 언더 프로그램 셀에 대해서만 프로그램 동작이 진행된다.
다음으로, 상기 프로그램에 따라 프로그램 검증동작을 실시한다(단계 560).
전체적인 프로그램 검증 동작의 구성은 앞선 단계(520, 530, 532)의 구성과 유사하다.
언더 프로그램 셀이 프로그램 동작에 의해 정상적으로 프로그램 동작이 완료되면, 즉 언더 프로그램 셀의 문턱 전압이 검증 기준 전압을 넘어서는 경우에는 해당 셀과 접속된 페이지 버퍼의 제1 노드(QA)에는 하이 레벨 데이터('1')가 저장되고, 모든 데이터가 하이 레벨로 데이터로 변환되면 프로그램 동작이 종료된다.
상술한 본원 발명의 구성에 따라 언더 프로그램 셀을 효율적으로 검출할 수 있게 된다. 또한, 언더 프로그램 셀에 대하여 별도로 프로그램 동작을 수행할 수 있게 되므로, 언더 프로그램 셀을 제거할 수 있게 되며, 언더 프로그램 셀의 제거에 따라 센싱 마진이 증가되는 효과가 있다.

Claims (21)

  1. 프로그램 동작이 실시된 메모리 셀들 중에서 문턱 전압이 제1 검증 전압보다 높은 메모리 셀을 검출하는 단계와,
    상기 문턱 전압이 상기 제1 검증전압보다 높은 메모리 셀들 중 문턱 전압이 제2 검증전압보다 낮은 메모리 셀을 검출하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  2. 제1항에 있어서, 상기 문턱 전압이 제1 검증 전압보다 높은 메모리 셀을 검출하는 단계는
    독출하고자 하는 특정 셀과 접속된 워드라인에 제1 검증 전압을 인가하는 단계와,
    상기 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지시키는 단계와,
    상기 비트라인의 전압레벨의 변화에 따라 상기 독출하고자 하는 특정 셀의 프로그램 여부를 평가하는 단계와,
    상기 비트라인의 전압레벨에 따라 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  3. 제2항에 있어서, 상기 비트라인을 하이 레벨로 프리차지 시키는 단계는 페이 지 버퍼의 감지노드 프리차지부를 통하여 감지노드를 전원전압레벨로 프리차지 시키는 단계와,
    비트라인 센싱부의 비트라인 센싱 트랜지스터에 제1 전압을 인가하여 상기 하이 레벨로 프리차지된 감지노드와 특정 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  4. 제2항에 있어서, 상기 비트라인을 하이 레벨로 프리차지 시키는 단계는 페이지 버퍼의 감지노드 프리차지부를 통하여 감지노드를 전원전압레벨로 프리차지 시키는 단계와,
    비트라인 선택부의 비트라인 선택 트랜지스터에 제1 전압을 인가하여 상기 하이 레벨로 프리차지된 감지노드와 특정 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  5. 제2항에 있어서, 상기 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계는 비트라인 센싱부의 비트라인 센싱 트랜지스터에 제1 전압보다 낮은 제2 전압을 인가하는 단계와,
    상기 비트라인의 전압레벨에 따라 상기 비트라인 센싱 트랜지스터의 턴온 여부가 결정되는 단계와,
    상기 비트라인 센싱 트랜지스터의 턴온시에 하이 레벨로 프리차지된 감지노드가 로우 레벨로 디스차지되는 단계와,
    상기 비트라인 센싱 트랜지스터의 턴오프시에 하이 레벨로 프리차지된 감지노드가 하이 레벨 전압을 유지하는 단계와,
    상기 감지노드의 전압 레벨에 따라 레지스터의 특정 노드에 저장되는 데이터의 레벨이 결정되는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  6. 제2항에 있어서, 상기 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계는 비트라인 선택부의 비트라인 선택 트랜지스터에 제1 전압보다 낮은 제2 전압을 인가하는 단계와,
    상기 비트라인의 전압레벨에 따라 상기 비트라인 선택 트랜지스터의 턴온 여부가 결정되는 단계와,
    상기 비트라인 선택 트랜지스터의 턴온시에 하이 레벨로 프리차지된 감지노드가 로우 레벨로 디스차지되는 단계와,
    상기 비트라인 선택 트랜지스터의 턴오프시에 하이 레벨로 프리차지된 감지노드가 하이 레벨 전압을 유지하는 단계와,
    상기 감지노드의 전압 레벨에 따라 레지스터의 특정 노드에 저장되는 데이터의 레벨이 결정되는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  7. 제1항에 있어서, 상기 문턱 전압이 제1 검증 전압 이상인 셀들 중 문턱 전압이 제2 검증 전압보다 낮은 셀을 구분하는 단계는
    독출하고자 하는 특정 셀과 접속된 워드라인에 제1 검증 전압보다 큰 제2 검증 전압을 인가하는 단계와,
    감지 노드를 하이 레벨로 프리차지시키는 단계와,
    상기 비트라인의 전압레벨의 변화에 따라 상기 독출하고자 하는 특정 셀의 프로그램 여부를 평가하는 단계와,
    상기 비트라인의 전압레벨에 따라 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  8. 제7항에 있어서, 상기 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계는 비트라인 센싱부의 비트라인 센싱 트랜지스터에 제1 전압보다 낮은 제2 전압을 인가하는 단계와,
    상기 비트라인의 전압레벨에 따라 상기 비트라인 센싱 트랜지스터의 턴온 여부가 결정되는 단계와,
    상기 비트라인 센싱 트랜지스터의 턴온시에 하이 레벨로 프리차지된 감지노드가 로우 레벨로 디스차지되는 단계와,
    상기 비트라인 센싱 트랜지스터의 턴오프시에 하이 레벨로 프리차지된 감지 노드가 하이 레벨 전압을 유지하는 단계와,
    상기 감지노드의 전압 레벨에 따라 레지스터의 특정 노드에 저장되는 데이터의 레벨이 결정되는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  9. 제7항에 있어서, 상기 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계는 비트라인 선택부의 비트라인 선택 트랜지스터에 제1 전압보다 낮은 제2 전압을 인가하는 단계와,
    상기 비트라인의 전압레벨에 따라 상기 비트라인 선택 트랜지스터의 턴온 여부가 결정되는 단계와,
    상기 비트라인 선택 트랜지스터의 턴온시에 하이 레벨로 프리차지된 감지노드가 로우 레벨로 디스차지되는 단계와,
    상기 비트라인 선택 트랜지스터의 턴오프시에 하이 레벨로 프리차지된 감지노드가 하이 레벨 전압을 유지하는 단계와,
    상기 감지노드의 전압 레벨에 따라 레지스터의 특정 노드에 저장되는 데이터의 레벨이 결정되는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  10. 제5항, 6항, 8항 또는 9항 중 어느 한 항에 있어서, 상기 특정 셀이 언더 프로그램된 경우에는 상기 감지노드가 로우 레벨로 디스차지되고, 상기 특정 셀이 프로그램 금지 셀이거나 제2 검증 전압 이상으로 프로그램된 경우에는 상기 감지노드가 하이 레벨 전압을 유지하는 것을 특징으로 하는 불휘발성 메모리 장치의 언더 프로그램 셀 검출 방법.
  11. 메모리 셀들 중 선택된 메모리 셀들의 프로그램 동작을 실시하는 단계와,
    상기 프로그램 동작이 실시된 메모리 셀들 중 문턱 전압이 제1 검증 전압보다 높은 메모리 셀을 검출하는 단계와,
    상기 문턱 전압이 상기 제1 검증전압보다 높은 메모리 셀들 중에서 문턱 전압이 제2 검증전압보다 낮은 언더 프로그램 셀을 검출하는 단계와,
    상기 언더 프로그램 셀을 프로그램하는 단계를 포함하는 불휘발성 메모리 장치의 프로그램 방법.
  12. 제11항에 있어서, 상기 언더 프로그램 셀을 검출하는 단계는 상기 특정 셀이 언더 프로그램 셀인 경우에 상기 레지스터의 특정 노드에 저장되는 데이터가 그 밖의 셀의 경우에 저장되는 데이터와 상반되게 하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  13. 제11항에 있어서, 상기 문턱 전압이 제1 검증 전압보다 높은 메모리 셀을 검 출하는 단계는
    독출하고자 하는 특정 셀과 접속된 워드라인에 제1 검증 전압을 인가하는 단계와,
    상기 특정 셀과 접속된 비트라인을 하이 레벨로 프리차지시키는 단계와,
    상기 비트라인의 전압레벨의 변화에 따라 상기 독출하고자 하는 특정 셀의 프로그램 여부를 평가하는 단계와,
    상기 비트라인의 전압레벨에 따라 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  14. 제13항에 있어서, 상기 비트라인을 하이 레벨로 프리차지 시키는 단계는 페이지 버퍼의 감지노드 프리차지부를 통하여 감지노드를 전원전압레벨로 프리차지 시키는 단계와,
    비트라인 센싱부의 비트라인 센싱 트랜지스터에 제1 전압을 인가하여 상기 하이 레벨로 프리차지된 감지노드와 특정 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  15. 제13항에 있어서, 상기 비트라인을 하이 레벨로 프리차지 시키는 단계는 페이지 버퍼의 감지노드 프리차지부를 통하여 감지노드를 전원전압레벨로 프리차지 시키는 단계와,
    비트라인 선택부의 비트라인 선택 트랜지스터에 제1 전압을 인가하여 상기 하이 레벨로 프리차지된 감지노드와 특정 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  16. 제13항에 있어서, 상기 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계는 비트라인 센싱부의 비트라인 센싱 트랜지스터에 제1 전압보다 낮은 제2 전압을 인가하는 단계와,
    상기 비트라인의 전압레벨에 따라 상기 비트라인 센싱 트랜지스터의 턴온 여부가 결정되는 단계와,
    상기 비트라인 센싱 트랜지스터의 턴온시에 하이 레벨로 프리차지된 감지노드가 로우 레벨로 디스차지되는 단계와,
    상기 비트라인 센싱 트랜지스터의 턴오프시에 하이 레벨로 프리차지된 감지노드가 하이 레벨 전압을 유지하는 단계와,
    상기 감지노드의 전압 레벨에 따라 레지스터의 특정 노드에 저장되는 데이터의 레벨이 결정되는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  17. 제13항에 있어서, 상기 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계는 비트라인 선택부의 비트라인 선택 트랜지스터에 제1 전압보다 낮은 제2 전압을 인가하는 단계와,
    상기 비트라인의 전압레벨에 따라 상기 비트라인 선택 트랜지스터의 턴온 여부가 결정되는 단계와,
    상기 비트라인 선택 트랜지스터의 턴온시에 하이 레벨로 프리차지된 감지노드가 로우 레벨로 디스차지되는 단계와,
    상기 비트라인 선택 트랜지스터의 턴오프시에 하이 레벨로 프리차지된 감지노드가 하이 레벨 전압을 유지하는 단계와,
    상기 감지노드의 전압 레벨에 따라 레지스터의 특정 노드에 저장되는 데이터의 레벨이 결정되는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  18. 제11항에 있어서, 상기 문턱 전압이 상기 제1 검증전압보다 높은 메모리 셀들 중에서 문턱 전압이 제2 검증전압보다 낮은 언더 프로그램 셀을 검출하는 단계는
    독출하고자 하는 특정 셀과 접속된 워드라인에 제1 검증 전압보다 큰 제2 검증 전압을 인가하는 단계와,
    감지 노드를 하이 레벨로 프리차지시키는 단계와,
    상기 비트라인의 전압레벨의 변화에 따라 상기 독출하고자 하는 특정 셀의 프로그램 여부를 평가하는 단계와,
    상기 비트라인의 전압레벨에 따라 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프 로그램 방법.
  19. 제18항에 있어서, 상기 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계는 비트라인 센싱부의 비트라인 센싱 트랜지스터에 제1 전압보다 낮은 제2 전압을 인가하는 단계와,
    상기 비트라인의 전압레벨에 따라 상기 비트라인 센싱 트랜지스터의 턴온 여부가 결정되는 단계와,
    상기 비트라인 센싱 트랜지스터의 턴온시에 하이 레벨로 프리차지된 감지노드가 로우 레벨로 디스차지되는 단계와,
    상기 비트라인 센싱 트랜지스터의 턴오프시에 하이 레벨로 프리차지된 감지노드가 하이 레벨 전압을 유지하는 단계와,
    상기 감지노드의 전압 레벨에 따라 레지스터의 특정 노드에 저장되는 데이터의 레벨이 결정되는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  20. 제18항에 있어서, 상기 특정 셀에 저장된 데이터를 센싱하여 레지스터에 저장하는 단계는 비트라인 선택부의 비트라인 선택 트랜지스터에 제1 전압보다 낮은 제2 전압을 인가하는 단계와,
    상기 비트라인의 전압레벨에 따라 상기 비트라인 선택 트랜지스터의 턴온 여부가 결정되는 단계와,
    상기 비트라인 선택 트랜지스터의 턴온시에 하이 레벨로 프리차지된 감지노드가 로우 레벨로 디스차지되는 단계와,
    상기 비트라인 선택 트랜지스터의 턴오프시에 하이 레벨로 프리차지된 감지노드가 하이 레벨 전압을 유지하는 단계와,
    상기 감지노드의 전압 레벨에 따라 레지스터의 특정 노드에 저장되는 데이터의 레벨이 결정되는 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
  21. 제16항, 17항, 19항 또는 20항 중 어느 한 항에 있어서, 상기 특정 셀이 언더 프로그램된 경우에는 상기 감지노드가 로우 레벨로 디스차지되고, 상기 특정 셀이 프로그램 금지 셀이거나 제2 검증 전압 이상으로 프로그램된 경우에는 상기 감지노드가 하이 레벨 전압을 유지하는 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
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