KR101434403B1 - 플래시 메모리 장치, 그것의 프로그램 방법, 그리고 그것을포함하는 메모리 시스템 - Google Patents

플래시 메모리 장치, 그것의 프로그램 방법, 그리고 그것을포함하는 메모리 시스템 Download PDF

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Abstract

본 발명에 따른 플래시 메모리 장치의 프로그램 방법은 복수의 논리 상태들 중 적어도 하나를 갖도록 메모리 셀들을 프로그램하는 단계 그리고 상기 메모리 셀들 각각의 논리 상태와, 상기 메모리 셀들 각각에 인접한 메모리 셀들의 논리 상태들에 따라 복수의 전압 레벨들로 가변되는 검증 전압을 이용하여 상기 메모리 셀들을 검증하는 단계를 포함한다. 본 발명에 따르면, 플래시 메모리 장치의 메모리 셀들 사이의 커플링이 방지 그리고/또는 감소된다.

Description

플래시 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템{FLASH MEMORY DEVICE, PROGRAMMING METHOD THEREOF AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 플래시 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile mmory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM, DRAM, SDRAM 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등이 있다.
플래시 메모리 장치는 메모리 셀과 비트 라인의 연결 상태에 따라 낸드(NAND) 플래시 메모리 장치와 노어(NOR) 플래시 메모리 장치로 구분된다. 노어 플래시 메모리 장치는 읽기 속도가 빠르지만, 쓰기 속도가 느리다. 따라서, 노어 플래시 메모리 장치는 주로 코드 저장용 메모리로 이용된다. 낸드 플래시 메모리 장치는 쓰기 속도가 빠르고 단위 면적당 단가가 낮기 때문에, 주로 대용량 데이터 저장 장치로 이용된다.
플래시 메모리 장치의 메모리 셀들은 벌크(Bulk) 영역 및 제어 게이트 사이의 플로팅 게이트 또는 전하 트랩층(Charge Trap)을 포함한다. 플래시 메모리 장치는 플로팅 게이트 또는 전하 트랩층에 전하를 축적 또는 포획하여 메모리 셀의 문턱 전압을 조절함으로써 데이터를 저장한다. 이때, 프로그램되는 메모리 셀에 인접한 메모리 셀들의 문턱 전압들이 F-poly 커플링에 의해 변경될 수 있다.
종래에, 플래시 메모리 장치의 집적도가 높지 않아서 메모리 셀들 사이의 간격이 상대적으로 크게 형성되었다. 즉, 프로그램되는 메모리 셀에 인접한 메모리 셀들에 전달되는 F-poly 커플링의 영향은 크지 않았고, 무시될 수 있었다. 그러나, 공정 기술의 발전과 함께 플래시 메모리 장치 셀들 사이의 간격은 점점 축소되고 있다. 즉, 프로그램되는 메모리 셀에 인접한 메모리 셀들에 전달되는 F-poly 커플링의 영향은 증가되고 있다.
본 발명의 목적은 프로그램되는 메모리 셀에 인접한 메모리 셀들의 문턱 전 압들이 커플링에 의해 변경되는 것을 방지 그리고/또는 보상하는 플래시 메모리 장치 및 그것의 프로그램 방법을 제공하는 데에 있다.
본 발명에 따른 플래시 메모리 장치의 프로그램 방법은 복수의 논리 상태들 중 적어도 하나를 갖도록 메모리 셀들을 프로그램하는 단계; 그리고 상기 메모리 셀들 각각의 논리 상태와, 상기 메모리 셀들 각각에 인접한 메모리 셀들의 논리 상태들에 따라 복수의 전압 레벨들로 가변되는 검증 전압을 이용하여 상기 메모리 셀들을 검증하는 단계를 포한다.
실시 예로서, 상기 검증 단계에서, 상기 검증 전압은 복수 회 인가되고, 상기 인가된 각각의 검증 전압은 서로 다른 레벨을 갖는다. 상기 검증 단계에서, 상기 프로그램된 메모리 셀들 각각은 상기 복수 회 인가되는 검증 전압의 서로 다른 레벨들 중 하나에 의해 검증된다.
실시 예로서, 낮은 레벨을 갖는 검증 전압이 높은 레벨을 갖는 검증 전압보다 먼저 인가된다. 상기 낮은 레벨을 갖는 검증 전압을 인가하는 동안, 상기 높은 레벨을 갖는 검증 전압에 의해 검증될 메모리 셀들은 프로그램 페일로 설정된다.
실시 예로서, 상기 검증 전압은 상기 메모리 셀들 각각의 논리 상태에 대응하는 기본 검증 전압으로부터 가변된다. 상기 검증 전압은 미리 설정된 복수의 전압 레벨들 중 하나로 가변된다.
실시 예로서, 상기 메모리 셀들의 논리 상태보다 상기 메모리 셀들 각각에 인접한 메모리 셀들의 논리 상태들이 낮거나 같은 경우, 상기 검증 전압은 상기 기 본 검증 전압 레벨을 갖는다.
실시 예로서, 상기 메모리 셀들의 논리 상태가 상기 메모리 셀들 각각에 인접한 메모리 셀들의 논리 상태들보다 낮은 경우, 상기 검증 전압은 상기 기본 검증 전압보다 낮은 레벨로 가변된다.
실시 예로서, 상기 프로그램 단계 이전에 상기 검증 전압이 가변될 전압 레벨을 결정하는 단계를 더 포함한다. 기 검증 전압은 매 프로그램 루프에서 상기 복수의 전압 레벨들로 가변된다.
본 발명에 따른 플래시 메모리 장치는 메모리 셀들에 복수의 논리 상태들을 저장하는 메모리 셀들의 어레이; 프로그램 데이터를 상기 메모리 셀들에 기입하는 페이지 버퍼 회로; 그리고 상기 메모리 셀들 및 상기 메모리 셀들에 인접한 메모리 셀들에 프로그램되는 논리 상태에 의거하여 상기 메모리 셀들을 검증하기 위한 검증 전압을 가변하는 검증 레벨 제어 회로를 포함한다.
실시 예로서, 상기 검증 레벨 제어 회로는 상기 메모리 셀들을 검증하기 위해 상기 검증 전압을 복수 회 발생하고, 상기 발생된 각각의 검증 전압은 서로 다른 레벨을 갖는다.
실시 예로서, 상기 검증 레벨 제어 회로는 기준 전압에 응답하여 고전압을 제공하는 전압 구동부; 그리고 상기 가변되는 저항값을 이용하여 상기 고전압을 분배하고, 상기 분배 결과에 따라 상기 검증 전압을 가변하는 전압 분배부를 포함한다. 상기 기준 전압을 조절하는 검증 레벨 트림 회로를 더 포함하고, 상기 검증 레벨 트림 회로는 복수의 저항들 및 퓨즈들을 포함하고, 상기 퓨즈들은 각각 상기 저 항들에 병렬 연결되고, 상기 검증 레벨 트림 회로는 상기 퓨즈들의 커팅 여부에 따라 상기 기준 전압을 조절한다. 상기 퓨즈들은 전기 퓨즈들이다.
실시 예로서, 상기 페이지 버퍼 회로는 상기 메모리 셀을 검증하기 위한 검증 전압 레벨과 상이한 전압 레벨의 검증 전압이 상기 메모리 셀 어레이에 제공되는 동안, 상기 메모리 셀을 프로그램 페일로 설정한다. 상기 페이지 버퍼 회로는 상기 메모리 셀들에 프로그램될 논리 상태 및 상기 메모리 셀들에 인접한 메모리 셀들에 프로그램될 논리 상태들을 비교하는 비교 회로; 상기 비교 결과 및 상기 메모리 셀 어레이에 제공되는 검증 전압에 의거하여 페일 신호를 발생하는 페일 제어 회로; 그리고 상기 페일 신호에 응답하여 상기 메모리 셀을 프로그램 페일로 설정하는 페이지 버퍼를 포함한다.
본 발명에 따른 메모리 시스템은 플래시 메모리 장치; 그리고 상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 플래시 메모리 장치는 메모리 셀들에 복수의 논리 상태들을 저장하는 메모리 셀들의 어레이; 프로그램 데이터를 상기 메모리 셀들에 기입하는 페이지 버퍼 회로; 그리고 상기 메모리 셀들 및 상기 메모리 셀들에 인접한 메모리 셀들에 프로그램되는 논리 상태에 의거하여 상기 메모리 셀들을 검증하기 위한 검증 전압을 가변하는 검증 레벨 제어 회로를 포함한다.
본 발명에 따르면, 인접 셀들로부터 전달되는 커플링의 영향을 방지 그리고/또는 보상하기 위해, 메모리 셀들은 하나 또는 그 이상의 검증 전압들을 이용하여 프로그램된다. 따라서, 프로그램되는 인접 셀들로부터 전달되는 커플링의 영향에 의해 메모리 셀들의 문턱 전압이 변경되는 것이 방지 그리고/또는 보상된다.
본 발명에 따른 플래시 메모리 장치는 메모리 셀들을 복수의 논리 상태들 중 하나의 논리 상태로 프로그램하는 동안 하나 또는 그 이상의 검증 전압들을 이용하여 프로그램 동작을 수행한다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 설명의 편의를 위하여, 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템의 실시 예를 참조하여 본 발명이 설명된다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치 및 그것을 포함하는 메모리 시스템에 한정되지 않음이 이해될 것이다.
도 1은 본 발명에 따른 메모리 시스템(10)의 실시 예를 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 메모리 시스템(10)은 컨트롤러(100) 및 플래시 메모리 장치(200)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 플래시 메모리 장치(200)에 연결된다. 컨트롤러(100)는 플래시 메모리 장치(200)로부터 읽은 데이터를 호스트(Host)에 전달하거나, 호스트(Host)로부터 전달되는 데이터를 플래시 메모리 장치(200)에 저장한다.
도면에 도시되지 않았지만, 컨트롤러(100)는 램, 프로세싱 유닛, 호스트 인 터페이스, 메모리 인터페이스, 그리고 오류 정정 블록을 포함할 것이다. 램은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다. 호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB, MMC, PCI-E, ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI, ESDI, 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 플래시 메모리 장치(100)와 인터페이싱할 것이다. 오류 정정 블록은 플래시 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정할 것이다. 컨트롤러(100)의 각 구성요소들은 이 분야에 통상적인 기술을 가진 자들에게 잘 알려져 있으므로, 더 이상의 상세한 설명은 생략된다.
메모리 시스템(10)의 컨트롤러(100) 및 플래시 메모리 장치(200)는 하나의 카드 또는 반도체 장치로 집적될 수 있음이 이해될 것이다. 또한 메모리 시스템(10)은 데이터를 저장하기 위해 불휘발성 메모리 장치를 이용하는 SSD(Solid State Disk/Drive)를 구성할 수 있음이 이해될 것이다.
도 2는 도 1의 플래시 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 플래시 메모리 장치(200)는 메모리 셀 어레이(210), 행 디코더(220), 페이지 버퍼 회로(230), 패스/페일 체크 회로(240), 데이터 입출력 회로(250), 그리고 제어 로직 및 고전압 발생기(260)를 포함한다.
메모리 셀 어레이(210)는 복수의 워드 라인들(WL1~WLm), 스트링 선택 라인(SSL), 그리고 접지 선택 라인(GSL)을 통해 행 디코더(220)에 연결된다. 메모리 셀 어레이(210)는 비트 라인들(BL1~BLn)을 통해 페이지 버퍼 회로(230)에 연결된다.
메모리 셀 어레이(210)는 복수의 셀 스트링들을 포함한다. 각각의 셀 스트링은 직렬 연결된 메모리 셀들(MC)로 구성된다. 셀 스트링들 및 공통 소스 라인(CSL)의 사이에 접지 선택 트랜지스터들(GST)이 연결된다. 셀 스트링들 및 대응하는 비트 라인들(BL1~BLn) 사이에 스트링 선택 트랜지스터들(SST)이 연결된다. 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)에 공통으로 연결된다. 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)에 공통으로 연결된다. 메모리 셀들(MC)은 각각 대응하는 워드 라인들(WL1~WLm)에 연결된다.
예시적으로, 본 발명에 따른 플래시 메모리(200)의 메모리 셀들(MC)은 각각 복수의 논리 상태들 중 하나로 프로그램될 것이다. 즉, 본 발명에 따른 플래시 메모리(200)의 메모리 셀들은 멀티 레벨 셀들(Multi-Level cells)일 것이다. 또한, 본 발명에 따른 메모리 셀들(MC)을 복수의 논리 상태들 중 하나로 프로그램하기 위해, 복수의 검증 전압들(Vver)이 이용될 것이다. 예를 들면, 메모리 셀들(MC)은 둘 또는 그 이상의 상이한 전압 레벨들을 갖는 검증 전압들(Vver)을 이용하여 프로그램될 것이다. 메모리 셀들에 대한 프로그램 동작은 이하에서 더 상세하게 설명된다.
행 디코더(220)는 스트링 선택 라인(SSL), 워드 라인들(WL1~WLm), 그리고 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(210)에 연결되고, 제어 로직 및 고전 압 발생기(260)에 연결된다. 행 디코더(220)는 제어 로직 및 고전압 발생기(260)의 제어에 응답하여 동작한다. 행 디코더(220)는 외부로부터 전달되는 어드레스(ADDR)에 응답하여 메모리 셀 어레이(210)의 워드 라인들(WL1~WLm)을 선택한다. 행 디코더(220)는 제어 로직 및 고전압 발생기(260)로부터 프로그램 동작을 위한 고전압을 전달받아 선택 그리고/또는 비선택 워드 라인들(WL1~WLm)에 제공한다. 예시적으로, 어드레스(ADDR)는 컨트롤러(100, 도 1 참조)로부터 제공될 것이다.
페이지 버퍼 회로(230)는 메모리 셀 어레이(210)에 프로그램될 데이터 그리고/또는 메모리 셀 어레이(210)로부터 읽어진 데이터를 저장한다. 페이지 버퍼 회로(230)는 메모리 셀들(MC)의 프로그램 동작을 위해 비트 라인들(BL1~BLn)을 셋업(Set up)한다. 예시적으로, 프로그램될 메모리 셀에 연결된 비트 라인은 접지 전압(Vss)으로 셋팅되고, 프로그램 금지된 메모리 셀에 연결된 비트 라인은 전원 전압(Vcc)으로 셋팅될 것이다.
페이지 버퍼 회로(230)는 제어 로직(260)으로부터 제어 신호들(Cveri_n)을 제공받는다. 제어 신호들(Cveri_n)은 메모리 셀들에 인가되는 검증 전압(Vver)이 복수의 검증 전압들 중 어떤 검증 전압인지를 나타낸다. 페이지 버퍼 회로(230)는 제어 신호들(Cveri_n)에 응답하여, 메모리 셀들 중 일부를 프로그램 페일로 설정한다. 페이지 버퍼 회로(230)의 구성 및 동작은 도 9 및 10을 참조하여 더 상세하게 설명된다.
패스/페일 체크 회로(240)는 페이지 버퍼 회로(230) 그리고 제어 로직 및 고전압 발생기(260)에 연결된다. 패스/페일 체크 회로(240)는 메모리 셀들(MC)이 프 로그램 패스인지 페일인지의 여부를 판별하여 제어 로직 및 고전압 발생기(260)에 전달한다.
데이터 입출력 회로(250)는 페이지 버퍼 회로(230) 그리고 제어 로직 및 고전압 발생기(260)에 연결된다. 데이터 입출력 회로(250)는 제어 로직 및 고전압 발생기(260)의 제어에 응답하여 동작한다. 입출력 회로(250)는 페이지 버퍼 회로(230)와 데이터를 교환한다. 입출력 회로(250)는 외부와 데이터(DATA)를 교환한다. 예시적으로, 입출력 회로(250)는 컨트롤러(100, 도 1 참조)와 데이터(DATA)를 교환할 것이다. 입출력 회로(250)는 열 선택 게이트, 데이터 버퍼 등과 같이 이 분야에 숙련된 자들에게 잘 알려진 구성 요소들을 포함할 것이다.
제어 로직 및 고전압 발생기(260)는 행 디코더(220), 패스/페일 체크 회로(240), 그리고 데이터 입출력 회로(250)에 연결된다. 제어 로직 및 고전압 발생기(260)는 플래시 메모리 장치(200)의 제반 동작을 제어하며, 프로그램 그리고/또는 소거 동작 시에 요구되는 고전압들을 발생할 것이다. 본 발명에 따른 제어 로직 및 고전압 발생기(260)는 메모리 셀들이 하나의 논리 상태로 프로그램되는 동안 검증 전압들(Vver)의 세트를 행 디코더(220)를 통해 메모리 셀 어레이(210)에 순차적으로 제공한다. 검증 전압들(Vver)의 세트는 둘 또는 그 이상의 검증 전압들(Vver)로 구성된다.
메모리 셀들을 하나의 논리 상태로 프로그램하는 동안, 검증 전압들(Vver)의 세트는 제어 신호들(Cveri_n)에 응답하여 생성된다. 예시적으로, 제어 신호들(Cveri_n)이 두 개의 신호들(Cveri_1, Cveri_2)로 구성되는 경우, 제어 로직 및 고전압 발생기(260)는 세 개 또는 네 개의 상이한 검증 전압들(Vver)을 메모리 셀 어레이(210)에 제공한다. 또한, 제어 로직(260)은 제어 신호들(Cveri_n)을 페이지 버퍼 회로(230)에 제공한다.
본 발명에 따른 제어 로직 및 고전압 발생기(260)는 검증 레벨 제어 회로(262)를 포함한다. 검증 레벨 제어 회로(262)는 프로그램 동작 시에 이용되는 검증 전압들의 전압 레벨(Vver)을 제어할 것이다. 메모리 셀들을 복수의 논리 상태들 중 하나로 프로그램하는 동안, 본 발명에 따른 검증 레벨 제어 회로(262)는 제어 신호들(Cveri_n)에 응답하여 검증 전압들(Vver)의 세트를 발생한다. 검증 전압들(Vver)의 세트는 둘 또는 그 이상의 검증 전압들로 구성된다. 검증 레벨 제어 회로(262)에 의해 발생된 검증 전압들(Vver)의 세트는 행 디코더(220)를 통해 메모리 셀 어레이(210)에 순차적으로 제공된다.
도 3은 도 2의 메모리 셀들(MC)의 바람직한 문턱 전압 산포를 보여주는 다이어그램이다. 도 3에서, 가로 축은 전압을 나타내며, 세로 축은 메모리 셀들(MC)의 수를 나타낸다.
본 발명에 따른 메모리 셀들(MC)은 복수의 논리 상태들 중 하나를 갖도록 프로그램된다. 도 3에서, 예시적으로, 본 발명에 따른 메모리 셀들(MC)은 네 개의 논리적 상태들 중 하나로 프로그램되는 것으로 도시되어 있다. 즉, 본 발명에 따른 메모리 셀들(MC)은 각각 2 비트 데이터를 저장할 것이다. 그러나, 본 발명에 따른 메모리 셀들(MC)이 네 개의 논리적 상태들 중 하나를 갖도록 프로그램되는 것으로 한정되지 않는다.
도 2 및 3을 참조하면, 메모리 셀들(MC)은 네 개의 논리 상태들(E, P1, P2, P3) 중 하나를 갖도록 프로그램된다. 논리 상태(E)는 메모리 셀들(MC)이 소거된 상태를 나타낸다. 기준(standard) 검증 전압(Vref1)을 이용하여 프로그램된 메모리 셀들(MC)은 논리 상태(P1)를 갖는다. 기준 검증 전압(Vref2)을 이용하여 프로그램된 메모리 셀들(MC)은 논리 상태(P2)를 갖는다. 기준 검증 전압(Vref3)을 이용하여 프로그램된 메모리 셀들(MC)은 논리 상태(P3)를 갖는다.
멀티 레벨 셀들에 대한 프로그램 동작은 순차적으로 수행된다. 예시적으로, 최하위 비트(LSB, Least Significant Bit)에 대한 프로그램 동작이 수행되고, 이후에 최상위 비트(MSB, Most Significant Bit)에 대한 프로그램 동작이 수행된다. 최하위 비트에 대한 프로그램 동작 시에, 논리 상태(P1) 및 논리 상태(P2)로 프로그램될 메모리 셀들(MC)은 논리 상태(P1)로 프로그램될 것이다. 논리 상태(E) 또는 논리 상태(P3)로 프로그램될 메모리 셀들(MC)은 논리 상태(E)를 유지할 것이다.
최상위 비트에 대한 프로그램 동작 시에, 논리 상태(P2)로 프로그램될 메모리 셀들(MC)은 논리 상태(P1)로부터 논리 상태(P2)로 프로그램될 것이다. 논리 상태(P3)로 프로그램될 메모리 셀들(MC)은 논리 상태(E)로부터 논리 상태(P3)로 프로그램될 것이다.
메모리 셀들(MC)에 대한 프로그램 동작 시에, 인접한 메모리 셀들(MC) 사이에 커플링이 발생될 것이다. 예를 들면, 메모리 셀(MC2)이 논리 상태(P1)로 프로그램되고, 메모리 셀들(MC1, MC3)이 논리 상태(P3)로 프로그램된다고 가정하자. 최상위 비트(MSB)에 대한 프로그램 동작 시에, 메모리 셀(MC2)는 논리 상태(P1)로 프로 그램되고, 메모리 셀들(MC1, MC3)은 논리 상태(E)를 유지할 것이다. 최하위 비트(LSB)에 대한 프로그램 동작 시에, 메모리 셀(MC2)은 논리 상태(P1)를 유지하는 반면, 메모리 셀들(MC1, MC3)은 논리 상태(P3)로 프로그램될 것이다.
메모리 셀(MC2)에 인접한 메모리 셀들(MC1, MC3)이 논리 상태(P3)로 프로그램되는 동안, 메모리 셀(MC2)은 메모리 셀들(MC1, MC3)로부터 커플링의 영향을 받는다. 논리 상태(P3)의 문턱 전압은 논리 상태(P1)의 문턱 전압보다 높다. 따라서, 메모리 셀들(MC1, MC3)로부터의 커플링의 영향에 의해, 메모리 셀(MC2)의 문턱 전압은 증가할 것이다. 즉, 메모리 셀(MC2)의 문턱 전압 산포는 도 3에 도시된 논리 상태(P1)의 문턱 전압 산포와 상이하게 형성될 것이다. 예시적으로, 메모리 셀(MC2)의 문턱 전압 산포는 도 3에 도시된 논리 상태(P1)의 문턱 전압 산포보다 높은 전압 영역에 형성될 것이다.
이와 같이, 인접한 메모리 셀들(MC) 사이의 커플링의 영향은 메모리 셀들(MC)의 문턱 전압 산포를 변경시킨다. 따라서, 논리 상태들(E, P1~P3)을 판별하기 위한 읽기 마진이 감소된다. 본 발명에 따른 플래시 메모리 장치(200)는 커플링의 영향을 방지 그리고/또는 보상하는 프로그램 동작을 수행한다.
도 4는 도 2의 플래시 메모리 장치(200)에 의해 프로그램된 메모리 셀들(MC)의 문턱 전압 산포를 보여주는 다이어그램이다. 도 4에서, 가로 축은 전압을 나타내고, 세로 축은 메모리 셀들의 수를 나타낸다.
도 2 및 4를 참조하면, 본 발명에 따른 플래시 메모리 장치(200)는 메모리 셀들을 하나의 논리 상태(P1)로 프로그램하는 동안, 검증 전압들(Vver)의 세트를 이용하여 프로그램 동작을 수행한다. 검증 전압들(Vver)의 세트는 둘 또는 그 이상의 검증 전압들(Vver1, Vver1', Vver1'')로 구성된다.
기준 검증 전압(Vver1)을 이용하여 프로그램되는 메모리 셀들의 문턱 전압 산포는 P1과 같이 나타날 것이다. 검증 전압(Vver1')을 이용하여 프로그램되는 메모리 셀들의 문턱 전압 산포는 P1'과 같이 나타날 것이다. 검증 전압(Vver1'')을 이용하여 프로그램되는 메모리 셀들의 문턱 전압 산포는 P1''과 같이 나타날 것이다.
즉, 검증 전압들(Vver1', Vver1'')을 이용하여 프로그램된 메모리 셀들의 문턱 전압 산포는 기준 검증 전압(Vver1)을 이용하여 프로그램된 메모리 셀들의 문턱 전압 산포보다 낮은 전압 영역에 형성된다. 따라서, 인접 메모리 셀들(MC1, MC3)로부터 전달되는 커플링의 영향에 의해 메모리 셀(MC2)의 문턱 전압이 상승되어도, 메모리 셀(MC2)의 문턱 전압 산포는 논리 상태(P1)의 전압 영역에 형성될 것이다. 즉, 본 발명에 따른 플래시 메모리 장치는 인접 셀들로부터의 커플링의 영향을 예상하고, 커플링의 영향을 받는 셀을 검증 전압들(Vver1, Vver1', Vver1'') 중 하나를 이용하여 프로그램한다. 커플링의 영향을 고려하여 프로그램 동작을 수행함으로써, 커플링의 영향이 방지 그리고/또는 보상될 수 있다.
메모리 셀(MC2)이 인접한 메모리 셀들(MC1, MC3)로부터 받는 커플링의 영향은 메모리 셀(MC2)이 프로그램되는 논리 상태 및 메모리 셀들(MC1, MC3)이 프로그램되는 논리 상태들에 따라 상이하게 나타난다. 예를 들면, 메모리 셀들(MC1, MC3)이 논리 상태(P3)로 프로그램되는 경우의 커플링의 영향은 메모리 셀들(MC1, MC3) 이 논리 상태(P2)로 프로그램되는 경우의 커플링의 영향보다 크다. 따라서, 본 발명에 따른 플래시 메모리 장치(200)는 인접 메모리 셀들(MC1, MC3) 및 메모리 셀(MC2)에 프로그램될 논리 상태들에 의거하여 메모리 셀(MC2)의 검증 전압을 결정한다.
인접 메모리 셀들(MC1, MC3)로부터 전달되는 커플링의 영향이 없는 경우, 메모리 셀(MC2)은 기준 검증 전압(Vver1)을 이용하여 프로그램될 것이다. 예를 들면, 인접 메모리 셀들(MC1, MC3)에 프로그램될 논리 상태가 메모리 셀(MC2)에 프로그램될 논리 상태보다 낮거나 같은 전압 영역인 경우, 인접 메모리 셀들(MC1, MC3)로부터 메모리 셀(MC2)에 전달되는 커플링의 영향은 적거나 없을 것이다. 이때, 메모리 셀(MC2)은 검증 전압(Vver1)을 이용하여 프로그램될 것이다.
인접 메모리 셀들(MC1, MC3)로부터 전달되는 커플링의 영향이 상대적으로 작은 경우, 메모리 셀(MC2)은 검증 전압(Vver1')을 이용하여 프로그램될 것이다. 예를 들면, 인접 메모리 셀들(MC1, MC3)이 논리 상태(P2)로 프로그램되는 경우, 메모리 셀(MC2)은 검증 전압(Vver1')을 이용하여 프로그램될 것이다.
인접 메모리 셀들(MC1, MC3)로부터 전달되는 커플링의 영향이 상대적으로 큰 경우, 메모리 셀(MC2)은 검증 전압(Vver1'')을 이용하여 프로그램될 것이다. 예를 들면, 인접 메모리 셀들(MC1, MC3)이 논리 상태(P3)로 프로그램되는 경우, 메모리 셀(MC2)은 검증 전압(Vver1'')을 이용하여 프로그램될 것이다.
상술한 바와 같이, 메모리 셀(MC2)을 논리 상태(P1)로 프로그램하는 경우, 인접 메모리 셀들(MC1, MC3)로부터 전달되는 커플링의 영향을 고려하여 메모리 셀(MC2)의 검증 전압(Vver1, Vver1', Vver1'')이 결정된다. 메모리 셀(MC2)에 대한 프로그램 동작 이후에, 인접 메모리 셀들(MC1, MC3)이 논리 상태들(P2, P3) 중 하나로 프로그램되는 경우, 인접 메모리 셀들(MC1, MC3)로부터의 커플링의 영향에 의해 메모리 셀(MC2)의 문턱 전압 산포는 P1'' 또는 P1' 으로부터 P1으로 이동된다. 따라서, 인접 메모리 셀들(MC1, MC3)로부터 메모리 셀(MC2)에 전달되는 커플링의 영향이 방지 그리고/또는 보상된다.
도 5는 커플링의 영향에 따라 검증 전압을 결정하는 실시 예를 보여주는 테이블이다. 도 5에서, 프로그램되는 메모리 셀은 메모리 셀(MC2)이고, 인접 메모리 셀들은 메모리 셀들(MC1, MC3)이다. 메모리 셀(MC2)을 프로그램하기 위해 이용되는 검증 전압들(Vver1, Vver1', Vver1'', Vver2, Vver2', Vver3)은 검증 레벨 제어 회로(262)에서 발생되어 메모리 셀 어레이(210)에 순차적으로 제공된다.
도 2 및 5를 참조하면, 메모리 셀(MC2)이 논리 상태(P1)로 프로그램되는 경우, 메모리 셀(MC2)은 검증 전압들(Vver1, Vver1', Vver1'')을 이용하여 프로그램된다.
인접 메모리 셀들(MC1, MC3)이 논리 상태(P1)로 프로그램되거나 소거 상태(E)를 유지하는 경우, 인접 메모리 셀들(MC1, MC3)로부터의 커플링은 발생되지 않는다. 따라서, 메모리 셀(MC2)은 기준 검증 전압(Vver1)을 이용하여 프로그램된다.
인접 메모리 셀들(MC1, MC3)이 논리 상태(P3)로 프로그램되거나 각각 논리 상태들(P2, P3)로 프로그램되는 경우, 인접 메모리 셀들(MC1, MC3)로부터의 커플링 의 영향은 상대적으로 크다. 따라서, 메모리 셀(MC2)은 검증 전압(Vver1'')을 이용하여 프로그램된다. 예시적으로, 기준 검증 전압(Vver1)과 검증 전압(Vver1'')의 전압 차이(△V)는 300mV 일 것이다. 또한, 검증 전압(Vver1'')은 기준 검증 전압(Vver1)보다 낮은 전압 레벨을 가질 것이다.
나머지 경우, 즉 도시된 바와 같이 인접 메모리 셀들(MC1, MC3)로부터의 커플링의 영향이 상대적으로 적은 경우, 메모리 셀(MC2)은 검증 전압(Vver1')을 이용하여 프로그램된다. 예시적으로, 기준 검증 전압(Vver1)과 검증 전압(Vver1')의 전압 차이(△V)는 200mV 일 것이다. 또한, 검증 전압(Vver1')은 기준 검증 전압(Vver1)보다 낮은 전압 레벨을 가질 것이다.
메모리 셀(MC2)이 논리 상태(P2)로 프로그램되는 경우, 메모리 셀(MC2)은 검증 전압들(Vver2, Vver2')을 이용하여 프로그램될 것이다. 인접 메모리 셀들(MC1, MC2)로부터의 커플링이 발생되지 않는 경우, 즉 인접 메모리 셀들(MC1, MC2)이 논리 상태(P2)보다 낮거나 같은 전압 영역의 논리 상태들(E, P1, P2)로 프로그램되는 경우, 메모리 셀(MC2)은 기준 검증 전압(Vver2)을 이용하여 프로그램될 것이다. 도시된 바와 같이 인접 메모리 셀들(MC2)로부터의 커플링의 영향이 존재하는 경우, 메모리 셀(MC2)은 검증 전압(Vver2')을 이용하여 프로그램될 것이다. 예시적으로, 기준 검증 전압(Vver2)과 검증 전압(Vver2')의 전압 차이(△V)는 100mV일 것이다. 또한, 검증 전압(Vver2')은 기준 검증 전압(Vver2)보다 낮은 전압 레벨을 가질 것이다.
메모리 셀(MC2)이 논리 상태(P1)로 프로그램되면, 메모리 셀(MC2)은 인접 메 모리 셀들(MC1, MC3)이 각각 논리 상태들(P2, P3)중 하나로 프로그램되는 경우에 커플링의 영향을 받는다. 반면, 메모리 셀(MC2)이 논리 상태(P2)로 프로그램되면, 메모리 셀(MC2)은 인접 메모리 셀들(MC1, MC3)이 논리 상태(P3)로 프로그램되는 경우에 커플링의 영향을 받는다.
즉, 메모리 셀(MC2)이 논리 상태(P1)로 프로그램되는 경우에 인접 메모리 셀들(MC1, MC3)로부터 받는 커플링의 영향은 메모리 셀(MC2)이 논리 상태(P2)로 프로그램되는 경우에 인접 메모리 셀들(MC1, MC3)로부터 받는 커플링의 영향보다 다양하게 나타난다. 따라서, 메모리 셀(MC2)이 논리 상태(P1)로 프로그램되는 경우에 이용되는 검증 전압들(Vver1, Vver1'. Vver'')은 메모리 셀(MC2)이 논리 상태(P2)로 프로그램되는 경우에 이용되는 검증 전압들(Vver2, Vver2')보다 세분화된다.
메모리 셀(MC2)이 논리 상태(P3)로 프로그램되는 경우, 메모리 셀(MC2)은 인접 메모리 셀들(MC1, MC3)로부터 커플링의 영향을 받지 않는다. 논리 상태(P3)는 가장 높은 전압 영역에 형성되는 논리 상태이고, 프로그램 동작 시에 가장 나중에 프로그램되는 논리 상태이기 때문이다. 따라서, 메모리 셀(MC2)이 논리 상태(P3)로 프로그램되는 경우, 메모리 셀(MC3)은 기준 검증 전압(Vver3)을 이용하여 프로그램된다.
메모리 셀(MC2)을 논리 상태(P1)로 프로그램하는 경우, 검증 전압들(Vver1, Vver1', Vver1'')이 순차적으로 메모리 셀 어레이(210)에 제공된다. 예시적으로, 검증 전압들(Vver1, Vver1', Vver1') 중 상대적으로 낮은 전압 레벨을 갖는 검증 전압이 상대적으로 높은 전압 레벨을 갖는 검증 전압보다 먼저 메모리 셀 어레이(210)에 제공될 것이다.
도 5에서, 메모리 셀(MC2)이 논리 상태(P1)로 프로그램되는 경우에 3 가지의 검증 전압들(Vver1, Vver1', Vver1'')이 이용되고, 논리 상태(P2)로 프로그램되는 경우에 2 가지의 검증 전압들(Vver2, Vver2')이 이용되고, 그리고 논리 상태(P3)로 프로그램되는 경우에 1 가지의 검증 전압(Vver3)이 이용된다. 그러나, 메모리 셀(MC2)을 각각의 논리 상태들(P1, P2, P3)로 프로그램하는 경우에 이용되는 검증 전압들의 수는 한정되지 않음이 이해될 것이다. 인접 메모리 셀들(MC1, MC3)로부터의 커플링의 영향을 더 세분화함으로써 검증 전압들의 수가 증가될 수 있고, 인접 메모리 셀들(MC1, MC3)로부터의 커플링의 영향을 더 단순화하여 검증 전압들의 수가 감소될 수 있음이 이해될 것이다.
또한, 도 5에서, 메모리 셀(MC2)은 4 개의 논리 상태들(E, P1, P2, P3) 중 하나의 상태를 갖는 것으로 도시되어 있다. 그러나, 본 발명에 따른 메모리 셀(MC2)은 4 개의 논리 상태들(E, P1, P2, P3) 중 하나를 갖는 것으로 한정되지 않음이 이해될 것이다. 메모리 셀(MC2)이 복수의 논리 상태들 중 하나를 갖는 경우, 메모리 셀(MC2)을 복수의 논리 상태들 중 하나로 프로그램하기 위해 검증 전압들의 세트가 이용될 것이다.
도 6은 도 2의 플래시 메모리 장치가 프로그램 전압 및 검증 전압을 인가하는 방법을 보여주는 다이어그램이다. 도 6에서, 가로 축은 시간을 나타내고, 세로 축은 전압을 나타내며, 예시적으로, 메모리 셀(MC2)을 논리 상태(P2)로 프로그램하는 경우의 프로그램 방법이 도시되어 있다.
도 2 및 4 내지 6을 참조하면, 프로그램 전압(Vpgm)이 메모리 셀 어레이(210)에 제공된다. 예시적으로, 프로그램 전압(Vpgm)은 워드 라인(WL1)에 제공될 것이다. 이때, 메모리 셀들(MC1~MC3)이 프로그램된다. 이후에, 검증 전압들(Vver1'', Vver1', Vver1)이 순차적으로 메모리 셀 어레이(210)에 제공된다. 예시적으로, 검증 전압들(Vver1'', Vver1', Vver1)이 워드 라인(WL1)에 제공된다. 이와 같은 프로그램 동작은 프로그램 전압(Vpgm)의 전압 레벨을 상승시키며 반복적으로 수행된다.
논리 상태(P1'')로 프로그램될 메모리 셀들의 문턱 전압은 프로그램 전압(Vpgm)에 의해 상승한다. 메모리 셀들의 문턱 전압이 검증 전압(Vver1'')보다 높아지면 프로그램 패스되고, 메모리 셀들은 프로그램 금지 셀들로 설정된다. 따라서, 메모리 셀들(P1'')은 논리 상태(P1'')로 프로그램된다.
논리 상태(P1')로 프로그램될 메모리 셀들의 문턱 전압은 프로그램 전압(Vpgm)에 의해 상승된다. 논리 상태(P1')로 프로그램될 메모리 셀들은 검증 전압(Vver1')에 의해 프로그램 패스로 판별되어야 한다. 그런데, 검증 전압들(Vver1'', Vver1', Vver1)이 순차적으로 인가되므로, 논리 상태(P1')로 프로그램된 메모리 셀들은 검증 전압(Vver1') 뿐 아니라 검증 전압(Vver1'')에 의해서도 프로그램 패스로 판별될 수 있다. 논리 상태(P1')로 프로그램될 메모리 셀들이 검증 전압(Vver1'')에 의해 프로그램 패스로 판별되면, 논리 상태(P1')로 프로그램될 메모리 셀들은 논리 상태(P1'')로 프로그램될 것이다.
마찬가지로, 논리 상태(P1)로 프로그램될 메모리 셀들이 검증 전압(Vver1'') 또는 검증 전압(Vver1')에 의해 프로그램 패스로 판별되면, 메모리 셀들은 논리 상태(P1'') 또는 논리 상태(P1')로 프로그램될 것이다.
이와 같은 문제를 방지하기 위해, 본 발명에 따른 페이지 버퍼 회로(230)는 메모리 셀들을 프로그램 페일로 설정하는 동작을 수행한다. 예를 들면, 검증 전압(Vver1'')이 인가되고 있는 경우, 페이지 버퍼 회로(230)는 논리 상태들(P1', P1)로 프로그램될 메모리 셀들을 프로그램 페일로 설정한다. 마찬가지로, 검증 전압(Vver1')이 인가되고 있는 경우, 페이지 버퍼 회로(230)는 논리 상태(P1)로 프로그램될 메모리 셀들을 프로그램 페일로 설정한다. 이와 같은 페이지 버퍼 회로(230)의 구성은 도 9 및 10을 참조하여 더 상세하게 설명된다.
도 7은 도 2의 검증 레벨 제어 회로(262)를 보여주는 회로도이다. 도 2 및 7을 참조하면, 검증 레벨 제어 회로(262)는 차등증폭기(2621), 저항들(R1~R4), 그리고 트랜지스터들(T1~T3)을 포함한다.
차등증폭기(2621)의 비반전 입력에 기준 전압(Vref)이 전달된다. 차등증폭기(2621)의 반전 입력은 저항들(R1, R3) 사이에 연결된다. 차등증폭기(2621)의 출력은 트랜지스터(T1)의 게이트에 연결된다. 트랜지스터(T1)는 차등증폭기(2621)의 출력에 응답하여 고전압(Vpp)을 저항(R1)에 전달한다. 차등증폭기(2621) 및 트랜지스터(T1)는 기준 전압(Vref)에 응답하여 고전압을 제공하는 전압 구동부를 구성한다.
저항들(R1~R4)은 직렬로 된다. 트랜지스터들(T2, T3)은 저항들(R3, R4)에 각각 병렬로 연결된다. 트랜지스터들(T2, T3)은 제어 신호들(Cveri_1, Cveri_2)의 제 어에 응답하여 동작한다. 저항들(R1~R4) 및 트랜지스터들(T2, T3)은 트랜지스터(T1)를 통해 제공되는 고전압(Vpp)을 분배하는 전압 분배부를 구성한다. 저항들(R1, R3) 사이의 전압은 검증 전압(Vver1/Vver1'/Vver1'')으로써 출력된다. 전압 분배부의 전압 분배 비율은 제어 신호들(Cveri_1, Cveri_2)에 의해 가변된다. 즉, 검증 레벨 제어 회로의 출력인 검증 전압(Vver1/Vver1'/Vver1'')의 전압 레벨은 제어 신호들(Cveri_1, Cveri_2)에 의해 가변된다.
예시적으로, 제어 신호들(Cveri_1, Cveri_2)이 로직 하이이면, 검증 전압들(Vver1/Vver1'/Vver1'') 중 상대적으로 낮은 전압 레벨을 갖는 검증 전압이 출력될 것이다. 제어 신호들(Cveri_1, Cveri_2)이 로직 로우이면, 검증 전압들(Vver1/Vver1'/Vver1'') 중 상대적으로 높은 전압 레벨을 갖는 검증 전압이 출력될 것이다.
즉, 검증 레벨 제어 회로(262)는 제어 신호들(Cveri_1, Cveri_2)에 응답하여 검증 전압들(Vver1/Vver1'/Vver1'') 중 하나를 출력한다. 도면에 도시되지 않았지만, 본 발명에 따른 검증 레벨 제어 회로(262)는 검증 전압들(Vver2/Vver2')을 발생하기 위한 회로를 추가적으로 포함할 것이다. 검증 전압들(Vver2/Vver2')을 발생하기 위한 회로는 도 6에 도시된 회로와 같은 형태로 구성될 수 있음이 이해될 것이다.
본 발명에 따른 검증 레벨 제어 회로(262)는 메모리 셀을 복수의 논리 상태들 중 하나의 논리 상태로 프로그램하는 동안, 제어 신호들(Cveri_n)에 응답하여 검증 전압들(Vver1, Vver1', Vver1'')을 순차적으로 발생한다. 예시적으로, 제어 신호들(Cveri_1, Cveri_2)이 모두 로직 로우이면, 검증 전압(Vver1'')이 출력된다. 제어 신호(Cveri_1)가 로직 하이이고 제어 신호(Cveri_2)가 로직 로우이면 검증 전압(Vver1')이 출력된다. 제어 신호(Cveri_1)가 로직 로우이고 제어 신호(Cveri_2)가 로직 하이이면 기준 검증 전압(Vver1)이 출력된다.
공정 상의 오차로 인해, 플래시 메모리 장치(200)에서 요구되는 검증 전압 레벨이 변경될 수 있다. 본 발명에 따른 플래시 메모리 장치(200)는 검증 전압 레벨을 플래시 메모리 장치(200)에서 요구되는 전압 레벨로 조절하는 검증 레벨 트림 회로를 추가적으로 포함할 수 있다.
도 8은 본 발명에 따른 검증 레벨 트림 회로(264)를 보여주는 회로도이다. 예시적으로, 검증 레벨 트림 회로(264)는 제어 로직 및 고전압 발생기(260)에 포함될 것이다. 도 2, 7, 그리고 8을 참조하면, 본 발명에 따른 검증 레벨 트림 회로(264)는 차등증폭기(2641), 저항들(R5~R10), 트랜지스터들(T4~T8), 그리고 래치들(2643~2649)을 포함한다.
차등증폭기(2641)의 비반전 입력에 기준 전압(Vref)이 전달된다. 차등증폭기(2641)의 반전 입력은 저항들(R8, R9) 사이의 노드(S)에 연결된다. 차등증폭기(2641)의 출력은 트랜지스터(T4)의 게이트에 전달된다. 트랜지스터(T4)는 차등증폭기(2641)의 출력에 응답하여 전원 전압(Vcc)을 저항(R5)에 전달한다. 저항들(R5~R10)은 직렬로 연결된다. 저항들(R7~R10) 및 트랜지스터들(T5~T8)은 각각 병렬로 연결된다. 트랜지스터들(T5~T8)의 게이트는 각각 대응하는 래치들(2643~2649)에 연결된다. 트랜지스터(T4) 및 저항(R5) 사이의 전압은 기준 전압(Vref1)으로써 출력되어, 검증 레벨 제어 회로(262)에 제공된다.
저항들(R7, R8), 트랜지스터들(T5, T6), 그리고 래치들(2643, 2645)은 업-트림(Up-Trim)을 형성한다. 저항들(R9, R10), 트랜지스터들(T7, T8), 그리고 래치들(2647, 2649)은 다운-트림(Down-Trim)을 구성한다. 노드(S)의 전압은 전원 전압(Vcc)이 업-트림 및 다운-트림에 의해 분배된 전압이다. 차등증폭기(2641)는 트랜지스터(T4)를 제어하여 전원 전압(Vcc)을 업-트림 및 다운-트림에 제공함으로써, 노드(S)의 전압 레벨이 기준 전압(Vref)의 전압 레벨과 같아지도록 한다.
래치들(2643, 2645)에 로직 하이가 저장되면, 트랜지스터들(T5, T6)이 턴 온 된다. 즉, 업-트림의 저항이 감소하므로, 노드(S)의 전압 레벨이 상승한다. 이때, 차등증폭기(2641)는 음의 전압을 출력하므로, 트랜지스터(T4)는 턴 오프 되고 기준 전압(Vref1)의 전압 레벨은 낮아진다. 래치들(2647, 2649)에 로직 하이가 저장되면, 트랜지스터들(T7, T8)이 턴 온 된다. 즉, 다운-트림의 저항이 감소하므로, 노드(S)의 전압 레벨이 낮아진다. 이때, 차등증폭기(2641)는 양의 전압을 출력하므로, 트랜지스터(T4)는 턴 온 되고 기준 전압(Vref1)의 전압 레벨은 높아진다.
즉, 래치들(2643~2649)에 저장되는 데이터(TRIM)를 조절함으로써, 검증 레벨 제어 회로(262)에 제공되는 기준 전압(Vref1)의 전압 레벨이 조절된다. 따라서, 검증 전압 레벨이 플래시 메모리 장치(200)에서 요구되는 전압 레벨로 조절될 수 있다.
래치들(2643~2649)에 저장되는 데이터(TRIM)는 불휘발성으로 저장될 것이다. 예시적으로, 데이터(TRIM)는 메모리 셀 어레이(210)에 저장될 것이다. 이때, 데이 터(TRIM)는 플래시 메모리 장치(200)의 파워-온 시에 독출되어 래치들(2643~2649)에 저장될 것이다.
도 8 에서, 검증 레벨 트림 회로(264)는 래치들(2643~2649) 및 트랜지스터들(T5~T8)로 구성된 전기 퓨즈들(Electrical Fuses)로 구성되는 것으로 도시되어 있다. 그러나, 본 발명에 따른 검증 레벨 트림 회로(264)는 래치들(2643~2649) 및 트랜지스터들(T5~T8)로 구성되는 전기 퓨즈들로 구성되는 것으로 한정되지 않음이 이해될 것이다. 예시적으로, 검증 레벨 트림 회로(264)는 래치들(2643~2649) 및 트랜지스터들(T5~T8)로 구성되는 전기 퓨즈들 이외의 다른 전기 퓨즈들로 구성될 것이다. 다른 예로써, 검증 레벨 트림 회로(264)는 레이저 퓨즈들(Laser Fuses)로 구성될 것이다.
도 9는 도 2의 페이지 버퍼 회로(230)를 보여주는 블록도이다. 도 2, 4, 5, 그리고 9를 참조하면, 본 발명에 따른 페이지 버퍼 회로(230)는 비교 회로(234), 페일 제어 회로(236), 그리고 페이지 버퍼(232)를 포함한다.
비교 회로(234)는 입출력 회로(250) 및 페일 제어 회로(236)에 연결된다. 비교 회로(234)는 입출력 회로(250)로부터 메모리 셀(MCi)의 데이터(MCi_DAT) 및 메모리 셀(MCi)에 인접한 메모리 셀들(MCi-1, MCi+1)의 데이터(MCi-1_DAT, MCi+1_DAT)를 전달받는다. 비교 회로(234)는 데이터(MCi-1_DAT, MCi_DAT, MCi+1_DAT)를 비교하여 래치 신호들(LAT1, LAT2)을 생성한다.
예시적으로, 메모리 셀(MCi)이 검증 전압(Vver1'')을 이용하여 프로그램되는 경우, 비교 회로(234)는 래치 신호들(LAT1, LAT2)을 로직 로우로 설정한다. 메모리 셀(MCi)이 검증 전압(Vver1')으로 프로그램되는 경우, 비교 회로(234)는 래치 신호(LAT1)를 로직 하이로 설정하고 래치 신호(LAT2)를 로직 로우로 설정한다. 메모리 셀(MCi)이 검증 전압(Vver1)으로 프로그램되는 경우, 비교 회로(234)는 래치 신호(LAT1)를 로직 로우로 설정하고 래치 신호(LAT2)를 로직 하이로 설정한다. 래치 신호들(LAT1, LAT2)은 페일 제어 회로(236)에 전달된다.
페일 제어 회로(236)는 비교 회로(234) 및 페이지 버퍼(232)에 연결된다. 페일 제어 회로(236)는 비교 회로(234)로부터 래치 신호들(LAT1, LAT2)을 전달받는다. 페일 제어 회로(236)는 제어 로직(260)으로부터 제어 신호들(Cveri_n)을 전달받는다. 페일 제어 회로(236)는 제어 신호들(Cveri_n) 및 래치 신호들(LAT1, LAT2)에 응답하여 페일 신호(CFAIL)를 발생한다. 페일 신호(CFAIL)는 페이지 버퍼(232)에 전달된다. 페일 제어 회로(236)는 도 10을 참조하여 더 상세하게 설명된다.
페이지 버퍼(232)는 페일 제어 회로(236) 및 데이터 입출력 회로(250)에 연결된다. 페이지 버퍼(232)는 입출력 회로(250)로부터 메모리 셀(MCi)에 프로그램될 데이터(MCi_DAT)를 전달받는다. 페이지 버퍼(232)는 페일 제어 회로(236)로부터 페일 신호(CFAIL)를 전달받는다. 페일 신호(CFAIL)가 활성화되면, 페이지 버퍼(232)는 메모리 셀(MCi)을 프로그램 페일로 설정한다. 메모리 셀(MCi)을 프로그램 페일로 설정하기 위해, 페이지 버퍼(232)의 센싱 노드 및 접지 전압 사이에 연결된 트랜지스터의 게이트에 페일 신호(CFAIL)가 제공된다.
페일 신호(CFAIL)가 활성화되면, 페이지 버퍼(232)의 센싱 노드 및 접지 전 압이 연결된다. 따라서, 센싱 노드의 전압은 접지 전압으로 낮아지고, 메모리 셀(MCi)은 프로그램 페일로 설정된다.
도 10은 도 9의 페일 제어 회로(236)를 보여주는 블록도이다. 도 2, 4, 5, 9, 그리고 10을 참조하면, 본 발명에 따른 페일 제어 회로(236)는 래치들(2361, 2363), AND 게이트들(2365, 2367), 그리고 NOR 게이트(2369)를 포함한다.
래치들(2361, 2363)은 비교 회로(230)로부터 제공되는 래치 신호들(LAT1, LAT2)을 각각 전달받는다. AND 게이트(2365)는 래치(2361) 및 제어 신호(Cveri_1)의 반전 신호에 연결된다. AND 게이트(2367)는 래치(2363) 및 제어 신호(Cveri_2)의 반전 신호에 연결된다. NOR 게이트(2369)는 AND 게이트들(2365, 2367)의 출력을 전달받아 페일 신호(CFAIL)를 출력한다.
도 9를 참조하여 설명된 바와 같이, 메모리 셀(MCi)이 논리 상태(P1'')로 프로그램되는 경우, 래치 신호들(LAT1, LAT2)는 로직 로우이다. 따라서, 래치들(2361, 2363)에 로직 로우가 저장된다. AND 게이트들(2365, 2367)의 출력은 로직 로우가 되고, 페일 신호(CFAIL)는 로직 로우가 된다. 즉, 메모리 셀(MCi)이 논리 상태(P1'')로 프로그램되는 경우, 페일 신호(CFAIL)는 발생되지 않는다. 따라서, 메모리 셀(MCi)는 가장 낮은 전압 레벨을 갖는 검증 전압(Vver1'')에 의해 프로그램 패스로 판별된다. 즉, 메모리 셀(MCi)은 논리 상태(P1'')로 프로그램된다.
메모리 셀(MCi)이 논리 상태(P1')로 프로그램되는 경우, 래치 신호(LAT1)는 로직 하이이고, 래치 신호(LAT2)는 로직 로우이다. 즉, 래치(2361)는 로직 하이를 저장하고, 래치(2363)는 로직 로우를 저장한다. 메모리 셀 어레이(210)에 검증 전 압(Vver1'')이 인가되는 경우, 제어 신호들(Cveri_1, Cveri_2)은 로직 하이이다. 이때, AND 게이트(2365)가 로직 하이를 출력하므로, 페일 신호(CFAIL)가 활성화된다. 즉, 메모리 셀 어레이(210)에 검증 전압(Vver1'')이 인가되는 경우, 논리 상태(P1')로 프로그램될 메모리 셀(MCi)은 프로그램 페일로 설정된다.
메모리 셀 어레이(210)에 검증 전압(Vver1')이 인가되는 경우, 제어 신호(Cveri_1)는 로직 하이이고, 제어 신호(Cveri_2)는 로직 로우이다. 이때, AND 게이트들(2365, 2367)은 로직 로우를 출력하므로, 페일 신호(CFAIL)는 비활성화된다. 따라서, 메모리 셀(MCi)은 논리 상태(P1')로 프로그램된다.
메모리 셀(MCi)이 논리 상태(P1)로 프로그램되는 경우, 래치 신호(LAT1)는 로직 로우이고, 래치 신호(LAT2)는 로직 하이이다. 즉, 래치(2361)는 로직 로우를 저장하고, 래치(2363)는 로직 하이를 저장한다. 메모리 셀 어레이(210)에 검증 전압(Vver1'')이 인가되면, 제어 신호들(Cveri_1, Cveri_2)은 로직 로우이다. 이때, AND 게이트(2367)가 로직 하이를 출력하므로, 페일 신호(CFAIL)가 활성화된다. 즉, 메모리 셀 어레이(210)에 검증 전압(Vver1'')이 인가되는 경우, 논리 상태(P1)로 프로그램될 메모리 셀(MCi)은 프로그램 페일로 설정된다.
메모리 셀 어레이(210)에 검증 전압(Vver1')이 인가되는 경우, 제어 신호(Cveri_1)는 로직 하이이고 제어 신호(Cveri_2)는 로직 로우이다. 래치(2363)에 로직 하이가 저장되어 있으므로, AND 게이트(2367)는 로직 하이를 출력한다. 따라서, 페일 신호(CFAIL)가 활성화된다. 즉, 메모리 셀 어레이(210)에 검증 전압(Vver1')이 인가되는 경우, 논리 상태(P1)로 프로그램될 메모리 셀(MCi)은 프 로그램 페일로 설정된다.
메모리 셀 어레이(210)에 기준 검증 전압(Vver1)이 인가되는 경우, 제어 신호(Cveri_1)는 로직 로우이고 제어 신호(Cveri_2)는 로직 하이이다. 이때, AND 게이트들(2365, 2367)은 로직 로우를 출력하므로, 페일 신호(CFAIL)는 비활성화된다. 즉, 메모리 셀(MCi)는 검증 전압(Vver1)에 의해 프로그램 패스로 판별되므로, 메모리 셀(MCi)은 논리 상태(P1)로 프로그램된다.
도 11은 도 2의 플래시 메모리 장치(200)가 프로그램 동작을 수행하는 방법을 보여주는 순서도이다. 도 2 및 11을 참조하면, S110 단계에서, 플래시 메모리 장치(200)는 프로그램 데이터를 전달받는다. 프로그램 데이터는 입출력 회로(250)를 통해 페이지 버퍼 회로(230)에 전달된다.
S120 단계에서, 각각의 메모리 셀들의 검증 전압 레벨들이 결정된다. 페이지 버퍼 회로(230)는 메모리 셀(MCi) 및 메모리 셀(MCi)에 인접한 메모리 셀들(MCi-1, MCi+1)에 저장될 논리 상태들을 비교하여 검증 전압을 결정한다. 페이지 버퍼는 메모리 셀(MCi)의 검증 전압보다 낮은 전압 레벨을 갖는 검증 전압에 대해 메모리 셀(MCi)이 프로그램 페일로 설정되도록 제어한다.
S130 단계에서, 메모리 셀 어레이(210)에 프로그램 전압이 인가된다. S140 단계에서, 메모리 셀 어레이(210)에 검증 전압들이 순차적으로 인가된다. S130 단계 및 S140 단계는 도 6에 도시된 바와 같이 수행된다. 이때, 상대적으로 낮은 전압 레벨을 갖는 검증 전압이 상대적으로 높은 전압 레벨을 갖는 검증 전압보다 먼저 메모리 셀 어레이(210)에 제공된다.
S150 단계에서, 패스/페일 체크 회로(240)에 의해 모든 메모리 셀들이 프로그램 패스인지의 여부가 판별된다. 모든 메모리 셀들이 프로그램 패스이면, 프로그램 동작은 종료된다. 모든 메모리 셀들이 프로그램 패스가 아니면, S160 단계에서 프로그램 전압의 전압 레벨이 증가된다. 이후에 S130 단계가 수행된다.
상술한 바와 같이, 본 발명에 따른 플래시 메모리 장치(200)는 메모리 셀을 복수의 논리 상태들 중 하나로 프로그램하는 동안 검증 전압들의 세트를 이용하여 검증 동작을 수행한다. 검증 전압들의 세트는 하나 또는 그 이상의 검증 전압들로 구성된다. 검증 전압들의 세트를 이용한 검증 동작들은 프로그램 동작 후에 순차적으로 수행된다. 검증 전압들의 세트는 메모리 셀(MCi) 및 메모리 셀(MCi)에 인접한 메모리 셀들(MCi-1, MCi+1)의 논리 상태들에 의거하여 결정된다. 메모리 셀을 하나의 논리 상태로 프로그램하는 동안 검증 전압들의 세트를 이용하여 검증 동작을 수행함으로써, 인접 셀들로부터 전달되는 커플링의 영향이 방지/감소된다.
도 12는 도 1의 메모리 시스템(10)을 포함하는 컴퓨팅 시스템(300)을 보여주는 블록도이다. 도 12를 참조하면, 본 발명에 따른 컴퓨팅 시스템(300)은 중앙 처리 장치(310), 램(320, RAM), 사용자 인터페이스(330), 전원(330), 그리고 메모리 시스템(10)을 포함한다.
메모리 시스템(10)은 시스템 버스(360)를 통해 중앙처리장치(310), 램(320), 사용자 인터페이스(330), 그리고 전원(340)에 전기적으로 연결된다. 사용자 인터페이스(330)를 통해 제공되거나, 중앙 처리 장치(310)에 의해 처리된 데이터는 메모리 시스템(10)에 저장된다. 메모리 시스템(10)은 컨트롤러(100) 및 플래시 메모리 장치(200)를 포함한다.
플래시 메모리 장치(200)가 반도체 디스크 장치(SSD)로 장착되는 경우, 컴퓨팅 시스템(300)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야에 통상적인 지식을 습득한 자들에게 이해될 것이다.
도 12를 참조하여 컴퓨팅 시스템이 설명되었지만, 도 12에 도시된 컴퓨팅 시스템은 플래시 메모리 장치(200)를 포함하는 메모리 시스템으로 이해될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 따른 메모리 시스템의 실시 예를 보여주는 블록도이다.
도 2는 도 1의 플래시 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀들의 바람직한 문턱 전압 산포를 보여주는 다이어그램이다.
도 4는 도 2의 플래시 메모리 장치에 의해 프로그램된 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 5는 커플링의 영향에 따라 검증 전압을 결정하는 실시 예를 보여주는 테이블이다.
도 6은 도 2의 플래시 메모리 장치가 프로그램 전압 및 검증 전압을 인가하는 방법을 보여주는 다이어그램이다.
도 7은 도 2의 검증 레벨 제어 회로를 보여주는 회로도이다.
도 8은 본 발명에 따른 검증 레벨 트림 회로를 보여주는 회로도이다.
도 9는 도 2의 페이지 버퍼 회로를 보여주는 블록도이다.
도 10은 도 9의 페일 제어 회로를 보여주는 블록도이다.
도 11은 도 2의 플래시 메모리 장치가 프로그램 동작을 수행하는 방법을 보여주는 순서도이다.
도 12는 도 1의 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

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  12. 복수의 메모리 셀들에 복수의 논리 상태들을 저장하는 메모리 셀 어레이;
    프로그램 데이터를 상기 메모리 셀들에 기입하는 페이지 버퍼 회로; 그리고
    상기 복수의 메모리 셀들 및 상기 메모리 셀들에 인접한 메모리 셀들에 프로그램되는 논리 상태를 기반으로 상기 메모리 셀들을 검증하는 검증 전압을 가변하는 검증 레벨 제어 회로를 포함하고,
    상기 검증 레벨 제어 회로는 상기 복수의 메모리 셀들을 검증하기 위해 상기 검증 전압을 복수 회 발생하고, 상기 복수 회 발생된 검증 전압은 서로 다른 레벨을 갖고,
    상기 페이지 버퍼 회로는
    상기 메모리 셀을 검증하기 위한 검증 전압 레벨과 다른 전압 레벨을 갖는 검증 전압이 상기 메모리 셀 어레이에 제공되는 동안, 상기 메모리 셀을 프로그램 페일로 설정하는 플래시 메모리 장치.
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  14. 제 12 항에 있어서,
    상기 검증 레벨 제어 회로는
    기준 전압에 응답하여 고전압을 제공하는 전압 구동부; 그리고
    가변 저항값을 이용하여 상기 고전압을 분배하고, 상기 분배 결과에 따라 상기 검증 전압을 가변하는 전압 분배부를 포함하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 기준 전압을 조절하는 검증 레벨 트림 회로를 더 포함하고,
    상기 검증 레벨 트림 회로는 복수의 저항들 및 퓨즈들을 포함하고, 상기 퓨즈들은 각각 상기 저항들에 병렬 연결되고,
    상기 검증 레벨 트림 회로는 상기 퓨즈들의 커팅 여부에 따라 상기 기준 전압을 조절하는 플래시 메모리 장치.
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