KR102219292B1 - 반도체 메모리 장치, 이를 포함하는 반도체 메모리 시스템 - Google Patents

반도체 메모리 장치, 이를 포함하는 반도체 메모리 시스템 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리 장치는, 검증 전압을 제1 전압레벨로부터 제1 시간동안 셋업하여 제1 검증동작을 수행하고, 프로그램 데이터가 프로그램 되는 다수의 메모리 셀로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 상기 프로그램 데이터를 센싱하여 센싱 데이터를 생성하는 센싱부, 상기 프로그램 데이터와 상기 센싱 데이터를 비교하는 조건 판단부 및 상기 프로그램 데이터와 상기 센싱 데이터의 비교 결과를 기반으로, 상기 검증 전압을 제2 전압레벨로부터 제2 시간동안 셋업하여 제2 검증동작 수행을 제어하는 제1 검증제어, 또는 상기 검증 전압을 상기 제1 전압레벨로부터 제1 시간동안 셋업하여 제2 검증동작 수행을 제어하는 제2 검증제어를 수행하는 검증동작 제어부를 포함하는 컨트롤 로직을 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치, 이를 포함하는 반도체 메모리 시스템{Semiconductor memory device and memory system including the same}
본 발명은 반도체 메모리 장치, 이를 포함하는 반도체 메모리 시스템 및 이의 검증 방법에 관한 것으로, 특히 검증동작 수행시의 시작전압레벨을 제어하여, 반도체 메모리 장치의 신뢰성을 확보하면서도 반도체 메모리 장치의 성능을 향상시킬 수 있는 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템에 관한 것이다.
반도체 메모리 장치 및 반도체 메모리 시스템에서 메모리 셀에 데이터를 프로그램 하여, 각각의 데이터에 따라 형성된 프로그램 상태(State)에 대하여, 검증동작을 수행할 때, 프로그램 상태(State)에 대응되는 검증전압에 대한 셋업(Setup)이 시작된다. 즉, 검증전압이 제1 레벨에서 제2 레벨로 전환하는 것을 셋업(Setup)이라 한다. 이때, 워드라인의 셋업(Setup) 과정에서 걸리는 시간은 프로그램 상태에 대한 검증완료여부에 따라 달라지게 된다. 이는 프로그램 상태간 워드라인 셋업 시간의 차이를 유발하게 되어, 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템의 열화를 발생시켜, 프로그램 데이터에 대한 신뢰성 확보에 대하여 어려움이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템의 열화를 방지하여, 프로그램 데이터에 대한 신뢰성을 확보할 수 있는, 반도체 메모리 장치, 반도체 메모리 시스템 및 이의 검증방법을 제공하는 것에 있다.
상기 과제를 해결하고자 하는 본 발명의 일 실시예에 따른 반도체 메모리 장치는 검증 전압을 제1 전압레벨로부터 제1 시간동안 셋업하여 제1 검증동작을 수행하며, 프로그램 데이터가 프로그램 되는 다수의 메모리 셀로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이로부터 상기 프로그램 데이터를 센싱하여 센싱 데이터를 생성하는 센싱부, 상기 프로그램 데이터와 상기 센싱 데이터를 비교하는 조건 판단부 및 상기 프로그램 데이터와 상기 센싱 데이터의 비교 결과를 기반으로, 상기 검증 전압을 상기 제2 전압레벨로부터 제2 시간동안 셋업하여 제2 검증동작 수행을 제어하는 제1 검증제어 또는 상기 제1 전압레벨로부터 상기 검증 전압을 제1 시간동안 셋업하여 제2 검증동작 수행을 제어하는 제2 검증제어를 수행하는 검증동작 제어부를 포함하는 컨트롤 로직을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제1 시간 및 제2 시간이 동일한 것을 특징으로 한다.
또한 바람직하게는, 상기 다수의 메모리 셀 중 하나의 메모리 셀에 저장되는 상기 프로그램 데이터는 적어도 2 비트 이상인 것을 특징으로 한다.
또한 바람직하게는, 상기 프로그램 데이터를 상기 다수의 메모리 셀에 프로그램 수행시, 상기 프로그램 방식은 ISPP(Incremental step pulse program) 방식인 것을 특징으로 한다.
또한 바람직하게는, 상기 제2 전압레벨은 상기 제1 전압레벨보다 높은 전압 레벨을 갖는 것을 특징으로 한다.
또한 바람직하게는, 상기 조건 판단부는, 상기 프로그램 데이터와 상기 센싱 데이터를 비교하는 검증부 및 상기 비교 결과를 기반으로, 확인 코드를 생성하여, 상기 컨트롤 로직에 상기 확인 코드를 전송하는 확인코드생성부를 더 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 메모리 셀에 저장되는 프로그램 상태의 개수에 기반하여, 상기 확인 코드의 비트 수가 설정되는 것을 특징으로 한다.
또한 바람직하게는, 상기 검증동작 제어부는, 상기 프로그램 데이터와 상기 센싱 데이터의 비교 결과에 기반하여, 상기 제2 시작전압레벨의 레벨을 설정하는 제어신호를 생성하며, 상기 제어신호에 기반하여, 상기 검증 전압을 상기 레벨로 설정된 상기 제2 전압레벨로부터 상기 제2 시간동안 셋업하여, 상기 메모리 셀에 연결된 워드라인에 인가하는 전압 생성부를 더 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 전압생성부는, 프로그램 동작 수행시 프로그램 전압을 생성하고, 제1 스위치의 온/오프를 제어하여, 상기 프로그램 전압을 인가하는 프로그램전압생성부 및 검증 동작 수행시 검증 전압을 생성하고, 제2 스위치의 온/오프를 제어하여, 상기 검증 전압을 상기 워드라인에 인가하는 검증 전압생성부를 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 검증동작 제어부는, 상기 제1 스위치가 오프(Off)가 되도록 제어한 후, 상기 워드라인의 전압이 상기 프로그램 전압의 레벨에서, 제2 전압레벨로 강하된 때, 상기 제2 스위치가 온(On)이 되도록 제어하여, 상기 검증 전압을 상기 워드라인에 인가하는 것을 특징으로 한다.
또한 바람직하게는, 상기 검증동작 제어부는, 상기 제1 스위치 및 제2 스위치의 온/오프 타이밍을 제어하는 타이밍 제어부, 상기 검증 전압생성부의 상기 시작전압레벨의 설정을 제어하는 시작전압 제어부;를 더 포함하는 것을 특징으로 한다.
또한 바람직하게는, 상기 타이밍 제어부는, 상기 프로그램전압생성부가 프로그램 전압을 생성하여 상기 메모리 셀에 인가한 후, 상기 제1 전압레벨로 변환된 때, 상기 제1 스위치의 오프(Off)를 제어하고, 상기 검증 전압생성부가 상기 제1 스위치가 오프(Off)된 때, 상기 제2 스위치의 온(On)을 제어하며, 상기 시작전압 제어부는, 상기 시작전압레벨을 제1 전압레벨로 설정하는 것을 특징으로 한다.
또한 바람직하게는, 상기 타이밍 제어부는, 상기 프로그램전압생성부가 프로그램 전압을 생성하여 상기 메모리 셀에 인가한 후, 상기 제2 전압레벨로 변화된 때, 상기 제1 스위치의 오프(Off)를 제어하고, 상기 검증 전압생성부가 상기 제1 스위치가 오프(Off)된 때, 상기 제2 스위치의 온(On)을 제어하며, 상기 시작전압 제어부는, 상기 시작전압레벨을 제2 전압레벨로 설정하는 것을 특징으로 한다.
또한 바람직하게는, 상기 반도체 메모리 장치는, 플래시 메모리 장치인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 프로그램 동작과 검증동작을 수반하는 다수의 프로그램 루프를 수행하고, N회 프로그램 루프에서 시작전압레벨을 제1 전압레벨로 설정하고, 상기 제1 전압레벨로부터 검증 전압을 셋업하여 검증동작을 수행하고, 프로그램 데이터가 저장된 메모리 셀의 복수의 상태들 중 적어도 하나의 메모리 셀 상태에 대한 검증이 완료되면, N+1 회 프로그램 루프에서 시작전압레벨을 제2 전압레벨로 설정하고, 상기 제2 전압레벨로부터 상기 검증 전압을 셋업하여 상기 검증동작을 수행하는 것을 제어하는 검증동작 제어부를 포함하는 컨트롤 로직을 포함하는 특징이 있다.
바람직하게는, 상기 검증동작 제어부는, 상기 적어도 하나의 메모리 셀의 상태에 대한 검증이 미완료시, 상기 N+1회 프로그램 루프에서 상기 시작전압레벨을 상기 제1 전압레벨로 설정하고, 상기 제1 전압레벨로부터 상기 검증 전압을 셋업하여 상기 검증동작의 수행을 제어하는 것을 특징으로 한다.
또한 바람직하게는, 상기 검증동작 제어부는, 상기 프로그램 데이터가 저장된 상기 메모리 셀의 상태 중 적어도 하나의 메모리 셀의 상태에 대한 검증완료 결과에 기반하여, 상기 제2 전압레벨의 레벨을 설정하는 제어신호를 생성하며, 상기 N+1 프로그램 루프에서, 상기 제어신호에 기반하여, 상기 레벨로 설정된 상기 제2 전압레벨로부터 셋업되는 상기 검증 전압을 상기 메모리 셀에 인가하는 전압 생성부를 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 검증전압의 시작전압레벨을 제1 전압레벨로 설정하고, 상기 제1 전압레벨로부터 검증 전압을 제1 시간동안 셋업하여 제1 검증동작을 수행하고, 제1 반도체 메모리 장치는, 다수의 반도체 메모리 장치를 포함하며,
상기 반도체 메모리 장치는, 프로그램한 데이터를 저장하는 다수의 메모리 셀로 구성된 메모리 셀 어레이, 상기 메모리 셀 어레이에 저장된 데이터를 센싱하여 센싱 데이터를 생성하는 센싱부 및 상기 프로그램 데이터와 상기 센싱 데이터를 비교하는 조건 판단부를 포함하며, 상기 제1 반도체 메모리 장치 중 상기 프로그램 데이터와 상기 센싱 데이터가 서로 일치하면, 상기 반도체 메모리 장치에 대하여, 상기 시작전압레벨을 제2 전압레벨로부터 상기 검증 전압을 제2 시간동안 셋업하여 제2 검증동작 수행을 제어하는 검증동작 제어부를 포함하는 컨트롤러를 포함하는 특징이 있다.
바람직하게는, 상기 검증동작 제어부는, 상기 프로그램 데이터와 상기 센싱 데이터가 서로 상이하면, 제1 전압레벨로부터 제1 시간동안 상기 검증 전압을 셋업하여 제2 검증동작 수행을 제어하는 것을 특징으로 한다.
또한 바람직하게는, 상기 검증동작 제어부는, 상기 프로그램 데이터와 상기 센싱 데이터의 비교 결과를 기반으로, 상기 제2 전압레벨의 레벨을 설정하는 제어신호를 생성하며, 상기 각각의 반도체 장치에 있어서, 상기 제어신호에 기반으로, 상기 레벨로 설정된 상기 제2 전압레벨로부터 셋업되는 상기 검증 전압을 상기 각각의 반도체 장치내의 상기 메모리 셀에 인가하는 전압 생성부를 각각 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치, 이를 포함하는 반도체 메모리 시스템은, 메모리 셀의 프로그램 상태(State)의 검증완료 여부에 따라, 검증전압의 시작전압레벨을 제어함으로써, 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템의 신뢰성을 확보하고, 성능을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도2a 는 본 발명의 실시예에 따른 도1 의 조건 판단부(120)를 구체적으로 나타낸 블록도이다.
도2b 는 도2a 의 확인 코드 생성부(122)의 확인 코드(ICode)의 생성 예를 나타낸 도면이다.
도3 은 도1 의 컨트롤 로직(130)을 구체적으로 나타낸 도면이다.
도4 는 본 발명의 실시예에 따른, 멀티 레벨 셀의 특성을 갖는 메모리 셀에 대한 검증 동작 수행에 관하여 나타낸 도면에 해당한다.
도5 는 본 발명의 일 실시예에 따른 셋업 타임(Setup Time)에 대한 그래프를 나타낸 도면이다.
도6 은 도1 의 전압 생성부(140)를 구체적으로 나타내는 도면이다.
도7 은 전압 생성부(140)가 제1 제어신호(1st_CSig)에 의하여 제어되는 것을 구현한 도면이다.
도8 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템(200)의 블록도를 나타낸 도면이다.
도9 는 반도체 메모리 시스템(300)의 구체적인 블록도를 나타내는 도면이다.
도10 는 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 나타내는 도면이다.
도11 은 본 발명의 실시예에 따른 메모리 카드(MCRD)를 나타내는 블럭도이다.
도12 는 본 발명의 실시예에 따른 반도체 저장 시스템(MSYS)이 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 경우를 나타내는 도면이다.
도13 는 본 발명의 일 실시예에 따른, 반도체 저장 시스템(MSYS)을 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 데이터를 저장하는 다수의 메모리 셀로 구성된 메모리 셀 어레이(110)를 포함한다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 특히, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 낸드 플래시 메모리 장치일 수 있다. 이 경우, 메모리 셀 어레이(110)는 대응되는 비트 라인(BL)이 복수개의 메모리 셀(미도시)들이 연결되는 복수개의 스트링(미도시)들을 포함할 수 있다. 또한, 메모리 셀들은 1비트 이상의 데이터를 저장할 수 있으며, 더 나아가, 멀티 레벨 셀(Multi level cell) 또는 트리플 레벨 셀(Tripe level cell)일 수 있다. 메모리 셀이 멀티 레벨 셀인 경우, 한 셀당 최대 4가지 상태(State)를 가질 수 있고, 메모리 셀이 트리플 레벨 셀인 경우, 한 셀당 최대 8가지 상태(State)를 가질 수 있다. 후술할 본 발명의 일 실시예는 메모리 셀이 멀티 레벨 셀인 경우를 중심으로 서술하며, 다만, 본 발명은 이에 한정되지 않고, 메모리 셀이 트리플 레벨 셀인 경우는 물론, 4개 이상의 복수의 비트를 저장할 수 있는 경우에도 적용될 수 있음은 분명하다.
본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110)의 메모리 셀의 프로그램 상태(State)를 검증하고자 하는 경우, 검증하기 위한 메모리 셀과 연결되는 워드 라인(WL)에 검증전압(Vv)를 인가하고, 센싱(Sensing)한다. 위와 같은, 센싱 동작을 수행하는 센싱부(170)를 포함한다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)가 플래시 메모리 장치인 경우, 센싱부(170)는 페이지 버퍼(미도시)에 포함될 수 있다.
센싱부(170)는 검증하고자 하는 메모리 셀에 대응되는 비트 라인(BL)을 센싱하기 전에, 비트 라인(BL)들을 디스차징(Discharging)하고 프리차징(Precharging)한다. 그리고, 독출 명령이 인가되면, 센싱부(170)는 대응되는 비트 라인의 전압을 디벨롭(Develop)한다. 또한, 센싱부(170)는 디벨롭된 전압에 근거하여, 해당 메모리 셀에 저장되어 있는 데이터 값을 센싱한다. 센싱된 값은 페이지 버퍼(미도시)에 포함되는 래치(미도시)를 거쳐 출력된다. 도 1은 비록, 센싱부(170)에서 바로 센싱 데이터(SD)가 출력되는 것으로 도시하고 있으나 이는 설명의 편의를 위한 것이다. 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 센싱부(170)로부터 센싱 데이터(SD)을 받아, 출력하는 입출력 회로(150)를 더 포함할 수 있다.
계속해서 도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 조건 판단부(120)를 더 포함한다. 조건 판단부(120)는, 센싱부(170)에서 출력한 센싱 데이터(SD)를 프로그램 데이터(PD)와 비교할 수 있으며, 상기 비교결과에 대응하여, 비교결과를 나타내는 확인 코드(ICode)를 생성할 수 있다. 조건 판단부(120)는 입출력 회로(150)로부터 프로그램 데이터(PD)를 수신받을 수 있고, 프로그램 데이터(PD)를 저장하는 레지스터(미도시)를 포함할 수 있다. 또는, 이는 일 실시예로써, 페이지 버퍼(미도시)가 조건 판단부(120)에 프로그램 데이터(PD)를 제공할 수 있다. 조건 판단부(120)는, 센싱부(170)으로부터 수신한 센싱 데이터(SD)와 프로그램 데이터(PD)를 비교할 수 있다. 발명의 일 실시예로, 프로그램 데이터(PD)를 프로그램하여, 형성된 메모리 셀의 프로그램 상태(State)를 검증 전압(Vv)을 기준으로 센싱한 센싱 데이터(SD)를 프로그램 데이터(PD)와 비교할 수 있으며, 비교 결과는 다양하게 발생될 수 있고, 이에 대한 자세한 설명은 후술하기로 한다.
프로그램된 메모리 셀이 형성하는 문턱전압 산포 각각에 대하여 메모리 셀의 프로그램 상태(State)라 정의하며, 프로그램 상태(State)의 개수에 기반하여, 확인 코드(ICode)의 비트 수가 설정될 수 있다. 일예로, 메모리 셀이 멀티 레벨 셀인 경우, 메모리 셀에 저장되는 데이터 비트 수는 2비트로써, 총 4가지의 상태(State)를 가질 수 있게 된다. 이때, 확인 코드(ICode)는 4가지의 상태(State)를 표현할 수 있도록, 3 비트로 나타내어질 수 있다. 또한, 일예로, 확인 코드(ICode)는 메모리 셀에 저장되는 데이터 비트 수에 기반하여, 데이터 비트 수와 동일하게, 2비트로 나타내어질 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀에 데이터를 프로그램 한 후, 이의 검증 동작 수행을 제어하는 검증동작 제어부(131)를 포함한다. 메모리 셀 어레이에 대한 프로그램은 ISPP(Incremental step pulse program) 방식으로 수행되고 있다. 이때, 각각의 프로그램 루프는 데이터를 프로그램하는 동작 및 이를 검증하는 검증 동작을 포함할 수 있으며, 프로그램 루프는 적어도 한번 이상 수행될 수 있다. 본 발명의 실시예에 따라, 검증동작 제어부(131)는 반도체 메모리 장치(100)의 데이터 쓰기 및 독출을 제어하는 컨트롤 로직(130)에 포함될 수 있다. 검증동작 제어부(131)는 N번째 프로그램 루프의 검증 동작에 해당될 수 있는 제1 검증 동작 수행을 통하여 생성된 확인 코드(ICode)를 수신할 수 있다. 확인 코드(ICode)를 기반으로, N+1 번째 프로그램 루프의 검증 동작에 해당되는 제2 검증 동작 수행시, 검증동작 제어부(131)가 셋업(Setup)전에 검증 전압(Vv)이 최초로 갖는 전압레벨의 설정을 제어할 수 있다. 이때, 서술의 편의상, 검증 전압(Vv)이 특정 레벨에서 다른 레벨을 갖도록 전환하는 것을 셋업(Setup)으로 정의하며, 각각의 프로그램 루프의 검증 동작 수행시, 셋업(Setup) 전에 검증 전압(Vv)이 최초로 갖는 전압레벨을 시작전압레벨로 정의하여 서술하도록 한다.
검증동작 제어부(131)는 프로그램 데이터(PD)와 센싱 데이터(SD)의 비교 결과를 기반으로, 종전의 검증 동작 수행시, 검증 전압(Vv)의 시작전압레벨과 다른 레벨을 가지도록 시작전압레벨을 제어하는 제1 검증제어를 수행할 수 있다. 또한, 검등동작 제어부(131)는 프로그램 데이터(PD)와 센싱 데이터(SD)의 비교 결과를 기반으로, 종전의 검증 동작 수행시, 검증 전압(Vv)의 시작전압레벨과 동등한 레벨을 가지도록 시작전압레벨을 제어하는 제2 검증제어를 수행할 수 있다. 검증동작 제어부(131)의 자세한 동작방법은 후술하기로 한다.
검증 동작의 수행을 제어하기 위하여, 검증동작 제어부(131)는 제어신호(CSig)를 생성할 수 있다. 일 실시예로, 제어신호(CSig)는 검증 전압(Vv)의 시작전압레벨을 제어하는 신호이다. 검증 전압(Vv)의 시작전압레벨을 제어하기 위하여, 제어신호(CSig)는 전압 생성부(140)의 프로그램 전압(Vp) 또는 검증 전압(Vv)를 메모리 셀 어레이(110)에 인가하는 타이밍을 제어하는 신호를 포함할 수 있다. 예를 들어, 워드라인(WL)이 제1 전압레벨을 갖는 때에, 검증 전압(Vv)의 셋업이 시작되도록 제어할 수 있다. 또한, 확인 코드(ICode)에 기반하여, 설정된 시작전압레벨을 갖는 검증 전압(Vv)을 전압 생성부(140)이 생성하도록 제어하는 신호를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(100)는 프로그램 전압 및 검증 전압을 생성하여, 메모리 셀에 인가하는 전압 생성부(140)을 포함한다. 전압 생성부(140)는 컨트롤 로직(130)으로부터 제어신호(CSig)를 수신받아, 메모리 셀에 인가되는 프로그램 전압(Vp) 또는 검증 전압(Vv)을 생성할 수 있다. 전압 생성부(140)는 제어신호(CSig)에 기반한 시작전압레벨을 갖는 검증 전압(Vv)을 생성할 수 있다. 검증 전압(Vv)은 제어신호(CSig)에 따라, 검증전압(Vv)의 시작전압레벨이 제1 전압레벨에 해당하는 검증전압(Vv1) 또는 제2 전압레벨에 해당하는 검증전압(Vv2)일 수 있다. 제1 전압레벨에 해당하는 검증전압(Vv1) 또는 제2 전압레벨에 해당하는 검증전압(Vv2)으로 지칭함은, 전압 생성부(140)가 검증 전압(Vv)의 시작전압레벨을 다르게 제어할 수 있다는 표현하기 위한 것으로, 단순히 검증전압(Vv)의 시작전압레벨을 제1 전압레벨 또는 제2 전압레벨, 이 두가지로 제한하는 것은 아니다. 따라서, 제1 전압레벨과 제2 전압레벨은 각각 다양한 전압 레벨에 해당할 수 있다.
제어신호(CSig)에 의하여 시작전압레벨이 설정된 검증전압(Vv)은 일정시간 동안 검증 동작에 필요한 전압레벨로 셋업될 수 있다. 셋업되는 동안 검증 전압(Vv)는 메모리 셀 어레이(110)에 인가될 수 있다. 검증동작 제어부(131)은 제어신호(CSig)를 통하여, 전압 생성부(140)가 생성하는 프로그램 전압(Vp) 또는 검증 전압(Vv)의 메모리 셀에 인가하는 타이밍을 제어할 수 있고, 확인 코드(ICode)에 기반하여, 설정된 시작전압레벨을 갖는 검증 전압(Vv)을 전압 생성부(140)이 생성하도록 제어할 수 있다. 위와 관련한, 자세한 사항은 후술하도록 한다.
도2a 는 본 발명의 실시예에 따른 도1 의 조건 판단부(120)를 구체적으로 나타낸 블록도이다.
도2a를 참조하면, 본 발명의 일 실시예에 따라, 조건 판단부(120)는 검증부(121) 및 확인 코드 생성부(122)를 포함할 수 있다. 검증부(121)는 센싱부(170)으로부터 수신된 센싱 데이터(SD)와 외부로부터 수신된 프로그램 데이터(PD)를 비교하여 검증할 수 있다. 검증부(121)는 프로그램 데이터(PD)를 저장하는 레지스터(미도시)를 포함할 수 있으며, 프로그램 데이터(PD)와 센싱 데이터(SD)의 비교를 위하여, XOR 게이트 등의 비교 논리 회로를 더 포함할 수 있다. 검증부(121)는 비교 결과에 기반한 검증 결과신호(VSig)를 확인 코드 생성부(122)에 제공할 수 있다. 확인 코드 생성부(122)는 프로그램 데이터(PD)와 센싱 데이터(SD)의 비교 결과에 따른, 확인 코드(ICode)를 생성할 수 있다. 확인 코드(ICode)는 일종의 비트 데이터일 수 있으며, 메모리 셀이 갖는 메모리 셀의 상태(State)에 기반하여, 확인 코드(ICode)의 비트 수가 설정될 수 있다. 확인 코드 생성부(122)는 확인 코드(ICode)를 도1의 컨트롤 로직(130)에 제공하여, 확인 코드(ICode)에 기반하여, 검증 동작을 제어할 수 있도록 한다.
도2b 는 도2a 의 확인 코드 생성부(122)의 확인 코드(ICode)의 생성 예를 나타낸 도면이다.
본 발명의 일 실시예로, 메모리 셀이 2비트의 데이터를 저장하는 멀티 레벨 셀의 경우, 00 이 프로그램된 메모리 셀은 제1 상태를 가지고, 01 이 프로그램된 메모리 셀은 제2 상태, 11이 프로그램된 메모리 셀은 제3 상태, 10이 프로그램된 메모리 셀은 제4 상태를 가진다. 이때, 제1 상태에 해당되는 메모리 셀을 센싱한 센싱 데이터(SD)가 프로그램 데이터(PD)와 비교하여, 제1 상테에 해당되는 메모리 셀의 센싱 데이터(SD)와 프로그램 데이터(PD)가 동일한 경우, 메모리 셀의 제1 상태의 검증이 완료되었음을 의미하도록, 확인 코드(ICode)의 제1 코드(fv1)는 1의 값을 가진다. 다만, 동일하지 않은 경우, 제1 상태의 검증이 완료되지 않았음을 의미하도록, 제1 코드(fv1)은 0의 값을 가진다. 제1 코드(fv1), 제2 코드(fv2) 및 제3 코드(fv3)는 확인 코드(ICode)를 구성하며, 제1 코드(fv1)를 최상위 비트로 시작하여, 제3 코드(fv3)는 최하위 비트가 될 수 있다. 즉, 프로그램 동작과 검증 동작이 포함된 프로그램 루프에서 N번째 프로그램 루프 결과, 제1 상태의 검증이 완료된 때, 확인 코드(ICode)는 100의 값을 가질 수 있다.
M번째 프로그램 루프 결과, 제1 상태 및 제2 상태에 해당되는 메모리 셀의 센싱 데이터(SD)가 프로그램 데이터(PD)와 비교하여, 동일한 경우에는, 메모리 셀의 제1 상태 및 제2 상태의 검증이 완료된 것이므로, 확인 코드(ICode)는 110의 값을 가질 수 있다 L번째 프로그램 루프 결과, 제1 상태, 제2 상태 및 제3 상태에 해당하는 메모리 셀의 센싱 데이터(SD)가 프로그램 데이터(PD)와 비교하여, 동일한 경우에는, 메모리 셀의 제1 상태, 제2 상태 및 제3 상태의 검증이 완료된 것이므로, 확인 코드(ICode)는 111의 값을 가질 수 있다. 확인 코드 생성부(122)는 생성한 확인 코드(ICode)를 컨트롤 로직(130)에 제공할 수 있으며, 확인 코드(ICode)를 기반으로 컨트롤 로직(130) 내의 검증동작 제어부(131)는 반도체 메모리 장치의 검증 동작을 제어할 수 있다. 이는 발명의 일 실시예로써, 확인 코드(ICode)는 메모리 셀이 저장하는 데이터의 비트 수에 기반하여, 비트 수를 가질 수 있다. 일 예로써, 00 의 데이터 검증이 끝난 경우, 확인 코드(ICode)는 00값을 가지고, 01의 데이터 검증이 끝난 경우, 확인 코드(ICode)는 01 값을 가지며, 11의 데이터 검증이 끝난 경우, 확인 코드(ICode)는 11 값을 가진다. 또한, 10의 데이터 검증이 끝난 경우, 확인 코드(ICode)는 10의 값을 가질 수 있다. 또한, 확인 코드 생성부(122)와 검증부(121)는 하나의 블록으로 통합하여 설계할 수 있으며, 메모리 셀이 트리플 레벨 셀 등의 적어도 2비트 이상의 프로그램 데이터를 저장할 수 있는 경우에도, 본 발명의 사상이 적용될 수 있다.
도3 은 도1 의 컨트롤 로직(130)을 구체적으로 나타낸 도면이다.
도3 을 참조하면, 컨트롤 로직(130)은 검증동작 제어부(131)을 포함하고, 검증동작 제어부(131)는 타이밍 제어부(131_a) 및 시작전압 제어부(131_b)를 포함할 수 있다. 타이밍 제어부(131_a)는 프로그램 동작 및 검증 동작을 수반하는 프로그램 루프에서, 수신한 확인 코드(ICode)에 기반하여, 제1 제어신호(1st_CSig)를 생성하여, 전압 생성부(140)가 프로그램 전압 및 검증 전압을 메모리 셀에 인가하는 타이밍을 제어할 수 있다. 시작전압 제어부(131_b)는 제2 제어신호(2nd_CSig)를 생성하여, 확인 코드(ICode)에 기반하여, 검증 전압(Vv)이 갖는 시작전압레벨의 설정을 제어할 수 있다. 일 실시예로, 시작전압 제어부(131_b)가 제1 시작전압레벨을 갖는 검증 전압(Vv1)로 설정하고, 전압 생성부가 미리 전압 생성부가 제1 시작전압레벨(Vv1)을 생성해놓을 수 있도록 제어할 수 있다. 이는 일 실시예로써, 시작전압 제어부(131_b)에서 확인 코드(ICode)를 기반으로, 전압 생성부는 검증 전압(Vv)의 설정된 시작전압레벨을 미리 생성해놓을 수 있도록 제어할 수 있다. 또한, 타이밍 제어부(131_a) 및 시작전압 제어부(131_b)는 하나의 블록으로 구성될 수 있다. 또한, 제1 제어신호(1st_CSig) 및 제2 제어신호(2nd_CSig)는 하나의 제어신호(CSig)로 포함될 수 있다.
도4 는 본 발명의 실시예에 따른, 멀티 레벨 셀의 특성을 갖는 메모리 셀에 대한 검증 동작 수행에 관하여 나타낸 도면에 해당한다. 도2a, 도2b 및 도3 의 구성을 포함하는 반도체 메모리 장치의 검증 동작 수행이므로, 도2a, 도2b 및 도3 의 도시된 것을 기반으로 서술하도록 한다.
도4 의 (a)를 참조하면, 도4 의 (a)는 일반 프로그램 루프 또는 확인 코드(ICode)가 000에 해당하는 것으로, 멀티 레벨 셀에서는 4개의 메모리 셀의 상태가 존재하므로, 각 상태를 검증하기 위하여, 3가지 레벨의 검증 전압(Vv)이 필요하며, 검증 대상이 되는 메모리 셀에 따라 필요한 레벨의 검증 전압(Vv)을 인가한다. 제1 시간(t1)까지 프로그램 전압(Vp)를 인가한다. 제1 시간(t1) 및 제2 시간(t2) 사이의 A1 구간에서, 검증 전압(Vv)의 시작전압 레벨을 제1 레벨(VL1)로 설정하고, 검증 전압(Vv)을 제1 레벨(VL1)에서 제2 레벨(VL2)로 셋업을 수행하여, 메모리 셀의 제1 상태에 대한 검증을 수행한다. 다음, B1 구간에서, 검증 전압(Vv)의 시작전압 레벨을 제2 레벨(VL2)로 설정하고, 검증전압(Vv)을 제2 레벨(VL2)에서 제3 레벨(VL3)까지 셋업하여, 메모리 셀의 제2 상태에 대한 검증을 수행한다. 다음, C1 구간에서, 검증 전압(Vv)의 시작전압 레벨을 제3 레벨(VL3)로 설정하여, 검증 전압(Vv)을 제3 레벨(VL3)에서 제4 레벨(VL4)까지 셋업하여, 메모리 셀의 제3 상태 및 제4 상태에 대한 검증을 수행한다.
도4 의 (b) 를 참조하면, 도4 의 (a) 에서 나타낸 프로그램 루프를 수행한 후, 확인 코드(ICode)가 100인 경우에, 도3 의 검증동작 제어부(131)에 의하여, 제어된 것을 나타내는 그림이다. 확인 코드(ICode)가 100인 경우에는 도2b 에서 서술한 제1 상태가 검증이 완료된 경우, 즉, 도2b의 00에 대한 프로그램 데이터(PD)와 이를 센싱한 센싱 데이터(SD)를 비교한 결과, 00에 대한 프로그램 데이터(PD)와 센싱 데이터(SD)가 일치하는 경우에는, 제1 상태를 검증하기 위한 검증 동작이 필요없게 된다. 이때, 시작전압 제어부(131_b)는 제2 상태를 검증하기 위한 검증 전압의 시작전압레벨을 제2 레벨(VL2)로 설정할 수 있다. 시작전압레벨또한, 시작전압 제어부(131_b)는 전압 생성부(140)가 제2 레벨(VL2)로부터 셋업되는 검증 전압(Vv)을 생성하도록 제어할 수 있다. 제2 레벨(VL2)의 시작전압레벨을 갖는 검증 전압(Vv)을 미리 생성하도록 제어할 수 있다. 프로그램 전압(Vp)이 제2 레벨(VL2)로 강하되었을 때, 타이밍 제어부(131_a)는 전압 생성부(140)가 제2 레벨(VL2)의 시작전압레벨을 갖는 검증 전압(Vv)을 생성하여, 워드라인(WL)에 인가하도록 제어할 수 있다. 그후, 검증 전압(Vv)을 제2 레벨(VL2) 시작전압레벨로부터 제3 레벨(VL3)로 셋업하는 동안, 즉 A2 구간동안, 제2 상태를 검증하기 위한 검증 전압(Vv)을 워드라인(WL)에 인가할 수 있다., B2 구간은 (a)의 C1 구간과 같은 검증 동작을 할 수 있다.
도4 의 (c) 를 참조하면, 도4 의 (a) 에서 나타낸 프로그램 루프를 수행한 후, 또는 도4 의 (b) 에서 나타낸 프로그램 루프를 수행한 후에, 확인 코드(ICode)가 110인 경우에 도3 의 검증동작 제어부(131)에 의하여, 제어된 것을 나타내는 그림이다. 확인 코드(ICode)가 110인 경우에는 도2b 에서 서술한 제1 상태 및 제2 상태의 검증이 완료된 경우, 즉 도2b 의 00 과 01 에 대한 프로그램 데이터(PD)와 이를 센싱한 센싱 데이터(SD)가 일치하는 경우이므로, 제1 상태 및 제2 상태를 검증하기 위한 검증 동작이 필요없게 된다. 이때, 시작전압 제어부(131_b)는 제3 상태를 검증하기 위한 검증 전압(Vv)의 시작전압레벨을시작전압레벨 제3 레벨(VL3)로 설정할 수 있다. 또한, 시작전압 제어부(131_b)는 전압 생성부(140)가 제3 레벨(VL3)로부터 셋업되는 검증 전압(Vv)을 생성하도록 제어할 수 있다.시작전압레벨 프로그램 전압(Vp)이 제3 레벨(VL1)로 강하되었을 때, 타이밍 제어부(131_a)는 A3 구간에서 전압 생성부(140)가 제3 레벨(VL3)의 시작전압레벨을 갖는 검증 전압(Vv)을 생성하여, 워드라인(WL)에 인가하도록 제어할 수 있다. 그후, 검증 전압(Vv)을 제3 레벨(VL3) 로부터 제4 레벨(VL4)로 셋업하는 동안, 즉, A3 구간동안, 제3 상태를 검증하기 위한 검증 전압(Vv)을 워드라인(WL)에 인가할 수 있다.
도4 의 (d) 를 참조하면, 도4 의 (a) 에서 나타낸 프로그램 루프를 수행한 후, 도4 의 (b) 에서 나타낸 프로그램 루프를 수행한 후, 또는 도4 의 (c) 에서 나타낸 프로그램 루프를 수행한 후 확인 코드(111)인 경우에 도3 의 검증동작 제어부(131)에 의하여, 제어된 것을 나타내는 그림이다.
도4 의 (d) 를 참조하면, 도4 의 (a)에서 나타낸 프로그램 루프를 수행한 후, 확인 코드(ICode)가 111인 경우에, 도3 의 검증동작 제어부(131)에 의하여, 제어된 것을 나타내는 그림이다. 확인 코드(ICode)가 111인 경우에는 도2b 에서 서술한 제1 상태, 제2 상태 및 제3 상태의 검증이 완료된 경우, 즉 도2b 의 00 , 01 과 11 에 대한 프로그램 데이터(PD)와 이를 센싱한 센싱 데이터(SD)가 일치하는 경우이므로, 제1 상태,제2 상태 및 제3 상태를 검증하기 위한 검증 동작이 필요없게 된다. 이때, 시작전압 제어부(131_b)는 제4 상태를 검증하기 위한 검증 전압(Vv)의 시작전압레벨을제3 레벨(VL3)로 설정할 수 있다. 또한, 시작전압 제어부(131_b)는 전압 생성부(140)가 제3 레벨(VL3)로부터 셋업되는 검증 전압 시작전압레벨(Vv)을 생성하도록 제어할 수 있다. 프로그램 전압(Vp)이 제3 레벨(VL1)로 강하되었을 때, 타이밍 제어부(131_a)는 A4 구간에서 전압 생성부(140)가 제3 레벨(VL3)의 시작전압레벨을 갖는 검증 전압(Vv)을 생성하여, 워드라인(WL) 에 인가하도록 제어할 수 있다. 그후, 검증 전압(Vv)을 제3 레벨(VL3) 로부터 제4 레벨(VL4)로 셋업하는 동안, 즉, A4 구간동안, 제4 상태를 검증하기 위한 검증 전압(Vv)을 워드라인(WL)에 인가할 수 있다. 다만, 이는 일 실시예로, 검증 전압(Vv)의 시작전압레벨을 제2 레벨(VL2)로 설정하여, 제4 레벨(VL4)로 검증 전압(Vv)을 셋업하여, 검증 동작을 수행할 수 있다.
상기 제1 레벨(VL1) 및 제2 레벨(VL2)는 도1 에서 개시된 제1 전압레벨 및 제2 전압레벨과 다른 용어이며, 도1 의 제1 전압레벨 및 제2 전압레벨은 다양한 레벨에 해당할 수 있으며, 일예로, 도1의 제1 전압레벨 및 제2 전압레벨 각각은 제1 레벨(VL1), 제2 레벨(VL2), 제3 레벨(VL3) 및 제4 레벨(VL4) 중 어느 하나에 해당할 수 있으며, 일실시예로, 검증동작 제어부는 제1 전압레벨 및 제2 전압레벨을 상기 제1 레벨(VL1), 제2 레벨(VL2), 제3 레벨(VL3) 및 제4 레벨(VL4) 중 어느 하나로 설정할 수 있다..이는, 발명의 일 실시예로, 트리플 레벨 셀의 특성을 가지는 메모리 셀을 포함하는 반도체 메모리 장치에는 상기 4가지의 레벨보다 더 많은 레벨이 존재할 수 있으며, 본 발명의 사상을 적용할 수 있음은 분명하다.
도5 는 본 발명의 일 실시예에 따른 셋업 타임(Setup Time)에 대한 그래프를 나타낸 도면이다.
도5 를 참조하면, 도5 의 (a)에서, A1 구간에서 제1 레벨(VL1)로부터 검증 전압(Vv)을 제2 레벨(VL2)로 셋업할 때까지 걸리는 시간을 제1 셋업타임(S1)이라고 한다. B1 구간에서 제2 레벨(VL2)로부터 검증 전압(Vv)을 제3 레벨(VL3)로 셋업할 때까지 걸리는 시간도 제2 셋업타임(S2)에 해당하며, C1 구간에서 제3 레벨(VL3)로부터 검증 전압(Vv)을 제4 레벨(VL4)로 셋업할 때까지 걸리는 시간도 제3 셋업타임(S3)에 해당한다. 제1 , 제2 및 제3 셋업타임(S1, S2, S3)의 값은 서로 동일할 수 있으며, 유사한 값을 가질 수 있다.
도5 의 (b)에서는 도4 에서 서술한대로, 확인 코드(ICode)가 100 인 경우, 제1 상태의 검증이 완료된 것으로, 제1 상태를 검증하기 위하여 필요한 제2 레벨(VL2)을 갖는 검증 전압(Vv)이 필요없게 된다. 이때, 종래에는 검증 전압(Vv)의 시작전압레벨을 제1 레벨(VL1)로 설정하여, 검증 전압(Vv)을 제3 레벨(VL3)까지 제1 셋업 타임''(S''1) 동안 셋업을 한다. 본 발명의 일 실시예에 따른 경우에는, 검증 전압(Vv)의 시작전압레벨을 제2 레벨(VL2)로 설정하여, 검증 전압(Vv)을 제3 레벨(VL3)까지 제1 셋업 타임(S1) 동안 셋업을 할 수 있다. 이때, 제1 셋업 타임(S1)은 (a)의 제1 셋업 타임(S1)과 동일한 시간값을 가질 수 있으며, 제1 셋업 타임''(S''1)은 제1 셋업 타임(S1) 보다 큰 값을 가질 수 있다. 이후, B2 구간에서는 종래의 경우와 본 발명의 일실시예에 따른 경우는 동일하게 제2 셋업 타임(S2)을 가질 수 있게 된다. 이때, 종래의 경우에는 A2 구간의 제1 셋업 타임''(S''1) 과 B2 구간의 제2 셋업 타임(S2)의 시간값이 달라, 반도체 메모리 장치의 열화를 가져오는 문제가 있었다. 본 발명의 일 실시예에 따르면, 검증 전압(Vv)의 시작전압레벨 설정을 제어하여, A2 구간의 제1 셋업 타임(S1)과 B2 구간의 제2 셋업 타임(S2)의 시간값을 동일 또는 유사하게 함으로써, 반도체 메모리 장치의 열화를 방지할 수 있는 효과가 발생한다.
도5 의 (c)에서는 도4 에서 서술한대로, 확인 코드(ICode)가 110 인 경우, 제1 상태 및 제2 상태의 검증이 완료된 것으로, 제1 상태 및 제2 상태를 검증하기 위하여 필요한 제2 레벨(VL2) 및 제3 레벨(VL3)을 갖는 검증 전압(Vv)이 필요없게 된다. 이때, 종래에는 검증 전압(Vv)의 시작전압레벨을 제1 레벨(VL1)로 설정하여, 검증 전압(Vv)을 제4 레벨(VL3)까지 제1 셋업 타임''(S''1) 동안 셋업을 한다. 본 발명의 일 실시예에 따른 경우에는, 검증 전압(Vv)의 시작전압레벨을 제3 레벨(VL2)로 설정하여, 검증 전압(Vv)를 제4 레벨(VL3)까지 제1 셋업 타임(S1) 동안 셋업을 할 수 있다. 이때, 제1 셋업 타임(S1)은 (a)의 제1 셋업 타임(S1)와 동일한 시간값을 가질 수 있으며, 제1 셋업 타임''(S''1)은 제1 셋업 타임(S1) 보다 큰 값을 가질 수 있다. 이때, 본 발명의 일 실시예에 따르면, A3구간의 제1 셋업 타임(S1)은 제1 셋업 타임''(S''1)보다 커지게 되어, 제4 레벨(VL4)의 검증 전압(Vv)으로 검증동작을 수행하는 본 발명의 일 실시예에 따른 제1 검증시간(K)이 종래의 제2 검증시간(K')보다 크게 되어, 반도체 메모리 장치의 신뢰성을 향상시키는 효과가 발생한다.
도5 의 (d)에서는 도4 에서 서술한대로, 확인 코드(ICode)가 111 인 경우, 제1 상태, 제2 상태 및 제3 상태의 검증이 완료된 것으로, 제1 상태 및 제2 상태를 검증하기 위하여 필요한 제2 레벨(VL2) 및 제3 레벨(VL3)을 갖는 검증 전압(Vv)이 필요없게 된다. 이때, 본 발명의 일 실시예에 따라, 도5 의 (c)와 같이 검증 전압(Vv)의 시작전압레벨을 제3 레벨(VL3)로 설정하여, 검증 전압(Vv)를 제4 레벨(VL3)까지 제1 셋업 타임(S1) 동안 셋업을 할 수 있다. 이에 대한 효과는 도5 의 (c)에서 전술한바 생략한다. 다만, 이는 일 실시예로, 이에 국한되지 않으며, 또 다른 실시예에 의하면, 확인 코드(ICode)가 111인 경우, 검증 전압(Vv)의 시작전압레벨을 제4 레벨(VL4)로 설정하여, 별도의 셋업 타임 없이 제4 레벨(VL4)의 검증 전압(Vv)을 이용하여, 검증 동작을 수행할 수 있을 것이다
삭제
도6 은 도1 의 전압 생성부(140)를 구체적으로 나타내는 도면이다.
도6 을 참조하면, 전압 생성부(140)는 프로그램 전압 생성부(141) 및 검증 전압 생성부(142)를 포함할 수 있다. 프로그램 전압 생성부(141)는 프로그램 루프 수행시에 프로그램 동작을 수행할때, 메모리 셀에 프로그램 전압(Vp)를 제공할 수 있다. 검증 전압 생성부(142)는 프로그램 루프 수행시에 검증 동작을 수행할때, 메모리 셀에 검증 전압(Vv)를 제공할 수 있다. 전압 생성부(140)는 도3 의 검증동작 제어부(131)에서 생성된 제1 제어신호(1st_CSig) 및 제2 제어신호(2nd_CSig)를 수신할 수 있다. 제1 제어신호(1st_CSig)는 프로그램 전압(Vp)의 인가 타이밍을 제어하는 제1 타이밍 제어신호(Csw1) 및 검증 전압(Vv)의 인가 타이밍을 제어하는 제2 타이밍 제어신호(Cw2)를 포함할 수 있다.
프로그램 전압 생성부(141) 및 검증 전압 생성부(142)이 구체적인 동작을 설명한다. 도4 의 (a) 및 (b) 를 참조하면, (a) 에서 나타낸 프로그램 루프를 수행한 후, 확인 코드(ICode)가 100인 경우에는 검증 전압 생성부(142)는 제2 제어신호(2nd_CSig)를 수신받아, 제2 레벨(VL2)에 해당하는 시작전압레벨을 갖는 검증 전압(Vv)을 미리 생성할 수 있다. 프로그램 전압 생성부(141)는 제1 타이밍 제어신호(Csw1)을 수신하여, 프로그램 전압(Vp)이 제2 레벨(VL1)로 강하되었을 때, 프로그램 전압 생성부(141)가 메모리 셀에 인가하던 프로그램 전압(Vp)를 디스에이블(Disable) 시킬 수 있다. 이 후, 검증 전압 생성부(142)는 제2 타이밍 제어신호(Csw2)를 수신하여, 검증 전압 생성부(142)가 미리 생성한 제2 레벨(VL2)에 해당하는 시작전압레벨을 갖는 검증전압(Vv)을 메모리 셀에 인가할 수 있다. 검증 전압 생성부(142)는 제2 레벨(VL2)로부터 제3 레벨(VL3)로 검증 전압(Vv)을 셋업할 수 있다. 이는 본 발명의 일 실시예로, 상기 확인 코드(ICode)가 100일 때의 검증 동작 이외의 검증 동작에도 적용될 수 있다. 또한, 프로그램 전압 생성부(141)와 검증 전압 생성부(142)는 하나의 블록으로 구현되어 동작할 수 있다.
도7 은 전압 생성부(140)가 제1 제어신호(1st_CSig)에 의하여 제어되는 것을 구현한 도면이다.
도7 을 참조하면, 전압 생성부(141)와 검증 전압 생성부(142)는 노드 A(node A)에서 메모리 셀과 전기적으로 연결될 수 있으며, 노드A(node A)와 프로그램 전압 생성부(141) 사이, 노드 A(node A)와 검증 전압 생성부(142) 사이 각각은 스위치 소자와 연결될 수 있다. 본 발명의 일 실시예로, 프로그램 전압 생성부(141)는 스위치 소자로 PMOS 트랜지스터(143_a)와 연결될 수 있으며, 검증 전압 생성부(142)는 NMOS 트랜지스터(143_b)와 연결될 수 있다.
도6 과는 달리 제1 제어신호(1st_CSig)는 하나의 신호이며, 제1 제어신호(1st_CSig)에 의하여, 프로그램 전압 생성부(141)의 프로그램 전압(Vp) 제공 타이밍과 검증 전압 생성부(142)의 검증 전압(Vv) 제공 타이밍을 제어할 수 있다. 일예로써, 제1 제어신호(1st_CSig)가 0인 경우, PMOS 트랜지스터(143_a)는 인에이블(Enable) 되어 프로그램 전압 생성부(141)에서 생성된 프로그램 전압(Vp)를 메모리 셀에 인가할 수 있다. NMOS 트랜지스터(143_b)는 디스에이블(Disable)되어 검증 전압 생성부(142)과 메모리 셀의 전기적 연결은 끊기게 될 수 있다.
제1 제어신호(1st_CSig)가 1인 경우, PMOS 트랜지스터(143_a)는 디스에이블(Disable) 되어 프로그램 전압 생성부(141)과 메모리 셀의 연결은 끊기게 될 수 있다. NMOS 트랜지스터(143_b)는 인에이블(Enable)되어 검증 전압 생성부(142)가 생성한 검증 전압(Vv)을 메모리 셀에 제공할 수 있다. 다만, 이는 일 실시예로써, PMOS 트랜지스터(143_a)와 NMOS 트랜지스터(143_b)는 서로 배치가 바뀔 수 있으며, 더 나아가, 다른 스위치 소자로 구현될 수 있음은 분명하다.
도8 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템(200)의 블록도를 나타낸 도면이다.
도8 을 참조하면, 반도체 메모리 시스템(200)은 인터페이스부(210), 컨트롤러(220) 및 반도체 메모리 장치(230)를 포함할 수 있다. 인터페이스부(210)는 반도체 메모리 시스템(200)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(210)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 포함할 수 있다. 인터페이스부(210)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.
컨트롤러(210)는 반도체 메모리 장치(230)내의 메모리 셀에 대한 프로그램 동작 수행 및 검증 동작 수행을 포함하는 프로그램 루프에서, 검증 전압의 시작전압레벨을 제1 전압레벨로 설정하여, 일정 시간동안 검증 전압으로 셋업하여 검증 동작 수행을 제어하는 검증동작 제어부(221)를 포함할 수 있다. 반도체 메모리 장치(230)는 메모리 셀을 센싱하여 센싱 데이터(SD)를 생성하는 센싱부(231), 센싱 데이터(SD)와 프로그램 데이터(PD)를 비교하고, 비교 결과를 기반으로 확인 코드(ICode)를 생성하는 조건 판단부(232) 및 프로그램 전압(Vp)와 검증 전압(Vv)를 생성하는 전압 생성부(233)를 포함할 수 있다.
조건 판단부(232)는 확인 코드(ICode)를 검증동작 제어부(221)에 제공할 수 있다. 검증동작 제어부(221)가 센싱 데이터(SD)와 프로그램 데이터(PD)의 비교 결과에 기반하여, 메모리 셀의 상태(State) 중 적어도 하나의 상태가 검증 완료된 경우, 검증 전압(Vv)의 시작전압레벨을 제2 전압레벨로 설정하여, 이후, 검증 동작에 필요한 레벨로 검증 전압(Vv)을 셋업하여, 검증 동작 수행을 제어할 수 있다.
본 발명의 일 실시예로, 제1 전압레벨보다 제2 전압레벨은 전압 레벨 의 높이가 높을 수 있으며, 특정 레벨의 검증 전압(Vv)으로 셋업되기 위한 시간을 제2 전압레벨을 시작전압레벨로 설정하는 경우에 더 줄일 수 있어, 반도체 메모리 시스템(200)의 신뢰도 향샹의 효과가 있다. 다만, N-1번째 프로그램 루프의 검증 동작의 결과가 N-2번째 프로그램 루프의 검증 동작의 결과와 동일한 경우, N번째 프로그램 루프의 검증 동작 수행시, 검증 전압(Vv)의 시작전압레벨을 제1 전압레벨로 설정하여, 일정 시간동안 검증 전압으로 셋업하여 검증 동작 수행을 제어할 수 있다. 또한, 메모리 셀의 상태(State) 중 어느 하나의 상태도 검증이 완료되지 않은 경우에도, 프로그램 루프의 검증 동작 수행시, 검증 전압(Vv)의 시작전압레벨을 제1 전압레벨로 설정하여, 이후, 검증 동작에 필요한 레벨로 검증 전압(Vv)을 셋업하여, 검증 동작 수행을 제어할 수 있다.
검증동작 제어부(221)는 제어신호(CSig)를 반도체 메모리 장치(230)에 제공할 수 있다. 제어신호(CSig)를 통하여, 검증동작 제어부(221)는 전압 생성부(223)는, 프로그램 전압(Vp) 및 검증 전압(Vv)을 메모리 셀에 인가하는 타이밍을 제어할 수 있으며, 검증 전압(Vv)의 시작전압레벨의 설정을 제어할 수 있다.
도9 는 반도체 메모리 시스템(300)의 구체적인 블록도를 나타내는 도면이다.
도9를 참조하면, 반도체 메모리 장치 그룹(330)는 다수의 반도체 메모리 장치(330_a~330_n)를 포함할 수 있다. 컨트롤러(320)는 검증동작 제어부(321)를 포함할 수 있다. 제1 반도체 메모리 장치(330_a)는 제1 확인 코드(ICode_1)를 컨트롤러(320)에 제공할 수 있으며, 제1 확인 코드(ICode_1)를 기반으로 검증동작 제어부(321)는 제1 제어신호(CSig_1)를 제1 반도체 메모리 장치(330_a)에 제공하여, 검증동작 수행을 제어할 수 있다. 이와 마찬가지로, 검증동작 제어부(321)는, 제2 반도체 메모리 장치(330_b),...,제n 반도체 메모리 장치(330_n) 의 각각의 반도체 메모리 장치의 확인 코드(ICode_b~ICode_n)을 수신할 수 있다. 수신된 각각의 확인 코드(ICode_b~ICode_n)를 기반으로 제2 제어신호(CSig_2),....., 제n 제어신호(CSig_n)를 생성하여 각각의 제2 반도체 메모리 장치(330_b),...., 제n 반도체 메모리 장치(330_n)에 제공할 수 있다. 이를 통하여, 다수의 반도체 메모리 장치의 프로그램 루프를 수행함으로써, 반도체 메모리 시스템(300)의 신뢰성 향상 할 수 있다. 또한, 검증 속도 향상의 효과가 발생한다. 본 발명의 자세한 동작은 전술하였으므로 생략한다.
도10 는 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 나타내는 도면이다.
도10 을 참조하면, 컴퓨터 시스템(400)은 시스템 버스(450)에 전기적으로 연결되는 중앙 처리 장치(410), 사용자 인터페이스(420), 반도체 메모리 장치(440) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(430)을 포함할 수 있다. 사용자 인터페이스(420)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(420)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(420) 또는 모뎀(430)을 통해 제공되거나 중앙 처리 장치(410)에 의해서 처리된 데이터는 반도체 메모리 장치(440)에 저장될 수 있다.
반도체 메모리 장치(440)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 반도체 메모리 장치(440)는 도1 에 도시된 것과 같이, 본 발명의 실시예들에 따른 검증동작 제어부(131) 및 조건 판단부(120)를 포함하여, 검증 동작 수행시, 검증 전압(Vv)의 시작전압레벨을 제어하여, 반도체 메모리 장치(440)의 신뢰도 향상 및 메모리 셀들의 열화를 방지할 수 있는 효과가 있다.
본 발명에 따른 컴퓨터 시스템(400)이 모바일 장치인 경우, 컴퓨터 시스템(400)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.
본 발명에 따른 컴퓨터 시스템(400)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.
도11 은 본 발명의 실시예에 따른 메모리 카드(MCRD)를 나타내는 블럭도이다.
도11 을 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(CTRL) 및 메모리 장치(MEM)를 포함한다. 메모리 장치(MEM)는 본 발명에 따른 반도체 메모리 장치를 포함할 수 있다. 메모리 컨트롤러(CTRL)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트의 요청에 응답하여 메모리 장치(MEM)로의 데이터 기입 또는 메모리 장치(MEM)로부터의 데이터 센싱을 제어한다. 또한, 메모리 컨트롤러(CTRL)는 도 11의 메모리 장치(MEM)가 플래시 메모리 장치인 경우, 메모리 장치(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(CTRL)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들 및 램(RAM) 등을 포함할 수 있다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 장치(MEM)는 도 1 등의 반도체 메모리 장치(100)를 포함할 수 있다.
도11 의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도12 는 본 발명의 실시예에 따른 반도체 저장 시스템(MSYS)이 솔리드 스테이트 드라이브(SSD: Solid State Drive)인 경우를 나타내는 도면이다.
도12 를 참조하면, 본 발명의 실시예에 따른 솔리드 스테이트 드라이브는 SSD 컨트롤러(SCTL) 및 메모리 장치(MEM)를 포함한다. 메모리 장치(MEM)는 본 발명의 일 실시예에 따른 도1의 반도체 메모리 장치(100)를 포함할 수 있다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(CTRL)를 포함할 수 있다. 프로세서(PROS)는 호스트의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(CTRL)가 메모리 장치(MEM)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 솔리드 스테이트 드라이브의 프로세서(PROS) 및 메모리 컨트롤러(CTRL)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 장치(MEM)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 장치(MEM)로 전송하고자 하거나, 메모리 장치(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.
상기에서 설명된 본 발명의 실시예에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 반도체 메모리 장치가 실장될 수 있다.
도13 는 본 발명의 일 실시예에 따른, 반도체 저장 시스템(MSYS)을 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도13 을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하도록 포함할 수 있다. 이때, 도 13의 SSD는 도 12의 SSD일 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 반도체 메모리 장치에 있어서,
    프로그램 데이터가 저장되는 다수의 메모리 셀들로 구성된 메모리 셀 어레이;
    상기 메모리 셀 어레이로부터 검증 전압을 이용하여 상기 프로그램 데이터를 센싱하고, 센싱 데이터를 생성하도록 구성된 센싱부;
    상기 프로그램 데이터와 상기 센싱 데이터를 비교하여 복수의 프로그램 상태들 중 검증 완료된 프로그램 상태를 나타내는 확인 코드를 생성하도록 구성된 조건 판단부; 및
    상기 프로그램 데이터에 대한 검증 동작을 제어하도록 구성된 컨트롤 로직을 포함하며,
    상기 컨트롤 로직은,
    상기 확인 코드를 기반으로 상기 복수의 프로그램 상태들에 대응하는 복수의 시작 전압 레벨들 중 어느 하나를 선택하고, 상기 검증 전압이 선택된 상기 시작 전압 레벨로부터 셋업되는 것을 제어하도록 구성된 검증 동작 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 검증 동작 제어부는,
    상기 복수의 시작 전압 레벨들 중 상기 검증 완료된 프로그램 상태 다음으로 검증이 필요한 프로그램 상태에 대응하는 시작 전압 레벨을 선택하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서,
    상기 다수의 메모리 셀 중 하나의 메모리 셀에 저장되는 상기 프로그램 데이터는 적어도 2 비트 이상인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서,
    상기 조건 판단부는,
    상기 프로그램 데이터와 상기 센싱 데이터를 비교하는 검증부; 및
    상기 비교 결과를 기반으로, 확인 코드를 생성하여, 상기 컨트롤 로직에 상기 확인 코드를 전송하는 확인코드생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 검증 전압을 생성하도록 구성된 전압 생성부를 더 포함하고,
    상기 검증 동작 제어부는,
    선택된 상기 시작 전압 레벨을 갖는 상기 검증 전압을 미리 생성하도록 제어하기 위한 제어 신호를 생성하도록 구성되고,
    상기 전압 생성부는,
    상기 제어 신호를 기반으로 상기 검증 전압을 선택된 상기 시작 전압 레벨로부터 타겟 전압 레벨로 셋업하여 상기 메모리 셀에 연결된 워드라인에 인가하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 전압생성부는,
    프로그램 동작 수행시 프로그램 전압을 생성하고, 제1 스위치의 온/오프를 제어하여, 상기 프로그램 전압을 인가하는 프로그램전압생성부; 및
    상기 검증 동작 수행시 상기 검증 전압을 생성하고, 제2 스위치의 온/오프를 제어하여, 상기 검증 전압을 상기 워드라인에 인가하는 검증 전압생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 프로그램 동작과 검증 동작을 수반하는 다수의 프로그램 루프를 수행하는 반도체 메모리 장치에 있어서,
    N회 프로그램 루프에서, 제1 시작 전압 레벨로부터 셋업된 제1 검증 전압을 이용하여 제1 검증 동작을 수행하고,
    N+1회 프로그램 루프에서, 복수의 프로그램 상태들 중 검증 완료된 프로그램 상태를 확인하고, 확인 결과를 기반으로 상기 제1 시작 전압 레벨을 포함하는 복수의 시작 전압 레벨들 중 어느 하나를 선택하고, 선택된 상기 시작 전압 레벨로부터 셋업된 제2 검증 전압을 이용하여 제2 검증 동작을 수행하는 것을 제어하도록 구성된 검증 동작 제어부가 구비된 컨트롤 로직을 포함하는 반도체 메모리 장치.
  9. 제8 항에 있어서,
    상기 검증 동작 제어부는,
    상기 복수의 시작 전압 레벨들 중 상기 검증 완료된 프로그램 상태 다음으로 검증이 필요한 프로그램 상태에 대응하는 시작 전압 레벨을 선택하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8 항에 있어서,
    상기 반도체 메모리 장치는, 상기 제1 및 제2 검증 전압을 생성하도록 구성된 전압 생성기를 더 포함하고,
    상기 검증 동작 제어부는,
    선택된 상기 시작 전압 레벨을 갖는 상기 제2 검증 전압을 미리 생성하도록 제어하기 위한 제어 신호를 생성하도록 구성되고,
    상기 전압 생성기는,
    상기 제어 신호를 기반으로 상기 제2 검증 전압을 선택된 상기 시작 전압 레벨로부터 타겟 전압 레벨로 셋업하여 출력하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
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