KR20140013383A - 불휘발성 메모리 장치 및 그것의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 하나의 워드 라인을 공유하며 어드레스에 대응하여 나누어지는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 프로그램 전압 및 검증 전압을 제공하는 제어 로직을 포함하고, 상기 제어 로직은 상기 복수의 메모리 셀 그룹을 NOP 1회에 걸쳐 프로그램 하는 경우 및 NOP 복수회에 걸쳐 프로그램하는 경우에 각각 다른 프로그램 전압 및 검증 전압을 상기 하나의 워드 라인으로 공급한다.

Description

불휘발성 메모리 장치 및 그것의 동작 방법{NONVOLATILE MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것으로, 더욱 상세하게는 데이터 독출 시 비트 에러율(Bit Error Rate;BER)을 감소시킬 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM(Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
낸드 타입의 플래시 메모리 장치는 페이지 단위로 데이터 쓰기 및 읽기 동작을 수행한다. 페이지는 복수의 메모리 셀들로 구성되며, 하나의 페이지에 대해 복수회에 나누어 프로그램 동작이 수행될 수 있다. 이 경우, 커플링으로 인해 이전에 프로그램된 메모리 셀들의 문턱 전압 분포가 변하여 동일한 읽기 전압으로 데이터를 독출하는 경우 신뢰성 열화가 발생할 수 있다.
본 발명의 목적은 데이터 독출 시 신뢰성 열화를 줄일 수 있는 불휘발성 메모리 장치 및 그것의 동작방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 하나의 워드 라인을 공유하며 어드레스에 대응하여 나누어지는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 프로그램 전압 및 검증 전압을 제공하는 제어 로직을 포함하고, 상기 제어 로직은 상기 복수의 메모리 셀 그룹을 NOP 1회에 걸쳐 프로그램 하는 경우 및 NOP 복수회에 걸쳐 프로그램하는 경우에 각각 다른 프로그램 전압 및 검증 전압을 상기 하나의 워드 라인으로 공급한다.
일 실시예에서, 상기 제어 로직은 리드 동작 시 상기 하나의 워드 라인으로 읽기 전압 및 읽기 패스 전압을 제공하되, 상기 NOP 1회에 걸쳐 프로그램된 상기 복수의 메모리 셀 그룹을 리드하는 경우 및 상기 NOP 복수회에 걸쳐 프로그램된 상기 복수의 메모리 셀 그룹을 리드하는 경우 각각 다른 읽기 전압 및 읽기 패스 전압을 상기 하나의 워드 라인으로 공급할 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 하나의 워드 라인을 공유하며 어드레스에 대응하여 나누어지는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이, 및 상기 메모리 셀 어레이에 프로그램 전압 및 검증 전압을 제공하는 제어 로직을 포함하고, 상기 제어 로직은 상기 복수의 메모리 셀 그룹의 각각의 메모리 셀 그룹을 프로그램하는 경우 각각 다른 프로그램 전압 및 검증 전압을 상기 하나의 워드 라인으로 공급한다.
일 실시예에서, 상기 복수의 메모리 셀 그룹은 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹을 포함하고, 상기 제어 로직은 상기 제 1 메모리 셀 그룹의 프로그램 시에 상기 하나의 워드 라인으로 제 1 프로그램 전압 및 제 1 검증 전압을 제공하고, 상기 제 2 메모리 셀 그룹의 프로그램 시에 상기 하나의 워드 라인으로 제 2 프로그램 전압 및 제 2 검증 전압을 제공하고, 상기 제 2 프로그램 전압의 시작 전압의 레벨은 상기 제 1 프로그램 전압의 시작 전압의 레벨보다 높고, 상기 제 2 검증 전압의 레벨은 상기 제 1 검증 전압의 레벨보다 높을 수 있다.
일 실시예에서, 상기 제 1 메모리 셀 그룹의 프로그램 상태 및 제 2 메모리 셀 그룹의 프로그램 상태를 확인하는 패스 페일 확인 회로를 포함할 수 있다.
일 실시예에서, 상기 제 1 메모리 셀 그룹 및 상기 제 2 메모리 셀 그룹은 하나의 페이지를 구성할 수 있다.
일 실시예에서, 상기 제 2 프로그램 전압의 증가분은 상기 제 1 프로그램 전압의 증가분보다 클 수 있다.
일 실시예에서, 상기 제어 로직은 리드 동작 시 상기 메모리 셀 어레이에 읽기 전압 및 읽기 패스 전압을 제공하되, 상기 제어 로직은 상기 제 1 메모리 셀 그룹으로부터 데이터를 독출하는 경우 상기 하나의 워드 라인으로 제 1 읽기 전압을 제공하고, 상기 하나의 워드 라인을 제외한 다른 워드 라인으로 제 1 읽기 패스 전압을 제공하며, 상기 제 2 메모리 셀 그룹으로부터 데이터를 독출하는 경우 상기 하나의 워드 라인으로 제 2 읽기 전압을 제공하고, 상기 하나의 워드 라인을 제외한 다른 워드 라인으로 제 2 읽기 패스 전압을 제공할 수 있다.
일 실시예에서, 상기 제 1 읽기 전압의 레벨은 상기 제 2 읽기 전압의 레벨보다 높을 수 있다.
일 실시예에서, 상기 제 1 읽기 패스 전압의 레벨은 상기 제 2 읽기 패스 전압의 레벨보다 높을 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작방법은 선택된 워드 라인에 단계적으로 증가하는 제 1 프로그램 전압을 인가하여 제 1 메모리 셀 그룹을 프로그램하는 단계, 상기 선택된 워드 라인에 제 1 검증 전압을 인가하여 상기 제 1 메모리 셀 그룹의 프로그램 상태를 확인하는 단계, 상기 선택된 워드 라인에 단계적으로 증가하는 제 2 프로그램 전압을 인가하여 제 2 메모리 셀 그룹을 프로그램하는 단계, 상기 선택된 워드 라인에 제 2 검증 전압을 인가하여 상기 제 2 메모리 셀 그룹의 프로그램 상태를 확인하는 단계를 포함하고, 상기 제 2 프로그램 전압의 시작 전압의 레벨은 상기 제 1 프로그램 전압의 시작 전압의 레벨보다 높고, 상기 제 2 검증 전압의 레벨은 상기 제 1 검증 전압의 레벨보다 높고, 상기 제 1 메모리 셀 그룹 및 상기 제 2 메모리 셀 그룹은 각각 대응하는 어드레스에 따라 선택되는 메모리 셀들로 구성된다.
일 실시예에서, 상기 제 2 프로그램 전압의 증가분은 상기 제 1 프로그램 전압의 증가분보다 클 수 있다.
일 실시예에서, 상기 선택된 워드 라인에 제 1 읽기 전압을 인가하고, 상기 선택된 워드 라인을 제외한 다른 워드 라인에 제 1 읽기 패스 전압을 인가하여 상기 제 1 메모리 셀 그룹에 프로그램된 데이터를 독출하는 단계, 및 상기 선택된 워드 라인에 제 2 읽기 전압을 인가하고, 상기 다른 워드 라인에 제 2 읽기 패스 전압을 인가하여 상기 제 2 메모리 셀 그룹에 프로그램된 데이터를 독출하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제 1 읽기 전압의 레벨은 상기 제 2 읽기 전압의 레벨보다 높을 수 있다.
일 실시예에서, 상기 제 1 읽기 패스 전압의 레벨은 상기 제 2 읽기 패스 전압의 레벨보다 높을 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치 및 그것의 동작방법은 데이터 독출 시 신뢰성 열화를 줄일 수 있으며, 구체적으로 비트 에러율(BER)을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 보여주는 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 단위 페이지를 보여주는 블럭도이다.
도 3은 도 2의 단위 페이지를 구성하는 메모리 셀들을 보여주는 도면이다.
도 4a 및 도 4b는 도 2에 도시된 메모리 셀 어레이에 선택된 메모리 셀들이 프로그램되는 경우 발생할 수 있는 커플링 현상을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 동작을 더욱 구체적으로 설명하기 위한 도면이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 읽기 방법을 설명하기 위한 흐름도이다.
도 11은 도 1의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 12는 도 11의 메모리 시스템의 응용예를 보여주는 블럭도이다.
도 13은 도 12를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명은 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것으로, 더욱 상세하게는 데이터 독출 시 비트 에러율(Bit Error Rate;BER)을 감소시킬 수 있는 불휘발성 메모리 장치 및 그것의 동작 방법에 관한 것이다. 이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 보여주는 블럭도이다. 이하에서, 간결한 설명을 위하여, 불휘발성 메모리 장치(100)는 플래시 메모리 장치인 것으로 가정한다. 그러나, 본 발명의 기술적 사상은 플래시 메모리 장치(100)에 적용되는 것으로 한정되지 않는다. 예를 들면, 본 발명의 기술적 사상은 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 그리고 ROM, FROM, EPROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, FRAM, RRAM 등과 같은 불휘발성 메모리 장치에 적용되도록 응용 및 변형될 수 있다. 또한, 산포(Distribution)의 의미는 특정 단위(페이지, 블록, 칩)의 메모리 셀들에서 문턱 전압에 대응하는 메모리 셀들의 수를 의미한다. 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(100)는 단위 페이지에서, 데이터 소거 전에 미리 설정된 나누어 쓰기 횟수(이하 NOP, Number of Program)를 보장하도록 구성될 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 패스 페일 확인 회로(150) 및 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 워드 라인들(WL) 및 비트 라인들(BL1~BLm)에 연결된다. 예를 들면, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결되고, 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL1~BLm)에 연결된다. 예시적으로, 메모리 셀 어레이(110)는 셀당 하나 또는 그 이상의 비트를 저장하도록 구성될 수 있다.
플래시 메모리의 경우 페이지 단위로 데이터를 기입하고 독출한다. 이러한 프로그램 및 읽기 단위인 페이지를 구성하는 복수의 메모리 셀들은 예시적으로 복수개의 그룹으로 나누어질 수 있다. 예를 들어, 단위 페이지를 구성하는 복수의 메모리 셀들은 외부로부터 수신되는 어드레스에 기초하여 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹으로 나누어질 수 있다.
어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(160)의 제어에 응답하여 동작한다. 어드레스 디코더(120)는 외부로부터 어드레스(ADDR)를 수신한다. 어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하여 워드 라인들(WL)을 선택하도록 구성된다. 선택된 워드 라인들 및 비선택된 워드 라인들을 통해, 프로그램 동작을 위한 전압들, 읽기 동작을 위한 전압들, 또는 소거 동작을 위한 전압들이 메모리 셀 어레이(110)에 제공된다. 예시적으로, 워드 라인들(WL)에 전달되는 전압들은 제어 로직(160)으로부터 제공된다. 어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하여, 읽기 및 쓰기 회로(130)에 전달하도록 구성된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함한다.
읽기 및 쓰기 회로(130)는 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL1~DLm)을 통해 데이터 입출력 회로(140)에 연결된다. 읽기 및 쓰기 회로(130)는 패스 페일 확인 회로(150)에 연결된다. 읽기 및 쓰기 회로(130)는 제어 로직(160)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(130)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스를 수신하도록 구성된다. 디코딩된 열 어드레스에 응답하여, 읽기 및 쓰기회로(130)는 비트 라인들(BL1~BLm)을 선택한다. 선택된 비트 라인들 및 비선택된 비트 라인들을 통해, 프로그램 동작, 읽기 동작, 또는 소거 동작을 위한 전압들이 메모리 셀 어레이(110)에 제공된다. 예시적으로, 읽기 및 쓰기 회로(130)는 데이터 입출력 회로(140)로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입하도록 구성된다. 또한, 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(140)에 전달하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(130)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(130)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로 등과 같이 잘 알려진 구성 요소들을 포함한다. 데이터 입출력 회로(140)는 데이터 라인들(DL1~DLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 데이터 입출력 회로(140)는 제어 로직(160)의 제어에 응답하여 동작한다.
데이터 입출력 회로(140)는 외부와 데이터(DATA)를 교환하도록 구성된다. 외부로부터 수신되는 데이터(DATA)는 데이터 라인들(DL1~DLm)을 통해 읽기 및 쓰기 회로(130)에 전달된다. 읽기 및 쓰기 회로로부터 전달되는 데이터(DATA)는 외부로 출력된다. 예시적으로, 데이터 입출력 회로(140)는 데이터 버퍼 등과 같이 잘 알려진 구성 요소를 포함한다.
패스 페일 확인 회로(150)는 읽기 및 쓰기 회로(130)에 연결된다. 프로그램 동작 시에, 패스 페일 확인 회로(150)는 읽기 및 쓰기 회로(130)에 의해 읽어진 데이터를 수신하도록 구성된다. 그리고, 읽기 및 쓰기 회로(130)로부터 수신된 데이터에 기초하여 패스 페일 확인 회로(150)는 프로그램 패스 또는 프로그램 페일을 판별하도록 구성된다.
예를 들어, 패스 페일 확인 회로(150)는 제 1 메모리 셀 그룹에 포함된 메모리 셀들이 모두 프로그램되었는지 확인한다. 구체적으로, 패스 페일 확인 회로(150)는 제 1 메모리 셀 그룹에 포함된 메모리 셀들이 모두 프로그램된 경우 제어 로직(160)에 패스 신호를 전달한다. 패스 페일 확인 회로(150)는 제 1 메모리 셀 그룹에 포함된 메모리 셀들이 일부라도 프로그램되지 않은 경우 제어 로직(160)에 페일 신호를 전달한다.
또한, 패스 페일 확인 회로(150)는 제 2 메모리 셀 그룹에 포함된 메모리 셀들이 모두 프로그램되었는지 확인한다. 구체적으로, 패스 페일 확인 회로(150)는 제 2 메모리 셀 그룹에 포함된 메모리 셀들이 모두 프로그램된 경우 제어 로직(160)에 패스 신호를 전달한다. 패스 페일 확인 회로(150)는 제 2 메모리 셀 그룹에 포함된 메모리 셀들이 일부라도 프로그램되지 않은 경우 제어 로직(160)에 페일 신호를 전달한다.
제어 로직(160)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 데이터 입출력 회로(140), 그리고 패스 페일 확인 회로(150)에 연결된다. 제어 로직(160)은 플래시 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 로직(160)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(160)은 어드레스 디코더(120)의 행 어드레스 및 열 어드레스에 기초하여 선택되는 워드 라인에 공급되며, 단계적으로 증가하는 프로그램 전압(Vpgm)을 생성할 수 있다. 이러한 측면에서, 제어 로직(160)은 고전압 발생기(HV generator)를 포함하는 것으로 구성될 수 있다. 제어 로직(160)은 생성된 프로그램 전압(Vpgm)을 프로그램 루프에 따라 어드레스 디코더(120)를 통해 선택된 워드 라인에 공급한다. 프로그램 루프는 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고, 그리고 검증 전압(Vvfy)을 인가하는 동작으로 구성된다. 프로그램 루프는 패스 신호가 수신될 때까지 또는 프로그램 루프의 횟수가 미리 설정된 횟수(예를 들면, 상한(max) 횟수) 에 도달할 때까지 반복적으로 수행된다. 즉, ISPP(Incremental Step Pulse Program)가 수행된다. 프로그램 전압(Vpgm)은 프로그램 시작 전압(Vstart)과 프로그램 루프에 따른 증가분(ΔV)으로 구성될 수 있다.
제어 로직(160)은 단위 페이지를 구성하는 복수의 메모리 셀 그룹들을 NOP 횟수에 따라 각각 다른 프로그램 전압 및 검증 전압을 이용하여 프로그램할 수 있다. 예를 들어, NOP 1회에 걸쳐 복수의 메모리 셀 그룹들을 프로그램하는 경우 및 NOP 복수회(예를 들어, NOP 2회)에 걸쳐 복수의 메모리 셀 그룹들을 프로그램하는 경우에 각각 다른 프로그램 전압 및 검증 전압이 이용될 것이다. NOP 복수회에 걸쳐 단위 페이지를 구성하는 복수의 메모리 셀 그룹들에 대해 프로그램 동작이 수행되는 경우, F-poly 커플링 등의 영향에 의해 메모리 셀 들의 문턱 전압 분포가 변할 수 있기 때문이다.
예를 들어, 제어 로직(160)은 NOP 2회에 걸쳐 단위 페이지를 구성하는 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹을 프로그램하는 경우에 각각 다른 프로그램 시작 전압을 선택된 워드 라인으로 공급할 수 있다. 예를 들어, 제어 로직(160)은 제 1 메모리 셀 그룹에 대한 프로그램 동작을 수행하는 경우, 제 1 프로그램 시작 전압(Vstart1)을 선택된 워드 라인에 인가하고, 제 2 메모리 셀 그룹에 대한 프로그램 동작을 수행하는 경우, 제 1 프로그램 시작 전압(Vstart1)의 레벨보다 큰 제 2 프로그램 시작 전압(Vstart2)을 선택된 워드 라인에 인가한다. 한편, 이러한 제 1 프로그램 시작 전압(Vstart1) 및 제 2 프로그램 시작 전압(Vstart2)의 대소 관계는 상대적인 것으로 이해되어야 할 것이다.
또한, 제어 로직(160)은 단위 페이지를 구성하는 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹의 프로그램 상태를 검증하는 경우에 각각 다른 검증 전압을 선택된 워드 라인으로 공급할 수 있다. 예를 들어, 제어 로직(160)은 제 1 메모리 셀 그룹에 대한 프로그램 검증 동작을 수행하는 경우, 제 1 검증 전압(Vvfy1)을 선택된 워드 라인에 인가하고, 제 2 메모리 셀 그룹에 대한 프로그램 검증 동작을 수행하는 경우, 제 1 프로그램 시작 전압(Vvfy1)의 레벨보다 큰 제 2 프로그램 시작 전압(Vvfy2)를 선택된 워드 라인에 인가한다. 한편, 이러한 제 1 검증 전압(Vvfy1) 및 제 2 검증 전압(Vvfy2)의 대소 관계는 상대적인 것으로 이해되어야 할 것이다.
상술한 바와 같이 프로그램 시작 전압 및 검증 전압이 설정되는 경우, 제 2 메모리 셀 그룹에 대한 프로그램 시에 발생할 수 있는 제 1 메모리 셀 그룹에 대한 F-poly 커플링의 영향을 줄일 수 있다. 이러한 F-poly 커플링에 의해 제 1 메모리 셀 그룹의 문턱 전압 분포가 변하게 되고, 이에 따라 데이터 리드 시 에러가 발생할 확률이 증가하는 문제가 있다. 즉, 제 2 메모리 셀 그룹에 대해 프로그램 동작이 수행되는 경우, 프로그램된 제 1 메모리 셀 그룹의 문턱 전압 분포가 높게 산포될 수 있기 때문에, 이를 고려하여 제 2 프로그램 시작 전압(Vstart2) 및 제 2 검증 전압(Vvfy2)의 레벨을 각각 제 1 프로그램 시작 전압(Vstart1) 및 제 1 검증 전압(Vvfy1)의 레벨보다 크게 하여 제 1 메모리 셀 그룹의 문턱 전압 분포 변화를 보상할 수 있다. 한편, 이러한 전압 설정은 상대적인 것으로, 제 1 프로그램 시작 전압(Vstart1) 및 제 1 검증 전압(Vvfy1)을 각각 제 2 프로그램 시작 전압(Vstart2) 및 제 2 검증 전압(Vvfy2)보다 낮게 설정할 수도 있다.
또한, 제어 로직(160)은 제 2 메모리 셀 그룹에 대한 프로그램 루프에 따른 증가분(ΔV2)을 제 1 메모리 셀 그룹에 대한 프로그램 루프에 따른 증가분(ΔV1)보다 크도록 제어할 수 있다. 이 경우, 제 2 메모리 셀 그룹의 문턱 전압 산포는 제 1 메모리 셀 그룹의 문턱 전압 산포보다 넓게 형성될 수 있다. 따라서, 제 1 메모리 셀 그룹에 대한 F-poly 커플링의 영향에 의해 넓어질 수 있는 제 1 메모리 셀 그룹의 문턱 전압 산포 변화를 보상할 수 있다. 한편, 이러한 증가분(ΔV1) 및 증가분(ΔV2)의 설정 역시 상대적인 개념으로 이해되어야 할 것이다.
제어 로직(160)은 패스 페일 확인 회로(150)로부터 전달받는 패스 신호 또는 페일 신호에 따라 선택된 메모리 셀들에 대한 프로그램 루프의 계속 진행 여부를 결정한다. 예를 들어, 메모리 셀들이 정상적으로 프로그램된 것으로 판별된 경우(패스 신호인 경우) 더 이상 프로그램 루프를 진행하지 않고 선택된 메모리 셀들에 대한 프로그램 동작을 종료한다. 메모리 셀들이 정상적으로 프로그램되지 않은 것으로 판별된 경우(페일 신호인 경우) 메모리 셀들이 모두 프로그램될 때까지 미리 정해진 횟수 내에서 프로그램 루프를 반복적으로 수행한다.
또한, 제어 로직(160)은 리드 동작시 선택된 워드 라인으로 읽기 전압(Vrd)을, 비선택 워드 라인으로 읽기 패스 전압(Vread)을 공급한다. 제어 로직(160)은 단위 페이지를 구성하는 복수의 메모리 셀 그룹들을 NOP 횟수에 따라 각각 다른 읽기 전압 및 읽기 패스 전압을 이용하여 리드(read)할 수 있다. 예를 들어, NOP 1회에 걸쳐 프로그램된 복수의 메모리 셀 그룹들을 리드하는 경우 및 NOP 복수회(예를 들어, NOP 2회)에 걸쳐 프로그램된 복수의 메모리 셀 그룹들을 리드하는 경우에 각각 다른 읽기 전압 및 읽기 패스 전압이 이용될 것이다.
예를 들어, 제어 로직(160)은 NOP 2회에 걸쳐 단위 페이지를 구성하는 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹에 프로그램된 데이터를 독출하기 위해 각각 다른 읽기 전압(Vrd) 및 읽기 패스 전압(Vread)을 워드 라인으로 공급할 수 있다. 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹의 문턱 전압 분포가 다를 수 있기 때문이다. 구체적으로, 제어 로직(160)은 제 1 메모리 셀 그룹에 프로그램된 데이터의 독출을 위해 제 1 읽기 전압(Vrd1)을 선택된 워드 라인으로, 제 1 읽기 패스 전압(Vread1)을 비선택 워드 라인으로 공급한다. 제어 로직(160)은 제 2 메모리 셀 그룹에 프로그램된 데이터의 독출을 위해 제 2 읽기 전압(Vrd2)을 선택된 워드 라인으로, 제 2 읽기 패스 전압(Vread2)을 비선택 워드 라인으로 공급한다.
예를 들어, 제 1 읽기 전압(Vrd1)의 레벨은 제 2 읽기 전압(Vrd2)의 레벨보다 높을 수 있다. 또한, 제 1 읽기 전압(Vrd1)의 레벨은 제 2 읽기 전압(Vrd2)의 레벨과 같을 수 있다. 제 1 읽기 패스 전압(Vread1)의 레벨은 제 2 읽기 패스 전압(Vread2)의 레벨보다 높을 수 있다. 또한, 제 1 읽기 패스 전압(Vread1)의 레벨은 제 2 읽기 패스 전압(Vread2)의 레벨과 같을 수 있다. 한편, 이러한 제 1 읽기 전압(Vrd1) 및 제 2 읽기 전압(Vrd2)의 대소 관계와 제 1 읽기 패스 전압(Vread1) 및 제 2 읽기 패스 전압(Vread2)의 대소 관계는 상대적인 것으로 이해되어야 할 것이다.
한편, 시간적으로 먼저 독출되는 제 1 메모리 셀 그룹에 프로그램된 데이터들은 읽기 및 쓰기 회로(130)에 저장된 후, 제 2 메모리 셀 그룹으로부터 독출되는 데이터들과 함께 데이터 입/출력 회로(140)로 전달될 수 있다.
도 2는 도 1의 메모리 셀 어레이의 단위 페이지를 보여주는 블럭도이다.
도 2를 참조하면, 단위 페이지(page)는 제 1 내지 제 n 영역을 포함한다. 제 1 내지 제 n 영역들은 복수의 메모리 셀들(미도시)로 구성된다. 각 메모리 셀은 SLC(Single Level Cell) 또는 MLC(Multi Level Cell)일 수 있다.
본 발명의 일 실시예에 따른 불휘발성 메모리 장치(100)는 단위 페이지에서, 데이터 소거 전에 미리 설정된 나누어 쓰기 횟수(이하 NOP, Number of Program)를 보장하도록 구성될 수 있다. 예를 들어, NOP가 1회인 경우, 단위 페이지 전체에 대해 프로그램 동작이 한번 수행될 수 있다. 예를 들어, NOP가 4회인 경우, 단위 페이지는 4개의 특정된 영역으로 나뉘고, 특정된 영역 각각에 대해 프로그램이 수행되어, 단위 페이지는 4번 프로그램될 수 있다.
페이지에 이미 프로그램되어 있는 메모리 셀들도 워드 라인에 프로그램 전압이 인가되면 메모리 셀들의 문턱 전압 산포는 증가될 수 있다. 즉, 메모리 셀들간의 커플링(coupling) 현상으로 인하여 메모리 셀들의 문턱 전압이 변동될 수 있다.
본 발명의 실시 예에 따르면, 제 1 및 제 2 영역들에 NOP에 대응하는 프로그램이 수행된다. 예시적으로, NOP가 2회라고 가정하면, 제 1 및 제 2 영역들의 메모리 셀들은 외부로부터 인가되는 어드레스에 기초하여 제 1 및 제 2 그룹들로 나뉠 수 있으며, 제 1 그룹이 프로그램된 후에 제 2 그룹이 프로그램되어, 프로그램 동작이 2번 수행된다. 예를 들면, 단위 페이지에 포함된 메모리 셀들 중 a 및 c에 대응하는 메모리 셀들에 대해 제 1 프로그램 동작이 수행된 후, b 및 d에 대응하는 메모리 셀들에 대해 제 2 프로그램 동작이 수행된다. 이하의 도 3에서는 a 및 c는 제 1 메모리 셀 그룹으로, b 및 d는 제 2 메모리 셀 그룹으로 정의되어 설명될 것이다.
도 3은 도 2의 단위 페이지를 구성하는 메모리 셀들을 보여주는 도면이다.
도 3을 참조하면, 제 1 내지 제 n 워드 라인들(WL1~WLn) 및 제 1 내지 제 n 비트 라인들(BL1~BLm)이 도시된다. 워드 라인들(WL1~WLn) 및 비트 라인들(BL1~BLm)이 교차하는 영역에 메모리 셀들(MC)이 배치된다.
도 1을 참조하여 설명한 바와 같이, 프로그램 동작은 페이지 단위로 수행된다. 각각의 메모리 셀(MC)에 1비트가 저장되는 경우, 하나의 워드 라인(예를 들면, WL2)에 연결된 메모리 셀들(MC)은 하나의 페이지를 형성한다. 각각의 메모리 셀(MC)에 2비트가 저장되는 경우, 하나의 워드 라인(예를 들면, WL2)에 연결된 메모리 셀들은 2개의 페이지를 형성한다.
예를 들면, 하나의 워드 라인(예를 들면, WL2)에 연결된 메모리 셀들의 최하위 비트들(LSB, Least Significant Bit)은 최하위 페이지(LSB page)를 형성하고, 최상위 비트들(MSB, Most Significant Bit)은 최상위 페이지를 형성한다. 마찬가지로, 각각의 메모리 셀(MC)이 i 비트를 저장할 때, 하나의 워드 라인(예를 들면, WL2)에 연결된 메모리 셀들은 i 개의 페이지들을 형성한다.
도 3에서는 하나의 워드 라인(예를 들면 WL2)을 구성하는 각각의 메모리 셀(MC)에 1비트가 저장되되, NOP가 2회인 경우 하나의 워드 라인에 연결된 메모리 셀들이 외부로부터 인가되는 어드레스에 대응하여 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹으로 나누어져서 프로그램 및 리드 되는 경우가 도시된다. 도 3에서는 제 1 메모리 셀 그룹은 홀수 열에 대응하는 메모리 셀들로, 제 2 메모리 셀 그룹은 짝수 열에 대응하는 메모리 셀들로 도시되어 있으나, 이에 한정되는 것은 아니다.
도 4a 및 도 4b는 도 3에 도시된 메모리 셀 어레이에 선택된 메모리 셀들이 프로그램되는 경우 발생할 수 있는 커플링 현상을 설명하기 위한 도면이다.
선택된 메모리 셀들 가운데 제 1 메모리 셀 그룹에 포함되는 메모리 셀들이 먼저 프로그램되어 도 4a와 같은 문턱 전압 분포를 갖는다. 이후, 제 2 메모리 셀 그룹에 포함되는 메모리 셀들에 대한 프로그램 동작 시 제 1 메모리 셀 그룹에 포함되는 메모리 셀들은 F-poly 커플링의 영향으로 인해 도 4b와 같이 문턱 전압 분포가 변할 수 있다. 즉, 제 1 메모리 셀 그룹에 포함되는 메모리 셀들의 문턱 전압 분포는 넓어지거나 또는 문턱 전압 분포가 높게 산포될 수 있다. 또한, 제 1 메모리 셀 그룹에 포함되는 메모리 셀들의 문턱 전압 분포가 넓어짐과 동시에 높게 산포될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
먼저, 도 5a를 참조하면, NOP 1회인 경우의 불휘발성 메모리 장치(100)의 프로그램 동작이 개시된다. NOP 1회인 경우, 불휘발성 메모리 장치(100)는 1번의 프로그램 동작을 통해 단위 페이지를 구성하는 복수의 메모리 셀 그룹들(예를 들어, 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹)을 프로그램한다. 이 경우, 프로그램 전압은 최초 프로그램 시작 전압(Vstart)을 기준으로 증가분(ΔV) 만큼 단계적으로 증가되면서 프로그램 루프에 따라 선택된 워드 라인으로 인가될 것이다. 그리고, 메모리 셀 들의 프로그램 상태를 확인하기 위한 검증 전압(Vvfy)이 선택된 워드 라인으로 인가될 것이다.
도 5b를 참조하면, NOP 2회인 경우의 불휘발성 메모리 장치(100)의 프로그램 동작이 개시된다. NOP 2회인 경우, 불휘발성 메모리 장치(100)는 2번의 프로그램 동작을 통해 단위 페이지를 구성하는 복수의 메모리 셀 그룹들(예를 들어, 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹)을 프로그램한다.
이 경우, 먼저 제 1 메모리 셀 그룹을 프로그램하기 위해 제 1 프로그램 시작 전압(Vstart1)을 기준으로 증가분(ΔV1)만큼 단계적으로 증가하는 프로그램 전압이 선택된 워드 라인으로 인가될 것이다. 그리고, 제 1 메모리 셀 그룹을 구성하는 메모리 셀 들의 프로그램 상태를 확인하기 위한 제 1 검증 전압(Vvfy1)이 선택된 워드 라인으로 인가될 것이다. 제 1 메모리 셀 그룹에 대한 프로그램이 완료되면, 제 2 메모리 셀 그룹을 프로그램하기 위해 제 2 프로그램 시작 전압(Vstart2)을 기준으로 증가분(ΔV2)만큼 단계적으로 증가하는 프로그램 전압이 선택된 워드 라인으로 인가될 것이다. 그리고, 제 2 메모리 셀 그룹을 구성하는 메모리 셀 들의 프로그램 상태를 확인하기 위한 제 2 검증 전압(Vvfy2)이 인가될 것이다.
제 1 프로그램 시작 전압(Vstart1)의 레벨은 제 2 프로그램 시작 전압(Vstart2)의 레벨보다 낮을 수 있다. 증가분(ΔV1)은 증가분(ΔV2)보다 작을 수 있다. 제 1 검증 전압(Vvfy1)의 레벨은 제 2 검증 전압(Vvfy2)의 레벨보다 작을 수 있다.
즉, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(100)는 NOP 1회에 걸쳐 단위 페이지를 구성하는 복수의 메모리 셀 그룹을 프로그램하는 경우 및 NOP 복수회(예를 들어, NOP 2회)에 걸쳐 단위 페이지를 구성하는 복수의 메모리 셀 그룹을 프로그램하는 경우에 각각 다른 프로그램 전압 및 검증 전압을 이용하여 프로그램 동작을 수행할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 동작을 더욱 구체적으로 설명하기 위한 도면이다.
도 6a 및 도 6b를 참조하면, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(100)는 단위 페이지(도 2 참조)를 구성하는 메모리 셀들을 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹으로 나누어 프로그램할 수 있다. 즉, 도 6a 및 도 6b의 경우 NOP 2회인 경우의 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹에 대한 프로그램 동작으로 이해될 수 있다.
먼저 도 6a를 참조하면, 불휘발성 메모리 장치(100)의 제어 로직(160)은 제 1 메모리 셀 그룹을 프로그램하기 위해, 선택된 워드 라인으로 제 1 프로그램 시작 전압(Vstart1)을 인가한다. 이후, 제 1 메모리 셀 그룹의 프로그램 상태를 확인하기 위해 제 1 검증 전압(Vvfy1)을 선택된 워드 라인으로 인가한다. 즉, 프로그램 루프에 따라 증가분(ΔV1)만큼 단계적으로 증가하는 제 1 프로그램 전압(Vpgm1) 및 제 1 메모리 셀 그룹의 프로그램 상태를 확인하기 위한 제 1 검증 전압(Vvfy1)을 선택된 워드 라인으로 인가한다.
제어 로직(160)은 패스 페일 확인 회로(150)로부터 패스 신호를 받을 때까지 또는 프로그램 루프의 횟수가 미리 설정된 횟수(예를 들면, 상한(max) 횟수)에 도달할 때까지 제 1 메모리 셀 그룹에 대한 프로그램 및 검증 동작을 수행한다. 제어 로직(160)은 패스 신호를 전달받거나 프로그램 루프의 횟수가 미리 설정된 횟수에 도달한 경우 제 1 메모리 셀 그룹에 대한 프로그램 및 검증 동작을 종료할 것이다.
도 6b를 참조하면, 불휘발성 메모리 장치(100)의 제어 로직(160)은 제 2 메모리 셀 그룹을 프로그램하기 위해, 선택된 워드 라인으로 제 2 프로그램 시작 전압(Vstart2)을 인가한다. 이후, 제 2 메모리 셀 그룹의 프로그램 상태를 확인하기 위해 제 2 검증 전압(Vvfy2)을 선택된 워드 라인으로 인가한다. 즉, 프로그램 루프에 따라 증가분(ΔV2)만큼 단계적으로 증가하는 제 2 프로그램 전압(Vpgm2) 및 제 2 메모리 셀 그룹의 프로그램 상태를 확인하기 위한 제 2 검증 전압(Vvfy2)을 선택된 워드 라인으로 인가한다.
제 2 프로그램 시작 전압(Vstart2)의 레벨, 제 2 검증 전압(Vvfy2) 및 제 2 프로그램 전압(Vpgm2)의 증가분(ΔV2)은 제 2 메모리 셀 그룹에 대한 프로그램 시에 제 1 메모리 셀 그룹이 받는 F-poly 커플링의 영향을 고려하여 설정될 수 있다. 구체적으로, 제 2 프로그램 시작 전압(Vstart2)의 레벨은 제 1 프로그램 시작 전압(Vstart1)의 레벨보다 클 수 있다. 제 2 검증 전압(Vvfy2)의 레벨은 제 1 검증 전압(Vvfy1)의 레벨보다 클 수 있다. 제 2 프로그램 전압(Vpgm2)의 증가분(ΔV2)은 제 1 프로그램 전압(Vpgm1)의 증가분(ΔV1)보다 클 수 있다.
상술한 바와 같이, 제 2 프로그램 시작 전압(Vstart2), 제 2 검증 전압(Vvfy2) 및 제 2 프로그램 전압(Vpgm2)의 증가분(ΔV2)을 각각 제 1 프로그램 시작 전압(Vstart1), 제 1 검증 전압(Vvfy1) 및 제 1 프로그램 전압(Vpgm1)의 증가분(ΔV1)보다 크게 설정함으로써, 제 2 메모리 셀 그룹에 대한 프로그램 시에 발생할 수 있는 제 1 메모리 셀 그룹에 대한 F-poly 커플링의 영향을 줄일 수 있다. 구체적으로, F-poly 커플링의 영향에 의해 넓어지거나 높아질 수 있는 제 1 메모리 셀 그룹의 문턱 전압 산포 변화를 보상할 수 있다. 이를 통해, 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹에 저장된 데이터를 독출하는 경우 비트 에러율(BER)을 감소시킬 수 있다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 읽기 동작을 설명하기 위한 도면이다.
먼저 도 7을 참조하면, 도 6a 및 6b에서 설명한 프로그램 동작에 따라 형성될 수 있는 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹의 문턱 전압 분포의 일 예가 도시된다. 이 경우, 제어 로직(160)은 동일한 읽기 전압(Vrd) 및 읽기 패스 전압(Vread)을 사용하여 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹에 프로그램된 데이터를 독출할 수 있다. 구체적으로, 제어 로직(160)은 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹의 문턱 전압 분포보다 낮은 레벨의 읽기 전압(Vrd)을 선택 워드 라인으로 인가하고, 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹의 문턱 전압 분포보다 높은 레벨의 읽기 패스 전압(Vread)을 비선택 워드 라인으로 인가하여 데이터를 독출할 수 있다.
도 8을 참조하면, 도 6a 및 6b에서 설명한 프로그램 동작에 따라 형성될 수 있는 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹의 문턱 전압 분포의 다른 예가 도시된다. 도 8은 도 7과 비교하여, F-poly 커플링의 영향에 의한 제 1 메모리 셀 그룹의 문턱 전압 분포 변화의 보상 정도가 낮은 경우로 이해될 수 있다. 또한, 도 7은 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹을 동일한 프로그램 전압 및 검증 전압을 사용하여 프로그램한 경우로 이해될 수도 있다.
이 경우, 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹에 프로그램된 데이터를 독출하기 위한 리드 동작은 독립적으로 수행될 수 있다. 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹의 문턱 전압 분포가 다르기 때문이다. 구체적으로, F-poly 커플링에 의해 문턱 전압 분포가 변화한 제 1 메모리 셀 그룹의 경우 제 1 읽기 전압(Vrd1) 및 제 1 읽기 패스 전압(Vread1)을 이용하여 데이터를 독출한다. 제 2 메모리 셀 그룹의 경우, 제 2 읽기 전압(Vrd2) 및 제 2 읽기 패스 전압(Vread2)을 이용하여 데이터를 독출한다. 제 1 읽기 전압(Vrd1)의 레벨은 제 2 읽기 전압(Vrd2)의 레벨보다 클 수 있다. 제 1 읽기 패스 전압(Vread1)의 레벨은 제 2 읽기 패스 전압(Vread2)의 레벨보다 클 수 있다.
상술한 바와 같이, 제 1 읽기 전압(Vrd1), 제 1 읽기 패스 전압(Vread1), 제 2 읽기 전압(Vrd2) 및 제 2 읽기 패스 전압(Vread2)을 설정함으로써 데이터 독출 시 에러를 줄일 수 있다. 즉, 비트 에러율(BER)이 감소될 수 있다.
도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
먼저 도 9를 참조하면, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 동작방법은 선택된 워드 라인에 제 1 프로그램 전압을 인가하여 제 1 메모리 셀 그룹을 프로그램하는 단계(S110), 제 1 메모리 셀 그룹의 프로그램 상태를 확인하는 단계(S120), 선택된 워드 라인에 제 2 프로그램 전압을 인가하여 제 2 메모리 셀 그룹을 프로그램하는 단계(S130), 및 제 2 메모리 셀 그룹의 프로그램 상태를 확인하는 단계(S140)를 포함한다.
선택된 워드 라인에 제 1 프로그램 전압을 인가하여 제 1 메모리 셀 그룹을 프로그램하는 단계(S110)의 제 1 프로그램 전압(Vpgm1)은 제 1 프로그램 시작 전압(Vstart1)과 프로그램 루프에 따른 증가분(ΔV1)으로 구성된다. 선택된 워드 라인에 제 2 프로그램 전압을 인가하여 제 2 메모리 셀 그룹을 프로그램하는 단계(S130)의 제 2 프로그램 전압(Vpgm2)은 제 2 프로그램 시작 전압(Vstart2)과 프로그램 루프에 따른 증가분(ΔV2)으로 구성된다. 제 2 프로그램 시작 전압(Vstart2)의 레벨은 제 1 프로그램 시작 전압(Vstart1)의 레벨보다 클 수 있다. 프로그램 루프에 따른 증가분(ΔV2)은 증가분(ΔV1)보다 클 수 있다.
제 1 메모리 셀 그룹의 프로그램 상태를 확인하는 단계(S120)는 제 1 검증 전압(Vvfy1)을 선택된 워드 라인에 인가함으로써 수행된다. 제 2 메모리 셀 그룹의 프로그램 상태를 확인하는 단계(S140)는 제 2 검증 전압(Vvfy2)을 선택된 워드 라인에 인가함으로써 수행된다. 제 2 검증 전압(Vvfy2)의 레벨은 제 1 검증 전압(Vvfy1)의 레벨보다 클 수 있다.
상술한 바와 같이, 제 2 프로그램 시작 전압(Vstart2), 제 2 검증 전압(Vvfy2) 및 제 2 프로그램 전압(Vpgm2)의 증가분(ΔV2)을 각각 제 1 프로그램 시작 전압(Vstart1), 제 1 검증 전압(Vvfy1) 및 제 1 프로그램 전압(Vpgm1)의 증가분(ΔV1)보다 크게 설정함으로써, 제 2 메모리 셀 그룹에 대한 프로그램 시에 발생할 수 있는 제 1 메모리 셀 그룹에 대한 F-poly 커플링의 영향을 줄일 수 있다. 구체적으로, F-poly 커플링의 영향에 의해 넓어지거나 높아질 수 있는 제 1 메모리 셀 그룹의 문턱 전압 산포 변화를 보상할 수 있다. 이를 통해, 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹에 저장된 데이터를 독출하는 경우 비트 에러율(BER)을 감소시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 읽기 방법을 나타낸 흐름도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 읽방법은 선택된 워드 라인에 제 1 읽기 전압을 인가하여 제 1 메모리 셀 그룹에 프로그램된 데이터를 독출하는 단계(S210), 및 선택된 워드 라인에 제 2 읽기 전압을 인가하여 제 2 메모리 셀 그룹에 프로그램된 데이터를 독출하는 단계(S220)를 포함한다.
선택된 워드 라인에 제 1 읽기 전압을 인가하여 제 1 메모리 셀 그룹에 프로그램된 데이터를 독출하는 단계(S210)는, 비선택 워드 라인에 제 1 읽기 패스 전압(Vread1)을 인가하는 단계를 포함할 수 있다. 선택된 워드 라인에 제 2 읽기 전압을 인가하여 제 2 메모리 셀 그룹에 프로그램된 데이터를 독출하는 단계(S220)는, 비선택 워드 라인에 제 2 읽기 패스 전압(Vread2)을 인가하는 단계를 포함할 수 있다. 제 1 읽기 전압(Vrd1)의 레벨은 제 2 읽기 전압(Vrd2)의 레벨보다 클 수 있다. 제 1 읽기 패스 전압(Vread1)의 레벨은 제 2 읽기 패스 전압(Vread2)의 레벨보다 클 수 있다.
나아가 상술한 바와 같이, 제 1 읽기 전압(Vrd1) 및 제 1 읽기 패스 전압(Vread1)을 각각 제 2 읽기 전압(Vrd2) 및 제 2 읽기 패스 전압(Vread2)보다 크게 설정함으로써 데이터 독출 시 에러를 더욱 줄일 수 있다. 즉, 비트 에러율(BER)이 더욱 감소될 수 있다.
도 11은 도 1의 불휘발성 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 11을 참조하면, 메모리 시스템(1000)은 불휘발성 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
컨트롤러(200)는 호스트(Host) 및 불휘발성 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(200)는 불휘발성 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 불휘발성 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다.
컨트롤러(200)는 불휘발성 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 불휘발성 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예시적으로, 컨트롤러(200)는 불휘발성 메모리 장치(100)에 제어 신호(CTRL) 및 어드레스(ADDR)를 제공하도록 구성된다. 그리고, 컨트롤러(200)는 불휘발성 메모리 장치(100)와 데이터(DATA)를 교환하도록 구성된다.
예시적으로, 컨트롤러(200)는 램(RAM, Ramdon Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 불휘발성 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 불휘발성 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
메모리 인터페이스는 불휘발성 메모리 장치(200)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 불휘발성 메모리 장치(100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다.
예시적으로, 오류 정정 블록은 컨트롤러(200)의 구성 요소로서 제공된다. 오류 정정 블록은 불휘발성 메모리 장치(100)의 구성 요소로서 제공될 수 있다. 컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다.
예시적으로, 컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성한다. 예를 들면, 컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
컨트롤러(200) 및 불휘발성 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성한다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(netbook), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 불휘발성 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 불휘발성 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 12는 도 11의 메모리 시스템(1000)의 응용 예를 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(2000)은 불휘발성 메모리 장치(300) 및 컨트롤러(400)를 포함한다. 불휘발성 메모리 장치(300)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 불휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(400)와 통신하도록 구성된다.
도 12에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(400)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 1을 참조하여 설명된 불휘발성 메모리 장치(100)와 같이 구성된다. 그리고, 컨트롤러(400)는 도 10을 참조하여 설명된 컨트롤러(200)와 같이 구성된다.
도 13은 도 12를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다. 메모리 시스템(2000)은 컨트롤러(400) 및 불휘발성 메모리 장치(300)를 포함한다.
도 13에서, 불휘발성 메모리 장치(300)는 컨트롤러(400)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 불휘발성 메모리 장치(300)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 도 12를 참조하여 설명된 컨트롤러(400)의 기능은 프로세서(3100)에 의해 수행된다.
도 13에서, 도 12를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 11을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적으로, 컴퓨팅 시스템(3000)은 도 11 및 도 12를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 불휘발성 메모리 장치 1000, 2000: 메모리 시스템
110: 메모리 셀 어레이 3000: 컴퓨팅 시스템
120: 어드레스 디코더 3100: CPU
130: 읽기 및 쓰기 회로 3200: RAM
140: 데이터 입/출력 회로 3300: 사용자 인터페이스
150: 패스 페일 확인 회로 3400: 전원
160: 제어 로직 3500: 시스템 버스
200, 400: 컨트롤러

Claims (10)

  1. 하나의 워드 라인을 공유하며 어드레스에 대응하여 나누어지는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 프로그램 전압 및 검증 전압을 제공하는 제어 로직을 포함하고,
    상기 제어 로직은 상기 복수의 메모리 셀 그룹을 NOP 1회에 걸쳐 프로그램 하는 경우 및 NOP 복수회에 걸쳐 프로그램하는 경우에 각각 다른 프로그램 전압 및 검증 전압을 상기 하나의 워드 라인으로 공급하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 리드 동작 시 상기 하나의 워드 라인으로 읽기 전압 및 읽기 패스 전압을 제공하되,
    상기 NOP 1회에 걸쳐 프로그램된 상기 복수의 메모리 셀 그룹을 리드하는 경우 및 상기 NOP 복수회에 걸쳐 프로그램된 상기 복수의 메모리 셀 그룹을 리드하는 경우 각각 다른 읽기 전압 및 읽기 패스 전압을 상기 하나의 워드 라인으로 공급하는 불휘발성 메모리 장치.
  3. 하나의 워드 라인을 공유하며 어드레스에 대응하여 나누어지는 복수의 메모리 셀 그룹을 갖는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이에 프로그램 전압 및 검증 전압을 공급하는 제어 로직을 포함하고,
    상기 제어 로직은 상기 복수의 메모리 셀 그룹의 각각의 메모리 셀 그룹을 프로그램하는 경우 각각 다른 프로그램 전압 및 검증 전압을 상기 하나의 워드 라인으로 공급하는 불휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 복수의 메모리 셀 그룹은 제 1 메모리 셀 그룹 및 제 2 메모리 셀 그룹을 포함하고,
    상기 제어 로직은 상기 제 1 메모리 셀 그룹의 프로그램 시에 상기 하나의 워드 라인으로 제 1 프로그램 전압 및 제 1 검증 전압을 공급하고, 상기 제 2 메모리 셀 그룹의 프로그램 시에 상기 하나의 워드 라인으로 제 2 프로그램 전압 및 제 2 검증 전압을 공급하고,
    상기 제 2 프로그램 전압의 시작 전압의 레벨은 상기 제 1 프로그램 전압의 시작 전압의 레벨보다 높고, 상기 제 2 검증 전압의 레벨은 상기 제 1 검증 전압의 레벨보다 높은 불휘발성 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 메모리 셀 그룹의 프로그램 상태 및 제 2 메모리 셀 그룹의 프로그램 상태를 확인하는 패스 페일 확인 회로를 포함하는 불휘발성 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 메모리 셀 그룹 및 상기 제 2 메모리 셀 그룹은 하나의 페이지를 구성하는 불휘발성 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제 2 프로그램 전압의 증가분은 상기 제 1 프로그램 전압의 증가분보다 큰 불휘발성 메모리 장치.
  8. 제 3 항에 있어서,
    상기 제어 로직은 리드 동작 시 상기 메모리 셀 어레이에 읽기 전압 및 읽기 패스 전압을 공급하되,
    상기 제어 로직은 상기 제 1 메모리 셀 그룹으로부터 데이터를 독출하는 경우 상기 하나의 워드 라인으로 제 1 읽기 전압을 공급하고, 상기 하나의 워드 라인을 제외한 다른 워드 라인으로 제 1 읽기 패스 전압을 공급하며,
    상기 제 2 메모리 셀 그룹으로부터 데이터를 독출하는 경우 상기 하나의 워드 라인으로 제 2 읽기 전압을 공급하고, 상기 하나의 워드 라인을 제외한 다른 워드 라인으로 제 2 읽기 패스 전압을 공급하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 읽기 전압의 레벨은 상기 제 2 읽기 전압의 레벨보다 높은 불휘발성 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 읽기 패스 전압의 레벨은 상기 제 2 읽기 패스 전압의 레벨보다 높은 불휘발성 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786094A (zh) * 2019-11-08 2021-05-11 上海复旦微电子集团股份有限公司 一种对存储装置执行操作的方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9595345B2 (en) 2014-08-07 2017-03-14 Sandisk Technologies Llc Adaptive selective bit line pre-charge for current savings and fast programming
US20210255927A1 (en) * 2014-08-07 2021-08-19 Pure Storage, Inc. Granular Voltage Tuning
TWI536386B (zh) * 2015-02-16 2016-06-01 群聯電子股份有限公司 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置
WO2016186086A1 (ja) * 2015-05-15 2016-11-24 国立大学法人東北大学 抵抗変化型素子を備えた記憶回路
US10157093B2 (en) * 2015-05-27 2018-12-18 Nxp Usa, Inc. Data integrity check within a data processing system
KR102449196B1 (ko) 2016-01-15 2022-09-29 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102620562B1 (ko) 2016-08-04 2024-01-03 삼성전자주식회사 비휘발성 메모리 장치
US11017838B2 (en) 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
TWI604449B (zh) * 2016-08-31 2017-11-01 旺宏電子股份有限公司 記憶體裝置與其程式化方法
US9653151B1 (en) * 2016-10-07 2017-05-16 Kilopass Technology, Inc. Memory array having segmented row addressed page registers
US10032500B2 (en) 2016-10-07 2018-07-24 Tc Lab, Inc. Memory disturb recovery scheme for cross-point memory arrays
EP3602266A4 (en) * 2017-03-21 2020-12-16 Micron Technology, INC. DEVICES AND METHODS FOR AUTOMATED DYNAMIC WORDLINE START VOLTAGE
KR102395196B1 (ko) * 2017-10-17 2022-05-06 삼성전자주식회사 파라미터 교정 기능을 갖는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
CN110838324A (zh) * 2018-08-17 2020-02-25 北京兆易创新科技股份有限公司 一种存储器的编程方法和系统
US10699776B1 (en) * 2018-12-18 2020-06-30 Western Digital Technologies, Inc. Apparatus and methods for merging post-write read and select gate maintenance operations
US20210306006A1 (en) * 2019-09-23 2021-09-30 SK Hynix Inc. Processing-in-memory (pim) devices
KR20210105728A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
JP2022035525A (ja) * 2020-08-21 2022-03-04 キオクシア株式会社 半導体記憶装置の動作条件の調整方法
KR20220096077A (ko) 2020-12-30 2022-07-07 삼성전자주식회사 Ecc 데이터를 이용하여 신뢰성 검사를 수행하는 스토리지 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675783B2 (en) * 2007-02-27 2010-03-09 Samsung Electronics Co., Ltd. Nonvolatile memory device and driving method thereof
KR101412690B1 (ko) * 2008-05-28 2014-06-27 삼성전자주식회사 메모리 장치 및 메모리 프로그래밍 방법
JP2012069192A (ja) * 2010-09-22 2012-04-05 Toshiba Corp メモリシステム
US8493791B2 (en) * 2011-12-23 2013-07-23 Stec, Inc. Word-line inter-cell interference detector in flash system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786094A (zh) * 2019-11-08 2021-05-11 上海复旦微电子集团股份有限公司 一种对存储装置执行操作的方法
CN112786094B (zh) * 2019-11-08 2023-08-18 上海复旦微电子集团股份有限公司 一种对存储装置执行操作的方法

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