TWI604449B - 記憶體裝置與其程式化方法 - Google Patents

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Description

記憶體裝置與其程式化方法
本發明是有關於一種裝置與其操作方法，且特別是有關於一種記憶體裝置與其程式化方法。
快閃記憶體通常是採用反及閘(NAND)或是反或閘(NOR)架構的記憶體陣列，其中NAND記憶體陣列適於應用在高密度的資料儲存而盛行。一般而言，NAND記憶體陣列的程式化可採用遞增步階脈衝程式化(incremental step pulse program，簡稱ISPP)方式，在每一循環期間中利用單個程式化脈衝與單個驗證脈衝來進行記憶胞的程式化操作與驗證操作。
舉例來說，圖1為傳統程式化方法下記憶胞之臨界電壓分布曲線的示意圖。如圖1所示，在第一個循環期間中，記憶胞的臨界電壓分布將可響應於單一程式化脈衝而如曲線111所示。此外，在下一個循環期間中，將再次施加單一程式化脈衝，以針對尚未通過驗證操作之記憶胞進行程式化操作，且經過2次循環操作後之記憶胞的臨界電壓分布將如曲線112所示。以此類推，傳統程式化方法會反覆地在每次循環期間內針對尚未通過驗證操作的記憶胞施加單個程式化脈衝。藉此，透過多次循環期間內的程式化操作後，記憶胞的臨界電壓分布將如曲線120所示，亦即記憶胞的臨界電壓將可大於或等於驗證電壓VF1，進而致使記憶胞的儲存狀態程式化至目標狀態。
然而，就傳統程式化方法而言，在每次循環期間內，臨界電壓分布曲線的寬度往往過寬，進而增加程式化操作的循環次數。此外，隨著程式化操作之循環次數的增加，記憶體陣列的驗證時間將會大幅地提升，從而降低了記憶體陣列的程式化速度。再者，如圖1所示，對於已通過驗證操作之記憶胞132而言，尚未通過驗證操作之記憶胞131所造成的影響將正比於臨界電壓分布曲線的寬度(亦即，電壓差ΔV1)。因此，當臨界電壓分布曲線的寬度過寬時，也將會導致位元線干擾(bit-line interference)效應的增加，進而降低記憶體陣列的程式化品質。
本發明提供一種記憶體裝置與其程式化方法，可縮減記憶胞之臨界電壓分布曲線的寬度，從而有助於提升記憶體陣列的程式化速度以及減少驗證操作所需的時間，並可避免位元線干擾效應的產生。
本發明的記憶體裝置的程式化方法包括下列步驟，其中記憶體裝置中的記憶體陣列包括電性連接至字元線的多個記憶胞。執行記憶胞分組程序，以將所述多個記憶胞劃分成多個群組，且所述多個群組包括第一群組與第二群組。在執行記憶胞分組程序之後執行程式化程序，且程式化程序包括下列步驟。提供第一程式化脈衝、第二程式化脈衝以及驗證脈衝至字元線。透過第一程式化脈衝程式化第一群組，並透過第二程式化脈衝程式化第二群組。透過驗證脈衝判別第一群組與第二群組是否分別通過驗證操作。
本發明的記憶體裝置包括記憶體陣列與記憶體控制器。記憶體陣列包括多個記憶胞，且所述的記憶胞電性連接至字元線。記憶體控制器執行記憶胞分組程序，以將所述多個記憶胞劃分成多個群組。在執行記憶胞分組程序之後，記憶體控制器執行程式化程序。在程式化程序中，記憶體控制器提供第一程式化脈衝、第二程式化脈衝以及驗證脈衝至字元線，且記憶體控制器透過第一程式化脈衝程式化第一群組，並透過第二程式化脈衝程式化第二群組。此外，在程式化程序中，記憶體控制器透過驗證脈衝判別第一群組與第二群組是否分別通過驗證操作，以決定是否重複執行程式化程序。
基於上述，本發明是利用記憶胞分組程序將記憶胞劃分成多個群組，並在程式化程序中因應不同群組提供不同的程式化脈衝。藉此，將可有效地縮減記憶胞之臨界電壓分布曲線的寬度，從而可降低程式化操作的循環次數。如此一來，藉由降低驗證操作的次數將有助於提升記憶體陣列的程式化速度，並可避免位元線干擾效應的產生。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2為依據本發明一實施例之記憶體裝置的示意圖。如圖2所示，記憶體裝置200包括記憶體陣列210以及記憶體控制器220，且記憶體控制器220包括列解碼器(row decoder)221、行解碼器(column decoder)222以及控制電路223。記憶體陣列210可例如是反及閘記憶體陣列(NAND memory array)。此外，記憶體陣列210包括多個記憶胞串，且每一記憶胞串電性連接至共源極線CSL，並包括第一電晶體、多個記憶胞以及第二電晶體。
舉例來說，記憶胞串201包括相互串聯的第一電晶體SW21、記憶胞211與221以及第二電晶體SW22。行解碼器222透過位元線BL1~BL5電性連接至記憶體陣列210。列解碼器221透過串選擇線SSL電性連接至每一記憶胞串中的第一電晶體(例如，第一電晶體SW21)，並透過接地選擇線GSL電性連接至每一記憶胞串中的第二電晶體(例如，第二電晶體SW22)，並透過字元線WL1~WL2電性連接至每一記憶胞串中的多個記憶胞(例如，記憶胞211與221)。
在操作上，列解碼器221與行解碼器222可依據來自控制電路223的位址訊號來選取記憶體陣列210中的記憶胞，以便對所選取的記憶胞進行程式化程序、讀取程序或是抹除程序等。例如，記憶體控制器220可重複執行程式化程序，以將記憶胞程式化至目標狀態。值得一提的是，在重複執行程式化程序之前，記憶體控制器220可先透過記憶胞分組程序將多個記憶胞化劃分成多個群組。此外，在每一程式化程序中，記憶體控制器220可因應不同群組中的記憶胞提供不同的程式化脈衝。藉此，將可有效地縮減記憶胞之臨界電壓分布曲線的寬度，從而有助於提升記憶體陣列210的程式化速度，並可避免位元線干擾效應的產生。
為了致使本領域具有通常知識者可以更了解本發明，圖3為依據本發明一實施例之記憶體裝置的程式化方法流程圖，圖4為依據本發明一實施例之用以說明程式化操作的波形示意圖，且以下將參照圖2至圖4列舉記憶體裝置200的程式化操作方法。
在一實施例中，記憶胞211的目標狀態可例如是邏輯1，且記憶胞212~215的目標狀態可例如是邏輯0。此外，如步驟S310所示，記憶體控制器220可對目標狀態為邏輯0的記憶胞212~215執行記憶胞分組程序，以將記憶胞212~215劃分成第一群組與第二群組。舉例來說，如步驟S311與步驟S312所示，在分組期間TD4內，列解碼器221可依序提供第一預程式化脈衝410與第一預驗證脈衝420至字元線WL1。藉此，記憶體控制器220將可透過第一預程式化脈衝410程式化記憶胞212~215，並可透過第一預驗證脈衝420判別記憶胞212~215是否分別通過第一預驗證操作。
具體而言，在程式化記憶胞212~215的過程中，列解碼器221可提供傳遞電壓至除了字元線WL1以外的字元線。行解碼器222可將記憶胞串202~205設定在選定狀態，並將記憶胞串201設定在遮蔽狀態。此外，記憶胞串202~205中的第一電晶體可響應於來自串選擇線SSL的訊號而切換至導通狀態，且記憶胞串202~205中的第二電晶體可響應於來自接地選擇線GSL而切換至不導通狀態。藉此，第一預程式化脈衝410將可引發記憶體陣列210之半導體主體中的電子注入到記憶胞212~215的浮置閘，從而程式化記憶胞212~215。
在驗證記憶胞212~215的過程中，列解碼器221可提供傳遞電壓至除了字元線WL1以外的字元線，並可提供高電壓至串選擇線SSL與接地選擇線GSL。此外，行解碼器222可讀取來自位元線BL2~BL5的訊號，以判別記憶胞212~215是否通過第一預驗證操作。例如，行解碼器222可依據位元線BL2的電壓準位，來判別記憶胞212的臨界電壓是否不小於第一預驗證電壓。當記憶胞212的臨界電壓不小於第一預驗證電壓時，則列解碼器221將可判定記憶胞212通過第一預驗證操作。另一方面，當記憶胞212的臨界電壓小於第一預驗證電壓時，則列解碼器221將可判定記憶胞212尚未通過第一預驗證操作。
如步驟S313與S314所示，行解碼器222可響應於第一預驗證操作的結果，從記憶胞212~215選取出通過第一預驗證操作的記憶胞(例如，記憶胞212與214)以作為第一群組，並從記憶胞212~215選取出尚未通過第一預驗證操作的記憶胞(例如，記憶胞213與215)以作為第二群組。換言之，因應第一預驗證操作的結果來看，記憶胞212與214的程式化速度較快，因此行解碼器222可將記憶胞212與214設定為第一群組。另一方面，記憶胞213與215的程式化速度較慢，因此行解碼器222可將記憶胞213與215設定為第二群組。此外，行解碼器222可將記憶胞212~215的分組結果儲存在任何型態的記憶體中，例如：快取(cache)記憶體或是靜態隨機存取記憶體(SRAM)…等。
如步驟S320所示，在執行完記憶胞分組程序後，記憶體控制器220可執行程式化程序。舉例來說，就步驟S320的細部流程而言，如步驟S321~S323所示，在循環期間TR41內，控制電路223可響應於記憶胞212~215的分組結果控制列解碼器221，進而致使列解碼器221依序提供第一程式化脈衝430、第二程式化脈衝440以及驗證脈衝450至字元線WL1。此外，記憶體控制器220可透過第一程式化脈衝430程式化第一群組中的記憶胞212與214，並可透過第二程式化脈衝440程式化第二群組中的記憶胞213與215。再者，記憶體控制器220可透過驗證脈衝450判別第一群組與第二群組中的記憶胞212~215是否分別通過驗證操作。
具體而言，循環期間TR41內的第一程式化脈衝430小於第二程式化脈衝440。此外，在程式化第一群組(亦即，記憶胞212與214)的過程中，行解碼器222會將記憶胞串202與204設定在選定狀態，並將記憶胞串201、203與205設定在遮蔽狀態。此外，記憶體控制器220可利用較低的第一程式化脈衝430，來執行程式化速度較快之第一群組的程式化操作。另一方面，在程式化第二群組(亦即，記憶胞213與215)的過程中，行解碼器222會將記憶胞串203與205設定在選定狀態，並將記憶胞串201、202與204設定在遮蔽狀態。此外，記憶體控制器220可利用較高的第二程式化脈衝440，來執行程式化速度較慢之第二群組的程式化操作。
再者，記憶體控制器220可依據第一群組的驗證結果而決定是否再次執行第一群組的程式化操作與驗證操作。例如，在循環期間TR41內，第一群組中的記憶胞212與214尚未皆通過驗證操作。因此，在下一循環期間TR42內，記憶體控制器220會再次提供第一程式化脈衝430。此外，記憶體控制器220會將第一程式化脈衝430的準位提升一個預設量，並利用提升後的第一程式化脈衝430再次程式化第一群組中尚未通過驗證操作的記憶胞。以此類推，記憶體控制器220可在循環期間TR41~TR44不斷地利用第一程式化脈衝430與驗證脈衝450，來重複執行第一群組的程式化操作與驗證操作，以致使第一群組中的記憶胞212與214皆程式化至目標狀態。
相似地，記憶體控制器220可依據第二群組的驗證結果而決定是否再次執行第二群組的程式化操作與驗證操作。例如，在循環期間TR41內，第二群組中的記憶胞213與215尚未皆通過驗證操作。因此，在下一循環期間TR42內，記憶體控制器220會再次提供第二程式化脈衝440，並將第二程式化脈衝440的準位提升一個預設量，以利用提升後的第二程式化脈衝440來再次程式化第二群組中尚未通過驗證操作的記憶胞。以此類推，記憶體控制器220可在循環期間TR41~TR45不斷地利用第二程式化脈衝440與驗證脈衝450，來重複執行第二群組的程式化操作與驗證操作，以致使第二群組中的記憶胞213與215皆程式化至目標狀態。
換言之，如步驟S330所示，記憶體控制器220會不斷地重複執行程式化程序，直到第一群組與第二群組中的每一記憶胞皆通過驗證操作為止。此外，在重複的程式化程序中，記憶體控制器220可提升第一程式化脈衝430的準位與第二程式化脈衝440的準位。藉此，如圖4所示，在循環期間TR41~TR45內，記憶體控制器220可利用逐漸上升至第一電壓V41的第一程式化脈衝430將第一群組中的每一記憶胞程式化至目標狀態，並可利用從第二電壓V42開始逐漸上升的第二程式化脈衝440將第二群組中的每一記憶胞程式化至目標狀態。
更進一步來看，相較於第一預程式化脈衝410，循環期間TR41內的第一程式化脈衝430比其高一個預設量。此外，在循環期間TR41~TR44內，第一程式化脈衝430的準位會逐次上升一個預設量。另一方面，相較於循環期間TR44內的第一程式化脈衝430，循環期間TR41內的第二程式化脈衝440比其高一個預設量。此外，在循環期間TR41~TR45內，第二程式化脈衝440的準位也會逐次上升一個預設量。再者，第一預驗證脈衝420的準位維持在第一預驗證電壓。在循環期間TR41~TR45內，驗證脈衝450的準位皆維持在驗證電壓，且驗證電壓大於第一預驗證電壓。
值得注意的是，記憶體控制器220可因應不同群組提供不同的程式化脈衝，因此可縮減記憶胞之臨界電壓分布曲線的寬度。舉例來說，圖5為依據本發明一實施例之臨界電壓分布曲線的示意圖。如圖5所示，在經過第一預程式化脈衝410的程式化後，記憶胞的臨界電壓分布將如曲線510所示。此外，因應第一預驗證操作的結果，臨界電壓不小於第一預驗證電壓VF51的記憶胞將被劃分成第一群組，且臨界電壓小於第一預驗證電壓VF51的記憶胞將被劃分成第二群組。
在經過第一次循環期間TR41內的程式化操作後，記憶胞的臨界電壓分布將如曲線520所示。此外，透過多次循環期間內的程式化操作後，記憶胞的臨界電壓分布將如曲線530所示，亦即記憶胞的臨界電壓將可皆不小於驗證電壓VF52。值得注意的是，相較於臨界電壓分布曲線510的寬度(亦即，電壓差ΔV5)，臨界電壓分布曲線520的寬度大約為其寬度的一半，亦即， 。換言之，因應不同群組提供不同的程式化脈衝，將可大幅地縮減臨界電壓分布曲線的寬度。此外，隨著臨界電壓分布曲線之寬度的縮減，將可降低程式化操作的循環次數。如此一來，將可降低記憶體陣列210的驗證時間，從而有助於提升記憶體陣列210的程式化速度。此外，隨著臨界電壓分布曲線之寬度的縮減，還可避免位元線干擾效應的產生。
圖3實施例是列舉將記憶胞劃分成兩個群組，並因應所述兩個群組提供不同的兩個程式化脈衝，但其並非用以限定本發明。在另一實施例中，記憶體控制器220也可透過記憶胞分組程序將多個記憶胞化劃分成N個群組，並因應所述N個群組提供不同的N個程式化脈衝，其中N為大於2的整數。
舉例來說，圖6為依據本發明另一實施例之記憶體裝置的程式化方法流程圖，圖7為依據本發明另一實施例之用以說明程式化操作的波形示意圖，圖8為依據本發明另一實施例之臨界電壓分布曲線的示意圖，且以下將參照圖6-8再次列舉圖2之記憶體裝置200的程式化操作方法。
如步驟S610所示，記憶體控制器220可執行記憶胞分組程序，以將目標狀態為邏輯0的記憶胞212~215劃分成第一群組、第二群組與第三群組。就步驟S610的細部流程來看，在分組期間TD7內，列解碼器221可依序提供第一預程式化脈衝710、第二預驗證脈衝722與第一預驗證脈衝721至字元線WL1。如步驟S611所示，記憶體控制器220可透過第一預程式化脈衝710程式化記憶胞212~215。此外，如圖8所示，在經過第一預程式化脈衝710的程式化後，記憶胞的臨界電壓分布將如曲線810所示。
如步驟S612與S613所示，記憶體控制器220可透過第一預驗證脈衝721判別記憶胞212~215是否分別通過第一預驗證操作，並可透過第二預驗證脈衝722判別記憶胞212~215是否分別通過第二預驗證操作。其中，第一預驗證脈衝721的準位維持在第一預驗證電壓VF81，第二預驗證脈衝722的準位維持在第二預驗證電壓VF82，且第一預驗證電壓VF81大於第二預驗證電壓VF82。
如步驟S614所示，行解碼器222可響應於第一預驗證操作與第二預驗證操作的結果，從記憶胞212~215選取出通過第一預驗證操作的記憶胞(例如，記憶胞212與214)以作為第一群組。如步驟S615所示，行解碼器222更可從記憶胞212~215選取出尚未通過第一預驗證操作且通過第二預驗證操作的記憶胞(例如，記憶胞213)以作為第二群組。如步驟S616所示，行解碼器222更可從記憶胞212~215選取出尚未通過第一預驗證操作與第二預驗證操作的記憶胞(例如，記憶胞215)以作為第三群組。
換言之，如圖8所示，臨界電壓大於第一預驗證電壓VF81的記憶胞，亦即具有較快程式化速度的記憶胞，將被劃分成第一群組。臨界電壓介在第一預驗證電壓VF81與第二預驗證電壓VF82的記憶胞，亦即具有中等程式化速度的記憶胞，將被劃分成第二群組。再者，臨界電壓小於第二預驗證電壓VF82的記憶胞，亦即具有較慢程式化速度的記憶胞，將被劃分成第三群組。
如步驟S620所示，在執行完記憶胞分組程序後，記憶體控制器220可執行程式化程序，以進行記憶胞的程式化操作與驗證操作。舉例來說，就步驟S620的細部流程而言，在循環期間TR71內，記憶體控制器220可依序提供第一程式化脈衝730、第二程式化脈衝740、第三程式化脈衝750以及驗證脈衝760至字元線WL1。此外，循環期間TR71內的第一程式化脈衝730小於第二程式化脈衝740，且第二程式化脈衝740小於第三程式化脈衝750。
具體而言，如步驟S621所示，記憶體控制器220可透過第一程式化脈衝730程式化在選定狀態下的第一群組(亦即，記憶胞212與214)，且此時的記憶胞串201、203與205是被設定在遮蔽狀態。此外，如步驟S622所示，記憶體控制器220可透過第二程式化脈衝740程式化在選定狀態下的第二群組(亦即，記憶胞213)，且此時的記憶胞串201、202、204與205是被設定在遮蔽狀態。再者，如步驟S623所示，記憶體控制器220可透過第三程式化脈衝750程式化在選定狀態下的第三群組(亦即，記憶胞215)，且此時的記憶胞串201~204是被設定在遮蔽狀態。此外，如圖8所示，在經過循環期間TR71內的程式化操作後，記憶胞的臨界電壓分布將如曲線820所示。
如步驟S624所示，在循環期間TR71內，記憶體控制器220可透過驗證脈衝760判別第一至第三群組中的記憶胞212~215是否分別通過驗證操作。倘若記憶胞212~215皆未通過驗證操作時，記憶體控制器220會在下一循環期間TR72內再次提供第一至第三程式化脈衝730~750。此外，在循環期間TR72內，記憶體控制器220會將第一至第三程式化脈衝730~750的準位分別提升一個預設量，並利用提升後的第一至第三程式化脈衝730~750再次程式化第一至第三群組中的記憶胞212~215。
當執行完記憶胞212~215的程式化操作時，記憶體控制器220會再次透過驗證脈衝760分別判別記憶胞212~215是否通過驗證操作。倘若第二群組與第三群組尚未通過驗證操作，且第一群組(亦及，記憶胞212與214)通過驗證操作時，記憶體控制器220會在下一循環期間TR73內利用提升後的第二程式化脈衝740程式化第二群組(亦即，記憶胞213)，並利用提升後的第三程式化脈衝750程式化第三群組(亦即，記憶胞215)。藉此，透過循環期間TR71~TR73內的程式化操作，記憶胞的臨界電壓分布將如圖8之曲線830所示，亦即第一至第三群組中之每一記憶胞的臨界電壓皆可不小於驗證電壓VF83，從而致使第一至第三群組皆被程式化至目標狀態。
換言之，如步驟S630所示，記憶體控制器220會不斷地重複執行程式化程序，直到第一群組、第二群組與第三群組中的每一記憶胞皆通過驗證操作為止。此外，在重複的程式化程序中，記憶體控制器220可提升第一至第三程式化脈衝730~750的準位。藉此，如圖7所示，在循環期間TR71~TR73內，記憶體控制器220可利用逐漸上升至第一電壓V71的第一程式化脈衝730將第一群組程式化至目標狀態，並可利用從第二電壓V72逐漸上升至第三電壓V73的第二程式化脈衝740將第二群組程式化至目標狀態，並可利用從第四電壓V74開始逐漸上升的第三程式化脈衝750將第三群組程式化至目標狀態。
值得一提的是，如圖8所示，相較於臨界電壓分布曲線810的寬度(亦即，電壓差ΔV8)，臨界電壓分布曲線820的寬度大約為其寬度的三分之一，亦即， 。換言之，因應不同群組提供不同的程式化脈衝，將可大幅地縮減臨界電壓分布曲線的寬度。如此一來，將可降低記憶體陣列210的驗證時間，從而有助於提升記憶體陣列210的程式化速度。此外，隨著臨界電壓分布曲線之寬度的縮減，還可避免位元線干擾效應的產生。
圖9為依據本發明又一實施例之記憶體裝置的程式化方法流程圖，圖10為依據本發明又一實施例之用以說明程式化操作的波形示意圖，圖11為依據本發明又一實施例之臨界電壓分布曲線的示意圖，且以下將參照圖9-11再次列舉圖2之記憶體裝置200的程式化操作方法。
如步驟S910所示，記憶體控制器220可執行記憶胞分組程序，以將目標狀態為邏輯0的記憶胞212~215劃分成第一至第四群組。就步驟S910的細部流程來看，在分組期間TD10內，列解碼器221可依序提供第一預程式化脈衝1010、第一預驗證脈衝1020、第二預程式化脈衝1030、第三預程式化脈衝1040與第二預驗證脈衝1050至字元線WL1。其中，第三預程式化脈衝1040大於第二預程式化脈衝1030，且第二預程式化脈衝1030大於第一預程式化脈衝1010。
如步驟S911與步驟S912所示，記憶體控制器220可透過第一預程式化脈衝1010程式化記憶胞212~215，並可透過第一預驗證脈衝1020分別判別記憶胞212~215是否通過第一預驗證操作。此外，如圖11所示，在經過第一預程式化脈衝1010的程式化後，記憶胞的臨界電壓分布將如曲線1110所示。此外，響應於第一預驗證操作的結果，記憶體控制器220可選取出臨界電壓不小於第一預驗證電壓VF111的記憶胞212與214，並可選取出臨界電壓小於第一預驗證電壓VF111的記憶胞213與215。
如步驟S913與S914所示，記憶體控制器220可透過第二預程式化脈衝1030程式化通過第一預驗證操作的記憶胞212與214，並可透過第三預程式化脈衝1040程式化尚未通過第一預驗證操作的記憶胞213與215。此外，在經由第二與第三預程式化脈衝1030與1040的程式化後，記憶胞的臨界電壓分布將如圖11之曲線1120所示。再者，如步驟S915所示，記憶體控制器220可透過第二預驗證脈衝1050判別記憶胞212~215是否分別通過第二預驗證操作。其中，第二預驗證脈衝1050的準位(亦即，第二預驗證電壓VF112)大於第一預程式化脈衝1010的準位(亦即，第一預驗證電壓VF111)。
如步驟S916所示，記憶體控制器220可從記憶胞212~215中選取出通過第一與第二預驗證操作的記憶胞212，以作為第一群組。如步驟S917所示，記憶體控制器220可從記憶胞212~215中選取出尚未通過第一預驗證操作且通過第二預驗證操作的記憶胞213，以作為第二群組。如步驟S918所示，記憶體控制器220可從記憶胞212~215中選取出通過第一預驗證操作且尚未通過第二預驗證操作的記憶胞214，以作為第三群組。
如步驟S919所示，記憶體控制器220可從記憶胞212~215中選取出尚未通過第一與第二預驗證操作的記憶胞215，以作為第四群組。換言之，第一群組(亦即，記憶胞212)的程式化速度大於第三群組(亦即，記憶胞214)的程式化速度，第三群組(亦即，記憶胞214)的程式化速度大於第二群組(亦即，記憶胞213)的程式化速度，且第二群組(亦即，記憶胞213)的程式化速度大於第四群組(亦即，記憶胞215)的程式化速度。
如步驟S920所示，在執行完記憶胞分組程序後，記憶體控制器220可執行程式化程序，以進行記憶胞的程式化操作與驗證操作。舉例來說，就步驟S920的細部流程而言，在循環期間TR101內，記憶體控制器220可依序提供第一程式化脈衝1061、第三程式化脈衝1063、第二程式化脈衝1062、第四程式化脈衝1064以及驗證脈衝1070至字元線WL1。其中，第三程式化脈衝1063大於第一程式化脈衝1061並小於第二程式化脈衝1062，且第四程式化脈衝1064大於第二程式化脈衝1062。
具體而言，如步驟S921所示，記憶體控制器220可透過第一程式化脈衝1061程式化在選定狀態下的第一群組(亦即，記憶胞212)，且此時的記憶胞串201與203~205是被設定在遮蔽狀態。如步驟S922所示，記憶體控制器220可透過第三程式化脈衝1063程式化在選定狀態下的第三群組(亦即，記憶胞214)，且此時的記憶胞串201~203與205是被設定在遮蔽狀態。如步驟S923所示，記憶體控制器220可透過第二程式化脈衝1062程式化在選定狀態下的第二群組(亦即，記憶胞213)，且此時的記憶胞串201、202、204與205是被設定在遮蔽狀態。如步驟S924所示，記憶體控制器220可透過第四程式化脈衝1064程式化在選定狀態下的第四群組(亦即，記憶胞215)，且此時的記憶胞串201~204是被設定在遮蔽狀態。
如步驟S925所示，在循環期間TR101內，記憶體控制器220可透過驗證脈衝1070判別第一至第四群組中的記憶胞212~215是否分別通過驗證操作。倘若記憶胞212~215皆未通過驗證操作時，記憶體控制器220會在下一循環期間TR102內再次提供第一至第四程式化脈衝1061~1064。此外，在循環期間TR102內，記憶體控制器220會將第一至第四程式化脈衝1061~1064的準位分別提升一個預設量，並利用提升後的第一至第四程式化脈衝1061~1064再次程式化第一至第四群組中的記憶胞212~215。
相似地，在循環期間TR103內，記憶體控制器220會再次利用提升後的第一至第四程式化脈衝1061~1064程式化第一至第四群組中的記憶胞212~215。換言之，如步驟S930所示，記憶體控制器220會不斷地重複執行程式化程序，直到第一群組、第二群組、第三群組與第四群中的每一記憶胞皆通過驗證操作為止。
值得一提的是，如圖11所示，在經過第一次循環期間TR101內的程式化操作後，記憶胞的臨界電壓分布將如曲線1130所示。此外，透過多次循環期間內的程式化操作，記憶胞的臨界電壓分布最終將如曲線1140所示，亦即第一至第四群組中之每一記憶胞的臨界電壓將可皆不小於驗證電壓VF113，從而致使第一至第四群組皆可被程式化至目標狀態。除此之外，相較於臨界電壓分布曲線1110的寬度(亦即，電壓差ΔV11)，臨界電壓分布曲線1130的寬度大約為其寬度的四分之一，亦即， 。
換言之，在分組期間TD10內，記憶體控制器220可利用第一預程式化脈衝1010形成第一次的分組程式化操作，從而可將記憶胞劃分成2個群組。此外，在分組期間TD10內，記憶體控制器220更可利用第二與第三預程式化脈衝1030~1040形成第二次的分組程式化操作，從而可將記憶胞進一步地劃分成2 2個群組。此外，在經過第一次循環期間TR101內的程式化操作後，記憶胞之臨界電壓分布曲線1130的寬度將可縮減至初始之臨界電壓分布曲線1110之寬度的1/(2 2)。
以此類推，在另一實施例中，記憶體控制器220可在分組期間內形成K次的分組程式化操作，以將記憶胞劃分成2 K個群組。如此一來，在經過第一次循環期間內的程式化操作後，記憶胞之臨界電壓分布曲線的寬度將可縮減至初始之臨界電壓分布曲線之寬度的1/(2 K)，其中K為大於或是等於2的整數。藉此，將可大幅縮減記憶胞之臨界電壓分布曲線的寬度，從而有助於提升記憶體陣列210的程式化速度，並可避免位元線干擾效應的產生。
綜上所述，本發明是利用記憶胞分組程序將記憶胞劃分成多個群組，並在程式化程序中因應不同群組中的記憶胞提供不同的程式化脈衝。藉此，將可有效地縮減記憶胞之臨界電壓分布曲線的寬度，從而可降低程式化操作的循環次數。如此一來，將可降低記憶體陣列的驗證時間，從而有助於提升記憶體陣列的程式化速度。此外，隨著臨界電壓分布曲線之寬度的縮減，還可避免位元線干擾效應的產生。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
111、112、120‧‧‧臨界電壓分布曲線
131、132‧‧‧記憶胞
VF1‧‧‧驗證電壓
ΔV1‧‧‧電壓差
200‧‧‧記憶體裝置
210‧‧‧記憶體陣列
220‧‧‧記憶體控制器
221‧‧‧列解碼器
222‧‧‧行解碼器
223‧‧‧控制電路
201~205‧‧‧記憶胞串
SW21‧‧‧第一電晶體
SW22‧‧‧第二電晶體
211~215、221‧‧‧記憶胞
BL1~BL5‧‧‧位元線
WL1、WL2‧‧‧字元線
SSL‧‧‧串選擇線
GSL‧‧‧接地選擇線
CSL‧‧‧共源極線
S310~S330、S311~S314、S321~S323‧‧‧圖3中的各步驟
410、710、1010‧‧‧第一預程式化脈衝
420、721、1020‧‧‧第一預驗證脈衝
430、730、1061‧‧‧第一程式化脈衝
440、740、1062‧‧‧第二程式化脈衝
450、760、1070‧‧‧驗證脈衝
TD4、TD7、TD10‧‧‧分組期間
TR41~TR45、TR71~TR73、TR101~TR103‧‧‧循環期間
V41、V71‧‧‧第一電壓
V42、V72‧‧‧第二電壓
510~530、810~830、1110~1140‧‧‧臨界電壓分布曲線
VF51、VF81、VF111‧‧‧第一預驗證電壓
VF52、VF83、VF113‧‧‧驗證電壓
ΔV5、ΔV8、ΔV11‧‧‧電壓差
S610~S630、S611~S616、S621~S624‧‧‧圖6中的各步驟
722、1050‧‧‧第二預驗證脈衝
750、1063‧‧‧第三程式化脈衝
V73‧‧‧第三電壓
V74‧‧‧第四電壓
VF82、VF112‧‧‧第二預驗證電壓
S910~S930、S911~S919、S921~S925‧‧‧圖9中的各步驟
1030‧‧‧第二預程式化脈衝
1040‧‧‧第三預程式化脈衝
1064‧‧‧第四程式化脈衝
圖1為傳統程式化方法下記憶胞之臨界電壓分布曲線的示意圖。 圖2為依據本發明一實施例之記憶體裝置的示意圖。 圖3為依據本發明一實施例之記憶體裝置的程式化方法流程圖。 圖4為依據本發明一實施例之用以說明程式化操作的波形示意圖。 圖5為依據本發明一實施例之臨界電壓分布曲線的示意圖。 圖6為依據本發明另一實施例之記憶體裝置的程式化方法流程圖。 圖7為依據本發明另一實施例之用以說明程式化操作的波形示意圖。 圖8為依據本發明另一實施例之臨界電壓分布曲線的示意圖。 圖9為依據本發明又一實施例之記憶體裝置的程式化方法流程圖。 圖10為依據本發明又一實施例之用以說明程式化操作的波形示意圖。 圖11為依據本發明又一實施例之臨界電壓分布曲線的示意圖。
S310~S330、S311~S314、S321~S323‧‧‧圖3中的各步驟

Claims (12)

  1. 一種記憶體裝置的程式化方法，其中該記憶體裝置中的一記憶體陣列包括電性連接至一字元線的多個記憶胞，且該記憶體裝置的程式化方法包括：執行一記憶胞分組程序，其中該記憶胞分組程序包括：提供一第一預程式化脈衝至該字元線，並透過該第一預程式化脈衝程式化該些記憶胞；以及提供一第一預驗證脈衝至該字元線，並透過該第一預驗證脈衝將該些記憶胞劃分成多個群組，且該些群組包括一第一群組與一第二群組；以及在執行該記憶胞分組程序之後，執行一程式化程序，且該程式化程序包括：提供一第一程式化脈衝、一第二程式化脈衝以及一驗證脈衝至該字元線；透過該第一程式化脈衝程式化該第一群組，並透過該第二程式化脈衝程式化該第二群組；以及透過該驗證脈衝判別該第一群組與該第二群組是否分別通過一驗證操作。
  2. 如申請專利範圍第1項所述的記憶體裝置的程式化方法，其中該第一群組中之每一記憶胞的臨界電壓大於該第二群組中之每一記憶胞的臨界電壓，且該第一程式化脈衝小於該第二程式化脈衝。
  3. 如申請專利範圍第2項所述的記憶體裝置的程式化方法，其中該記憶胞分組程序更包括：透過該第一預驗證脈衝判別該些記憶胞是否分別通過一第一預驗證操作；從該些記憶胞中選取出通過該第一預驗證操作的記憶胞，以作為該第一群組；以及從該些記憶胞中選取出尚未通過該第一預驗證操作的記憶胞，以作為該第二群組。
  4. 如申請專利範圍第3項所述的記憶體裝置的程式化方法，更包括：不斷地重複執行該程式化程序，以利用逐漸上升至一第一電壓的該第一程式化脈衝將該第一群組程式化至一目標狀態，並利用從一第二電壓開始逐漸上升的該第二程式化脈衝將該第二群組程式化至該目標狀態。
  5. 如申請專利範圍第3項所述的記憶體裝置的程式化方法，其中：該些群組更包括一第三群組；該記憶胞分組程序更包括：提供一第二預驗證脈衝至該字元線，並透過該第二預驗證脈衝判別該些記憶胞是否分別通過一第二預驗證操作，其中該第二預驗證脈衝小於該第一預驗證脈衝，且該第二群組中的記憶胞通過該第二預驗證操作；以及 從該些記憶胞中選取出尚未通過該第一預驗證操作與第二預驗證操作的記憶胞，以作為該第三群組；該程式化程序更包括：提供一第三程式化脈衝至該字元線，且該第三程式化脈衝大於該第二程式化脈衝；以及透過該第三程式化脈衝程式化該第三群組，並透過該驗證脈衝判別該第三群組是否通過該驗證操作；該記憶體裝置的程式化方法更包括：不斷地重複執行該程式化程序，以利用逐漸上升至一第一電壓的該第一程式化脈衝將該第一群組程式化至一目標狀態，並利用從一第二電壓逐漸上升至一第三電壓的該第二程式化脈衝將該第二群組程式化至該目標狀態，並利用從一第四電壓開始逐漸上升的該第三程式化脈衝將該第三群組程式化至該目標狀態。
  6. 如申請專利範圍第3項所述的記憶體裝置的程式化方法，其中：該些群組更包括一第三群組與一第四群組；該記憶胞分組程序更包括：在提供該第一預程式化脈衝與該第一預驗證脈衝之後，更依序提供一第二預程式化脈衝、一第三預程式化脈衝以及一第二預驗證脈衝至該字元線，其中該第三預程式化脈衝大於該第二預程式化脈衝，該第二預程式化脈衝大於該第一預程式化脈衝，且該第二預驗證脈衝大於該第一預驗證脈衝； 透過該第二預程式化脈衝程式化通過該第一預驗證操作的記憶胞，並透過該第三預程式化脈衝程式化尚未通過該第一預驗證操作的記憶胞；透過該第二預驗證脈衝判別該些記憶胞是否分別通過一第二預驗證操作，且該第一群組與該二群組中的記憶胞更通過該第二預驗證操作；從該些記憶胞中選取通過該第一預驗證操作且尚未通過該第二預驗證操作的記憶胞，以作為該第三群組；以及從該些記憶胞中選取尚未通過該第一預驗證操作與該第二預驗證操作的記憶胞，以作為該第四群組；該程式化程序更包括：提供一第三程式化脈衝至該字元線，並透過該第三程式化脈衝程式化該第三群組，其中該第三程式化脈衝大於該第一程式化脈衝，且該第三程式化脈衝小於該第二程式化脈衝；提供一第四程式化脈衝至該字元線，並透過該第四程式化脈衝程式化該第四群組，其中該第四程式化脈衝大於該第二程式化脈衝；以及透過該驗證脈衝判別該第三群組與該第四群組是否分別通過該驗證操作。
  7. 一種記憶體裝置，包括：一記憶體陣列，包括多個記憶胞，且該些記憶胞電性連接至一字元線；以及 一記憶體控制器，執行一記憶胞分組程序，且在該記憶胞分組程序中，該記憶體控制器用以：提供一第一預程式化脈衝至該字元線，並透過該第一預程式化脈衝程式化該些記憶胞；以及提供一第一預驗證脈衝至該字元線，並透過該第一預驗證脈衝將該些記憶胞劃分成多個群組，且該些群組包括一第一群組與一第二群組，在執行該記憶胞分組程序之後，該記憶體控制器執行一程式化程序，且在該程式化程序中，該記憶體控制器用以：提供一第一程式化脈衝、一第二程式化脈衝以及一驗證脈衝至該字元線；透過該第一程式化脈衝程式化該第一群組，並透過該第二程式化脈衝程式化該第二群組；以及透過該驗證脈衝判別該第一群組與該第二群組是否分別通過一驗證操作，以決定是否重複執行該程式化程序。
  8. 如申請專利範圍第7項所述的記憶體裝置，其中該第一群組中之每一記憶胞的臨界電壓大於該第二群組中之每一記憶胞的臨界電壓，且該第一程式化脈衝小於該第二程式化脈衝。
  9. 如申請專利範圍第8項所述的記憶體裝置，其中在該記憶胞分組程序中，該記憶體控制器更用以：透過該第一預驗證脈衝判別該些記憶胞是否分別通過一第一預驗證操作；以及 從該些記憶胞中選取出通過該第一預驗證操作的記憶胞以作為該第一群組，並從該些記憶胞中選取出尚未通過該第一預驗證操作的記憶胞以作為該第二群組。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中該記憶體控制器不斷地重複執行該程式化程序，以利用逐漸上升至一第一電壓的該第一程式化脈衝將該第一群組程式化至一目標狀態，並利用從一第二電壓開始逐漸上升的該第二程式化脈衝將該第二群組程式化至該目標狀態。
  11. 如申請專利範圍第9項所述的記憶體裝置，其中：該些群組更包括一第三群組；在該記憶胞分組程序中，該記憶體控制器更用以：提供一第二預驗證脈衝至該字元線，並透過該第二預驗證脈衝判別該些記憶胞是否分別通過一第二預驗證操作，其中該第二預驗證脈衝小於該第一預驗證脈衝，且該第二群組中的記憶胞通過該第二預驗證操作；以及從該些記憶胞中選取出尚未通過該第一預驗證操作與第二預驗證操作的記憶胞，以作為該第三群組；在該程式化程序中，該記憶體控制器更用以：提供一第三程式化脈衝至該字元線，且該第三程式化脈衝大於該第二程式化脈衝；以及透過該第三程式化脈衝程式化該第三群組，並透過該驗證脈衝判別該第三群組是否通過該驗證操作； 該記憶體控制器更用以不斷地重複執行該程式化程序，以利用逐漸上升至一第一電壓的該第一程式化脈衝將該第一群組程式化至一目標狀態，並利用從一第二電壓逐漸上升至一第三電壓的該第二程式化脈衝將該第二群組程式化至該目標狀態，並利用從一第四電壓開始逐漸上升的該第三程式化脈衝將該第三群組程式化至該目標狀態。
  12. 如申請專利範圍第9項所述的記憶體裝置，其中：該些群組更包括一第三群組與一第四群組；在該記憶胞分組程序中，該記憶體控制器更用以：在提供該第一預程式化脈衝與該第一預驗證脈衝之後，更依序提供一第二預程式化脈衝、一第三預程式化脈衝以及一第二預驗證脈衝至該字元線，該第三預程式化脈衝大於該第二預程式化脈衝，該第二預程式化脈衝大於該第一預程式化脈衝，且該第二預驗證脈衝大於該第一預驗證脈衝；透過該第二預程式化脈衝程式化通過該第一預驗證操作的記憶胞，並透過該第三預程式化脈衝程式化尚未通過該第一預驗證操作的記憶胞；透過該第二預驗證脈衝判別該些記憶胞是否分別通過一第二預驗證操作，且該第一群組與該二群組中的記憶胞更通過該第二預驗證操作；以及從該些記憶胞中選取通過該第一預驗證操作且尚未通過該第二預驗證操作的記憶胞以作為該第三群組，並從該些記憶胞 中選取尚未通過該第一預驗證操作與該第二預驗證操作的記憶胞以作為該第四群組；在該程式化程序中，該記憶體控制器更用以：提供一第三程式化脈衝至該字元線，並透過該第三程式化脈衝程式化該第三群組，其中該第三程式化脈衝大於該第一程式化脈衝，且該第三程式化脈衝小於該第二程式化脈衝；提供一第四程式化脈衝至該字元線，並透過該第四程式化脈衝程式化該第四群組，其中該第四程式化脈衝大於該第二程式化脈衝；以及透過該驗證脈衝判別該第三群組與該第四群組是否分別通過該驗證操作。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699772B (zh) * 2019-10-29 2020-07-21 旺宏電子股份有限公司 在步進編程脈衝操作中決定快速通過寫入操作的方法與系統

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180088190A (ko) * 2017-01-26 2018-08-03 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
US10832753B2 (en) * 2017-07-31 2020-11-10 General Electric Company Components including structures having decoupled load paths
CN110556144B (zh) * 2018-05-31 2021-04-06 旺宏电子股份有限公司 存储器装置的编程方法
JP7295267B2 (ja) 2019-05-22 2023-06-20 長江存儲科技有限責任公司 マルチレベルセルｎａｎｄ型フラッシュメモリデバイスのプログラム方法及びｍｌｃ ｎａｎｄ型フラッシュメモリデバイス
US11417406B2 (en) * 2020-06-22 2022-08-16 Micron Technology, Inc. Reducing program verifies for multi-level NAND cells

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI311762B (en) * 2005-10-27 2009-07-01 Sandisk Corporatio A non-volatile storage system and method for programming of multi-state non-volatile memory using smart verify
US20120140557A1 (en) * 2008-02-26 2012-06-07 Samsung Electronics Co., Ltd. Programming method for non-volatile memory device
TWI374446B (en) * 2007-02-20 2012-10-11 Sandisk Corp Method for operating non-volatile storage and non-volatile storage system
TWI378457B (en) * 2007-06-21 2012-12-01 Sandisk Corp Non-volatile storage system with intelligent control of program pulse duration and method thereof
US20130094292A1 (en) * 2011-10-18 2013-04-18 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method of the same
US20130301351A1 (en) * 2012-05-09 2013-11-14 Deepanshu Dutta Channel Boosting Using Secondary Neighbor Channel Coupling In Non-Volatile Memory
US20150070987A1 (en) * 2013-09-10 2015-03-12 SK Hynix Inc. Semiconductor memory device and programming method thereof
USRE45497E1 (en) * 2009-08-05 2015-04-28 Sandisk Technologies Inc. Programming memory with reduced pass voltage disturb and floating gate-to-control gate leakage

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101139107B1 (ko) * 2010-06-04 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
US8891312B2 (en) * 2012-04-23 2014-11-18 Macronix International Co., Ltd. Method and apparatus for reducing erase time of memory by using partial pre-programming
KR20140013383A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR20140025164A (ko) * 2012-08-21 2014-03-04 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 처리 방법
US9165659B1 (en) * 2014-05-08 2015-10-20 Sandisk Technologies Inc. Efficient reprogramming method for tightening a threshold voltage distribution in a memory device
TWI536386B (zh) * 2015-02-16 2016-06-01 群聯電子股份有限公司 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI311762B (en) * 2005-10-27 2009-07-01 Sandisk Corporatio A non-volatile storage system and method for programming of multi-state non-volatile memory using smart verify
TWI374446B (en) * 2007-02-20 2012-10-11 Sandisk Corp Method for operating non-volatile storage and non-volatile storage system
TWI378457B (en) * 2007-06-21 2012-12-01 Sandisk Corp Non-volatile storage system with intelligent control of program pulse duration and method thereof
US20120140557A1 (en) * 2008-02-26 2012-06-07 Samsung Electronics Co., Ltd. Programming method for non-volatile memory device
USRE45497E1 (en) * 2009-08-05 2015-04-28 Sandisk Technologies Inc. Programming memory with reduced pass voltage disturb and floating gate-to-control gate leakage
US20130094292A1 (en) * 2011-10-18 2013-04-18 Samsung Electronics Co., Ltd. Nonvolatile memory device and programming method of the same
US20130301351A1 (en) * 2012-05-09 2013-11-14 Deepanshu Dutta Channel Boosting Using Secondary Neighbor Channel Coupling In Non-Volatile Memory
US20150070987A1 (en) * 2013-09-10 2015-03-12 SK Hynix Inc. Semiconductor memory device and programming method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI699772B (zh) * 2019-10-29 2020-07-21 旺宏電子股份有限公司 在步進編程脈衝操作中決定快速通過寫入操作的方法與系統

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