TWI536386B - 記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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TWI536386B
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    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Description

記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種記憶體程式化方法，且特別是有關於一種用於可複寫式非揮發性記憶體的記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
一般來說，快閃記憶體需要經過程式化操作來改變快閃記憶體中的記憶胞的儲存狀態，以寫入資料。但是，若依目前習知的快閃記憶體的程式化的方式來程式化快閃記憶體中的多個記 憶胞，會導致此些記憶胞中的部份已經符合寫入資料的儲存狀態的部分記憶胞的臨界電壓(Threshold voltage)分布的範圍被過度地增加(亦稱，過度程式化，over-programmed)，並且上述被過度程式化的記憶胞的耐用度會被降低，進而導致快閃記憶體的整體的使用壽命減少。
本發明提供一種記憶體程式化方法、記憶體儲存裝置與記憶體控制電路單元，可以將多個記憶胞進行分組為多個程式化群組，再對應每一程式化群組中的記憶胞來分別施予適當的程式化電壓，進而有效地避免記憶胞被過度程式化，並且延長記憶體儲存裝置的使用壽命。
本發明的一範例實施例提供用於可複寫式非揮發性記憶體模組的一種記憶體程式化方法。所述可複寫式非揮發性記憶體模組具有多個記憶胞。所述記憶體程式化方法包括根據寫入資料對此些記憶胞執行第一程式化程序並且獲得第一程式化程序的第一程式化結果；根據第一程式化結果來將此些記憶胞分組為多個程式化群組；以及根據寫入資料對此些記憶胞執行第二程式化程序。所述第二程式化程序包括使用第一程式化電壓來程式化此些程式化群組中的第一程式化群組；以及使用第二程式化電壓來程式化此些程式化群組中的第二程式化群組，其中第一程式化電壓與第二程式化電壓不同。
在本發明的一範例實施例中，其中第一程式化群組的第一臨界電壓分布範圍與第二程式化群組的第二臨界電壓分布範圍不同。
在本發明的一範例實施例中，其中第一程式化群組中的第一記憶胞之第一臨界電壓小於第二程式化群組中的第二記憶胞之第二臨界電壓，其中第一程式化電壓大於第二程式化電壓。
在本發明的一範例實施例中，其中根據第一程式化結果來將此些記憶胞分組為此些程式化群組的步驟包括提供至少一分組電壓至此些記憶胞以獲得此些記憶胞的儲存狀態資訊，其中儲存狀態資訊指示此些記憶胞的臨界電壓分布狀態；以及根據儲存狀態資訊將此些記憶胞分組為此些程式化群組。
在本發明的一範例實施例中，所述記憶體程式化方法更包括判斷第一程式化結果是否符合對應於寫入資料的預設程式化結果，其中根據第一程式化結果來將此些記憶胞分組為此些第一程式化群組的步驟是在判定第一程式化結果不符合預設程式化結果之後執行。
在本發明的一範例實施例中，其中判斷第一程式化結果是否符合預設程式化結果的步驟包括提供驗證電壓至此些記憶胞以判斷此些記憶胞的儲存狀態是否處於對應於寫入資料的正確儲存狀態；若此些記憶胞的儲存狀態是處於對應於寫入資料的正確儲存狀態，判定第一程式化結果符合預設程式化結果；以及若此些記憶胞的儲存狀態不是處於對應於寫入資料的正確儲存狀態， 判定第一程式化結果不符合預設程式化結果。
在本發明的一範例實施例中，所述記憶體程式化方法更 包括：在執行所述第一程式化程序之前，將所述記憶胞分組為第三程式化群組與第四程式化群組。
在本發明的一範例實施例中，所述第三程式化群組中的 第三記憶胞之第三電壓小於所述第四程式化群組中的第四記憶胞之第四電壓，所述第一程式化程序包括：使用第三程式化電壓來程式化所述第三程式化群組；以及使用第四程式化電壓來程式化所述第四程式化群組，其中所述第三程式化電壓大於所述第四程式化電壓，所述第一程式化電壓大於所述第三程式化電壓，並且所述第二程式化電壓大於所述第四程式化電壓。
本發明的一範例實施例提供一種記憶體儲存裝置，其包 括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元耦接至主機系統。可複寫式非揮發性記憶體模組包括多個記憶胞。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以發送第一寫入指令序列，其中第一寫入指令序列用以指示根據寫入資料對此些記憶胞執行第一程式化程序。記憶體控制電路單元更用以獲得第一程式化程序的第一程式化結果，並且根據第一程式化結果來將此些記憶胞分組為多個程式化群組。記憶體控制電路單元更用以發送第二寫入指令序列，其中第二寫入指令序列用以指示根據寫入資料對此些記憶胞執行第二程式化程序。所述第二 程式化程序包括使用第一程式化電壓來程式化此些程式化群組中的第一程式化群組；以及使用第二程式化電壓來程式化此些程式化群組中的第二程式化群組，其中第一程式化電壓與第二程式化電壓不同。
在本發明的一範例實施例中，其中在上述記憶體控制電路單元根據第一程式化結果來將此些記憶胞分組為此些程式化群組的運作中，記憶體控制電路單元發送分組指令，其中分組指令用以指示提供至少一分組電壓至此些記憶胞以獲得此些記憶胞的儲存狀態資訊，其中儲存狀態資訊指示此些記憶胞的臨界電壓分布狀態。以及，記憶體控制電路單元根據儲存狀態資訊將此些記憶胞分組為此些程式化群組。
在本發明的一範例實施例中，其中記憶體控制電路單元判斷第一程式化結果是否符合對應於寫入資料的預設程式化結果，並且上述記憶體控制電路單元根據第一程式化結果來將此些記憶胞分組為此些第一程式化群組的運作是在判定第一程式化結果不符合預設程式化結果之後執行。
在本發明的一範例實施例中，其中在上述記憶體控制電路單元判斷第一程式化結果是否符合對應於寫入資料的預設程式化結果的運作中，記憶體控制電路單元發送驗證指令，其中驗證指令用以指示提供驗證電壓至此些記憶胞以判斷此些記憶胞的儲存狀態是否處於對應於寫入資料的一正確儲存狀態。若此些記憶胞的儲存狀態是處於對應於寫入資料的正確儲存狀態，記憶體控 制電路單元判定第一程式化結果符合預設程式化結果。以及，若此些記憶胞的儲存狀態不是處於對應於寫入資料的正確儲存狀態，記憶體控制電路單元判定第一程式化結果不符合預設程式化結果。
在本發明的一範例實施例中，在執行所述第一程式化程 序之前，所述記憶體控制電路單元更用以將所述記憶胞分組為第三程式化群組與第四程式化群組。
本發明的一範例實施例提供用於控制可複寫式非揮發性 記憶體模組的一種記憶體控制電路單元。可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面耦接至主機系統。 記憶體介面耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面。記憶體管理電路用以發送第一寫入指令序列，其中第一寫入指令序列指示根據寫入資料對此些記憶胞執行第一程式化程序。記憶體管理電路更用以獲得第一程式化程序的第一程式化結果，並且根據第一程式化結果來將此些記憶胞分組為多個程式化群組。記憶體管理電路更用以發送第二寫入指令序列，其中第二寫入指令序列指示根據寫入資料對此些記憶胞執行第二程式化程序，其中第二程式化程序包括使用第一程式化電壓來程式化此些程式化群組中的第一程式化群組；以及使用第二程式化電壓來程式化此些程式化群組中的第二程式化群組，其中第一程式化電壓與第二程式化電壓不同。
在本發明的一範例實施例中，其中在上述記憶體管理電路更用以根據第一程式化結果來將此些記憶胞分組為此些程式化群組的運作中，記憶體管理電路發送分組指令可複寫式非揮發性記憶體模組，其中分組指令指示可複寫式非揮發性記憶體模組使用至少一分組電壓至此些記憶胞以獲得此些記憶胞的儲存狀態資訊，其中儲存狀態資訊指示此些記憶胞的臨界電壓分布狀態。以及，記憶體管理電路根據儲存狀態資訊將此些記憶胞分組為此些程式化群組。
在本發明的一範例實施例中，記憶體管理電路判斷第一 程式化結果是否符合對應於寫入資料的預設程式化結果，並且上述記憶體管理電路根據第一程式化結果來將此些記憶胞分組為此些第一程式化群組的運作是在判定第一程式化結果不符合預設程式化結果之後執行。
在本發明的一範例實施例中，其中在上述記憶體管理電 路判斷第一程式化結果是否符合對應於寫入資料的預設程式化結果的運作中，記憶體管理電路發送一驗證指令，其中該驗證指令用以指示提供驗證電壓至此些記憶胞以判斷此些記憶胞的儲存狀態是否處於對應於寫入資料的正確儲存狀態。若此些記憶胞的儲存狀態是處於對應於寫入資料的正確儲存狀態，記憶體管理電路判定第一程式化結果符合預設程式化結果。以及，若此些記憶胞的儲存狀態不是處於對應於寫入資料的正確儲存狀態，記憶體管理電路判定第一程式化結果不符合預設程式化結果。
在本發明的一範例實施例中，在執行所述第一程式化程序之前，所述記憶體管理電路更用以將所述記憶胞分組為第三程式化群組與第四程式化群組。
基於上述，本發明所提供的記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置，可以有效地根據記憶胞的臨界電壓分布(或寫入速度)來對應調整施予至記憶胞的程式化電壓，以避免過度的程式化，進而提升記憶體儲存裝置的使用壽命。此外，也可以使完成程式化的記憶胞的臨界電壓分布的範圍變窄，進而減少資料中的錯誤位元。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉範例實施例，並配合所附圖式作詳細說明如下。
1‧‧‧快閃記憶體元件
2‧‧‧電荷捕捉層
3‧‧‧控制閘極
4‧‧‧穿遂氧化層
5‧‧‧多晶矽間介電層
6‧‧‧基底
Vi‧‧‧初始程式化電壓
△T‧‧‧程式化電壓脈衝時間
Vverify‧‧‧驗證電壓
△V‧‧‧增量階躍脈衝程式化調整值
D1、D2、D3、D4、D5、D6、D7、D8‧‧‧臨界電壓分布
Vr1、Vr2、Vr3‧‧‧程式化電壓
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧電腦
122‧‧‧微處理器
124‧‧‧隨機存取記憶體
13‧‧‧輸入/輸出裝置
126‧‧‧系統匯流排
128‧‧‧資料傳輸介面
21‧‧‧滑鼠
22‧‧‧鍵盤
23‧‧‧顯示器
24‧‧‧印表機
25‧‧‧隨身碟
26‧‧‧記憶卡
27‧‧‧固態硬碟
31‧‧‧數位相機
32‧‧‧SD卡
33‧‧‧MMC卡
34‧‧‧記憶棒
35‧‧‧CF卡
36‧‧‧嵌入式儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
902‧‧‧記憶胞
904‧‧‧位元線
906‧‧‧字元線
908‧‧‧源極線
912‧‧‧選擇閘汲極電晶體
914‧‧‧選擇閘源極電晶體
VA‧‧‧第一預設讀取電壓
VB‧‧‧第二預設讀取電壓
VC‧‧‧第三預設讀取電壓
A1、B1、C1、D1、E1、A2、B2、C2、D2、E2、AN、BN、CN、DN、EN‧‧‧程式化群組
VG1、VG2、VG3、VG4、VG5、VG6、VG7、VG8‧‧‧分組電壓
Vc1、Vc2、Vc3、Vc4、Vc5‧‧‧臨界電壓
Cell1、Cell2、Cell3、Cell4、Cell5‧‧‧記憶胞
VA1、VB1、VC1、VD1、VE1、VA2、VB2、VC2、VD2、VE2、VA3、VB3、VC3、VD3、VE3‧‧‧程式化電壓
T1、T2、T3‧‧‧時間
202‧‧‧記憶體管理電路
204‧‧‧主機介面
206‧‧‧記憶體介面
208‧‧‧錯誤檢查與校正電路
210‧‧‧緩衝記憶體
212‧‧‧電源管理電路
S2001、S2003、S2005‧‧‧步驟
圖1是根據本發明的一範例實施例所繪示的快閃記憶體元件(亦稱記憶胞)的示意圖。
圖2是根據本發明的一範例實施例所繪示之程式化記憶胞的示意圖。
圖3是根據本發明的一範例實施例所繪示之程式化操作中的多個記憶胞的臨界電壓的分布示意圖。
圖4是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖5是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖6是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖7是繪示圖4所示的記憶體儲存裝置的概要方塊圖。
圖8是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖9是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。
圖10是根據本發明的一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的臨界電壓的分布示意圖。
圖11是根據本發明的一範例實施例所繪示的記憶胞分組的示意圖。
圖12是根據本發明的一範例實施例所繪示的決定程式化群組的示意圖。
圖13至圖16是根據本發明的一範例實施例所繪示的記憶體程式化操作的示意圖。
圖17A是根據本發明的另一範例實施例所繪示的記憶胞分組的示意圖。
圖17B是根據本發明的另一範例實施例所繪示的記憶體程式化操作的示意圖。
圖18是根據本發明的另一範例實施例所繪示的記憶體程式 化操作的示意圖。
圖19是根據本發明的另一範例實施例所繪示之記憶體控制電路單元的方塊圖。
圖20是根據本發明的一範例實施例所繪示的記憶體程式化方法的流程圖。
圖21是根據本發明的一範例實施例所繪示的程式化記憶胞的臨界電壓的分布示意圖。
圖1是根據本發明的一範例實施例所繪示的快閃記憶體元件的示意圖。
請參照圖1，在本範例實施例中，快閃記憶體元件1(亦稱，記憶胞)包含用於儲存電子的電荷捕捉層(charge trapping layer)2、用於施加電壓的控制閘極(Control Gate)3、穿遂氧化層(Tunnel Oxide)4、多晶矽間介電層(Interpoly Dielectric)5與基底(Substrate)6。當欲寫入資料至快閃記憶體元件1時，可藉由施予寫入電壓(亦稱為程式化電壓)將電子注入電荷補捉層2以改變快閃記憶體元件1的電壓。在以下的範例實施例中，快閃記憶體元件1的電壓亦稱為快閃記憶體元件1的臨界電壓。此臨界電壓可用以反映出快閃記憶體元件1的資料儲存狀態。由此，可定義快閃記憶體元件1的數位高低態(亦稱儲存狀態)，而實現儲存資料的功能。在此，藉由施予寫入電壓將電子注入至電荷補捉層2的過 程稱為程式化。反之，當欲將所儲存之資料移除時，藉由施予抹除電壓將所注入之電子從電荷補捉層2中移除，則可使快閃記憶體元件1回復為未被程式化前的狀態。
圖2是根據本發明的一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖2，在本範例實施例中，程式化記憶胞的方式是使用增量階躍脈衝程式化(Incremental-step-pulse programming,ISPP)模型，並且透過脈衝寫入與施予驗證臨界電壓來完成對記憶胞的程式化操作。具體來說，欲將資料程式化至記憶胞時，會設定初始程式化電壓Vi以及程式化電壓脈衝時間△T。在程式化資料至記憶胞時，可使用所設定的初始程式化電壓Vi以及程式化電壓脈衝時間△T來程式化記憶胞。驗證電壓Vverify可用以對記憶胞進行驗證，以判斷記憶胞是否已處於正確的儲存狀態。倘若記憶胞未被程式化至正確的儲存狀態，目前施予的程式化電壓會被加上增量階躍脈衝程式化調整值△V作為新的程式化電壓(如圖2中的Vr1、Vr2)並且根據新的程式化電壓與程式化電壓脈衝時間△T，記憶胞會再次被程式化。倘若記憶胞已被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶胞。
圖3是根據本發明的一範例實施例所繪示之程式化操作中的多個記憶胞的臨界電壓的分布示意圖。
請同時參照圖2與圖3，假設多個記憶胞將被程式化為儲存位元“0”的儲存狀態。此些記憶胞在被程式化之前的臨界電壓分 布為圖3中所繪示的實線D1(亦稱，臨界電壓分布D1)，並且此些記憶胞的起始儲存狀態為“1”。此外，假設此些記憶胞是以圖2所繪示的增量階躍脈衝程式化模型來被程式化。當此些記憶胞被初始程式化電壓Vi程式化後，此些記憶胞的臨界電壓分布會成為圖3所繪示的虛線D2(亦稱，臨界電壓分布D2)。接著，驗證電壓Vverify會被用來對此些記憶胞進行驗證，以判斷此些記憶胞是否皆已處於正確的儲存狀態(即，儲存位元“0”)。在此，由於此些記憶胞並未處於儲存位元“0”的儲存狀態，故目前施予的初始程式化電壓Vi會被加上增量階躍脈衝程式化調整值△V作為新的寫入電壓Vr1，並且依據新的寫入電壓Vr1與寫入電壓脈衝時間△T此些記憶胞會再次被程式化。被寫入電壓Vr1再次程式化的此些記憶胞的臨界電壓分布為圖3所繪示的虛線D3(亦稱，臨界電壓分布D3)。依此類推，當被寫入電壓Vr2程式化的此些記憶胞的臨界電壓分布為圖3中的實線D4(亦稱，臨界電壓分布D4)且此些記憶胞皆處於正確的儲存狀態(即，儲存位元“0”)時，寫入包含位元“0”的資料至此些記憶胞的程式化操作被完成。
但是，上述以增量階躍脈衝程式化模型來程式化多個記憶胞可能會導致此些記憶胞的臨界電壓分布的範圍被過度地增加。例如，請參照圖2與圖3，在此些記憶胞未被程式化之前，其臨界電壓分布D1的寬度是小於完成程式化之後的記憶胞的臨界電壓分布D4的寬度。此現象主要是因為每一記憶胞的特性不同，但是卻被施予同樣大小的寫入電壓，進而導致每一記憶胞被程式 化後的臨界電壓的高低範圍差異擴大。
此外，如上所述，使用一般的增量階躍脈衝程式化模型來程式化多個記憶胞可能還會導致記憶胞被過度程式化。例如，在圖3的範例實施例中，當此些記憶胞經由程式化操作而具有臨界電壓分布D3時，若對具有臨界電壓分布D3的此些記憶胞施予相同大小的寫入電壓Vr2來進行程式化，可能會導致此些記憶胞中其臨界電壓已經超過驗證電壓Vverify的記憶胞繼續被施予寫入電壓(此過程可稱為過度程式化)。此些被過度程式化的記憶胞，其臨界電壓雖然已經高於驗證電壓Vverify，但是在被施予寫入電壓Vr2後，會再具有更高電壓值的臨界電壓。換言之，如上所述，此些被過度程式化的記憶胞會因為被繼續施予寫入電壓而進行多餘的程式化操作，並且上述過度程式化會對此些記憶胞造成不必要的磨損，增加此些記憶胞的老化程度，進而降低記憶體儲存裝置的使用壽命。
因此，下文範例實施例所提供的記憶體程式化方法，以及使用此方法的記憶體控制電路單元與記憶體儲存裝置，會辨識快閃記憶體中的多個記憶胞被施予程式化電壓後的臨界電壓分布狀態，並且根據此些記憶胞的臨界電壓分布狀態來將此些記憶胞分組為多個程式化群組，進而對每個程式化群組施予對應的程式化電壓。如此一來，可有效地避免此些記憶胞被過度程式化，以延長記憶體儲存裝置的使用壽命。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括 可複寫式非揮發性記憶體模組與控制器(亦稱，記憶體控制電路單元)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖4是根據本發明的一範例實施例所繪示的主機系統與 記憶體儲存裝置的示意圖。圖5是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖4，主機系統11一般包括電腦12與輸入/輸出 (input/output，I/O)裝置13。電腦12包括微處理器122、隨機存取記憶體(random access memory，RAM)124、系統匯流排126與資料傳輸介面128。輸入/輸出裝置13包括如圖5的滑鼠21、鍵盤22、顯示器23與印表機24。必須瞭解的是，圖5所示的裝置非限制輸入/輸出裝置13，輸入/輸出裝置13可更包括其他裝置。
在一範例實施例中，記憶體儲存裝置10是透過資料傳輸 介面128與主機系統11的其他元件耦接。藉由微處理器122、隨機存取記憶體124與輸入/輸出裝置13的運作可將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。例如，記憶體儲存裝置10可以是如圖5所示的隨身碟25、記憶卡26或固態硬碟(Solid State Drive，SSD)27等的可複寫式非揮發性記憶體儲存裝置。
圖6是根據本發明的一範例實施例所繪示的主機系統與 記憶體儲存裝置的示意圖。
一般而言，主機系統11為與記憶體儲存裝置10配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統11是以電腦系統來作說明，然而，另一範例實施例中，主機系統11可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)31時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡32、MMC卡33、記憶棒(memory stick)34、CF卡35或嵌入式儲存裝置36(如圖6所示)。嵌入式儲存裝置36包括嵌入式多媒體卡(Embedded MMC，eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基底上。
圖7是繪示圖4所示的記憶體儲存裝置的概要方塊圖。
請參照圖7，記憶體儲存裝置10包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment，SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment，PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers，IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express，PCI Express)標準、通用序列匯流排(Universal Serial Bus，USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介 面標準、超高速二代(Ultra High Speed-II，UHS-II)介面標準、記憶棒(Memory Stick，MS)介面標準、多媒體儲存卡(Multi Media Card，MMC)介面標準、嵌入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash，CF)介面標準、整合式驅動電子介面(Integrated Device Electronics，IDE)標準或其他適合的標準。連接介面單元102可與記憶體控制電路單元104封裝在一個晶片中，或者連接介面單元102是佈設於一包含記憶體控制電路單元104之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組106可以是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組、多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖8是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖8，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
圖9是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。
請參照圖8與圖9，記憶胞陣列2202包括配置於多個基底上的多個選擇閘汲極(select gate drain，SGD)電晶體912與多個選擇閘源極(select gate source，SGS)電晶體914、以及連接此些記憶胞的多條位元線904、多條字元線906、源極線908與用以儲存資料的多個記憶胞902(如圖9所示)。記憶胞902是以陣列方式配置在位元線904與字元線906的交叉點上。當從記憶體控制電路單元104接收到寫入指令或讀取指令時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線906的電壓，位元線控制電路2206用以控制施予至位元線904的電壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
如上所述，可複寫式非揮發性記憶體模組106中的記憶 胞是被多種程式化電壓來程式化為多種儲存狀態以正確儲存寫入資料的位元值。具體來說，記憶胞陣列2202的每一記憶胞具有多個儲存狀態，並且此些儲存狀態是以多個讀取電壓來區分。
圖10是根據本發明的一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的臨界電壓的分布示意圖。
請參照圖10，以多階記憶胞型快閃記憶體為例，每一記憶胞中的臨界電壓可依據預設讀取電壓VA、預設讀取電壓VB與預設讀取電壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表儲存位元“11”、“10”、“00”與“01”。因此，在此範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖10所繪示的臨界電壓及其儲存狀態的對應僅為一個範例。在另一範例實施例中，臨界電壓與儲存狀態的對應亦可是隨著臨界電壓越大而以“11”、“10”、“01”與“00”排列。或者，在另一範例實施例中，臨界電壓與儲存狀態的對應亦可是根據實際使用狀況而設定，而不限於上述。
在每一記憶胞可儲存2個位元資料的例子中，同一條字元線上的記憶胞會構成2個實體程式化單元(即，下實體程式化單元與上實體程式化單元)。此外，記憶胞陣列2202中的數個實體程式化單元會構成一個實體抹除單元，並且實體抹除單元為執行抹除運作的最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。
記憶胞陣列2202之記憶胞的資料寫入(或稱為程式化)程 序包括利用施予一特定端點之電壓，例如是控制程式化電壓(即，寫入電壓)來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的通道的導通狀態以呈現不同的儲存狀態。例如，當下實體程式化單元的資料為“1”且上實體程式化單元的資料為“1”時，控制電路2212會控制字元線控制電路2204不改變記憶胞中的程式化電壓，而將記憶胞的儲存狀態保持為“11”。當下實體程式化單元的資料為“1”且上實體程式化單元的資料為“0”時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的程式化電壓，而將記憶胞的儲存狀態改變為“10”。當下實體程式化單元的資料為“0”且上實體程式化單元的資料為“0”時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的程式化電壓，而將記憶胞的儲存狀態改變為“00”。當下實體程式化單元的資料為“0”且上實體程式化單元的資料為1時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的程式化電壓，而將記憶胞的儲存狀態改變為“01”。
相似地，在每一記憶胞可儲存1個位元的資料的例子(例如，單階記憶胞型快閃記憶體模組)中，同一條字元線上的記憶胞會構成1個實體程式化單元。未被程式化的記憶胞的儲存狀態為“1”。若要寫入資料“1”至記憶胞中，控制電路2212會控制字元線控制電路2204來維持記憶胞的儲存狀態為“1”。相對地，若要寫入資料“0”，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的程式化電壓，而將記憶胞的儲存狀態改變為“0”。 即，記憶胞經由程式化程序被程式化為儲存狀態為儲存位元“0”的記憶胞，以儲存位元“0”。
為了便於說明本發明所使用的記憶體程式化方法，在以下的範例實施例中，會假設可複寫式非揮發性記憶體模組106中每一記憶胞可儲存1個位元，並且記憶體控制電路單元104欲儲存一筆寫入資料(其位元值皆為“0”)至可複寫式非揮發性記憶體模組106中儲存狀態為“1”的多個未被程式化的記憶胞中。
圖11是根據本發明的一範例實施例所繪示的記憶胞分組的示意圖。
請參照圖11，本範例實施例中，記憶體控制電路單元104會根據欲儲存的寫入資料(其位元值皆為“0”)來指示可複寫式非揮發性記憶體模組106使用一或多個程式化電壓來對多個記憶胞(亦稱目標記憶胞)進行程式化程序(亦稱，第一程式化程序)並獲得程式化結果(亦稱，第一程式化結果)。例如，目標記憶胞在被程式化之前的臨界電壓分布為圖11中的虛線D5(亦稱，臨界電壓分布D5)，並且其儲存狀態為“1”。在執行第一程式化程序之後，目標記憶胞的臨界電壓分布變為圖11中的實線D6(亦稱，臨界電壓分布D6)。換言之，將目標記憶胞的臨界電壓分布從一個分布改變為另一個分布的操作可稱為一個程式化程序。此外，在本範例實施例中，第一程式化程序是指增量階躍脈衝程式化模型中的初始程式化程序並且第一程式化程序中所使用的程式化電壓為初始程式化電壓(例如，圖2中的初始程式化電壓Vi)。然而，在另一範例 實施例中，第一程式化程序也可以是指增量階躍脈衝程式化模型中的任一個程式化程序，且每一個程式化程序中所使用的程式化電壓之數目不限。
在本範例實施例中，記憶體控制電路單元104會發送一驗證指令至可複寫式非揮發性記憶體模組106。此驗證指令用以指示可複寫式非揮發性記憶體模組106施予驗證電壓Vverify至目標記憶胞來讀取目標記憶胞的儲存狀態是否皆為對應寫入資料的儲存狀態(亦稱正確儲存狀態)。若目標記憶胞是處於對應於寫入資料的正確儲存狀態，記憶體控制電路單元104會判定前一次執行之程式化程序的程式化結果符合預設程式化結果。若目標記憶胞不是處於對應於寫入資料的正確儲存狀態，記憶體控制電路單元104會判定前一次執行之程式化程序的程式化結果不符合預設程式化結果。此外，驗證電壓Vverify的電壓值可以是由記憶體控制電路單元104決定或由可複寫式非揮發性記憶體模組106(例如，控制電路2212)自行決定。
如圖11所繪示，由於經過第一程式化程序後的目標記憶胞的臨界電壓分布D6皆小於驗證電壓Vverify，因此經由施予驗證電壓Vverify所讀取到的目標記憶胞的儲存狀態會為“1”，不符合為“0”的寫入資料。即，記憶體控制電路單元104會判定目標記憶胞的第一程式化結果不符合預設程式化結果。
在本範例實施例中，若記憶體控制電路單元104判定目標記憶胞的第一程式化結果不符合預設程式化結果，記憶體控制 電路單元104會將目標記憶胞分組為多個程式化群組，並且在下一個程式化程序(亦稱為第二程式化程序)中，對不同的程式化群組施予不同的寫入電壓以嘗試將目標記憶胞程式化至對應寫入資料的正確儲存狀態。
在本範例實施例中，記憶體控制電路單元104會發送一指令(亦稱，分組指令)至可複寫式非揮發性記憶體模組106，其中此分組指令是用以指示可複寫式非揮發性記憶體模組106提供N個不同的分組電壓至目標記憶胞以獲得目標記憶胞的儲存狀態資訊。例如，在接收到分組指令之後，可複寫式非揮發性記憶體模組106(例如，控制電路2212)會根據此分組指令來使用一或多個不同的分組電壓至目標記憶胞。其中，N可以是1~4或任意正整數。 其中，目標記憶胞的儲存狀態資訊可指示此些目標記憶胞的臨界電壓分布狀態。例如，根據某一個目標記憶胞的儲存狀態資訊，記憶體控制電路單元104可以獲得此目標記憶胞的臨界電壓分布狀態。以圖11的範例實施例為例，記憶體控制電路單元104指示可使用4個分組電壓VG1~VG4來將目標記憶胞分組。其中，分組電壓VG1~VG4會落於被包含於目標記憶胞的臨界電壓分布的範圍內。分組電壓VG1~VG4可以是根據其電壓值的相對大小而依序被施予至目標記憶胞或者是根據任意的規則而被施予至目標記憶胞。此外，分組電壓VG1~VG4各別的電壓值可以是由記憶體控制電路單元104決定或由可複寫式非揮發性記憶體模組106(例如，控制電路2212)自行決定。
請參照圖11，在記憶體控制電路單元104指示可複寫式非揮發性記憶體模組106施予分組電壓VG1至目標記憶胞之後，記憶體控制電路單元104可獲得目標記憶胞對應分組電壓VG1的儲存狀態。例如，記憶體控制電路單元104會獲得對應分組電壓VG1的儲存狀態為“0”的目標記憶胞與對應分組電壓VG1的儲存狀態為“1”的目標記憶胞。例如，記憶體控制電路單元104可辨識儲存狀態為“0”的目標記憶胞為臨界電壓大於分組電壓VG1的目標記憶胞以及辨識儲存狀態為“1”的目標記憶胞為臨界電壓小於分組電壓VG1的目標記憶胞。以此類推，在施予分組電壓VG2~VG4至目標記憶胞之後，記憶體控制電路單元104可進一步獲得目標記憶胞對應分組電壓VG2~VG4的儲存狀態並且據以將目標記憶胞分組為程式化群組A1~E1。
在圖11的範例實施例中，程式化群組A1~E1的臨界電壓分布範圍各不相同。此外，程式化群組A1中的記憶胞的臨界電壓會小於程式化群組B1中的記憶胞的臨界電壓；程式化群組B1中的記憶胞的臨界電壓會小於程式化群組C1中的記憶胞的臨界電壓；程式化群組C1中的記憶胞的臨界電壓會小於程式化群組D1中的記憶胞的臨界電壓；程式化群組D1中的記憶胞的臨界電壓會小於程式化群組E1中的記憶胞的臨界電壓。
值得一提的是，上述範例實施例中，記憶體控制電路單元104是指示使用4個分組電壓來將目標記憶胞分組，故可獲得5個程式化群組。然而，在另一範例實施例中，若使用的分組電壓 的數目不同，則劃分出的程式化群組的數目也會不同。例如，若僅使用1個分組電壓來將目標記憶胞分組，則目標記憶胞只會被分為2個程式化群組，以此類推。
圖12是根據本發明的一範例實施例所繪示的決定程式化 群組的示意圖。
請參照圖11與圖12，假設目標記憶胞包括記憶胞 Cell1~Cell5，其中記憶胞Cell1的電壓(或臨界電壓)的電壓值為VC1；記憶胞Cell2的電壓(或臨界電壓)的電壓值為VC2；記憶胞Cell3的電壓(或臨界電壓)的電壓值為VC3；記憶胞Cell4的電壓(或臨界電壓)的電壓值為VC4；記憶胞Cell5的電壓(或臨界電壓)的電壓值為VC5。在施予分組電壓VG1~VG4至目標記憶胞之後，記憶體控制電路單元104可例如獲得記憶胞Cell1對應於分組電壓VG1~VG4的儲存狀態依序為(“1”、“1”、“1”、“1”)，獲得記憶胞Cell2對應於分組電壓VG1~VG4的儲存狀態依序為(“0”、“1”、“1”、“1”)，獲得記憶胞Cell3對應於分組電壓VG1~VG4的儲存狀態依序為(“0”、“0”、“1”、“1”)，獲得記憶胞Cell4對應於分組電壓VG1~VG4的儲存狀態依序為(“0”、“0”、“0”、“1”)，並且獲得記憶胞Cell5對應於分組電壓VG1~VG4的儲存狀態依序為(“0”、“0”、“0”、“0”)。 根據記憶胞Cell1對應於分組電壓VG1~VG4的儲存狀態，記憶胞Cell1會被分組到程式化群組A1；根據記憶胞Cell2對應於分組電壓VG1~VG4的儲存狀態，記憶胞Cell2會被分組到程式化群組B1；根據記憶胞Cell3對應於分組電壓VG1~VG4的儲存狀態，記憶胞 Cell3會被分組到程式化群組C1；根據記憶胞Cell4對應於分組電壓VG1~VG4的儲存狀態，記憶胞Cell4會被分組到程式化群組D1；根據記憶胞Cell5對應於分組電壓VG1~VG4的儲存狀態，記憶胞Cell5會被分組到程式化群組E1。
記憶體控制電路單元104可透過查表的方式來執行上述分組操作。例如，將記憶胞Cell1對應於分組電壓VG1~VG4的儲存狀態輸入至一查找表以獲得記憶胞Cell1屬於程式化群組A1。或者，記憶體控制電路單元104也可計算某一個目標記憶胞反應於分組電壓VG1~VG4的儲存狀態中“0”或“1”的數目並且根據此數目來判斷此目標記憶胞所屬的程式化群組。例如，記憶胞Cell1反應於分組電壓VG1~VG4的儲存狀態(“1”、“1”、“1”、“1”)不具有任何為“0”的位元資料，故記憶體控制電路單元104可將記憶胞Cell1分組至程式化群組A1。
如圖11所示，根據程式化群組A1~E1可知，反應於第一程式化程序，程式化群組E1中的記憶胞的程式化速度最快，而程式化群組A1中的記憶胞的程式化速度最慢。其中，程式化群組E1中的記憶胞的程式化速度高於程式化群組D1中的記憶胞的程式化速度，程式化群組D1中的記憶胞的程式化速度高於程式化群組C1中的記憶胞的程式化速度，以此類推。因此，在下一個程式化程序(即，第二程式化程序)中，若施予一個具有較低電壓值的寫入電壓至具有較高寫入速度的程式化群組中的記憶胞且施予一個具有較高電壓值的另一寫入電壓至具有較低寫入速度的程式化群 組中的記憶胞，則經過第二程式化程序後，目標記憶胞的臨界電壓分布範圍會較為集中。此外，在另一範例實施例中，亦可利用調整程式化電壓脈衝時間或與增量階躍脈衝程式化模型有關的其他參數來窄化被程式化的目標記憶胞的臨界電壓分布範圍。
在一範例實施例中，記憶體控制電路單元104可記錄每一記憶胞每一次或最後一次被分組的分組資訊。藉此，往後在程式化此些記憶胞時，此分組資訊可直接被用來將記憶胞分組，加快分組速度。
如上所述，在將目標記憶胞分組為多個程式化群組後，記憶體控制電路單元104可根據分組後的此些程式化群組來指示對不同的程式化群組施予不同的程式化電壓。以下配合圖13~圖18來詳細說明本發明的記憶體程式化方法。應注意的是，圖13~圖18中的點狀長條用來表示程式化電壓，斜線長條用來表示驗證電壓，並且空白長條用來表示分組電壓。
圖13至圖16是根據本發明的一範例實施例所繪示的記憶體程式化操作的示意圖。
請參照圖13，假設在第一程式化程序中，記憶體控制電路單元104是指示可複寫式非揮發性記憶體模組106使用初始程式化電壓Vi來程式化目標記憶胞。然後，可複寫式非揮發性記憶體模組106會施予驗證電壓Vverify至目標記憶胞並且記憶體控制電路單元104會判斷第一程式化程序的第一程式化結果是否符合預設程式化結果。例如，記憶體控制電路單元104可判斷目標記 憶胞的儲存狀態是否皆為對應寫入資料的正確儲存狀態。若目標記憶胞的儲存狀態非皆為對應寫入資料的正確儲存狀態，記憶體控制電路單元104會指示可複寫式非揮發性記憶體模組106使用分組電壓VG1~VG4來對目標記憶胞分組。應注意的是，分組電壓VG1~VG4各自的電壓值是不同的。例如，分組電壓VG1會小於分組電壓VG2；分組電壓VG2會小於分組電壓VG3；分組電壓VG3會小於分組電壓VG4。
請同時參考圖11與圖14，假設記憶體控制電路單元104指示使用分組電壓VG1~VG4將目標記憶胞分組為程式化群組A1~E1，則記憶體控制電路單元104會指示可複寫式非揮發性記憶體模組106使用分別對應程式化群組A1~E1的多個寫入電壓(亦稱程式化電壓)來對目標記憶胞進行第二程式化程序。例如，在第二程式化程序中，可複寫式非揮發性記憶體模組106可施予程式化電壓VA1至程式化群組A1中的目標記憶胞；可複寫式非揮發性記憶體模組106可施予程式化電壓VB1至程式化群組B1中的目標記憶胞；可複寫式非揮發性記憶體模組106可施予程式化電壓VC1至程式化群組C1中的目標記憶胞；可複寫式非揮發性記憶體模組106可施予程式化電壓VD1至程式化群組D1中的目標記憶胞；可複寫式非揮發性記憶體模組106可施予程式化電壓VE1至程式化群組E1中的目標記憶胞。然而，在另一範例實施例中，第一程式化程序與第二程式化程序亦可以是指任增量階躍脈衝程式化模型中任兩個連續或不連續執行的程式化程序，而不限於上述。
應注意的是，在本範例實施例中，記憶體控制電路單元104是根據程式化群組A1~E1各別的臨界電壓分布來查表以指示可複寫式非揮發性記憶體模組106施予不同大小的程式化電壓VA1~VE1。根據查表的結果，記憶體控制電路單元104會指示可複寫式非揮發性記憶體模組106施予較高的寫入電壓至具有較低的臨界電壓分布的程式化群組中的目標記憶胞。例如，由於程式化群組E1中的目標記憶胞的臨界電壓大於程式化群組D1中的目標記憶胞的臨界電壓，故被施予至程式化群組E1的程式化電壓VE1會小於被施予至程式化群組D1的程式化電壓VD1。依此類推，被施予至程式化群組D1的程式化電壓VD1會小於被施予至程式化群組C1的程式化電壓VC1；被施予至程式化群組C1的程式化電壓VC1會小於被施予至程式化群組B1的程式化電壓VB1；被施予至程式化群組B1的程式化電壓VB1會小於被施予至程式化群組A1的程式化電壓VA1。此外，第二程式化程序中使用的程式化電壓會大於第一程式化程序中的程式化電壓。例如，在圖14中，程式化電壓VE1會大於初始程式化電壓Vi。此外，在另一範例實施例中，程式化電壓VA1~VE1也可以是根據程式化群組A1~E1各別的臨界電壓分布來修正前一次使用的程式化電壓而獲得的。
請參照圖15，在對目標記憶胞執行第二程式化程序後，可複寫式非揮發性記憶體模組106會施予驗證電壓Vverify至目標記憶胞並且記憶體控制電路單元104會據以判斷第二程式化程序的程式化結果(亦稱第二程式化結果)是否符合對應寫入資料的預 設程式化結果。若第二程式化結果不符合預設程式化結果，記憶體控制電路單元104會繼續對目標記憶胞進行另一次的分組操作。例如，記憶體控制電路單元104可指示可複寫式非揮發性記憶體模組106施予分組電壓VG5~VG8至目標記憶胞，以再次將目標記憶胞分組。應注意的是，在目標記憶胞經過第二程式化程序之後，目標記憶胞的臨界電壓會提高，因此分組電壓VG5~VG8也會被對應地提高。舉例來說，分組電壓VG5的電壓值會大於分組電壓VG1的電壓值；分組電壓VG6的電壓值會大於分組電壓VG2的電壓值；分組電壓VG7的電壓值會大於分組電壓VG3的電壓值；分組電壓VG8的電壓值會大於分組電壓VG4的電壓值。關於如何將目標記憶胞分組已於前述說明，故在此便不贅述。此外，分組電壓VG5~VG8的數目也可以更多或更少，本發明不加以限制。
請參照圖16，假設根據分組電壓VG5~VG8，目標記憶胞被分組為程式化群組A2~E2。其中，程式化群組E2中的目標記憶胞的臨界電壓大於程式化群組D2中的目標記憶胞的臨界電壓；程式化群組D2中的目標記憶胞的臨界電壓大於程式化群組C2中的目標記憶胞的臨界電壓；程式化群組C2中的目標記憶胞的臨界電壓大於程式化群組B2中的目標記憶胞的臨界電壓；程式化群組B2中的目標記憶胞的臨界電壓大於程式化群組A2中的目標記憶胞的臨界電壓。記憶體控制電路單元104會指示可複寫式非揮發性記憶體模組106分別施予程式化電壓VA2~VE2至程式化群組A2~E2。其中，程式化電壓VA2是施予至程式化群組A2，程式化 電壓VB2是施予至程式化群組B2，以此類推。程式化電壓VA2~VE2各別的電壓值可以是根據程式化群組A2~E2各別的臨界電壓分布而透過查表而獲得。或者，程式化電壓VA2~VE2各別的電壓值也可以是根據程式化群組A2~E2各別的臨界電壓分布而修改程式化電壓VA1~VE1而獲得，本發明不加以限制。此外，在本範例實施例中，程式化電壓VE2會高於程式化電壓VE1；程式化電壓VD2會高於程式化電壓VD1；程式化電壓VC2會高於程式化電壓VC1；程式化電壓VB2會高於程式化電壓VB1；程式化電壓VA2會高於程式化電壓VA1。
值得一提的是，在對於同一筆寫入資料的多個程式化程序中，本發明並不對執行分組操作的次數與時間點進行限制。例如，在一範例實施例中，在執行每一次的程式化程序之前，分組操作都會先被執行。或者，記憶體控制電路單元104亦可以直接針對尚未被程式化的目標記憶胞(亦即，處於抹除狀態的記憶胞)來進行分組。爾後，記憶體控制電路單元104可根據此分組來執行後續的所有程式化程序或者在某些程式化程序之前也可再次執行分組操作。
圖17A是根據本發明的另一範例實施例所繪示的記憶胞分組的示意圖。圖17B是根據本發明的另一範例實施例所繪示的記憶體程式化操作的示意圖。
請參照圖17A與17B，假設處於抹除狀態的目標記憶胞的臨界電壓分布為臨界電壓分布D5’。在對目標記憶胞進行程式化 程序之前，記憶體控制電路單元104可根據目標記憶胞的臨界電壓分布D5’來分別指示設定分組電壓VG1’~VG4’並且根據目標記憶胞的臨界電壓分布D5’來施予分組電壓VG1’~VG4’至目標記憶胞以進行分組。或者，記憶體控制電路單元104也可以是根據目標記憶胞過去的分組資訊來將目標記憶胞分組。例如，記憶體控制電路單元104可將目標記憶胞分組為程式化群組A1’~E1’。然後，記憶體控制電路單元104可指示可複寫式非揮發性記憶體模組106施予對應的程式化電壓VA1’~VE1’至程式化群組A1’~E1’。例如，在施予程式化電壓VA1’~VE1’之後，目標記憶胞的臨界電壓分布會成為臨界電壓分布D6’。接著，記憶體控制電路單元104會根據驗證電壓Vverify來判斷目標記憶胞的儲存狀態是否為對應寫入資料的正確儲存狀態。由於臨界電壓分布D6’中的目標記憶胞之電壓值皆小於驗證電壓Vverify，故記憶體控制電路單元104會判定目標記憶胞的儲存狀態非對應寫入資料的正確儲存狀態並且繼續對目標記憶胞進行下一個程式化程序。在本範例實施例中，在執行下一個程式化程序之前，記憶體控制電路單元104會再次將目標記憶胞分組。例如，記憶體控制電路單元104可指示施予分組電壓VG5’~VG8’至目標記憶胞來將目標記憶胞分組為程式化群組A2’~E2’。藉此，在下一個程式化程序中，記憶體控制電路單元104可根據程式化群組A2’~E2’來指示可複寫式非揮發性記憶體模組106施予對應的程式化電壓VA2’~VE2’來對目標記憶胞進行程式化。關於如何執行分組以及使用對應的程式化電壓來程式化已分 組的記憶胞已於前述說明，在此便不再贅述。
值得一提的是，雖然在圖17B的範例實施例中，用以程式化處於抹除狀態之目標記憶胞的初始程式化程式是包含使用多個程式化電壓VA1’~VE1’。然而，在圖17B的另一範例實施例中，即使目標記憶胞已被分組，但用以程式化處於抹除狀態之目標記憶胞的初始程式化程式也可以是僅使用一個初始程式化電壓，例如，使用程式化電壓VA1’~VE1’的其中之一或任一個適當的程式化電壓。此外，在一範例實施例中，只有在執行初始程式化程序之後，記憶體控制電路單元104才會根據初始程式化電壓的程式化結果來將目標記憶胞分組，並且此分組結果可被使用到將目標記憶胞程式化至正確的資料儲存狀態為止。或者，亦可以在初始程式化程序之後的任一次程式化程序之前再次執行分組操作。此外，在另一範例實施例中，亦可以在對於目標記憶胞的分組操作的次數到達一最大分組操作次數後，停止執行其他的分組操作並且根據最後一次分組所產生的程式化群組來進行後續的程式化程序。例如，假設最大分組次數為2次，則在記憶體控制電路單元104對於目標記憶胞進行2次的分組操作後，記憶體控制電路單元104會直接根據經由第2次的分組操作所獲得的程式化群組來進行後續的程式化程序。
圖18是根據本發明的另一範例實施例所繪示的記憶體程式化操作的示意圖。
請參照圖18，假設在初始程式化程序之後的兩次程式化 程序之前，記憶體控制電路單元104分別執行了兩次分組操作。 在記憶體控制電路單元104指示對目標記憶胞施予程式化電壓VA2~VE2後，若記憶體控制電路單元104判定目標記憶胞的儲存狀態非皆為正確儲存狀態且執行分組操作的次數已經達到了最大分組次數(例如，2次)，則在後續的程式化程序中，記憶體控制電路單元104將不會再對目標記憶胞進行分組。例如，在下一次的程式化程序中，記憶體控制電路單元104會直接根據經由第2次的分組操作所獲得的程式化群組A2~E2來分別施予程式化電壓VA3~VE3至程式化群組A2~E2中的目標記憶胞。
圖19是根據本發明一範例實施例所繪示之記憶體控制電 路單元的方塊圖。
請參照圖19，記憶體控制電路單元104包括記憶體管理電路202、主機介面204、記憶體介面206、緩衝記憶體210、錯誤檢查與校正電路208與電源管理電路212。
記憶體管理電路202用以控制記憶體控制電路單元104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會 由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。 上述對於記憶體控制電路單元104的操作說明可套用至記憶體管理電路202。
在另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令(亦稱，寫入指令序列)以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電 路用以對可複寫式非揮發性記憶體模組106下達讀取指令(亦稱，讀取指令序列)以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。每一個寫入指令序列、讀取指令序列及抹除指令可包括一或多個程式碼或指令碼。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於SATA標準。 然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準、UHS-II介面標準、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。具體來說，若記憶體管理電路202要存取可複寫式非揮發性記憶體模組106時，記憶體介面206會傳送對應的指令序列。這些指令序列可包 括一或多個訊號，或是在匯流排上的資料。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路208是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路202從主機系統11中接收到寫入指令時，錯誤檢查與校正電路208會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code，ECC code)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤更正碼或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路208會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
緩衝記憶體210是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。記憶體控制電路單元404在緩衝記憶體210中規劃暫存來自於主機系統11的資料或來自於可複寫式非揮發性記憶體模組106的資料，以使資料組織成預定單位大小或是成為傳輸單元大小，並寫入到可複寫式非揮發性記憶體模組106或是回傳到主機系統。此外，緩衝記憶體210還可暫存記憶體控制電路單元104所使用的系統管理資料，例如，檔案配置表或是 邏輯-實體單元映射表等等。
電源管理電路212是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置10的電源。
值得一提的是，在一範例實施例中，可透過軟體或韌體來控制將特定的程式化電壓施予至特定的程式化群組。或者，在另一範例實施例中，亦可以透過硬體開關來控制施予至不同程式化群組的程式化電壓。例如，若欲以硬體開關來控制施予至不同程式化群組的程式化電壓，則一或多個控制開關或暫存器會被配置在提供程式化電壓至記憶胞的一電壓供應路徑上。每一個控制開關或暫存器是用以導通屬於同一個程式化群組的記憶胞的電壓供應路徑。透過導通或切換耦接至不同記憶胞的電壓供應路徑，可選擇性地對屬於不同程式化群組的記憶胞進行程式化。以圖14的範例實施例為例，假設目前是欲使用程式化電壓VA1來程式化程式化群組A1，則耦接至屬於程式化群組A1的目標記憶胞的電壓供應路徑會被導通並且耦接至不屬於程式化群組A1的目標記憶胞的電壓供應路徑會被切斷。藉此，程式化電壓VA1只會經由導通的電壓供應路徑提供至屬於程式化群組A1的目標記憶胞來執行程式化。當欲使用程式化電壓VB1來程式化程式化群組B1時，則只有耦接至屬於程式化群組B1的目標記憶胞的電壓供應路徑會被導通以對程式化群組B1進行程式化，以此類推。
圖20是根據本發明的一範例實施例所繪示的記憶體程式化方法的流程圖。
請參照圖20，在步驟S2001中，記憶體控制電路單元104(或記憶體管理電路202)根據寫入資料對多個記憶胞執行第一程式化程序並且獲得第一程式化程序的第一程式化結果。在步驟S2003中，記憶體控制電路單元104(或記憶體管理電路202)根據第一程式化結果來指示將此些記憶胞分組為多個程式化群組。在步驟S2005中，記憶體控制電路單元104(或記憶體管理電路202)根據寫入資料指示對此些記憶胞執行第二程式化程序，其中所述第二程式化程序包括使用第一程式化電壓來程式化此些程式化群組中的第一程式化群組，並且使用第二程式化電壓來程式化此些程式化群組中的第二程式化群組，其中第一程式化電壓與第二程式化電壓不同。
圖21是根據本發明的一範例實施例所繪示的程式化記憶胞的臨界電壓的分布示意圖。
請參照圖15與圖21，假設記憶體控制電路單元104根據資料位元為“0”的寫入資料來指示程式化多個記憶胞，則在使用初始程式化電壓Vi進行第一次的程式化程序後，此些記憶胞的臨界電壓分布會從臨界電壓分布D1成為臨界電壓分布D2。在第二次的程式化程序前，記憶體控制電路單元104會指示經由使用分組電壓VG1~VG4來對此些記憶胞進行分組，並且在分組之後，根據此些記憶胞所屬的程式化群組A1~E1來使用對應的程式化電壓VA1~VE1執行第二次的程式化程序。在經過第二次的程式化程序後，此些記憶胞的臨界電壓分布會從臨界電壓分布D2成為臨界電 壓分布D7。以此類推，在經過其他的程式化程序之後，此些記憶胞的臨界電壓分布會從臨界電壓分布D7成為臨界電壓分布D8。 由於此些記憶胞的臨界電壓皆高於驗證電壓Vverify，表示此些記憶胞的儲存狀態皆被程式化為“0”。
同時參照圖3與圖21可以發現，根據本發明所提供的記憶體程式化方法，在程式化記憶胞的過程中，記憶胞的臨界電壓分布範圍可被有效地窄化。亦即，記憶胞的臨界電壓分布更加的集中。此外，圖21中記憶胞的臨界電壓分布D8中的最高臨界電壓也可能會小於圖3中記憶胞的臨界電壓分布D4中的最高臨界電壓。
綜上所述，本發明所提供的記憶體程式化方法、記憶體控制電路單元與記憶體儲存裝置，可以根據記憶胞的臨界電壓分布(或寫入速度)來將記憶胞分組並且對應調整施予至不同群組的程式化電壓，以提升對於記憶胞之程式化的精確度並且延長記憶體儲存裝置的使用壽命。此外，也可以使完成程式化的記憶胞的臨界電壓分布的範圍減少，進而減少儲存在記憶體儲存裝置中的資料發生錯誤的機率。
雖然本發明已以範例實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護 範圍當視後附的申請專利範圍所界定者為準。
S2001、S2003、S2005‧‧‧步驟

Claims (24)

  1. 一種記憶體程式化方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞，該記憶體程式化方法包括：根據一寫入資料對該些記憶胞執行一第一程式化程序並且獲得該第一程式化程序的一第一程式化結果；根據該第一程式化結果來將該些記憶胞分組為多個程式化群組；以及根據該寫入資料對該些記憶胞執行一第二程式化程序，其中該第二程式化程序包括：使用一第一程式化電壓來程式化該些程式化群組中的一第一程式化群組；以及使用一第二程式化電壓來程式化該些程式化群組中的一第二程式化群組，其中該第一程式化電壓與該第二程式化電壓不同。
  2. 如申請專利範圍第1項所述的記憶體程式化方法，其中該第一程式化群組的一第一電壓分布範圍與該第二程式化群組的一第二電壓分布範圍不同。
  3. 如申請專利範圍第2項所述的記憶體程式化方法，其中該第一程式化群組中的一第一記憶胞之一第一電壓小於該第二程式化群組中的一第二記憶胞之一第二電壓，其中該第一程式化電壓大於該第二程式化電壓。
  4. 如申請專利範圍第1項所述的記憶體程式化方法，其中根據該第一程式化結果來將該些記憶胞分組為該些程式化群組的步驟包括：提供至少一分組電壓至該些記憶胞以獲得該些記憶胞的一儲存狀態資訊，其中該儲存狀態資訊指示該些記憶胞的一電壓分布狀態；以及根據該儲存狀態資訊將該些記憶胞分組為該些程式化群組。
  5. 如申請專利範圍第1項所述的記憶體程式化方法，更包括：判斷該第一程式化結果是否符合對應於該寫入資料的一預設程式化結果，其中根據該第一程式化結果來將該些記憶胞分組為該些第一程式化群組的步驟是在判定該第一程式化結果不符合該預設程式化結果之後執行。
  6. 如申請專利範圍第5項所述的記憶體程式化方法，其中判斷該第一程式化結果是否符合該預設程式化結果的步驟包括：提供一驗證電壓至該些記憶胞以判斷該些記憶胞的儲存狀態是否處於對應於該寫入資料的一正確儲存狀態；若該些記憶胞的儲存狀態是處於對應於該寫入資料的該正確儲存狀態，判定該第一程式化結果符合該預設程式化結果；以及若該些記憶胞的儲存狀態不是處於對應於該寫入資料的該正確儲存狀態，判定該第一程式化結果不符合該預設程式化結果。
  7. 如申請專利範圍第1項所述的記憶體程式化方法，更包括： 在執行該第一程式化程序之前，將該些記憶胞分組為一第三程式化群組與一第四程式化群組。
  8. 如申請專利範圍第7項所述的記憶體程式化方法，其中該第三程式化群組中的一第三記憶胞之一第三電壓小於該第四程式化群組中的一第四記憶胞之一第四電壓，其中該第一程式化程序包括：使用一第三程式化電壓來程式化該第三程式化群組；以及使用一第四程式化電壓來程式化該第四程式化群組，其中該第三程式化電壓大於該第四程式化電壓，該第一程式化電壓大於該第三程式化電壓，並且該第二程式化電壓大於該第四程式化電壓。
  9. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以發送一第一寫入指令序列，其中該第一寫入指令序列用以指示根據一寫入資料對該些記憶胞執行一第一程式化程序，其中該記憶體控制電路單元更用以獲得該第一程式化程序的一第一程式化結果，其中該記憶體控制電路單元更用以根據該第一程式化結果來 將該些記憶胞分組為多個程式化群組，其中該記憶體控制電路單元更用以發送一第二寫入指令序列，其中該第二寫入指令序列用以指示根據該寫入資料對該些記憶胞執行一第二程式化程序，其中該第二程式化程序包括：使用一第一程式化電壓來程式化該些程式化群組中的一第一程式化群組；以及使用一第二程式化電壓來程式化該些程式化群組中的一第二程式化群組，其中該第一程式化電壓與該第二程式化電壓不同。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該第一程式化群組的一第一電壓分布範圍與該第二程式化群組的一第二電壓分布範圍不同。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該第一程式化群組中的一第一記憶胞之一第一電壓小於該第二程式化群組中的一第二記憶胞之一第二電壓，其中該第一程式化電壓大於該第二程式化電壓。
  12. 如申請專利範圍第9項所述的記憶體儲存裝置，在上述該記憶體控制電路單元根據該第一程式化結果來將該些記憶胞分組為該些程式化群組的運作中，該記憶體控制電路單元更用以發送一分組指令，其中該分組指令用以指示提供至少一分組電壓至該些記憶胞以獲得該些記憶 胞的一儲存狀態資訊，其中該儲存狀態資訊指示該些記憶胞的一電壓分布狀態，其中該記憶體控制電路單元根據該儲存狀態資訊將該些記憶胞分組為該些程式化群組。
  13. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以判斷該第一程式化結果是否符合對應於該寫入資料的一預設程式化結果，其中該記憶體控制電路單元根據該第一程式化結果來將該些記憶胞分組為該些第一程式化群組的運作是在判定該第一程式化結果不符合該預設程式化結果之後執行。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，在上述該記憶體控制電路單元判斷該第一程式化結果是否符合對應於該寫入資料的該預設程式化結果的運作中，該記憶體控制電路單元更用以發送一驗證指令，其中該驗證指令用以指示提供一驗證電壓至該些記憶胞以判斷該些記憶胞的儲存狀態是否處於對應於該寫入資料的一正確儲存狀態，其中若該些記憶胞的儲存狀態是處於對應於該寫入資料的該正確儲存狀態，該記憶體控制電路單元判定該第一程式化結果符合該預設程式化結果，其中若該些記憶胞的儲存狀態不是處於對應於該寫入資料的該正確儲存狀態，該記憶體控制電路單元判定該第一程式化結果不符合該預設程式化結果。
  15. 如申請專利範圍第9項所述的記憶體儲存裝置，其中在執行該第一程式化程序之前，該記憶體控制電路單元更用以將該些記憶胞分組為一第三程式化群組與一第四程式化群組。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該第三程式化群組中的一第三記憶胞之一第三電壓小於該第四程式化群組中的一第四記憶胞之一第四電壓，其中該第一程式化程序包括：使用一第三程式化電壓來程式化該第三程式化群組；以及使用一第四程式化電壓來程式化該第四程式化群組，其中該第三程式化電壓與大於該第四程式化電壓，該第一程式化電壓大於該第三程式化電壓，並且該第二程式化電壓大於該第四程式化電壓。
  17. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以發送一第一寫入指令序列，其中該第一寫入指令序列用以指示根據一寫入資料對該些記憶胞執行一第一程式化程序， 其中該記憶體管理電路更用以獲得該第一程式化程序的一第一程式化結果，其中該記憶體管理電路更用以根據該第一程式化結果來將該些記憶胞分組為多個程式化群組，其中該記憶體管理電路更用以發送一第二寫入指令序列，其中該第二寫入指令序列用以指示根據該寫入資料對該些記憶胞執行一第二程式化程序，其中該第二程式化程序包括：使用一第一程式化電壓來程式化該些程式化群組中的一第一程式化群組；以及使用一第二程式化電壓來程式化該些程式化群組中的一第二程式化群組，其中該第一程式化電壓與該第二程式化電壓不同。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該第一程式化群組的一第一電壓分布範圍與該第二程式化群組的一第二電壓分布範圍不同。
  19. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該第一程式化群組中的一第一記憶胞之一第一電壓小於該第二程式化群組中的一第二記憶胞之一第二電壓，其中該第一程式化電壓大於該第二程式化電壓。
  20. 如申請專利範圍第17項所述的記憶體控制電路單元，在上述該記憶體管理電路更根據該第一程式化結果來將該些記憶胞 分組為該些程式化群組的運作中，該記憶體管理電路更用以發送一分組指令，其中該分組指令用以指示提供至少一分組電壓至該些記憶胞以獲得該些記憶胞的一儲存狀態資訊，其中該儲存狀態資訊指示該些記憶胞的一電壓分布狀態，其中該記憶體管理電路根據該儲存狀態資訊將該些記憶胞分組為該些程式化群組。
  21. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該該記憶體管理電路更用以判斷該第一程式化結果是否符合對應於該寫入資料的一預設程式化結果，其中該記憶體管理電路根據該第一程式化結果來將該些記憶胞分組為該些第一程式化群組的運作是在判定該第一程式化結果不符合該預設程式化結果之後執行。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，在上述該記憶體管理電路判斷該第一程式化結果是否符合對應於該寫入資料的該預設程式化結果的運作中，該記憶體管理電路更用以發送一驗證指令，其中該驗證指令用以指示提供一驗證電壓至該些記憶胞以判斷該些記憶胞的儲存狀態是否處於對應於該寫入資料的一正確儲存狀態，其中若該些記憶胞的儲存狀態是處於對應於該寫入資料的該正確儲存狀態，該記憶體管理電路判定該第一程式化結果符合該預設程式化結果， 其中若該些記憶胞的儲存狀態不是處於對應於該寫入資料的該正確儲存狀態，該記憶體管理電路判定該第一程式化結果不符合該預設程式化結果。
  23. 如申請專利範圍第17項所述的記憶體控制電路單元，其中在執行該第一程式化程序之前，該記憶體管理電路更用以將該些記憶胞分組為一第三程式化群組與一第四程式化群組。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該第三程式化群組中的一第三記憶胞之一第三電壓小於該第四程式化群組中的一第四記憶胞之一第四電壓，其中該第一程式化程序包括：使用一第三程式化電壓來程式化該第三程式化群組；以及使用一第四程式化電壓來程式化該第四程式化群組，其中該第三程式化電壓大於該第四程式化電壓，該第一程式化電壓大於該第三程式化電壓，並且該第二程式化電壓大於該第四程式化電壓。
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