TWI489469B - 資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置 - Google Patents

資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置 Download PDF

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Description

資料讀取方法、控制電路、記憶體模組與記憶體儲存裝置
本發明是有關於一種資料讀取方法以及使用此方法的控制電路、可複寫式非揮發性記憶體模組與記憶體儲存裝置與。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
請參照圖1，快閃記憶體元件1包含用於儲存電子的電荷捕捉層(charge traping layer)2、用於施加電壓的控制閘極(Control Gate)3、穿遂氧化層(Tunnel Oxide)4與多晶矽間介電層(Interpoly Dielectric)5。當欲寫入資料至快閃記憶體元件1時，可藉由將電子注入電荷補捉層2以改變快閃記憶體元件1的臨界電壓，由此定義快閃記憶體元件1的數位高低態，而實現儲存資料的功能。在此，注入電子至電荷補捉層2的過程稱為程式化。反之，當欲將所儲存之資料移除時，藉由將所注入之電子從電荷補捉層2中移除，則可使快閃記憶體元件1回復為未被程式化前的狀態。
在寫入與抹除過程中，快閃記憶體元件1會隨著電子的多次的注入與移除而造成磨損，導致電子寫入速度增加並造成臨界電壓分佈變寬。因此，在多次寫入與抹除後，快閃記憶體元件1可能無法被正確地識別其儲存狀態，而產生錯誤位元。
本發明提供一種資料讀取方法、控制電路、可複寫式非揮發性記憶體模組與記憶體儲存裝置，其能夠在記憶胞發生磨損時，正確地識別其儲存狀態。
本發明範例實施例提出一種資料讀取方法，用於可複寫式非揮發性記憶體模組，其中此可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，每一記憶胞可儲存至少一個位元資料，每一位元資料可根據一電壓被識別為第一狀態或第二狀態，並且此些記憶胞構成多個 實體頁面。本資料讀取方法包括施予檢測電壓至此些字元線之中的第一字元線以讀取多個驗證位元資料，其中一門檻電壓組會以一第一讀取電壓值組來設定且被配置用於此第一字元線。本資料讀取方法還包括：計算此些驗證位元資料之中被識別為第一狀態的位元資料的變動量；根據此變動量來獲取第二讀取電壓值組；並且以第二讀取電壓值組來更新該門檻電壓組。本資料讀取方法更包括使用以第二讀取電壓值組所更新的門檻電壓組從該些實體頁面之中的一第一實體頁面中讀取資料，其中此些記憶胞之中構成第一實體頁面的記憶胞是電性連接至第一字元線。
在本發明的一範例實施例中，上述資料讀取方法更包括：將一檢測資料程式化至第一字元線所連接的記憶胞中並且施予檢測電壓至第一字元線以讀取多個初始驗證位元資料；以及計算此些初始驗證位元資料之中被識別為第一狀態的位元資料的數目。
在本發明的一範例實施例中，上述計算此些驗證位元資料之中被識別為第一狀態的位元資料的變動量的步驟包括：計算此些驗證位元資料之中被識別為第一狀態的位元資料的數目；以及藉由將此些驗證位元資料之中被識別為第一狀態的位元資料的數目減去此些初始驗證位元資料之中被識別為第一狀態的位元資料的數目以獲取上述變動量。
在本發明的一範例實施例中，上述資料讀取方法更包括判斷使用以第二讀取電壓值組所更新的門檻電壓組從第一實體頁 面中所讀取的資料中的錯誤位元的數目是否大於一預設門檻值。上述資料讀取方法還包括，倘若使用以第二讀取電壓值組所更新的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目大於預設門檻值時，使用一容差來微調第二讀取電壓值組以產生第三讀取電壓值組，並且以第三讀取電壓值組來更新門檻電壓組。上述資料讀取方法也包括使用以第三讀取電壓值組所更新的門檻電壓組來對第一實體頁面進行重新讀取。
在本發明的一範例實施例中，上述第一讀取電壓值組包括多個讀取電壓值並且上述檢測電壓的值等於此些讀取電壓值之中的一最大讀取電壓值或者介於此些讀取電壓之中的最大讀取電壓值與此些讀取電壓之中的次大讀取電壓值之間。
在本發明的一範例實施例中，上述資料讀取方法更包括：使用以第一讀取電壓值組所設定的門檻電壓組從第一實體頁面中讀取資料；並且判斷使用以第一讀取電壓值組所設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於預設門檻值。並且，上述施予檢測電壓至第一字元線以讀取上述驗證位元資料的步驟是在使用以第一讀取電壓值組所設定的門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目大於預設門檻值時被執行。
在本發明的一範例實施例中，上述資料讀取方法更包括判斷可複寫式非揮發性記憶體模組的抹除次數是否大於抹除次數門檻值。並且，上述施予檢測電壓至第一字元線以讀取上述驗證 位元資料的步驟是在可複寫式非揮發性記憶體模組的抹除次數大於此抹除次數門檻值時被執行。
在本發明的一範例實施例中，上述根據變動量來獲取第二讀取電壓值組的步驟包括：根據變動量查詢一讀取電壓對應表以獲取第二讀取電壓值組。
本發明範例實施例提出一種控制電路，用於從可複寫式非揮發性記憶體模組的多個記憶胞中讀取資料。本控制電路包括：介面與記憶體管理電路。介面用以電性連接上述記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，每一記憶胞可儲存至少一個位元資料，每一位元資料可根據一電壓被識別為一第一狀態或一第二狀態，並且此些記憶胞構成多個實體頁面。記憶體管理電路耦接至此介面，並且用以施予檢測電壓至此些字元線之中的第一字元線以讀取多個驗證位元資料，其中此記憶體管理電路設定第一讀取電壓值組作為用於第一字元線的門檻電壓組。此外，記憶體管理電路更用以計算該些驗證位元資料之中被識別為第一狀態的位元資料的變動量，並且根據此變動量來獲取第二讀取電壓值組。再者，記憶體管理電路更用以以第二讀取電壓值組來更新門檻電壓組並且使用以第二讀取電壓值組所更新的門檻電壓組從該些實體頁面之中的第一實體頁面中讀取資料，其中此些記憶胞之中構成第一實體頁面的記憶胞連接至第一字元線。
在本發明的一範例實施例中，上述記憶體管理電路更用以將檢測資料程式化至第一字元線所連接的記憶胞中並且施予上述檢測電壓至第一字元線以讀取多個初始驗證位元資料。此外，記憶體管理電路更用以計算此些初始驗證位元資料之中被識別為第一狀態的位元資料的數目。
在本發明的一範例實施例中，上述在計算此些驗證位元資料之中被識別為第一狀態的位元資料的變動量的運作中，上述記憶體管理電路計算此些驗證位元資料之中被識別為第一狀態的位元資料的數目，並且藉由將此些驗證位元資料之中被識別為第一狀態的位元資料的數目減去此些初始驗證位元資料之中被識別為第一狀態的位元資料的數目以獲取上述變動量。
在本發明的一範例實施例中，上述記憶體管理電路更用以判斷使用以第二讀取電壓值組所更新的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於預設門檻值。倘若使用以第二讀取電壓值組所更新的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目大於預設門檻值時，上述記憶體管理電路更用以使用一容差來微調第二讀取電壓值組以產生一第三讀取電壓值組，以第三讀取電壓值組來更新門檻電壓組，並且使用以第三讀取電壓值組所更新的門檻電壓組來對第一實體頁面進行一重新讀取。
在本發明的一範例實施例中，上述記憶體管理電路使用以第一讀取電壓值組所設定的門檻電壓組從第一實體頁面中讀取 資料，並且判斷使用以第一讀取電壓值組所設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於預設門檻值。並且，上述記憶體管理電路是在使用以第一讀取電壓值組所設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目大於預設門檻值時施予上述檢測電壓至第一字元線以讀取上述驗證位元資料。
在本發明的一範例實施例中，上述記憶體管理電路更用以判斷可複寫式非揮發性記憶體模組的抹除次數是否大於抹除次數門檻值。並且，上述記憶體管理電路是在可複寫式非揮發性記憶體模組的抹除次數大於抹除次數門檻值時施予上述檢測電壓至第一字元線以讀取上述驗證位元資料。
在本發明的一範例實施例中，在上述根據變動量來獲取第二讀取電壓值組的運作中，記憶體管理電路根據變動量查詢讀取電壓對應表以獲取第二讀取電壓值組。
本發明範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，每一記憶胞可儲存至少一個位元資料，每一位元資料可根據一電壓被識別為一第一狀態或一第二狀態，並且此些記憶胞構成多個實體頁面。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模 組，且用以施予檢測電壓至此些字元線之中的第一字元線以讀取多個驗證位元資料，其中此記憶體控制器設定第一讀取電壓值組作為用於第一字元線的門檻電壓組。此外，記憶體控制器更用以計算該些驗證位元資料之中被識別為第一狀態的位元資料的變動量，並且根據此變動量來獲取第二讀取電壓值組。再者，記憶體控制器更用以以第二讀取電壓值組來更新門檻電壓組並且使用以第二讀取電壓值組所更新的門檻電壓組從該些實體頁面之中的第一實體頁面中讀取資料，其中此些記憶胞之中構成第一實體頁面的記憶胞連接至第一字元線。
在本發明的一範例實施例中，上述記憶體控制器更用以將檢測資料程式化至第一字元線所連接的記憶胞中並且施予上述檢測電壓至第一字元線以讀取多個初始驗證位元資料。此外，記憶體控制器更用以計算此些初始驗證位元資料之中被識別為第一狀態的位元資料的數目。
在本發明的一範例實施例中，上述在計算此些驗證位元資料之中被識別為第一狀態的位元資料的變動量的運作中，上述記憶體控制器計算此些驗證位元資料之中被識別為第一狀態的位元資料的數目，並且藉由將此些驗證位元資料之中被識別為第一狀態的位元資料的數目減去此些初始驗證位元資料之中被識別為第一狀態的位元資料的數目以獲取上述變動量。
在本發明的一範例實施例中，上述記憶體控制器更用以判斷使用以第二讀取電壓值組所更新的門檻電壓組從第一實體頁 面中所讀取的資料中的錯誤位元的數目是否大於預設門檻值。倘若使用以第二讀取電壓值組所更新的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目大於預設門檻值時，上述記憶體控制器更用以使用一容差來微調第二讀取電壓值組以產生一第三讀取電壓值組，以第三讀取電壓值組來更新門檻電壓組，並且使用以第三讀取電壓值組所更新的門檻電壓組來對第一實體頁面進行一重新讀取。
在本發明的一範例實施例中，上述記憶體控制器使用以第一讀取電壓值組所設定的門檻電壓組從第一實體頁面中讀取資料，並且判斷使用以第一讀取電壓值組所設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於預設門檻值。並且，上述記憶體控制器是在使用以第一讀取電壓值組所設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目大於一預設門檻值時施予上述檢測電壓至第一字元線以讀取上述驗證位元資料。
在本發明的一範例實施例中，上述記憶體控制器更用以判斷可複寫式非揮發性記憶體模組的抹除次數是否大於抹除次數門檻值。並且，上述記憶體控制器是在可複寫式非揮發性記憶體模組的抹除次數大於抹除次數門檻值時施予上述檢測電壓至第一字元線以讀取上述驗證位元資料。
在本發明的一範例實施例中，在上述根據變動量來獲取第二讀取電壓值組的運作中，記憶體控制器根據變動量查詢讀取 電壓對應表以獲取第二讀取電壓值組。
本發明範例實施例提出一種記憶體模組，其包括多條字元線、多條位元線、多個記憶胞以及控制電路。每一記憶胞與此些字元線的其中一條字元線以及此些位元線的其中一條位元線電性連接，每一記憶胞可儲存至少一個位元資料，每一位元資料可根據一電壓被識別為第一狀態或第二狀態，並且此些記憶胞構成多個實體頁面。控制電路耦接至此些字元線、此些位元線與此些記憶胞，且用以施予檢測電壓至此些字元線之中的第一字元線以讀取多個驗證位元資料，其中此控制電路設定第一讀取電壓值組作為用於第一字元線的門檻電壓組。此外，控制電路更用以計算此些驗證位元資料之中被識別為第一狀態的位元資料的變動量，並且根據此變動量來獲取第二讀取電壓值組。再者，此控制電路器更用以以第二讀取電壓值組來更新門檻電壓組並且使用以第二讀取電壓值組所更新的門檻電壓組從該些實體頁面之中的第一實體頁面中讀取資料，其中此些記憶胞之中構成第一實體頁面的記憶胞連接至第一字元線。
基於上述，本範例實施例的資料讀取方法、控制電路、可複寫式非揮發性記憶體模組與記憶體儲存裝置能夠正確地識別記憶胞的儲存狀態，以避免記憶胞所儲存的資料遺失。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1‧‧‧快閃記憶體元件
2‧‧‧電荷補捉層
3‧‧‧控制閘極
4‧‧‧穿遂氧化層
5‧‧‧多晶矽間介電層
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
702‧‧‧記憶胞
704‧‧‧位元線
706‧‧‧字元線
708‧‧‧源極線
712‧‧‧選擇閘汲極電晶體
714‧‧‧選擇閘源極電晶體
VA‧‧‧第一門檻電壓
VB‧‧‧第二門檻電壓
VC‧‧‧第三門檻電壓
VD‧‧‧第四門檻電壓
VE‧‧‧第五門檻電壓
VF‧‧‧第六門檻電壓
VG‧‧‧第七門檻電壓
400(0)~400(N)‧‧‧實體區塊
202‧‧‧記憶體管理電路
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
S1501、S1503、S1505、S1507、S1509、S1511、S1513、S1515、S1517、S1519、S1521、S1523‧‧‧資料讀取方法的步驟
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖3是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖5是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖7是根據一範例實施例所繪示的記憶胞陣列的示意圖。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖9是根據一範例實施例所繪示之程式化記憶胞的示意圖。
圖10是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖11是根據另一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
圖12是根據本發明範例實施例所繪示之管理可複寫式非揮 發性記憶體模組的示意圖。
圖13是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖14是根據一範例實施例所繪示當記憶胞多次程式化與抹除後儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖15是根據本發明一範例實施例所繪示之資料讀取方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖2是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖2，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖3的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖3所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106 可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖3所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖4所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖5是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
請參照圖5，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於通用序列匯流排(Universal Serial Bus,USB)標準。然而，必須瞭解的是，本發明不限於此，連接器102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、安全數位(Secure Digital,SD)介面標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖6是根據一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖6，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括用以儲存資料的多個記憶胞702、多個選擇閘汲極(select gate drain,SGD)電晶體712與多個選擇閘源極(select gate source,SGS)電晶體714、以及連接此些記憶胞的多條位元線704、多條字元線706、與共用源極線708(如圖7所示)。記憶胞702是以陣列方式配置在位元線704與字元線706的交叉點上。當從記憶體控制器104接收到寫入指令或讀取資料時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶胞陣列2202或從記憶胞陣列2202中讀取資料，其中字元線控制電路2204用以控制施予至字元線706的電壓，位元線控制電路2206 用以控制施予至位元線704的電壓，行解碼器2208依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
在本範例實施例中，可複寫式非揮發性記憶體模組106為MLC NAND型快閃記憶體模組，其使用多種閘極電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列2202的每一記憶胞具有多個狀態，並且此些狀態是以多個門檻電壓來區分。
圖8是根據一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖8，以MLC NAND型快閃記憶體為例，每一記憶胞中的閘極電壓可依據第一門檻電壓VA、第二門檻電壓VB與第三門檻電壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖8所繪示的閘極電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，閘極電壓與儲存狀態的對應亦可是隨著閘極電壓越大而以"11"、"10"、"01"與"00"排列。或者，閘極電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一 範例時實例中，亦可定義從左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在此，第一門檻電壓VA、第二門檻電壓VB與第三門檻電壓VC被定義為用於對MLC NAND型快閃記憶體執行讀取運作的門檻電壓組。在記憶體儲存裝置100生產時，第一門檻電壓VA、第二門檻電壓VB與第三門檻電壓VC會根據可複寫式非揮發性記憶體模組106的物理特性以一組適當的初始電壓值(以下稱為第一讀取電壓值組)來被設定，由此識別記憶胞的儲存狀態。
在本範例實施例中，每一記憶胞可儲存2個位元資料，因此同一條字元線上的記憶胞會構成2個實體頁面(即，下實體頁面與上實體頁面)的儲存空間。也就是說，每一記憶胞的LSB是對應下實體頁面，並且每一記憶胞的MSB是對應上實體頁面。此外，在記憶胞陣列2202中數個實體頁面會構成一個實體區塊，並且實體區塊為執行抹除運作的最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。
記憶胞陣列2202之記憶胞的資料寫入(或稱為程式化)是利用施予一特定端點之電壓，例如是控制閘極電壓來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的通道的導通狀態，以呈現不同的儲存狀態。例如，當下頁面資料為1且上頁面資料為1時，控制電路2212會控制字元線控制電路2204不改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為"11"。當下頁面資料為1且上頁面資料為0時，字元線控制電路2204會在控制 電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"10"。當下頁面資料為0且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"01"。
圖9是根據一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖9，在本範例實施例中，記憶胞的程式化是透過脈衝寫入/驗證臨界電壓方法來完成。具體來說，欲將資料寫入至記憶胞時，記憶體控制器104會設定初始寫入電壓以及寫入電壓脈衝時間，並且指示可複寫式非揮發性記憶體模組106的控制電路2212使用所設定的初始寫入電壓以及寫入電壓脈衝時間來程式化記憶胞，以進行資料的寫入。之後，記憶體控制器104會使用驗證電壓來對記憶胞進行驗證，以判斷記憶胞是否已處於正確的儲存狀態。倘若記憶胞未被程式化至正確的儲存狀態時，記憶體控制器104指示控制電路2212以目前施予的寫入電壓加上一增量階躍脈衝程式(Incremental-step-pulse programming,ISPP)調整值作為新的寫入電壓(亦稱為重複寫入電壓)並且依據新的寫入電壓與寫入電壓脈衝時間再次來程式化記憶胞。反之，倘若記憶胞已被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶 胞。例如，初始寫入電壓會被設定為16伏特(Voltage,V)，寫入電壓脈衝時間會被設定為18微秒(microseconds,μs)並且增量階躍脈衝程式調整值被設定為0.6V，但本發明不限於此。
圖10是根據一範例實施例所繪示的從記憶胞中讀取資料的示意圖。
請參照圖10，記憶胞陣列2202之記憶胞的讀取運作是藉由施予讀取電壓於控制閘(control gate)，藉由記憶胞之通道(記憶胞用以電連接位元線與源極線之路徑，例如是記憶胞源極至汲極間之路徑)的導通狀態，來識別記憶胞儲存之資料。在讀取下頁資料的運作中，字元線控制電路2204會使用第二門檻電壓VB作為讀取電壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(1)來判斷下頁資料的值：LSB=(VB)Lower_pre1 (1)
其中(VB)Lower_pre1表示透過施予第二門檻電壓VB而獲得的第1下頁驗證值。
例如，當第二門檻電壓VB小於記憶胞的閘極電壓時，記憶胞的通道不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別處於第一狀態為0。例如，當第二門檻電壓VB大於記憶胞的閘極電壓時，記憶胞之通道會導通並輸出值'1'的第1下頁驗證值，由此，此LSB會被識別處於第二狀態。在此，第一狀態被識別為’0’並且第二狀態被識別為’1’。也就是說，用以呈現LSB為1的閘極電壓與用以呈現LSB為0的閘極電壓可透過第二門檻 電壓VB而被區分。
在讀取上頁資料的運作中，字元線控制電路2204會分別地使用第三門檻電壓VC與第一門檻電壓VA作為讀取電壓來施予至記憶胞並且依據記憶胞之通道是否導通和對應的運算式(2)來判斷上頁資料的值：MSB=((VA)Upper_pre2)xor(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三門檻電壓VC而獲得的第1上頁驗證值，並且(VA)Upper_pre2表示透過施予第一門檻電壓VA而獲得的第2上頁驗證值，其中符號”~”代表反相。此外，在本範例實施例中，當第三門檻電壓VC小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第一門檻電壓VA小於記憶胞的閘極電壓時，記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值((VA)Upper_pre2)。
因此，在本範例實施例中，依照運算式(2)，當第三門檻電壓VC與第一門檻電壓VA皆小於記憶胞的閘極電壓時，在施予第三門檻電壓VC下記憶胞之通道不會導通並輸出值'0'的第1上頁驗證值並且在施予第一門檻電壓VA下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
例如，當第三門檻電壓VC大於記憶胞的閘極電壓且第一門檻電壓VA小於記憶胞的閘極電壓小於記憶胞的閘極電壓時，在 施予第三門檻電壓VC下記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻電壓VA下記憶胞之通道不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為處於第一狀態，即，’0’。
例如，當第三門檻電壓VC與第一門檻電壓VA皆大於記憶胞的閘極電壓時，在施予第三門檻電壓VC下，記憶胞之通道會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻電壓VA下記憶胞之通道會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為處於第二狀態，即，’1’。
必須瞭解的是，儘管本發明是以MLC NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀取。
例如，以TLC NAND型快閃記憶體為例(如圖11所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的閘極電壓可依據第一門檻電壓VA、第二門檻電壓VB、第三門檻電壓VC、第四門檻電壓VD、第五門檻電壓VE、第六門檻電壓VF與第七門檻電壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。
圖12是根據本發明範例實施例所繪示之管理可複寫式非 揮發性記憶體模組的示意圖。
請參照圖13，記憶體控制器104(或記憶體管理電路202)會以實體頁面為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行寫入運作並且以實體區塊為單位來對可複寫式非揮發性記憶體模組106的記憶胞702進行抹除運作。具體來說，可複寫式非揮發性記憶體模組106的記憶胞702會構成多個實體頁面，並且此些實體頁面會構成多個實體區塊400(0)~400(N)。實體區塊為抹除之最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。實體頁面為程式化的最小單元。即，一個實體頁面為寫入資料的最小單元。每一實體頁面通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，位於同一條字元線上之記憶胞的LSB會構成一個下實體頁面；位於同一條字元線上之記憶胞的CSB會構成一個中實體頁面；並且位於同一條字元線上之記憶胞的MSB會構成一個上實體頁面。
圖13是根據一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是，圖13所示之記憶體控制器的結構僅為一範例，本發明不以此為限。
請參照圖13，記憶體控制器104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制器104的整體 運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶 體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組106的實體區塊；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於USB標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、SD標準、SATA標準、UHS-I介面標準、UHS-II介面標準、MS標準、MMC標準、eMMC介面標準、UFS介面標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複 寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體252、電源管理電路254以及錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。在本範例實施例中，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路256會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。具體來說，錯誤檢查與校正電路256會被設計能夠校正一數目的錯誤位元(以下稱為最大可校正錯誤位元數)。例如，最大可校正錯誤位元數為24。倘若發 生在所讀取之資料的錯誤位元的數目非大於24個時，錯誤檢查與校正電路256就能夠依據錯誤校正碼將錯誤位元校正回正確的值，即此資料為可錯誤校正。反之，錯誤檢查與校正電路256就會回報錯誤校正失敗，即此資料非為可錯誤校正。
如上所述，當欲從記憶胞中讀取資料時，記憶體控制器104(或記憶體管理電路202)會指示可複寫式非揮發性記憶體模組106的控制電路2212對連接至欲讀取的記憶胞的字元線施予所設定之讀取電壓組，以驗證記憶胞的通道儲存狀態。特別是，在寫入與抹除過程中，可複寫式非揮發性記憶體模組106的記憶胞702會隨著電子多次的注入與移除而造成部份結構磨損，例如穿遂氧化層，導致電子寫入速度增加並造成臨界電壓分佈變寬(如圖14的虛線所示)。因此，原先以第一讀取電壓值組所設定的門檻電壓組可能無法正確地區別記憶胞的儲存狀態。為了解決這個問題，在本範例實施例中，當從實體頁面中讀取的資料中的錯誤位元的數目超過一預設門檻值時，記憶體控制器104(或記憶體管理電路202)會施予單一檢測電壓至對應的字元線以獲取關於字元線上之記憶胞的資料保留能力的資訊並據此調整門檻電壓組。在此，預設門檻值可被設定為小於或等於最大可校正錯誤位元數。具體來說，在預設門檻值被設定為等於最大可校正錯誤位元數的例子中，若從實體頁面中讀取的資料中的錯誤位元的數目超過此預設門檻值時，則表示資料無法被錯誤校正。而在預設門檻值被設定為小於最大可校正錯誤位元數的例子中，若從實體頁面中讀取的 資料中的錯誤位元的數目超過此預設門檻值時，則表示資料可能仍可被錯誤校正，但錯誤位元的數目較多。
具體來說，當從一個實體頁面(以下稱為第一實體頁面)讀取資料時，記憶體控制器104(或記憶體管理電路202)會一併從此實體頁面中讀取對應的錯誤檢查與校正碼，並且記憶體控制器104(或錯誤檢查與校正電路256)會執行錯誤檢查與校正程序以驗證所讀取的資料是否存有錯誤位元並且在發現錯誤位元時嘗試校正此錯誤位元。特別是，倘若錯誤位元的數目大於預設門檻值時，記憶體控制器104(或記憶體管理電路202)會施予單一檢測電壓至構成第一實體頁面之記憶胞所連接的字元線上以從此些記憶胞中讀取多個驗證位元資料。也就是說，此單一檢測電壓會被當作為讀取電壓來施予至控制閘(control gate)，並藉由記憶胞之通道的導通狀態，來識別記憶胞所儲存之位元資料的狀態。
例如，在可複寫式非揮發性記憶體模組106為MLC NAND快閃記憶體模組的例子中，單一檢測電壓為介於第一讀取電壓值組中設定為第一門檻電壓VA的電壓值與第一讀取電壓值組中設定為第三門檻電壓VC的電壓值之間。再例如，在可複寫式非揮發性記憶體模組106為TLC NAND快閃記憶體模組的例子中，單一檢測電壓為介於第一讀取電壓值組中設定為第一門檻電壓VA的電壓值與第一讀取電壓值組中設定為第七門檻電壓VG的電壓值之間。
在獲取驗證位元資料之後，記憶體控制器104(或記憶體 管理電路202)會計算所獲取的驗證位元資料之中被識別為第一狀態的位元資料的變動量。更詳細來說，在記憶體儲存裝置100生產時，記憶體控制器104(或記憶體管理電路202)會將檢測資料程式化至記憶胞中，施予此單一檢測電壓至字元線以讀取多個初始驗證位元資料並且計算此些初始驗證位元資料之中被識別為第一狀態的位元資料的數目。特別是，關於此些初始驗證位元資料之中被識別為第一狀態的位元資料的數目的資訊會被記錄，並且之後在獲取驗證位元資料之後，記憶體控制器104(或記憶體管理電路202)會計算所獲取的驗證位元資料之中被識別為第一狀態的位元資料的數目並且藉由將所獲取的驗證位元資料之中被識別為第一狀態的位元資料的數目減去初始驗證位元資料之中被識別為第一狀態的位元資料的數目來獲取被識別為第一狀態的位元資料的變動量。
在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會根據此變動量來查詢一讀取電壓對應表以獲取新的讀取電壓值組(以下稱為第二讀取電壓值組)並且以第二讀取電壓值組來設定用於第一實體頁面之讀取運作所使用的門檻電壓組。具體來說，對應可複寫式非揮發性記憶體模組106之記憶胞的各種臨界電壓分佈的適當讀取電壓值會事先以模擬方式來計算獲得並且記錄在讀取電壓對應表中。例如，一個用以評估對應可複寫式非揮發性記憶體模組106之記憶胞的臨界電壓的偏移的函數，可根據可複寫式非揮發性記憶體模組106之記憶胞之中被識別為第 一狀態之記憶胞的數目、記憶胞的抹除次數以或其他可指示記憶胞損耗的資訊來被建立，並且對應此偏移的適當讀取電壓值會被計算並記錄在讀取電壓對應表中。在記憶體儲存裝置100生產時，讀取電壓對應表會被載入至可複寫式非揮發性記憶體模組106或者記憶體控制器104內的非揮發性儲存電路中。由於記憶胞中位元資料之中被識別為第一狀態的位元資料的變動量可用於識別記憶胞之臨界電壓分佈的變化程度，因此，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會根據被識別為第一狀態的位元資料的變動量從讀取電壓對應表中獲取更適合的讀取電壓值組來作為用於執行讀取運作的門檻電壓組。值得一提的是，儘管在本範例實施例中是以查詢讀取電壓對應表來獲取適當讀取電壓值，但本發明不限於此。在另一範例實施例中，記憶體控制器104(或記憶體管理電路202)亦可根據被識別為第一狀態的位元資料的變動量透過預先設計之公式來運算出適當讀取電壓值。
特別是，在另一範例實施例中，倘若使用第二讀取電壓值組從第一實體頁面中讀取的資料中的錯誤位元的數目大於預設門檻值時，記憶體控制器104(或記憶體管理電路202)更會根據一容差(Margin)來微調第二讀取電壓值組以獲取微調後的讀取電壓值組(以下稱為第三讀取電壓值組)並且以第三讀取電壓值組作為門檻電壓組以對第一實體頁面執行重新讀取(retry read)運作。
圖15是根據一範例實施例所繪示之資料讀取方法的流程 圖。
請參照圖15，在步驟S1501中，記憶體控制器104(或記憶體管理電路202)會施予以第一讀取電壓值組設定的門檻電壓組至構成一實體頁面(以下稱為第一實體頁面)之記憶胞所連接的字元線(以下稱為第一字元線)以從第一實體頁面中讀取資料。例如，記憶體控制器104(或記憶體管理電路202)是根據主機系統1000的讀取指令來從第一實體頁面中讀取資料或者是執行資料合併運作而從第一實體頁面中讀取欲搬移的資料。
在步驟S1503中，記憶體控制器104(或記憶體管理電路202)會判斷以第一讀取電壓值組設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於預設門檻值。
倘若從以第一讀取電壓值組設定的門檻電壓組第一實體頁面中所讀取的資料中的錯誤位元的數目非大於預設門檻值時，在步驟S1505中，記憶體控制器104(或記憶體管理電路202)會將已錯誤校正的資料傳送給主機系統1000。
倘若以第一讀取電壓值組設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目大於預設門檻值時，在步驟S1507中，記憶體控制器104(或記憶體管理電路202)會施予單一測試電壓至第一字元線以讀取多個驗證位元資料並且在步驟S1509中記憶體控制器104(或記憶體管理電路202)會計算驗證位元資料之中被識別為第一狀態的位元資料的變動量。計算被識別為第一狀態的位元資料的變動量的範例已詳細描述如上，在此不 再重覆說明。
之後，在步驟S1511中，記憶體控制器104(或記憶體管理電路202)會根據被識別為第一狀態的位元資料的變動量查詢讀取電壓對應表以獲取新的讀取電壓值組(以下稱為第二讀取電壓值組)並且以第二讀取電壓值組來設定對應第一字元線的門檻電壓組。
然後，在步驟S1513中，記憶體控制器104(或記憶體管理電路202)會施予以第二讀取電壓值組設定的門檻電壓組至第一字元線以從第一實體頁面中讀取資料，並且在步驟S1515中，記憶體控制器104(或記憶體管理電路202)會判斷以第二讀取電壓值組設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於預設門檻值。
倘若從以第二讀取電壓值組設定的門檻電壓組第一實體頁面中所讀取的資料中的錯誤位元的數目非大於預設門檻值時，步驟S1505會被執行。
倘若以第二讀取電壓值組設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目大於預設門檻值時，在步驟S1517中，記憶體控制器104(或記憶體管理電路202)會以在第二讀取電壓值組的至少一讀取電壓值中加入一容差以獲取微調的讀取電壓值組(以下稱為第三讀取電壓值組)且以第三讀取電壓值組來設定對應第一字元線的門檻電壓組。
之後，在步驟S1519中，記憶體控制器104(或記憶體管 理電路202)會施予以第三讀取電壓值組設定的門檻電壓組至第一字元線以對第一實體頁面執行重新讀取運作。
然後，在步驟S1521中，記憶體控制器104(或記憶體管理電路202)會判斷以第三讀取電壓值組設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於預設門檻值。
倘若從以第三讀取電壓值組設定的門檻電壓組第一實體頁面中所讀取的資料中的錯誤位元的數目非大於預設門檻值時，步驟S1505會被執行。
倘若以第三讀取電壓值組設定的門檻電壓組從第一實體頁面中所讀取的資料中的錯誤位元的數目非大於預設門檻值時，在步驟S1523中，記憶體控制器104(或記憶體管理電路202)會輸出讀取錯誤訊息。
值得一提的是，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)是在讀取資料並發生錯誤位元的數目大於一預定門檻值時，透過施予單一測試電壓至對應的字元線以讀取多個驗證位元資料並根據被識別為第一狀態的位元資料的變動量來調整讀取電壓。然而，本發明不限於此，在本發明另一範例實施例中，記憶體控制器104(或記憶體管理電路202)亦可記錄可複寫式非揮發性記憶體模組106的抹除次數並且當可複寫式非揮發性記憶體模組106的抹除次數大於一抹除次數門檻值時，執行本範例實施例所述的讀取電壓調整運作。具體來說，記憶體控制器 104(或記憶體管理電路202)會儲存關於抹除次數的記錄，並且每當對實體區塊執行抹除指令時，記憶體控制器104(或記憶體管理電路202)會將此抹除次數加1。並且，當此抹除次數大於抹除次數門檻值，表示記憶胞已有相當的磨損，因此，記憶體控制器104(或記憶體管理電路202)會執行本範例實施例的讀取電壓調整運作，以正確地識別記憶胞的儲存狀態。
值得一提的是，儘管在本範例實施例中記憶體管理電路202是實作在記憶體控制器104中，但本發明不限於此。在本發明另一範例實施例中，記憶體管理電路202亦可實作在可複寫式非易失性記憶體模組106的控制電路中並透過一介面電性連接至可複寫式非易失性記憶體模組106的存儲胞陣列2202。
綜上所述，本發明的資料讀取方法、記憶體控制器、記憶體儲存裝置與可複寫式非揮發性記憶體模組可以根據記憶胞的劣化程度動態地調整適當的讀取電壓由此避免資料的遺失。
S1501、S1503、S1505、S1507、S1509、S1511、S1513、S1515、S1517、S1519、S1521、S1523‧‧‧資料讀取方法的步驟

Claims (25)

  1. 一種資料讀取方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一記憶胞可儲存至少一個位元資料，每一位元資料可根據一電壓被識別為一第一狀態或一第二狀態，並且該些記憶胞構成多個實體頁面，該資料讀取方法包括：施予一檢測電壓至該些字元線之中的一第一字元線以讀取多個驗證位元資料，其中一門檻電壓組會以一第一讀取電壓值組來設定且被配置用於該第一字元線；計算該些驗證位元資料之中被識別為該第一狀態的位元資料的一變動量；根據該變動量來獲取一第二讀取電壓值組；以該第二讀取電壓值組來更新該門檻電壓組；以及使用以該第二讀取電壓值組所更新的該門檻電壓組從該些實體頁面之中的一第一實體頁面中讀取資料，其中該些記憶胞之中構成該第一實體頁面的記憶胞電性連接至該第一字元線。
  2. 如申請專利範圍第1項所述的資料讀取方法，更包括：將一檢測資料程式化至該第一字元線所連接的記憶胞中並且施予該檢測電壓至該第一字元線以讀取多個初始驗證位元資料；以及 計算該些初始驗證位元資料之中被識別為該第一狀態的位元資料的數目。
  3. 如申請專利範圍第2項所述的資料讀取方法，其中計算該些驗證位元資料之中被識別為該第一狀態的位元資料的該變動量的步驟包括：計算該些驗證位元資料之中被識別為該第一狀態的位元資料的數目；以及藉由將該些驗證位元資料之中被識別為該第一狀態的位元資料的數目減去該些初始驗證位元資料之中被識別為該第一狀態的位元資料的數目以獲取該變動量。
  4. 如申請專利範圍第1項所述的資料讀取方法，更包括：判斷使用以該第二讀取電壓值組所更新的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於一預設門檻值；倘若使用以該第二讀取電壓值組所更新的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目大於該預設門檻值時，使用一容差來微調該第二讀取電壓值組以產生一第三讀取電壓值組，並且以該第三讀取電壓值組來更新該門檻電壓組；以及使用以該第三讀取電壓值組所更新的該門檻電壓組來對該第一實體頁面進行一重新讀取。
  5. 如申請專利範圍第1項所述的資料讀取方法，其中該第一 讀取電壓值組包括多個讀取電壓值並且該檢測電壓的值等於該些讀取電壓值之中的一最大讀取電壓值或者介於該些讀取電壓之中的該最大讀取電壓值與該些讀取電壓之中的一次大讀取電壓值之間。
  6. 如申請專利範圍第1項所述的資料讀取方法，更包括：使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中讀取資料；判斷使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於一預設門檻值；其中所述施予該檢測電壓至該第一字元線以讀取該些驗證位元資料的步驟是在使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目大於該預設門檻值時被執行。
  7. 如申請專利範圍第1項所述的資料讀取方法，更包括：判斷該可複寫式非揮發性記憶體模組的一抹除次數是否大於一抹除次數門檻值，其中所述施予該檢測電壓至該第一字元線以讀取該些驗證位元資料的步驟是在該可複寫式非揮發性記憶體模組的該抹除次數大於該抹除次數門檻值時被執行。
  8. 如申請專利範圍第1項所述的資料讀取方法，其中所述根據該變動量來獲取該第二讀取電壓值組的步驟包括： 根據該變動量查詢一讀取電壓對應表以獲取該第二讀取電壓值組。
  9. 一種控制電路，用於從一可複寫式非揮發性記憶體模組的多個記憶胞中讀取資料，該控制電路包括：一介面，用以電性連接該些記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一記憶胞可儲存至少一個位元資料，每一位元資料可根據一電壓被識別為一第一狀態或一第二狀態，並且該些記憶胞構成多個實體頁面；以及一記憶體管理電路，耦接至該介面，並且用以施予一檢測電壓至該些字元線之中的一第一字元線以讀取多個驗證位元資料，其中該記憶體管理電路設定一第一讀取電壓值組作為用於該第一字元線的一門檻電壓組，其中該記憶體管理電路更用以計算該些驗證位元資料之中被識別為該第一狀態的位元資料的一變動量，並且根據該變動量來獲取一第二讀取電壓值組，其中該記憶體管理電路更用以以該第二讀取電壓值組來更新該門檻電壓組並且使用以該第二讀取電壓值組所更新的該門檻電壓組從該些實體頁面之中的一第一實體頁面中讀取資料，其中該些記憶胞之中構成該第一實體頁面的記憶胞電性連接至該第一字元線。
  10. 如申請專利範圍第9項所述的控制電路，其中該記憶體 管理電路更用以將一檢測資料程式化至該第一字元線所連接的記憶胞中並且施予該檢測電壓至該第一字元線以讀取多個初始驗證位元資料，其中該記憶體管理電路更用以計算該些初始驗證位元資料之中被識別為該第一狀態的位元資料的數目。
  11. 如申請專利範圍第10項所述的控制電路，其中在計算該些驗證位元資料之中被識別為該第一狀態的位元資料的該變動量的運作中，該記憶體管理電路計算該些驗證位元資料之中被識別為該第一狀態的位元資料的數目，並且藉由將該些驗證位元資料之中被識別為該第一狀態的位元資料的數目減去該些初始驗證位元資料之中被識別為該第一狀態的位元資料的數目以獲取該變動量。
  12. 如申請專利範圍第9項所述的控制電路，其中該記憶體管理電路更用以判斷使用以該第二讀取電壓值組所更新的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於一預設門檻值，倘若使用以該第二讀取電壓值組所更新的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目大於該預設門檻值時，該記憶體管理電路更用以使用一容差來微調該第二讀取電壓值組以產生一第三讀取電壓值組，以該第三讀取電壓值組來更新該門檻電壓組，並且使用以該第三讀取電壓值組所更新的該門檻電壓組來對該第一實體頁面進行一重新讀取。
  13. 如申請專利範圍第9項所述的控制電路，其中該第一讀取電壓值組包括多個讀取電壓值並且該檢測電壓的值等於該些讀取電壓值之中的一最大讀取電壓值或者介於該些讀取電壓之中的該最大讀取電壓值與該些讀取電壓之中的一次大讀取電壓值之間。
  14. 如申請專利範圍第9項所述的控制電路，其中該記憶體管理電路使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中讀取資料，並且判斷使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於一預設門檻值，其中該記憶體管理電路是在使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目大於該預設門檻值時施予該檢測電壓至該第一字元線以讀取該些驗證位元資料。
  15. 如申請專利範圍第9項所述的控制電路，其中該記憶體管理電路更用以判斷該可複寫式非揮發性記憶體模組的一抹除次數是否大於一抹除次數門檻值，其中該記憶體管理電路是在該可複寫式非揮發性記憶體模組的該抹除次數大於該抹除次數門檻值時施予該檢測電壓至該第一字元線以讀取該些驗證位元資料。
  16. 如申請專利範圍第9項所述的控制電路，其中在所述根據該變動量來獲取該第二讀取電壓值組的運作中，該記憶體管理 電路根據該變動量查詢一讀取電壓對應表以獲取該第二讀取電壓值組。
  17. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個記憶胞、多條字元線與多條位元線，每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一記憶胞可儲存至少一個位元資料，每一位元資料可根據一電壓被識別為一第一狀態或一第二狀態，並且該些記憶胞構成多個實體頁面；以及一記憶體控制器，耦接至該連接器與該可複寫式非揮發性記憶體模組，且用以施予一檢測電壓至該些字元線之中的一第一字元線以讀取多個驗證位元資料，其中該記憶體控制器設定一第一讀取電壓值組作為用於該第一字元線的一門檻電壓組，其中該記憶體控制器更用以計算該些驗證位元資料之中被識別為該第一狀態的位元資料的一變動量，並且根據該變動量來獲取一第二讀取電壓值組，其中該記憶體控制器更用以以該第二讀取電壓值組來更新該門檻電壓組並且使用以該第二讀取電壓值組所更新的該門檻電壓組從該些實體頁面之中的一第一實體頁面中讀取資料，其中該些記憶胞之中構成該第一實體頁面的記憶胞電性連接至該第一字元線。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制器更用以將一檢測資料程式化至該第一字元線所連接的記憶胞中並且施予該檢測電壓至該第一字元線以讀取多個初始驗證位元資料，其中該記憶體控制器更用以計算該些初始驗證位元資料之中被識別為該第一狀態的位元資料的數目。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中在計算該些驗證位元資料之中被識別為該第一狀態的位元資料的該變動量的運作中，該記憶體控制器計算該些驗證位元資料之中被識別為該第一狀態的位元資料的數目，並且藉由將該些驗證位元資料之中被識別為該第一狀態的位元資料的數目減去該些初始驗證位元資料之中被識別為該第一狀態的位元資料的數目以獲取該變動量。
  20. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該該記憶體控制器更用以判斷使用以該第二讀取電壓值組所更新的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於一預設門檻值，倘若使用以該第二讀取電壓值組所更新的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目大於該預設門檻值時，該記憶體管理電路更用以使用一容差來微調該第二讀取電壓值組以產生一第三讀取電壓值組，以該第三讀取電壓值組來更新該門檻電壓組，並且使用以該第三讀取電壓值組所更新的該 門檻電壓組來對該第一實體頁面進行一重新讀取。
  21. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該第一讀取電壓值組包括多個讀取電壓值並且該檢測電壓的值等於該些讀取電壓值之中的一最大讀取電壓值或者介於該些讀取電壓之中的該最大讀取電壓值與該些讀取電壓之中的一次大讀取電壓值之間。
  22. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制器使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中讀取資料，並且判斷使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目是否大於一預設門檻值，其中該記憶體控制器是在使用以該第一讀取電壓值組所設定的該門檻電壓組從該第一實體頁面中所讀取的資料中的錯誤位元的數目大於該預設門檻值時施予該檢測電壓至該第一字元線以讀取該些驗證位元資料。
  23. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制器更用以判斷該可複寫式非揮發性記憶體模組的一抹除次數是否大於一抹除次數門檻值，其中該記憶體控制器是在該可複寫式非揮發性記憶體模組的該抹除次數大於該抹除次數門檻值時施予該檢測電壓至該第一字元線以讀取該些驗證位元資料。
  24. 如申請專利範圍第17項所述的記憶體儲存裝置，其中在 所述根據該變動量來獲取該第二讀取電壓值組的運作中，該記憶體控制器根據該變動量查詢一讀取電壓對應表以獲取該第二讀取電壓值組。
  25. 一種記憶體模組，包括：多條字元線；多條位元線；多個記憶胞，其中每一該些記憶胞與該些字元線的其中一條字元線以及該些位元線的其中一條位元線電性連接，每一記憶胞可儲存至少一個位元資料，每一位元資料可根據一電壓被識別為一第一狀態或一第二狀態，並且該些記憶胞構成多個實體頁面；以及一控制電路，耦接至該些字元線、該些位元線與該些記憶胞，且用以施予一檢測電壓至該些字元線之中的一第一字元線以讀取多個驗證位元資料，其中該控制電路設定一第一讀取電壓值組作為用於該第一字元線的一門檻電壓組，其中該控制電路更用以計算該些驗證位元資料之中被識別為該第一狀態的位元資料的一變動量，並且根據該變動量來獲取一第二讀取電壓值組，其中該控制電路器更用以以該第二讀取電壓值組來更新該門檻電壓組並且使用以該第二讀取電壓值組所更新的該門檻電壓組從該些實體頁面之中的一第一實體頁面中讀取資料，其中該些記憶胞之中構成該第一實體頁面的記憶胞電性連接至該第一字元 線。
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Title
Miccoli, C. et al., "Threshold-Voltage Instability Due to Damage Recovery in Nanoscale NAND Flash Memories", IEEE Transactions on Electron Devices, Volume: 58 , Issue: 8, Aug. 2011 *

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