TWI479489B - 資料寫入方法、記憶體控制器與記憶體儲存裝置 - Google Patents

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Description

資料寫入方法、記憶體控制器與記憶體儲存裝置
本發明是有關於一種用於可複寫式非揮發性記憶體模組的資料寫入方法及使用此方法的記憶體控制器與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
請參照圖1，快閃記憶體元件1包含用於儲存電子的電荷捕捉層(charge traping layer)2、用於施加偏壓的控制閘極(Control Gate)3、穿遂氧化層(Tunnel Oxide)4與多晶矽間介電層(Interpoly Dielectric)5。當欲寫入資料至快閃記憶體元件1時，可藉由將電子注入電荷補捉層2以改變快閃記憶體元件1的臨界電壓，由此定義快閃記憶體元件1的數位高低態，而實現儲存資料的功能。在此，注入電子至電荷補捉層2的過程稱為程式化。反之，當欲將所儲存之資 料移除時，藉由將所注入之電子從電荷補捉層2中移除，則可使快閃記憶體元件1回復為未被程式化前的狀態。
在寫入與抹除過程中，快閃記憶體元件1會隨著電子的多次的注入與移除而造成磨損，導致電子寫入速度增加並造成臨界電壓分佈變寬。因此，在快閃記憶體元件1被程式化後無法被正確地識別其儲存狀態，而產生錯誤位元。
本發明提供一種資料寫入方法，其能夠有效地防止過度程式化並減少錯誤位元的發生。
本發明提供一種記憶體控制器，其能夠有效地防止過度程式化並減少錯誤位元的發生。
本發明提供一種記憶體儲存裝置，能夠有效地防止過度程式化並減少錯誤位元的發生。
本發明範例實施例提出一種資料寫入方法，用於將資料寫入至可複寫式非揮發性記憶體模組的記憶胞。本資料寫入方法包括記錄此記憶胞的磨損程度值。本資料寫入方法還包括根據此記憶胞的磨損程度值調整對應此記憶胞的注入電子量，並且對此記憶胞的電荷補捉層注入此注入電子量，以將上述資料寫入至記憶胞中。
在本發明之一實施例中，上述根據此記憶胞的磨損程度值調整對應此記憶胞的注入電子量，並且對此記憶胞的電荷補捉層注入此注入電子量，以將上述資料寫入至記憶胞中的步驟包括：根據此記憶胞的磨損程度值，調整對應 此記憶胞的初始寫入電壓與寫入電壓脈衝時間的至少其中之一，並且使用對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間程式化此記憶胞，以將資料寫入至此記憶胞中。
在本發明之一實施例中，上述根據記憶胞的磨損程度值調整對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間的至少其中之一的步驟包括：隨著此記憶胞的磨損程度值增加，降低對應此記憶胞的初始寫入電壓。
在本發明之一實施例中，上述隨著記憶胞的磨損程度值增加，降低對應此記憶胞的初始寫入電壓的步驟包括：判斷此記憶胞的磨損程度值是否小於第一門檻值；倘若此記憶胞的磨損程度值小於第一門檻值時，使用第一寫入電壓作為所述初始寫入電壓；倘若此記憶胞的磨損程度值非小於第一門檻值時，判斷此記憶胞的磨損程度值是否小於第二門檻值；倘若此記憶胞的磨損程度值小於第二門檻值時，使用第二寫入電壓作為初始寫入電壓；倘若此記憶胞的磨損程度值非小於第二門檻值時，使用第三寫入電壓作為所述初始寫入電壓，其中第一寫入電壓大於第二寫入電壓，並且第二寫入電壓大於第三寫入電壓。
在本發明之一實施例中，上述根據記憶胞的磨損程度值調整對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間的至少其中之一的步驟包括：隨著此記憶胞的磨損程度值增加，減少對應此記憶胞的寫入電壓脈衝時間。
在本發明之一實施例中，所述隨著記憶胞的磨損程度值增加，減少對應此記憶胞的所述寫入電壓脈衝時間的步 驟包括：判斷此記憶胞的磨損程度值是否小於第一門檻值；倘若此記憶胞的磨損程度值小於第一門檻值時，使用第一時間作為寫入電壓脈衝時間；倘若此記憶胞的磨損程度值非小於第一門檻值時，判斷此記憶胞的磨損程度值是否小於第二門檻值；倘若記憶胞的磨損程度值小於第二門檻值時，使用第二時間作為寫入電壓脈衝時間；倘若記憶胞的磨損程度值非小於第二門檻值時，使用第三時間作為寫入電壓脈衝時間，其中第一時間大於第二時間，並且第二時間大於第三時間。
在本發明之一實施例中，上述記憶胞的磨損程度值是依據此記憶胞的抹除次數、寫入次數、錯誤位元數、錯誤位元比例及讀取次數的至少其中之一來決定。
本發明一範例實施例提出一種記憶體控制器，用於將資料寫入至可複寫式非揮發性記憶體模組的記憶胞。本記憶體控制器包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面。記憶體管理電路用以記錄此記憶胞的磨損程度值，並且根據此記憶胞的磨損程度值調整對應此記憶胞的注入電子量，並且對此記憶胞的電荷補捉層注入此注入電子量，以將上述資料寫入至記憶胞中。
在本發明之一實施例中，在上述根據此記憶胞的磨損程度值調整對應此記憶胞的注入電子量，並且對此記憶胞的電荷補捉層注入此注入電子量，以將上述資料寫入至記憶胞中的運作中，記憶體管理電路會根據此記憶胞的磨損 程度值，調整對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間的至少其中之一，並且使用對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間程式化此記憶胞，以將資料寫入至此記憶胞中。
在本發明之一實施例中，在上述根據記憶胞的磨損程度值調整對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間的至少其中之一的運作中，記憶體管理電路用以隨著此記憶胞的磨損程度值增加，降低對應此記憶胞的初始寫入電壓。
在本發明之一實施例中，在上述隨著此記憶胞的磨損程度值增加而降低對應此記憶胞的所述初始寫入電壓的運作中，記憶體管理電路判斷此記憶胞的磨損程度值是否小於第一門檻值。倘若此記憶胞的磨損程度值小於第一門檻值時，記憶體管理電路使用第一寫入電壓作為所述初始寫入電壓。倘若此記憶胞的磨損程度值非小於第一門檻值時，記憶體管理電路會判斷此記憶胞的磨損程度值是否小於第二門檻值。倘若此記憶胞的磨損程度值小於第二門檻值時，記憶體管理電路會使用第二寫入電壓作為初始寫入電壓。倘若記憶胞的磨損程度值非小於第二門檻值時，記憶體管理電路使用第三寫入電壓作為初始寫入電壓，其中第一寫入電壓大於第二寫入電壓，並且第二寫入電壓大於該第三寫入電壓。
在本發明之一實施例中，在上述根據記憶胞的磨損程度值調整對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間的至少其中之一的運作中，記憶體管理電路用以隨著此 記憶胞的磨損程度值增加，減少對應此記憶胞的所述寫入電壓脈衝時間。
在本發明之一實施例中，在隨著記憶胞的磨損程度值增加而減少對應此記憶胞的寫入電壓脈衝時間的運作中，記憶體管理電路會判斷此記憶胞的磨損程度值是否小於第一門檻值。倘若此記憶胞的磨損程度值小於第一門檻值時，記憶體管理電路會使用第一時間作為寫入電壓脈衝時間。倘若此記憶胞的磨損程度值非小於第一門檻值時，記憶體管理電路會判斷此記憶胞的磨損程度值是否小於第二門檻值。倘若此記憶胞的磨損程度值小於第二門檻值時，記憶體管理電路會使用第二時間作為寫入電壓脈衝時間。倘若此記憶胞的磨損程度值非小於第二門檻值時，記憶體管理電路會使用第三時間作為寫入電壓脈衝時間，其中第一時間大於第二時間，並且第二時間大於第三時間。
本發明一範例實施例提出一種記憶體儲存裝置，其包括連接器、可複寫式非揮發性記憶體模組與記憶體控制器。連接器用以耦接至主機系統。記憶體控制器耦接至連接器與可複寫式非揮發性記憶體模組。記憶體控制器用以記錄此記憶胞的磨損程度值，並且根據此記憶胞的磨損程度值調整對應此記憶胞的注入電子量，並且對此記憶胞的電荷補捉層注入此注入電子量，以將上述資料寫入至記憶胞中。
在本發明之一實施例中，在上述根據此記憶胞的磨損程度值調整對應此記憶胞的注入電子量，並且對此記憶胞的電荷補捉層注入此注入電子量，以將上述資料寫入至記 憶胞中的運作中，記憶體控制器會根據此記憶胞的磨損程度值，調整對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間的至少其中之一，並且使用對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間程式化此記憶胞，以將資料寫入至此記憶胞中。
在本發明之一實施例中，在上述根據記憶胞的磨損程度值調整對應此記憶胞的初始寫入電壓與寫入電壓脈衝時間的至少其中之一的運作中，記憶體控制器用以隨著此記憶胞的磨損程度值增加，降低對應此記憶胞的初始寫入電壓。
在本發明之一實施例中，在上述隨著此記憶胞的磨損程度值增加而降低對應此記憶胞的所述初始寫入電壓的運作中，記憶體控制器判斷此記憶胞的磨損程度值是否小於第一門檻值。倘若此記憶胞的磨損程度值小於第一門檻值時，記憶體控制器使用第一寫入電壓作為所述初始寫入電壓。倘若此記憶胞的磨損程度值非小於第一門檻值時，記憶體控制器會判斷此記憶胞的磨損程度值是否小於第二門檻值。倘若此記憶胞的磨損程度值小於第二門檻值時，記憶體控制器會使用第二寫入電壓作為初始寫入電壓。倘若記憶胞的磨損程度值非小於第二門檻值時，記憶體控制器使用第三寫入電壓作為初始寫入電壓，其中第一寫入電壓大於第二寫入電壓，並且第二寫入電壓大於該第三寫入電壓。
在本發明之一實施例中，在上述根據記憶胞的磨損程度值調整對應此記憶胞的初始寫入電壓與寫入電壓脈衝時 間的至少其中之一的運作中，記憶體控制器用以隨著此記憶胞的磨損程度值增加，減少對應此記憶胞的所述寫入電壓脈衝時間。
在本發明之一實施例中，在隨著記憶胞的磨損程度值增加而減少對應此記憶胞的寫入電壓脈衝時間的運作中，記憶體控制器會判斷此記憶胞的磨損程度值是否小於第一門檻值。倘若此記憶胞的磨損程度值小於第一門檻值時，記憶體控制器會使用第一時間作為寫入電壓脈衝時間。倘若此記憶胞的磨損程度值非小於第一門檻值時，記憶體控制器會判斷此記憶胞的磨損程度值是否小於第二門檻值。倘若此記憶胞的磨損程度值小於第二門檻值時，記憶體控制器會使用第二時間作為寫入電壓脈衝時間。倘若此記憶胞的磨損程度值非小於第二門檻值時，記憶體控制器會使用第三時間作為寫入電壓脈衝時間，其中第一時間大於第二時間，並且第二時間大於第三時間。
基於上述，本發明範例實施例的資料寫入方法、記憶體控制器與記憶體儲存裝置能夠根據記憶胞的磨損，調整注入至記憶胞的電子，由此正確地將資料寫入至記憶胞中。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
在寫入與抹除過程中，快閃記憶體元件會隨著電子的多次的注入與移除而造成部份結構磨損，例如穿遂氧化 層，導致電子寫入速度增加並造成臨界電壓分佈變寬。為了能夠使資料被正確地儲存，如圖2所示，在本發明範例實施例中，記憶胞的磨損程度會被記錄(S1001)；對應此記憶胞的注入電子量會根據此記憶胞的磨損程度被調整(S1003)並且此注入電子量會被注入至此記憶胞的電荷捕捉層，以將資料寫入至此記憶胞中(S1005)。為了能夠使本發明能夠更清楚地被理解，以下將以數個範例實施例來作詳細說明。
[第一範例實施例]
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖3是根據第一範例實施例所繪示的主機系統與記憶體儲存裝置。
請參照圖3，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖4的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖4所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料 傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖4所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖5所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖6是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
請參照圖6，記憶體儲存裝置100包括連接器102、記憶體控制器104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接器102是相容於通用序列匯流排(Universal Serial Bus,USB)標準。然而，必須瞭解的 是，本發明不限於此，連接器102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、安全數位(Secure Digital,SD)介面標準、序列先進附件(Serial Advanced Technology Attachment,SATA)標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。
記憶體控制器104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制器104，並且用以儲存主機系統1000所寫入之資料。在本範例實施例中，可複寫式非揮發性記憶體模組106為多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組 (即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖7是根據第一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖7，可複寫式非揮發性記憶體模組106包括記憶胞陣列2202、字元線控制電路2204、位元線控制電路2206、行解碼器(column decoder)2208、資料輸入/輸出緩衝器2210與控制電路2212。
記憶胞陣列2202包括用以儲存資料的多個記憶胞(如圖1所示)、連接此些記憶胞的多條位元線(圖未示)、多條字元線與共用源極線(圖未示)。記憶胞是以陣列方式配置在位元線與字元線的交叉點上。當從記憶體控制器130接收到寫入指令或讀取資料時，控制電路2212會控制字元線控制電路2204、位元線控制電路2206、行解碼器2208、資料輸入/輸出緩衝器2210來寫入資料至記憶體陣列202或從記憶體陣列202中讀取資料，其中字元線控制電路2204用以控制施予至字元線的字元線電壓，位元線控制電路2206用以控制位元線，行解碼器2208依據指令中的解 碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器2210用以暫存資料。
在本範例實施例中，可複寫式非揮發性記憶體模組106為MLC NAND型快閃記憶體模組，其使用多種閘極電壓來代表多位元(bits)的資料。具體來說，記憶胞陣列2202的每一記憶胞具有多個儲存狀態，並且此些儲存狀態是以多個門檻電壓來區分。
圖8是根據第一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
請參照圖8，以MLC NAND型快閃記憶體為例，每一記憶胞中的閘極電壓可依據第一門檻電壓VA、第二門檻電壓VB與第三門檻電壓VC而區分為4種儲存狀態，並且此些儲存狀態分別地代表"11"、"10"、"00"與"01"。換言之，每一個儲存狀態包括最低有效位元(Least Significant Bit，LSB)以及最高有效位元(Most Significant Bit，MSB)。在本範例實施例中，儲存狀態(即，"11"、"10"、"00"與"01")中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，在第一範例實施例中，每一記憶胞可儲存2個位元資料。必須瞭解的是，圖8所繪示的閘極電壓及其儲存狀態的對應僅為一個範例。在本發明另一範例實施例中，閘極電壓與儲存狀態的對應亦可是隨著閘極電壓越大而以"11"、"10"、"01"與"00"排列。或者，閘極電壓所對應之儲存狀態亦可為對實際儲存值進行映射或反相後之值，此外，在另一範例時實例中，亦可定義從 左側算起之第1個位元的值為MSB，而從左側算起之第2個位元的值為LSB。
在本範例實施例中，每一記憶胞可儲存2個位元資料，因此同一條字元線上的記憶胞會構成2個實體頁面(即，下實體頁面與上實體頁面)的儲存空間。也就是說，每一記憶胞的LSB是對應下實體頁面，並且每一記憶胞的MSB是對應上實體頁面。此外，在記憶胞陣列2202中數個實體頁面會構成一個實體區塊，並且實體區塊為執行抹除運作的最小單位。亦即，每一實體區塊含有最小數目之一併被抹除之記憶胞。
記憶胞陣列2202之記憶胞的資料寫入(或稱為程式化)是利用施予一特定端點之電壓，例如是控制閘極電壓來改變閘極中之一電荷補捉層的電子量，因而改變了記憶胞的閘極電壓，以呈現不同的儲存狀態。例如，當下頁面資料為1且上頁面資料為1時，控制電路2212會控制字元線控制電路2204不改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態保持為"11"。當下頁面資料為1且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"10"。當下頁面資料為0且上頁面資料為0時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電壓，而將記憶胞的儲存狀態改變為"00"。並且，當下頁面資料為0且上頁面資料為1時，字元線控制電路2204會在控制電路2212的控制下改變記憶胞中的閘極電 壓，而將記憶胞的儲存狀態改變為"01"。
圖9是根據第一範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖9，在本範例時實施例中，記憶胞的程式化是透過脈衝寫入/驗證臨界電壓方法來完成。具體來說，欲將資料寫入至記憶胞時，記憶體控制器102會設定初始寫入電壓以及寫入電壓脈衝時間，並且指示可複寫式非揮發性記憶體模組106的控制電路2212使用所設定的初始寫入電壓以及寫入電壓脈衝時間來程式化記憶胞，以進行資料的寫入。之後，記憶體控制器102會使用驗證電壓來對記憶胞進行驗證，以判斷記憶胞是否已處於正確的儲存狀態。倘若記憶胞未被程式化至正確的儲存狀態時，記憶體控制器102指示控制電路2212以目前施予的寫入電壓加上一預設補償值作為新的寫入電壓(亦稱為重複寫入電壓)並且依據新的寫入電壓與寫入電壓脈衝時間再次來程式化記憶胞。反之，倘若記憶胞以被程式化至正確的儲存狀態時，則表示資料已被正確地寫入至記憶胞。例如，初始寫入電壓會被設定為16伏特(Voltage,V)，寫入電壓脈衝時間會被設定為18微秒(microseconds,μs)並且預設補償值被設定為0.6V，但本發明不限於此。在另一範例實施例中，預設補償值亦可漸增或漸減。
圖10是根據第一範例實施例所繪示的驗證記憶胞之儲存狀態的示意圖。
請參照圖10，記憶胞陣列2202之記憶胞的資料讀取 是使用門檻電壓來區分記憶胞的閘極電壓。在讀取下頁資料的運作中，字元線控制電路2204會施予第二門檻電壓VB至記憶胞並且藉由記憶胞的控制閘(control gate)是否導通和對應的運算式(1)來判斷下頁資料的值：LSB=(VB)Lower_pre1 (1)
其中(VB)Lower_pre1表示透過施予第二門檻電壓VB而獲得的第1下頁驗證值。
例如，當第二門檻電壓VB小於記憶胞的閘極電壓時，記憶胞的控制閘(control gate)不會導通並輸出值'0'的第1下頁驗證值，由此LSB會被識別為0。例如，當第二門檻電壓VB大於記憶胞的閘極電壓時，記憶胞的控制閘會導通並輸出值'1'的第1下頁驗證值，由此此LSB會被識別為1。也就是說，用以呈現LSB為1的閘極電壓與用以呈現LSB為0的閘極電壓可透過第二門檻電壓VB而被區分。
在讀取上頁資料的運作中，字元線控制電路2204會分別地施予第三門檻電壓VC與第一門檻電壓VA至記憶胞並且藉由記憶胞的控制閘是否導通和對應的運算式(2)來判斷上頁資料的值：MSB=((VA)Upper_pre2)xor(~(VC)Upper_pre1) (2)
其中(VC)Upper_pre1表示透過施予第三門檻電壓VC而獲得的第1上頁驗證值，並且(VA)Upper_pre2表示透過施予第一門檻電壓VA而獲得的第2上頁驗證值，其中符號”~”代表反相。此外，在本範例實施例中，當第三門檻電 壓VC小於記憶胞的閘極電壓時，記憶胞的控制閘不會導通並輸出值'0'的第1上頁驗證值((VC)Upper_pre1)，當第一門檻電壓VA小於記憶胞的閘極電壓時，記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值((VA)Upper_pre2)。
因此，在本範例實施例中，依照運算式(2)，當第三門檻電壓VC與第一門檻電壓VA皆小於記憶胞的閘極電壓時，在施予第三門檻電壓VC下記憶胞的控制閘不會導通並輸出值'0'的第1上頁驗證值並且在施予第一門檻電壓VA下記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為1。
例如，當第三門檻電壓VC大於記憶胞的閘極電壓且第一門檻電壓VA小於記憶胞的閘極電壓小於記憶胞的閘極電壓時，在施予第三門檻電壓VC下記憶胞的控制閘會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻電壓VA下記憶胞的控制閘不會導通並輸出值'0'的第2上頁驗證值。此時，MSB會被識別為0。
例如，當第三門檻電壓VC與第一門檻電壓VA皆大於記憶胞的閘極電壓時，在施予第三門檻電壓VC下，記憶胞的控制閘會導通並輸出值'1'的第1上頁驗證值，並且在施予第一門檻電壓VA下記憶胞的控制閘會導通並輸出值'1'的第2上頁驗證值。此時，MSB會被識別為1。
必須瞭解的是，儘管本發明是以MLC NAND型快閃記憶體來作說明。然而，本發明不限於此，其他多層記憶胞NAND型快閃記憶體亦可依據上述原理進行資料的讀 取。
例如，以TLC NAND型快閃記憶體為例(如圖11所示)，每一個儲存狀態包括左側算起之第1個位元的最低有效位元LSB、從左側算起之第2個位元的中間有效位元(Center Significant Bit，CSB)以及從左側算起之第3個位元的最高有效位元MSB，其中LSB對應下頁面，CSB對應中頁面，MSB對應上頁面。在此範例中，每一記憶胞中的閘極電壓可依據第一門檻電壓VA、第二門檻電壓VB、第三門檻電壓VC、第四門檻電壓VD、第五門檻電壓VE、第六門檻電壓VF與第七門檻電壓VG而區分為8種儲存狀態(即，"111"、"110"、"100"、"101"、"001"、"000"、"010"與"011")。再例如，以SLC NAND型快閃記憶體為例(未繪示)，每一個儲存狀態僅能儲存一個位元資料，因此，每一記憶胞中的閘極電壓可依據一個門檻電壓來識別記憶胞的儲存狀態(即，"1"、"0")。
圖12是根據第一範例實施例所繪示之記憶體控制器的概要方塊圖。必須瞭解的是，圖12所示之記憶體控制器的結構僅為一範例，本發明不以此為限。
請參照圖12，記憶體控制器104包括記憶體管理電路202、主機介面204與記憶體介面206。
記憶體管理電路202用以控制記憶體控制器104的整體運作。具體來說，記憶體管理電路202具有多個控制指令，並且在記憶體儲存裝置100運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路202的控制指令是以韌體型式來實作。例如，記憶體管理電路202具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置100運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組106的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路202具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制器104被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組106中之控制指令載入至記憶體管理電路202的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路202的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路202包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模 組106的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組106下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組106中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組106下達讀取指令以從可複寫式非揮發性記憶體模組106中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組106下達抹除指令以將資料從可複寫式非揮發性記憶體模組106中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組106的資料以及從可複寫式非揮發性記憶體模組106中讀取的資料。
主機介面204是耦接至記憶體管理電路202並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面204來傳送至記憶體管理電路202。在本範例實施例中，主機介面204是相容於USB標準。然而，必須瞭解的是本發明不限於此，主機介面204亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、SD標準、SATA標準、UHS-I介面標準、UHS-II介面標準、MS標準、MMC標準、eMMC介面標準、UFS介面標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面206是耦接至記憶體管理電路202並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面206轉換為可複寫式非揮發性記憶體模組106所 能接受的格式。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體252、電源管理電路254以及錯誤檢查與校正電路256。
緩衝記憶體252是耦接至記憶體管理電路202並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路254是耦接至記憶體管理電路202並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路256是耦接至記憶體管理電路202並且用以執行錯誤檢查與校正程序以確保資料的正確性。在本範例實施例中，當記憶體管理電路202從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路256會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code,ECC Code)，並且記憶體管理電路202會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電路202從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路256會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。具體來說，錯誤檢查與校正電路256會被設計能夠校正一數目的錯誤位元(以下稱為最大可校正錯誤位元數)。例如，最大可校正錯誤位元數為24。倘若發生在所讀取之 資料的錯誤位元的數目非大於24個時，錯誤檢查與校正電路256就能夠依據錯誤校正碼將錯誤位元校正回正確的值。反之，錯誤檢查與校正電路256就會回報錯誤校正失敗且記憶體管理電路202會將指示資料已遺失的訊息傳送給主機系統1000。
在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會記錄可複寫式非揮發性記憶體模組106中記憶胞的磨損程度值。例如，對於可複寫式非揮發性記憶體模組106的抹除是以實體區塊為單位來進行，因此，例如，記憶體控制器104(或記憶體管理電路202)會記錄可複寫式非揮發性記憶體模組106中每個實體區塊的抹除次數，由此監控每個記憶胞的磨損程度。然而，必須瞭解的是，除了以抹除次數來作為磨損程度值之外，在本發明另一範例實施例中，記憶胞的寫入次數、錯誤位元數、錯誤位元比例或讀取次數，或依據上述部份或全部之參數組合而成亦可被作為衡量記憶胞的磨損程度。
特別是，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會根據每個記憶胞的穿遂氧化層的磨損程度來調整程式化時所使用的初始寫入電壓，用以調整電荷補捉層所含的電子量，以避免過度寫入而產生錯誤位元。具體來說，記憶體控制器104(或記憶體管理電路202)會隨著記憶胞的磨損程度值增加，而降低對應此記憶胞的初始寫入電壓。
例如，當欲對一個記憶胞進行程式化時，記憶體控制 器104(或記憶體管理電路202)會判斷此記憶胞的磨損程度值是否小於第一門檻值。倘若此記憶胞的磨損程度值小於此第一門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第一寫入電壓作為初始寫入電壓。倘若此記憶胞的磨損程度值非小於第一門檻值時，記憶體控制器104(或記憶體管理電路202)會判斷此記憶胞的磨損程度值是否小於第二門檻值。並且，倘若此記憶胞的磨損程度值小於第二門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第二寫入電壓作為初始寫入電壓。倘若此記憶胞的磨損程度值非小於第二門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第三寫入電壓作為初始寫入電壓。在此，第二門檻值是大於第一門檻值，第一寫入電壓大於第二寫入電壓且第二寫入電壓大於第三寫入電壓。例如，第一門檻值為500；第二門檻值為1000；第一寫入電壓為16V；第二寫入電壓為14V，並且第三寫入電壓為12V。也就是說，如表1所示，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)使用脈衝寫入/驗證臨界電壓方法來程式化記憶胞時，所使用的寫入電壓(即，初始寫入電壓(Vpro_0)、第一重複寫入電壓(Vpro_1)、第二重複寫入電壓(Vpro_2)...)會根據記憶胞的磨損程度值(WD)而有所不同。
必須瞭解的是，儘管在上述範例中，是以兩個門檻值(第一門檻值與第二門檻值)來區分記憶胞的磨損程度並且以第一寫入電壓、第二寫入電壓與第三寫入電壓來設定對應不同磨損程度之記憶胞的初始寫入電壓，但本發明不限於此。在本發明範例另一範例實施例中，記憶胞的磨損程度可被分為更多個等級，並且每個記憶胞的寫入電壓可根據下述公式來計算：Vpgm(i,n)=IVpgm-i×A+(n)×C
其中i表示記憶胞的磨損程度，n為重複寫入次數，IVpgm為預設初始寫入電壓，A為預設補償值且C為預設調整值。在此，Vpgm(0,0)表示在記憶胞的磨損為最小程度(例如，WD<500)時的初始寫入電壓，Vpgm(0,1)表示在記憶胞的磨損為最小程度(例如，WD<500)時的第一重複寫入電壓，以此類推。在另一範例實施例中，預設補償值可因磨損程度的不同而進行相對應的改變，其中，此改變可是線性或非線性的增加或減少。在另一範例實施例中，預設調整值可因重複寫入次數的變化而進行相對應的改變，其中，此改變可是線性或非線性的減少或增加。
圖13是根據本發明第一範例實施例所繪示之資料寫 入方法的流程圖。
請參照圖13，在步驟S1201中，記憶胞的磨損程度值會被記錄。
在步驟S1203中，對應記憶胞的初始寫入電壓會根據記憶胞的磨損程度值被調整。
在步驟S1205中，對應記憶胞的初始寫入電壓與寫入電壓脈衝時間會被用來開始程式化記憶胞，以將資料寫入至記憶胞中。
圖14是根據第一範例實施例所繪示之調整對應記憶胞之初始寫入電壓的流程圖。
請參照圖14，在步驟S1301中此記憶胞的磨損程度值是否小於第一門檻值會被判斷。
倘若此記憶胞的磨損程度值小於第一門檻值，在步驟S1303中，第一寫入電壓會被用作為初始寫入電壓。
倘若此記憶胞的磨損程度值非小於第一門檻值時，則在步驟S1305中，記憶胞的磨損程度值是否小於第二門檻值會被判斷。
倘若此記憶胞的磨損程度值小於第二門檻值時，在步驟S1307中，第二寫入電壓會被用作為初始寫入電壓。
倘若記憶胞的磨損程度值非小於第二門檻值時，在步驟S1309中第三寫入電壓會被用作為初始寫入電壓。
[第二範例實施例]
第二範例實施例的記憶體儲存裝置的結構與第一範例實施例的記憶體儲存裝置是類似，其不同之處在於第二 範例實施例的記憶體控制器(或記憶體管理電路)會根據每個記憶胞的磨損程度來調整程式化時所使用的寫入電壓脈衝時間，用以調整電荷補捉層所含的電子量，以避免過度寫入而產生錯誤位元。以下將使用第一範例實施例的元件標號來說明第二範例實施例與第一範例實施例的差異之處。
一般來說，記憶體控制器104(或記憶體管理電路202)會將一預設時間(例如，16微秒)作為快閃記憶體儲存模組106之記憶胞的寫入電壓脈衝時間。並且，在進行記憶胞程式化時，記憶體控制器104(或記憶體管理電路202)會使用此寫入電壓脈衝時間來配合初始寫入電壓將電子注入至記憶胞中。在本範例實施例中，記憶體控制器104(或記憶體管理電路202)會隨著記憶胞的磨損程度值增加，而減少對應此記憶胞的寫入電壓脈衝時間。
圖15-16是根據第二範例實施例所繪示之程式化記憶胞的示意圖。
請參照圖15-16，例如，當欲對一個記憶胞進行程式化時，記憶體控制器104(或記憶體管理電路202)會判斷此記憶胞的磨損程度值是否小於第一門檻值。倘若此記憶胞的磨損程度值小於此第一門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第一時間作為寫入電壓脈衝時間(如圖15所示)。倘若此記憶胞的磨損程度值非小於第一門檻值時，記憶體控制器104(或記憶體管理電路202)會判斷此記憶胞的磨損程度值是否小於第二門檻值。並且，倘 若此記憶胞的磨損程度值小於第二門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第二時間作為寫入電壓脈衝時間(如圖16所示)。倘若此記憶胞的磨損程度值非小於第二門檻值時，記憶體控制器104(或記憶體管理電路202)會使用第三時間作為寫入電壓脈衝時間(如圖17所示)。例如，第一時間為18微秒，第二時間為14.4微秒且第三時間為11.7微秒。也就是說，如表1所示，在本範例實施例中，記憶體控制器104(或記憶體管理電路202)使用脈衝寫入/驗證臨界電壓方法來程式化記憶胞時，所使用的寫入電壓脈衝時間會根據記憶胞的磨損程度值(WD)而有所不同。
在另一範例實施例中，初始的寫入電壓脈衝時間可因磨損程度的不同而進行相對應的改變，其中，此改變可是線性或非線性的增加或減少。在另一範例實施例中，寫入電壓脈衝時間之預設調整值可因重複寫入次數的變化而進行相對應的改變，其中，此改變可是線性或非線性的減少或增加。
此外，值得一提的是，在本範例實施例中，在透過驗證電壓確認記憶胞未被程式化至正確的儲存狀態時，記憶 體控制器104指示控制電路2212以目前施予的寫入電壓加上預設補償值作為新的寫入電壓(亦稱為重複寫入電壓)並且依據新的寫入電壓與相同的寫入電壓脈衝時間再次來程式化記憶胞。然而，本發明不限於此，在本發明另一範例實施例中，寫入電壓脈衝時間亦可隨著重複程式化的次數增加而增加。
圖18是根據本發明第二範例實施例所繪示之資料寫入方法的流程圖。
請參照圖18，在步驟S1701中，記憶胞的磨損程度值會被記錄。
在步驟S1703中，對應記憶胞的寫入電壓脈衝時間會根據記憶胞的磨損程度值被調整。
在步驟S1705中，對應記憶胞的初始寫入電壓與寫入電壓脈衝時間會被用來開始程式化記憶胞，以將資料寫入至記憶胞中。
圖19是根據第二範例實施例所繪示之調整對應記憶胞之寫入電壓脈衝時間的流程圖。
請參照圖19，在步驟S1801中此記憶胞的磨損程度值是否小於第一門檻值會被判斷。
倘若此記憶胞的磨損程度值小於第一門檻值，在步驟S1803中，第一時間會被用作為寫入電壓脈衝時間。
倘若此記憶胞的磨損程度值非小於第一門檻值時，則在步驟S1805中，記憶胞的磨損程度值是否小於第二門檻值會被判斷。
倘若此記憶胞的磨損程度值小於第二門檻值時，在步驟S1807中，第二時間會被用作為寫入電壓脈衝時間。
倘若記憶胞的磨損程度值非小於第二門檻值時，在步驟S1809中第三時間會被用作為寫入電壓脈衝時間。
值得一提的是，儘管根據每個記憶胞的磨損程度來調整程式化時所使用的初始寫入電壓來減少注入記憶胞的電子量並且根據每個記憶胞的磨損程度來調整程式化時所使用的寫入電壓脈衝時間來減少注入記憶胞的電子量分別地描述於第一範例實施例與第二範例實施例中。然而，在本發明另一範例實施例中，記憶體控制器(或記憶體管理電路)亦可根據每個記憶胞的磨損程度來同時調整程式化時所使用的初始寫入電壓與寫入電壓脈衝時間，以減少注入記憶胞的電子量，由此避免過度寫入而產生錯誤位元。例如，當記憶胞的磨損程度值非小於第一門檻值且小於第二門檻值時，初始寫入電壓調整為原始初始寫入電壓的90%並且寫入電壓脈衝時間會被調整為原寫入電壓脈衝時間的90%；當記憶胞的磨損程度值非小於第二門檻值且小於第三門檻值時，初始寫入電壓調整為原始初始寫入電壓的85%並且寫入電壓脈衝時間會被調整為原寫入電壓脈衝時間的80%；以及當記憶胞的磨損程度值非小於第三門檻值時，初始寫入電壓調整為原始初始寫入電壓的80%並且寫入電壓脈衝時間會被調整為原寫入電壓脈衝時間的70%。
圖20是根據本發明第三範例實施例所繪示之資料寫入方法的流程圖。
請參照圖20，在步驟S1901中，記憶胞的磨損程度值會被記錄。
在步驟S1903中，對應記憶胞的初始寫入電壓與寫入電壓脈衝時間會根據記憶胞的磨損程度值被調整。
在步驟S1905中，對應記憶胞的初始寫入電壓與寫入電壓脈衝時間會被用來開始程式化記憶胞，以將資料寫入至記憶胞中。
綜上所述，本發明範例實施例的資料寫入方法、記憶體控制器與記憶體儲存裝置是根據記憶胞的磨損程度來調整初始寫入電壓與寫入電壓脈衝時間的至少其中一。基此，每次程式化所注入至記憶胞的電子會根據記憶胞的磨損狀態而被調整，由此可有效地防止過度寫入並減少錯誤位元的發生。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧快閃記憶體元件
2‧‧‧電荷補捉層
3‧‧‧控制閘極
4‧‧‧穿遂氧化層
5‧‧‧多晶矽間介電層
S1001、S1003、S1005‧‧‧資料寫入方法的步驟
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接器
104‧‧‧記憶體控制器
106‧‧‧可複寫式非揮發性記憶體模組
2202‧‧‧記憶胞陣列
2204‧‧‧字元線控制電路
2206‧‧‧位元線控制電路
2208‧‧‧行解碼器
2210‧‧‧資料輸入/輸出緩衝器
2212‧‧‧控制電路
VA‧‧‧第一門檻電壓
VB‧‧‧第二門檻電壓
VC‧‧‧第三門檻電壓
VD‧‧‧第四門檻電壓
VE‧‧‧第五門檻電壓
VF‧‧‧第六門檻電壓
VG‧‧‧第七門檻電壓
202‧‧‧記憶體管理電路
206‧‧‧記憶體介面
252‧‧‧緩衝記憶體
254‧‧‧電源管理電路
256‧‧‧錯誤檢查與校正電路
S1201、S1203、S1205‧‧‧資料寫入方法的步驟
S1301、S1303、S1305、S1307、S1309‧‧‧調整初始寫入電壓的步驟
S1701、S1703、S1705‧‧‧資料寫入方法的步驟
S1801、S1803、S1805、S1807、S1809‧‧‧調整寫入電壓脈衝時間的步驟
S1901、S1903、S1905‧‧‧資料寫入方法的步驟
圖1是根據習知技術所繪示之快閃記憶體元件的示意圖。
圖2是根據本發明範例實施例所繪示之資料寫入方法的流程圖。
圖3是根據第一範例實施例所繪示的主機系統與記憶 體儲存裝置。
圖4是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖5是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖6是繪示根據第一範例實施例所繪示之記憶體儲存裝置的概要方塊圖。
圖7是根據第一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖8是根據第一範例實施例所繪示儲存於記憶胞陣列中的寫入資料所對應的閘極電壓的統計分配圖。
圖9是根據第一範例實施例所繪示之程式化記憶胞的示意圖。
圖10是根據第一範例實施例所繪示的驗證記憶胞之儲存狀態的示意圖。
圖11是根據另一範例實施例所繪示的驗證記憶胞之儲存狀態的示意圖。
圖12是根據第一範例實施例所繪示之記憶體控制器的概要方塊圖。
圖13是根據本發明第一範例實施例所繪示之資料寫入方法的流程圖。
圖14是根據第一範例實施例所繪示之調整對應記憶胞之初始寫入電壓的流程圖。
圖15-圖17是根據第二範例實施例所繪示之程式化記 憶胞的示意圖。
圖18是根據本發明第二範例實施例所繪示之資料寫入方法的流程圖。
圖19是根據第二範例實施例所繪示之調整對應記憶胞之寫入電壓脈衝時間的流程圖。
圖20是根據本發明第三範例實施例所繪示之資料寫入方法的流程圖。
S1001、S1003、S1005‧‧‧資料寫入方法的步驟

Claims (21)

  1. 一種資料寫入方法，用於將資料寫入至一可複寫式非揮發性記憶體模組的一記憶胞，該資料寫入方法包括：記錄所述記憶胞的磨損程度值；以及根據所述記憶胞的磨損程度值調整對應所述記憶胞的一注入電子量，並且對所述記憶胞的一電荷補捉層注入所述注入電子量，以將所述資料寫入至所述記憶胞中。
  2. 如申請專利範圍第1項所述之資料寫入方法，其中上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的注入電子量，並且對所述記憶胞的電荷補捉層注入所述注入電子量，以將所述資料寫入至所述記憶胞中的步驟包括：根據所述記憶胞的磨損程度值，調整對應所述記憶胞的一初始寫入電壓與一寫入電壓脈衝時間的至少其中之一；以及使用對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間程式化所述記憶胞，以將所述資料寫入至所述記憶胞。
  3. 如申請專利範圍第2項所述之資料寫入方法，其中上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間的至少其中之一的步驟包括：隨著所述記憶胞的磨損程度值增加，降低對應所述記憶胞的所述初始寫入電壓。
  4. 如申請專利範圍第3項所述之資料寫入方法，其中 上述隨著所述記憶胞的磨損程度值增加，降低對應所述記憶胞的所述初始寫入電壓的步驟包括：判斷所述記憶胞的磨損程度值是否小於一第一門檻值；倘若所述記憶胞的磨損程度值小於所述第一門檻值時，使用一第一寫入電壓作為所述初始寫入電壓；倘若所述記憶胞的磨損程度值非小於所述第一門檻值時，判斷所述記憶胞的磨損程度值是否小於一第二門檻值；倘若所述記憶胞的磨損程度值小於所述第二門檻值時，使用一第二寫入電壓作為所述初始寫入電壓；倘若所述記憶胞的磨損程度值非小於所述第二門檻值時，使用一第三寫入電壓作為所述初始寫入電壓，其中所述第一寫入電壓大於所述第二寫入電壓，並且所述第二寫入電壓大於所述第三寫入電壓。
  5. 如申請專利範圍第2項所述之資料寫入方法，其中上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間的至少其中之一的步驟包括：隨著所述記憶胞的磨損程度值增加，減少對應所述記憶胞的所述寫入電壓脈衝時間。
  6. 如申請專利範圍第5項所述之資料寫入方法，其中所述隨著所述記憶胞的磨損程度值增加，減少對應所述記憶胞的所述寫入電壓脈衝時間的步驟包括： 判斷所述記憶胞的磨損程度值是否小於一第一門檻值；倘若所述記憶胞的磨損程度值小於所述第一門檻值時，使用一第一時間作為所述寫入電壓脈衝時間；倘若所述記憶胞的磨損程度值非小於所述第一門檻值時，判斷所述記憶胞的磨損程度值是否小於一第二門檻值；倘若所述記憶胞的磨損程度值小於所述第二門檻值時，使用一第二時間作為所述寫入電壓脈衝時間；倘若所述記憶胞的磨損程度值非小於所述第二門檻值時，使用一第三時間作為所述寫入電壓脈衝時間，其中所述第一時間大於所述第二時間，並且所述第二時間大於所述第三時間。
  7. 如申請專利範圍第1項所述之資料寫入方法，其中所述記憶胞的磨損程度值是依據所述記憶胞的一抹除次數、一寫入次數、一錯誤位元數、一錯誤位元比例及一讀取次數的至少其中之一來決定。
  8. 一種記憶體控制器，用於將資料寫入至一可複寫式非揮發性記憶體模組的一記憶胞，該記憶體控制器包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至所述主機介面與所述記憶體介面，其中所述記憶體管理電路用以記錄所述記憶胞的磨 損程度值，其中所述記憶體管理電路更用以根據所述記憶胞的磨損程度值調整對應所述記憶胞的一注入電子量，並且對所述記憶胞的一電荷補捉層注入所述注入電子量，以將所述資料寫入至所述記憶胞中。
  9. 如申請專利範圍第8項所述之記憶體控制器，其中在上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的注入電子量，並且對所述記憶胞的電荷補捉層注入所述注入電子量，以將所述資料寫入至所述記憶胞中的運作中，所述記憶體管理電路根據所述記憶胞的磨損程度值調整對應所述記憶胞的一初始寫入電壓與一寫入電壓脈衝時間至少其中之一，並且使用對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間程式化所述記憶胞，以將所述資料寫入至所述記憶胞。
  10. 如申請專利範圍第9項所述之記憶體控制器，其中在上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間的至少其中之一的運作中，所述記憶體管理電路用以隨著所述記憶胞的磨損程度值增加，降低對應所述記憶胞的所述初始寫入電壓。
  11. 如申請專利範圍第10項所述之記憶體控制器，其中在上述隨著所述記憶胞的磨損程度值增加而降低對應所述記憶胞的所述初始寫入電壓的運作中，所述記憶體管理電路判斷所述記憶胞的磨損程度值是否小於一第一門檻 值，倘若所述記憶胞的磨損程度值小於所述第一門檻值時，所述記憶體管理電路使用一第一寫入電壓作為所述初始寫入電壓，倘若所述記憶胞的磨損程度值非小於所述第一門檻值時，所述記憶體管理電路判斷所述記憶胞的磨損程度值是否小於一第二門檻值，倘若所述記憶胞的磨損程度值小於所述第二門檻值時，所述記憶體管理電路使用一第二寫入電壓作為所述初始寫入電壓，倘若所述記憶胞的磨損程度值非小於所述第二門檻值時，所述記憶體管理電路使用一第三寫入電壓作為所述初始寫入電壓，其中所述第一寫入電壓大於所述第二寫入電壓，並且所述第二寫入電壓大於所述第三寫入電壓。
  12. 如申請專利範圍第9項所述之記憶體控制器，其中在上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間的至少其中之一的運作中，所述記憶體管理電路用以隨著所述記憶胞的磨損程度值增加，減少對應所述記憶胞的所述寫入電壓脈衝時間。
  13. 如申請專利範圍第12項所述之記憶體控制器，其中在所述隨著所述記憶胞的磨損程度值增加而減少對應所述記憶胞的所述寫入電壓脈衝時間的運作中，所述記憶體 管理電路會判斷所述記憶胞的磨損程度值是否小於一第一門檻值，倘若所述記憶胞的磨損程度值小於所述第一門檻值時，所述記憶體管理電路會使用一第一時間作為所述寫入電壓脈衝時間，倘若所述記憶胞的磨損程度值非小於所述第一門檻值時，所述記憶體管理電路會判斷所述記憶胞的磨損程度值是否小於一第二門檻值，倘若所述記憶胞的磨損程度值小於所述第二門檻值時，所述記憶體管理電路會使用一第二時間作為所述寫入電壓脈衝時間，倘若所述記憶胞的磨損程度值非小於所述第二門檻值時，所述記憶體管理電路會使用一第三時間作為所述寫入電壓脈衝時間，其中所述第一時間大於所述第二時間，並且所述第二時間大於所述第三時間。
  14. 如申請專利範圍第8項所述之記憶體控制器，其中所述記憶胞的磨損程度值是依據所述記憶胞的一抹除次數、一寫入次數、一錯誤位元數、一錯誤位元比例及一讀取次數的至少其中之一來決定。
  15. 一種記憶體儲存裝置，包括：一連接器，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制器，耦接至所述連接器與所述可複寫式 非揮發性記憶體模組，其中所述記憶體控制器用以將資料寫入至所述可複寫式非揮發性記憶體模組的一記憶胞，其中所述記憶體控制器用以記錄所述記憶胞的磨損程度值，其中所述記憶體控制器更用以根據所述記憶胞的磨損程度值調整對應所述記憶胞的一注入電子量，並且對所述記憶胞的一電荷補捉層注入所述注入電子量，以將所述資料寫入至所述記憶胞中。
  16. 如申請專利範圍第15項所述之記憶體儲存裝置，其中在上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的注入電子量，並且對所述記憶胞的電荷補捉層注入所述注入電子量，以將所述資料寫入至所述記憶胞中的運作中，所述記憶體控制器根據所述記憶胞的磨損程度值調整對應所述記憶胞的一初始寫入電壓與一寫入電壓脈衝時間的至少其中之一，並且藉由使用對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間程式化所述記憶胞，以將所述資料寫入至所述記憶胞。
  17. 如申請專利範圍第16項所述之記憶體儲存裝置，其中在上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間的至少其中之一的運作中，所述記憶體控制器用以隨著所述記憶胞的磨損程度值增加，降低對應所述記憶胞的所述初始寫入電壓。
  18. 如申請專利範圍第17項所述之記憶體儲存裝置，其中在上述隨著所述記憶胞的磨損程度值增加而降低對應所述記憶胞的所述初始寫入電壓的運作中，所述記憶體控制器判斷所述記憶胞的磨損程度值是否小於一第一門檻值，倘若所述記憶胞的磨損程度值小於所述第一門檻值時，所述記憶體控制器使用一第一寫入電壓作為所述初始寫入電壓，倘若所述記憶胞的磨損程度值非小於所述第一門檻值時，所述記憶體控制器判斷所述記憶胞的磨損程度值是否小於一第二門檻值，倘若所述記憶胞的磨損程度值小於所述第二門檻值時，所述記憶體控制器使用一第二寫入電壓作為所述初始寫入電壓，倘若所述記憶胞的磨損程度值非小於所述第二門檻值時，所述記憶體控制器使用一第三寫入電壓作為所述初始寫入電壓，其中所述第一寫入電壓大於所述第二寫入電壓，並且所述第二寫入電壓大於所述第三寫入電壓。
  19. 如申請專利範圍第16項所述之記憶體儲存裝置，其中在上述根據所述記憶胞的磨損程度值調整對應所述記憶胞的所述初始寫入電壓與所述寫入電壓脈衝時間的至少其中之一的運作中，所述記憶體控制器用以隨著所述記憶胞的磨損程度值增加，減少對應所述記憶胞的所述寫 入電壓脈衝時間。
  20. 如申請專利範圍第19項所述之記憶體儲存裝置，其中在所述隨著所述記憶胞的磨損程度值增加而減少對應所述記憶胞的所述寫入電壓脈衝時間的運作中，所述記憶體控制器會判斷所述記憶胞的磨損程度值是否小於一第一門檻值，倘若所述記憶胞的磨損程度值小於所述第一門檻值時，所述記憶體控制器會使用一第一時間作為所述寫入電壓脈衝時間，倘若所述記憶胞的磨損程度值非小於所述第一門檻值時，所述記憶體控制器會判斷所述記憶胞的磨損程度值是否小於一第二門檻值，倘若所述記憶胞的磨損程度值小於所述第二門檻值時，所述記憶體控制器會使用一第二時間作為所述寫入電壓脈衝時間，倘若所述記憶胞的磨損程度值非小於所述第二門檻值時，所述記憶體控制器會使用一第三時間作為所述寫入電壓脈衝時間，其中所述第一時間大於所述第二時間，並且所述第二時間大於所述第三時間。
  21. 如申請專利範圍第15項所述之記憶體儲存裝置，其中所述記憶胞的磨損程度值是依據所述記憶胞的一抹除次數、一寫入次數、一錯誤位元數、一錯誤位元比例及一讀取次數的至少其中之一來決定。
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