TWI521525B - 時間估測方法、記憶體儲存裝置、記憶體控制電路單元 - Google Patents

時間估測方法、記憶體儲存裝置、記憶體控制電路單元 Download PDF

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Description

時間估測方法、記憶體儲存裝置、記憶體控制電路單元
本發明是有關於一種時間估測方法，且特別是有關於可複寫式非揮發性記憶體模組的時間估測方法、記憶體儲存裝置與記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，對於可複寫式非揮發性記憶體模組中一筆資料，若能計算此資料已經儲存在可複寫式非揮發性記憶體模組多少時間，則可能有一些用途，例如判斷此資料是否可能遺失，或是決定如何讀取這些資料。然而，若要配置一個時鐘或是計時器來取得時間資訊，則需要額外的電源供應。因此，如何估測可複寫式非揮發性記憶體模組的時間資訊，為此領域技術人員所關心 的議題。
本發明提供一種時間估測方法、記憶體儲存裝置與記憶體控制電路單元，可以估測出可複寫式非揮發性記憶體模組的時間資訊。
本發明一範例實施例提出一種時間估測方法，用於可複寫式非揮發性記憶體模組。此可複寫式非揮發性記憶體模組包括多個記憶胞。此方法包括：將第一資料寫入至所述記憶胞中的多個第一記憶胞；根據一讀取電壓來讀取第一記憶胞，以判斷每一個第一記憶胞是屬於第一狀態或是第二狀態；以及計算屬於第一狀態的第一記憶胞的第一個數，並根據第一個數取得可複寫式非揮發性記憶體模組的第一時間資訊。
在一範例實施例中，上述將第一資料寫入至第一記憶胞的步驟更包括：根據讀取電壓讀取第一記憶胞，以判斷每一個第一記憶胞是屬於第一狀態或是第二狀態；以及記錄屬於第一狀態的第一記憶胞的第二個數。上述根據第一個數取得第一時間資訊的步驟包括：根據第一個數與第二個數之間的差取得第一時間資訊，其中第一時間資訊是用以估測寫入第一資料至讀取第一記憶胞所經過的時間。
在一範例實施例中，上述的時間估測方法更包括：將第二資料寫入至可複寫式非揮發性記憶體模組；以及記錄第一時間 資訊，其中第一時間資訊是用以估測寫入第一資料至寫入第二資料所經過的時間。
在一範例實施例中，上述的時間估測方法更包括：接收來自主機系統的讀取指令，其指示讀取第二資料；根據讀取電壓重新讀取第一記憶胞，以判斷第一記憶胞是屬於第一狀態或是第二狀態，計算屬於第一狀態的第一記憶胞的第三個數，並且根據該第三個數取得可複寫式非揮發性記憶體模組的第二時間資訊，其中第二時間資訊是用以估測寫入第一資料至重新讀取第一記憶胞所經過的時間。此方法還包括：根據第二時間資訊與第一時間資訊取得第三時間資訊，其中第三時間資訊是用以估測寫入第二資料至讀取第二資料所經過的時間。
在一範例實施例中，上述的時間估測方法更包括：根據第三時間資訊決定至少一個第一電壓的個數，並且根據第一電壓讀取第二資料。
在一範例實施例中，上述的每一個第一記憶胞位於一位元線上，並且每一個位元線反應於讀取電壓產生一感測電流。此時間估測方法更包括：根據每一個位元線所產生的感測電流或是位元線上的電壓準位，判斷每一個第一記憶胞是屬於第一狀態或是第二狀態。
在一範例實施例中，上述根據第一個數取得第一時間資訊的步驟包括：將第一個數輸入一查找表，並且取得查找表的輸出以作為第一時間資訊。
本發明一範例實施例提出一種記憶體儲存裝置，包括連接介面單元、上述的可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元是用以耦接至一主機系統。記憶體控制電路單元是耦接至連接介面單元與可複寫式非揮發性記憶體模組，用以將第一資料寫入至所述記憶胞中的多個第一記憶胞，並且根據一讀取電壓來讀取第一記憶胞，以判斷每一個第一記憶胞是屬於第一狀態或是第二狀態。記憶體控制電路單元用以計算屬於第一狀態的第一記憶胞的第一個數，並根據第一個數取得可複寫式非揮發性記憶體模組的第一時間資訊。
在一範例實施例中，上述記憶體控制電路單元將第一資料寫入至第一記憶胞的操作更包括：記憶體控制電路單元根據讀取電壓讀取第一記憶胞，以判斷每一個第一記憶胞是屬於第一狀態或是第二狀態，並且記錄屬於第一狀態的第一記憶胞的第二個數。記憶體控制電路單元是根據第一個數與第二個數之間的差取得第一時間資訊。其中第一時間資訊是用以估測寫入第一資料至讀取第一記憶胞所經過的時間。
在一範例實施例中，上述的記憶體控制電路單元更用以將第二資料寫入至可複寫式非揮發性記憶體模組，並且記錄第一時間資訊。其中第一時間資訊是用以估測寫入第一資料至寫入第二資料所經過的時間。
在一範例實施例中，上述的記憶體控制電路單元更用以接收來自主機系統的讀取指令，其指示讀取第二資料。記憶體控 制電路單元更用以根據讀取電壓重新讀取第一記憶胞，以判斷第一記憶胞是屬於第一狀態或是第二狀態，計算屬於第一狀態的第一記憶胞的第三個數，並且根據第三個數取得可複寫式非揮發性記憶體模組的第二時間資訊。第二時間資訊是用以估測寫入第一資料至重新讀取第一記憶胞所經過的時間。記憶體控制電路單元更用以根據第二時間資訊與第一時間資訊取得第三時間資訊。第三時間資訊是用以估測寫入第二資料至讀取第二資料所經過的時間。
在一範例實施例中，上述的記憶體控制電路單元更用以根據第三時間資訊決定至少一個第一電壓的個數，並且根據第一電壓讀取第二資料。
在一範例實施例中，上述的每一個第一記憶胞位於一位元線上，並且每一個位元線反應於讀取電壓產生一感測電流。每一個記憶胞是根據每一個位元線所產生的感測電流或每一個位元線上的電壓準位被判斷屬於第一狀態或是第二狀態。
在一範例實施例中，上述的記憶體控制電路單元是將第一個數輸入一查找表，並且取得查找表的輸出以作為第一時間資訊。
本發明一範例實施例提出一種記憶體控制電路單元。用於上述的可複寫式非揮發性記憶體模組。記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面是用以耦接至主機系統。記憶體介面是用以耦接至可複寫式非揮發性記憶 體模組。記憶體管理電路是耦接至主機介面與記憶體介面，用以將第一資料寫入至所述記憶胞中的多個第一記憶胞，並且根據一讀取電壓來讀取第一記憶胞，以判斷每一個第一記憶胞是屬於第一狀態或是第二狀態。記憶體管理電路也用以計算屬於第一狀態的第一記憶胞的第一個數，並根據第一個數取得可複寫式非揮發性記憶體模組的第一時間資訊。
在一範例實施例中，上述記憶體管理電路將第一資料寫入至第一記憶胞的操作更包括：記憶體管理電路根據讀取電壓讀取第一記憶胞，以判斷每一個第一記憶胞是屬於第一狀態或是第二狀態，並且記錄屬於第一狀態的第一記憶胞的第二個數。記憶體管理電路根據第一個數取得第一時間資訊的操作包括：記憶體管理電路根據第一個數與第二個數之間的差取得第一時間資訊，其中第一時間資訊是用以估測寫入第一資料至讀取第一記憶胞所經過的時間。
在一範例實施例中，上述的記憶體管理電路更用以將第二資料寫入至可複寫式非揮發性記憶體模組，並且記錄第一時間資訊。第一時間資訊是用以估測寫入第一資料至寫入第二資料所經過的時間。
在一範例實施例中，上述的記憶體管理電路更用以接收來自主機系統的讀取指令，其指示讀取第二資料。記憶體管理電路更用以根據讀取電壓重新讀取第一記憶胞，以判斷第一記憶胞是屬於第一狀態或是第二狀態，計算屬於第一狀態的第一記憶胞 的第三個數，並且根據第三個數取得可複寫式非揮發性記憶體模組的第二時間資訊。第二時間資訊是用以估測寫入第一資料至重新讀取第一記憶胞所經過的時間。記憶體管理電路更用以根據第二時間資訊與第一時間資訊取得第三時間資訊，其中第三時間資訊是用以估測寫入第二資料至讀取第二資料所經過的時間。
在一範例實施例中，上述記憶體管理電路根據第三時間資訊取得可複寫式非揮發性記憶體模組中的第二資料的操作包括：記憶體管理電路根據第三時間資訊決定至少一個第一電壓的個數，並且根據第一電壓讀取第二資料。
在一範例實施例中，上述的記憶體管理電路將第一個數輸入一查找表，並且取得查找表的輸出以作為第一時間資訊。
基於上述，本發明範例實施例提出的時間估測方法、記憶體儲存裝置與記憶體控制電路單元，可以根據可複寫式非揮發性記憶體模組本身的特性，來估測出時間資訊。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1000‧‧‧主機系統
1100‧‧‧電腦
1102‧‧‧微處理器
1104‧‧‧隨機存取記憶體
1106‧‧‧輸入/輸出裝置
1108‧‧‧系統匯流排
1110‧‧‧資料傳輸介面
1202‧‧‧滑鼠
1204‧‧‧鍵盤
1206‧‧‧顯示器
1208‧‧‧印表機
1212‧‧‧隨身碟
1214‧‧‧記憶卡
1216‧‧‧固態硬碟
1310‧‧‧數位相機
1312‧‧‧SD卡
1314‧‧‧MMC卡
1316‧‧‧記憶棒
1318‧‧‧CF卡
1320‧‧‧嵌入式儲存裝置
100‧‧‧記憶體儲存裝置
102‧‧‧連接介面單元
104‧‧‧記憶體控制電路單元
106‧‧‧可複寫式非揮發性記憶體模組
108(0)~108(R)‧‧‧實體抹除單元
300、302、304、306、320、322、601、606‧‧‧電晶體
320CG、300CG、302CG、304CG、306CG、322CG‧‧‧控制閘極
300FG、302FG、304FG、306FG‧‧‧浮動閘極
326、328‧‧‧接觸點
340‧‧‧基底
330、332、334、336、338‧‧‧多晶矽層
360、ST0~STN‧‧‧NAND串
SGD、SGS‧‧‧選擇線
WL0~WL3‧‧‧字元線
BL(0)~BL(N)‧‧‧位元線
602~605‧‧‧記憶胞
610‧‧‧源極線
702‧‧‧記憶體管理電路
704‧‧‧主機介面
706‧‧‧記憶體介面
708‧‧‧緩衝記憶體
710‧‧‧電源管理電路
712‧‧‧錯誤檢查與校正電路
t1~t8‧‧‧時間點
IFG‧‧‧感測電流
VFG‧‧‧臨界電壓
1020、1030‧‧‧曲線
1040、1050、1060‧‧‧區域
Vread、V’read‧‧‧讀取電壓
S1201~S1203‧‧‧步驟
圖1A是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。
圖1B是根據一範例實施例所繪示的電腦、輸入/輸出裝置與 記憶體儲存裝置的示意圖。
圖1C是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
圖3是根據一範例實施例所繪示一個NAND串的俯視圖。
圖4是根據一範例實施例所繪示一個NAND串的等效電路圖。
圖5是根據一範例實施例所繪示的NAND串的側視圖。
圖6是根據一範例實施例繪示一個實體抹除單元的示意圖。
圖7是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
圖8是根據一範例實施例繪示讀取記憶胞的電壓時序圖。
圖9是根據一範例實施例繪示讀取電壓與感測電流之間的關係曲線圖。
圖10A~圖10C是根據一範例實施例繪示多個第一記憶胞的臨界電壓分佈圖。
圖11是根據一範例實施例繪示屬於第一狀態的第一記憶胞的個數與時間資訊所估測出的時間之間的關係曲線圖。
圖12是根據一範例實施例繪示時間估測方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記 憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1A是根據一範例實施例所繪示的主機系統與記憶體儲存裝置。圖1B是根據一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。圖1C是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
請參照圖1A，主機系統1000一般包括電腦1100與輸入/輸出(input/output,I/O)裝置1106。電腦1100包括微處理器1102、隨機存取記憶體(random access memory,RAM)1104、系統匯流排1108與資料傳輸介面1110。輸入/輸出裝置1106包括如圖1B的滑鼠1202、鍵盤1204、顯示器1206與印表機1208。必須瞭解的是，圖1B所示的裝置非限制輸入/輸出裝置1106，輸入/輸出裝置1106可更包括其他裝置。
在本發明實施例中，記憶體儲存裝置100是透過資料傳輸介面1110與主機系統1000的其他元件耦接。藉由微處理器1102、隨機存取記憶體1104與輸入/輸出裝置1106的運作可將資料寫入至記憶體儲存裝置100或從記憶體儲存裝置100中讀取資料。例如，記憶體儲存裝置100可以是如圖1B所示的隨身碟1212、記憶卡1214或固態硬碟(Solid State Drive,SSD)1216等的可複寫式非揮發性記憶體儲存裝置。
一般而言，主機系統1000為可實質地與記憶體儲存裝置100配合以儲存資料的任意系統。雖然在本範例實施例中，主機系 統1000是以電腦系統來作說明，然而，在本發明另一範例實施例中主機系統1000可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)1310時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡1312、MMC卡1314、記憶棒(memory stick)1316、CF卡1318或嵌入式儲存裝置1320(如圖1C所示)。嵌入式儲存裝置1320包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖2是繪示圖1A所示的記憶體儲存裝置的概要方塊圖。
請參照圖2，記憶體儲存裝置100包括連接介面單元102、記憶體控制電路單元104與可複寫式非揮發性記憶體模組106。
在本範例實施例中，連接介面單元102是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元102亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I，UHS-I)介面標準、超高速二代(Ultra High Speed-II，UHS-II)介面 標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card，eMMC)介面標準、通用快閃記憶體(Universal Flash Storage，UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元102可與記憶體控制電路單元104封裝在一個晶片中，或者連接介面單元102是佈設於一包含記憶體控制電路單元104之晶片外。
記憶體控制電路單元104用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統1000的指令在可複寫式非揮發性記憶體模組106中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組106是耦接至記憶體控制電路單元104，並且用以儲存主機系統1000所寫入之資料。可複寫式非揮發性記憶體模組106具有實體抹除單元108(0)~108(R)。例如，實體抹除單元108(0)~108(R)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。以NAND型快閃記憶體為例，一個實體抹除單元會包括多個NAND串(NAND string)。每一個NAND串會包括多個彼此串聯的電晶體。圖3是根據一範例實施例所繪示一個NAND串的俯視圖。圖4是根據一範例實施例所繪示一個NAND串的等效電路圖。請參照圖3與圖4，NAND串360包括了電晶體320、300、302、304、306與322。從接觸點326至接觸點 328之間的線路亦可稱為一條位元線。電晶體320上的控制閘極320CG是耦接至選擇線SGD；電晶體300上的控制閘極300CG是耦接至字元線WL3；電晶體302上的控制閘極302CG是耦接至字元線WL2；電晶體304上的控制閘極304CG是耦接至字元線WL1；電晶體306上的控制閘極306CG是耦接至字元線WL0；電晶體322上的控制閘極322CG是耦接至選擇線SGS。每一個電晶體300、302、304與306還包括一個電荷補捉層。電荷補捉層是用以儲存電子或是電洞。在此範例實施例中，電荷捕捉層被稱為浮動閘極(floating gate)，其材料包括經參雜的多晶矽。然而，在另一範例實施例中，電荷捕捉層可包括一個氧化矽-氮化矽-氧化矽複合層，或是其他可用以儲存電子或電洞的材料，本發明並不在此限。在圖3的範例實施例中，電晶體300具有浮動閘極300FG；電晶體302具有浮動閘極302FG；電晶體304具有浮動閘極304FG；電晶體306具有浮動閘極306FG。在此，電晶體300、302、304與306亦可被稱為記憶胞。
圖5是根據一範例實施例所繪示的NAND串的側視圖。請參照圖3~圖5，NAND串360是設置在基底340上。控制閘極300CG、302CG、304CG與306CG是分別設置在浮動閘極300FG、302FG、304FG與306FG上。控制閘極300CG、302CG、304CG、306CG與浮動閘極300FG、302FG、304FG、306FG之間設置了介電層。浮動閘極300FG、302FG、304FG、306FG與基底340之間則設置了氧化層。圖5中鄰近的電晶體會分享經參雜的多晶矽層 330、332、334、336與338，並且一個多晶矽層會形成一個電晶體的源極或汲極。當要把資料寫入(亦稱為程式化)至電晶體300、302、304和306時，適當的電壓會被施加在控制閘極320CG與322CG上，使得電晶體320與322會被導通；並且接觸點326與接觸點328之間會有一電流。一個寫入電壓會被施加在欲被程式化的電晶體上的控制閘極，在此以控制閘極302CG為例，使得上述電流中的電子或是電洞會移動至浮動閘極302FG。當電子或是電洞被注入浮動閘極302FG以後，電晶體302的臨界電壓會改變，藉此可以等效地儲存一或多個位元。值得注意的是，在其他的範例實施例中，NAND串360也可以包括更多的記憶胞，本發明並不限制一個NAND串中記憶胞的數目。此外，圖3~圖5只是一個範例，本發明並不限制可複寫式非揮發性記憶體模組106中記憶胞的結構或是電路的耦接關係。例如，在一範例實施例中，多個記憶胞是彼此推疊，藉此形成三維的快閃記憶體。
圖6是根據一範例實施例繪示一個實體抹除單元的示意圖。
請參照圖6，以實體抹除單元108(0)為例，實體抹除單元108(0)包括了多個NAND串ST0~STN。NAND串ST0包括了電晶體601、606與記憶胞602~605。NAND串ST0~STN與圖4的NAND串360類似，在此不再贅述。實體抹除單元108(0)也包括了多條字元線WL0~WL3與多條位元線BL(0)~BL(N)。實體抹除單元108(0)中的每一個記憶胞都會位於一條字元線與一條位元線上。同 一條字元線上的多個記憶胞會形成一或多個實體程式化單元。具體來說，若每一個記憶胞可儲存x個位元，則同一條字元線上的多個記憶胞至少會形成x個實體程式化單元，其中x為正整數。若正整數x大於1，則同一條字元線上的x個實體程式化單元還可被分類為下實體程式化單元與上實體程式化單元。然而，本發明並不限制正整數x的數值。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制實體扇的大小以及個數。
另一方面，NAND串ST0~STN都耦接至源極線610。當實體抹除單元108(0)要被抹除時，一個抹除電壓會被施加於實體抹除單元108(0)中的基底，使得實體抹除單元108(0)中所有的浮動閘極中的電子或是電洞都會離開所屬的浮動閘極。在此範例實施例中，實體抹除單元為抹除之最小單位。亦即，每一實體抹除 單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。
在本範例實施例中，可複寫式非揮發性記憶體模組106為單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組，即一個記憶胞中可儲存1個位元。然而，本發明不限於此，可複寫式非揮發性記憶體模組106亦可是多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組、複數階記憶胞(Trinary Level Cell,TLC)NAND型快閃記憶體模組、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖7是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖7，記憶體控制器104包括記憶體管理電路702、主機介面704與記憶體介面706。
記憶體管理電路702用以控制記憶體控制器104的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置100運作時，這些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統1000所傳送的指令與資料。也就是說，主機系統1000所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可 以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組106。也就是說，欲寫入至可複寫式非揮發性記憶體模組106的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組106所能接受的格式。
在本發明一範例實施例中，記憶體控制器104還包括緩衝記憶體708、電源管理電路710與錯誤檢查與校正電路712。
緩衝記憶體708是耦接至記憶體管理電路702並且用以暫存來自於主機系統1000的資料與指令或來自於可複寫式非揮發性記憶體模組106的資料。
電源管理電路710是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置100的電源。
錯誤檢查與校正電路712是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統1000中接收到寫入指令時，錯誤檢查與校正電路712會為對應此寫入指令的資料產生對應的錯誤更正碼(Error Correcting Code,ECC Code)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼寫入至可複寫式非揮發性記憶體模組106中。之後，當記憶體管理電 路702從可複寫式非揮發性記憶體模組106中讀取資料時會同時讀取此資料對應的錯誤更正碼，並且錯誤檢查與校正電路712會依據此錯誤更正碼對所讀取的資料執行錯誤檢查與校正程序。
圖8是根據一範例實施例繪示讀取記憶胞的電壓時序圖。
請參照圖6與圖8，在此假設記憶體管理電路702傳送了訊號給可複寫式非揮發性記憶體模組106，以讀取記憶胞605中的資料。可複寫式非揮發性記憶體模組106會對應地改變選擇線SGD、SGS、字元線WL0~WL3與位元線BL(0)~BL(N)上的電壓準位，藉此偵測記憶胞605的狀態。具體來說，在初始階段，圖8中所有的電壓都為低準位。在時間點t1，選擇線SGD上的電壓準位會被拉起(raised)以導通電晶體601。在時間點t2，字元線WL1~WL3上的電壓準位會被拉起以導通記憶胞602~604，並且一個讀取電壓會被施加在字元線WL0上。在時間點t4，位元線BL(0)上的電壓準位會被拉起至一個預充電準位(pre-charge level)。在時間點t6，選擇線SGS上的電壓準位會被拉起以導通電晶體606。反應於記憶胞605上的讀取電壓，位元線BL(0)上會產生一個感測電流。根據此感測電流的大小，位元線BL(0)的電壓準位可能會下降(drop)。具體來說，如果字元線WL0上的讀取電壓大於記憶胞605的臨界電壓，則記憶胞605會被導通且位元線BL(0)上的感測電流會使得位元線BL(0)上的電壓準位下降。如果字元線WL0上的讀取電壓沒有大於記憶胞605的臨界電壓，則記憶胞605會截止並且位元線BL(0)上的電壓準位會維持不變。一般來說，位元線 BL(0)可以耦接至一個放大器，以偵測位元線BL(0)上的電壓準位。值得注意的是，圖8只是一個範例，本發明並不限制選擇線SGD、SGS、字元線WL0~3和位元線BL(0)~BL(N)上的電壓準位被拉起的時間與順序。
在圖8的範例實施例中，位元線BL(0)上的電壓準位可以用來判斷記憶胞605是導通或是截止，而可複寫式非揮發性記憶體模組106會產生對應的驗證位元。例如，驗證位元”1”代表截止，而驗證位元”0”代表導通。然而，值得注意的是，隨著讀取電壓的增加，實際上記憶胞605並不會忽然地從截止變為導通。因此，在另一範例實施例中驗證位元不一定代表截止或是導通的狀態。圖9是根據一範例實施例繪示讀取電壓與感測電流之間的關係曲線圖。如圖9所示，隨著讀取電壓的增加，感測電流會逐漸的增加。因此，在一範例實施例中，可複寫式非揮發性記憶體模組106可以在感測電流大於一個第一臨界值時設定驗證位元為”1”，若感測電流小於一個第二臨界值時則設定驗證位元為”0”。第一臨界值與第二臨界值可以相同或是不同，本發明並不在此限。或者，如圖8所示，可複寫式非揮發性記憶體模組106可以在位元線BL(0)上的電壓準位下降超過一個臨界值以後才設定驗證位元為”1”。以另外一個角度來說，驗證位元可以用來表示記憶胞605的臨界電壓是否大於被施加的讀取電壓。例如，在圖9中，若感測電流大於電流值IFG，則表示讀取電壓大於臨界電壓VFG且驗證位元是”1”。然而，由於感測電流是逐漸的增加，因此依照不同的判斷 方法，臨界電壓VFG的數值也會不相同。本發明並不限制記憶胞中臨界電壓的判斷方法。在此範例實施例中，驗證位元可根據感測電流的大小、變化量、或是任意的電氣特性來決定，或者是根據位元線上的電壓準位來決定，但本發明並不限制決定的方法。
可複寫式非揮發性記憶體模組106會把此驗證位元傳送給記憶體管理電路702。記憶體管理電路702會根據此驗證位元判斷記憶胞605是屬於第一狀態或是第二狀態。以下為方便說明起見，記憶胞的第一狀態與第二狀態表示所施加的讀取電壓是否大於記憶胞的臨界電壓。但應注意的是，隨著驗證位元有不同的決定方式，第一狀態與第二狀態可代表不同的意義，本發明並不限制第一狀態與第二狀態所代表的意義。換言之，記憶胞是根據感測電流或者是根據位元線上的電壓準位來被判斷為第一狀態或第二狀態。另外，在其他範例實施例中，可複寫式非揮發性記憶體模組106也可以傳送其他的訊號、字元、符號、或是數字給記憶體管理電路702來代替上述的驗證位元，本發明並不在此限。
圖10A~圖10C是根據一範例實施例繪示多個第一記憶胞的臨界電壓分佈圖。
請參照圖10，記憶體管理電路702會先將第一資料寫入至多個第一記憶胞，圖10A是第一資料被寫入至第一記憶胞時的臨界電壓分布圖，其中橫軸是臨界電壓，而縱軸是記憶胞個數。這些第一記憶胞可以屬於相同的實體抹除單元或是不同的實體抹除單元，本發明並不在此限。本發明也不限制第一記憶胞的個數。 在此範例實施例中，第一資料中所有的位元都相同。但在另一範例實施例中，第一資料也可以是亂數產生或用其他任意方式產生，本發明並不限制第一資料的內容。另外，第一資料可以在記憶體儲存裝置100被格式化時被寫入，或是在其他任意的時間點寫入，本發明並不在此限。
在第一資料被寫入時，第一記憶胞的臨界電壓的分佈如曲線1020。然而，隨著時間的增加，雖然第一資料依然儲存在第一記憶胞中，但第一記憶胞的臨界電壓會下降。臨界電壓與時間的關係，可以用以下方程式(1)來表示。
V FG (t)=βt ox /ln{(Aβ．t/t ox C T )+exp(βt ox /V FG (t=0))}...(1)
A與β為常數。t表示時間。t ox 表示記憶胞中氧化層的厚度。V FG (t=0)表示時間為0時的臨界電壓。V FG (t)表示時間為t時的臨界電壓。C T 表示記憶胞中氧化層的電容值。從方程式(1)可得知，隨著時間t的增加，臨界電壓V FG (t)會減少。舉例來說，如圖10B所示，在經過一段時間以後第一記憶胞的臨界電壓的分佈會是曲線1030。一般來說，相較於曲線1020，曲線1030會往左移或是變的更平坦。
在此範例實施例中，若記憶體管理電路702要取得上述方程式(1)中的時間t，記憶體管理電路702會根據讀取電壓Vread來讀取這些第一記憶胞，以判斷每一個第一記憶胞是屬於第一狀態或是第二狀態。記憶體管理電路702會計算屬於第一狀態的第一記憶胞的個數(亦稱第一個數)，並且根據此第一個數來取得可複 寫式非揮發性記憶體模組106的時間資訊(亦稱第一時間資訊)。在此範例實施例中，若第一記憶胞屬於第一狀態，則表示第一記憶胞的臨界電壓小於或等於讀取電壓Vread。若第一記憶胞屬於第二狀態，表示第一記憶胞的臨界電壓大於讀取電壓Vread。因此，第一個數表示在區域1040中第一記憶胞的個數。第一時間資訊(以下標記為時間資訊t 1 )是用以估測從第一資料被寫入至這些第一記憶胞(如圖10A的時間點)，到用讀取電壓Vread來讀取第一記憶胞經過了多少時間(如圖10B的時間點)。因此，若第一個數越大，則用第一時間資訊t 1 所估測出來的時間會越大。舉例來說，記憶體管理電路702會根據曲線1020、第一個數與上述的方程式(1)，來計算出時間t。記憶體管理電路702可以用多個讀取電壓來掃描這些第一記憶胞來取得曲線1020，或者是根據事先建立的假設或是模型來取得曲線1020，本發明並不在此限。在另一範例實施例中，第一個數與第一時間資訊t 1 之間的關係可以事先被計算且儲存在一個查找表中。記憶體管理電路702會將第一個數輸入此查找表，並且取得此查找表的輸出以作為時間資訊t 1 。例如，在建立查找表時，可以設定時間t的最大值是十年，並且用8個位元來量化這十年，即記錄在查找表的時間資訊是用8個位元來表示。因此將查找表輸出的時間資訊乘上某一常數便可以估測出上述的時間t。然而，本發明並不限制時間資訊是用幾個位元來表示，也不限制用何種方式來估測出時間t。
在另一範例實施例中，在將第一資料寫入至第一記憶胞 時(如圖10A的時間點)，記憶體管理電路702也會根據讀取電壓Vread來讀取這些第一記憶胞，並且判斷每一個第一記憶胞是屬於第一狀態或是第二狀態。記憶體管理電路702會記錄屬於第一狀態的第一記憶胞的個數(亦稱第二個數)。例如，第二個數是區域1050中第一記憶胞的個數。記憶體管理電路702會根據此第二個數與上述的第一個數之間的差來取得時間資訊t 1 。此時間資訊t 1 是用以估測從圖10A至圖10B所經過的時間。若第一個數與第二個數之間的差越大，則所估測出來的時間會越大。相同地，記憶體管理電路702也可以將第一個數與第二個數之間的差輸入至一個查找表，並且取得此查找表的輸出以作為時間資訊t 1 。換句話說，記憶體管理電路702可以只根據第一個數便取得時間資訊t1，也可以根據第一個數與第二個數的差來取得時間資訊t 1 ，本發明並不在此限。
如先前所述，本發明並不限制第一狀態與第二狀態的意義。在上述的範例實施例中，若第一記憶胞屬於第一狀態，則表示第一記憶胞的臨界電壓小於或等於讀取電壓Vread；若第一記憶胞屬於第二狀態，表示第一記憶胞的臨界電壓大於讀取電壓Vread。然而，在另一範例實施例中，若第一記憶胞屬於第一狀態，則表示第一記憶胞的臨界電壓大於讀取電壓Vread；若第一記憶胞屬於第二狀態，表示第一記憶胞的臨界電壓小於或等於讀取電壓Vread。相同地，記憶體管理電路702會計算屬於第一狀態的第一記憶胞的個數(亦稱為第一個數)。在此情況下，當第一個數越小， 則第一時間資訊t 1 所估測出來的時間會越大。另一方面，在圖10A~圖10B的範例實施例中，讀取電壓Vread是在曲線1020、1030的左側。然而，讀取電壓也可以在曲線1020、1030的右側(例如，讀取電壓V’read)。
在一範例實施例中，對於被寫入至可複寫式非揮發性記憶體模組106的一或多筆資料，記憶體管理電路702可紀錄對應的時間資訊。具體來說，在圖10B的時間點下，記憶體管理電路702將一第二資料寫入至可複寫式非揮發性記憶體模組106中，此時記憶體管理電路702會根據上述的方法取得時間資訊t 1 。因此，所取得的時間資訊t 1 是用以估測從寫入第一資料(如圖10A的時間點)到寫入第二資料所經過的時間。在一範例實施例中，對於每一個被程式化的實體程式化單元，記憶體管理電路702都可紀錄對應的時間資訊。然而，記憶體管理電路702也可以紀錄每一個實體扇或是實體抹除單元被程式化的時間資訊，本發明並不在此限。
上述紀錄的時間資訊可以用來決定如何讀取儲存在可複寫式非揮發性記憶體模組106中的第二資料。舉例來說，假設在第二資料被寫入且經過一段時間以後，第一記憶胞的臨界電壓分佈如圖10C，此時記憶體管理電路702接收了來自主機系統的讀取指令，並且此讀取指令指示讀取第二資料所屬的邏輯位址。在收到此讀取指令以後，記憶體管理電路702會根據讀取電壓Vread重新讀取第一記憶胞，以判斷這些第一記憶胞是屬於第一狀態或是第二狀態。記憶體管理電路702會計算屬於第一狀態的第一記 憶胞的個數(亦稱第三個數)，並且根據此第三個數來取得一第二時間資訊(以下標記為時間資訊t 2 )。例如，第三個數是區域1060中第一記憶胞的個數，而時間資訊t 2 是用以估測從寫入第一資料(如圖10A的時間點)到重新讀取第一記憶胞(如圖10C的時間點)所經過的時間。記憶體管理電路702會根據時間資訊t 2 與時間資訊t 1 取得一個第三時間資訊。例如，記憶體管理電路702會將時間資訊t 2 減去時間資訊t 1 以取得第三時間資訊。因此，此第三時間資訊是用以估測從寫入第二資料至讀取第二資料所經過的時間(即，第二資料儲存在可複寫式非揮發性記憶體模組106所經過的時間)。若第二資料儲存在可複寫式非揮發性記憶體模組106所經過的時間越長，則第二資料發生錯誤的機率越大。因此，記憶體管理電路702會根據第三時間資訊來取得可複寫式非揮發性記憶體模組106中的第二資料。例如，在第二資料被寫入時經過了一個錯誤更正碼的編碼程序。記憶體管理電路702會根據第三時間資訊來取得至少一個第一電壓，並且根據第一電壓來讀取第二資料。若第三時間資訊所估測出的時間越大(即，第二資料發生錯誤的機率越大或包括更多的錯誤位元)，則需要更多資訊來加強更正錯誤的能力。因此，在一範例實施例中，若第三時間資訊所估測出的時間越大，則所需的第一電壓個數越多，藉此可以取得更多驗證位元(亦稱為軟位元資訊)。這些驗證位元可以用來執行一個錯誤更正碼，例如是低密度奇偶檢查碼(low density parity code，LDPC)。一般來說，若第一電壓的個數越多，則低密度奇偶檢查碼 的更正能力會越好。若使用的是低密度奇偶檢查碼，在另一範例實施例中，第三時間資訊也可以用來決定是用硬位元模式(hard bit mode)或是軟位元模式(soft bit mode)來解碼。
在上述的範例實施例中，是藉由第一記憶胞的狀態來推測出第二資料儲存在可複寫式非揮發性記憶體模組106所經過的時間。然而，在另一範例實施例中，也可以透過第二資料本身所儲存的記憶胞的狀態來估測出時間。舉例來說，在圖10B的時間點，第二資料是被寫入至多個第二記憶胞，並且記憶體管理電路702會根據一個讀取電壓來讀取第二記憶胞並記錄屬於第一狀態的第二記憶胞的個數。在圖10C的時間點，記憶體管理電路702會再根據讀取電壓來讀取第二記憶胞以取得此時屬於第一狀態的第二記憶胞的個數。根據這兩個個數，記憶體管理電路702可以取得從第二資料被寫入至讀取第二資料所經過的時間。
值得一提的是，在一些情況下，上述方程式(1)所計算出的時間t可能會有誤差。例如，若可複寫式非揮發性記憶體模組106位在相對高溫的環境中，則所計算出的時間t會較大。然而，在此範例實施例中，由於第一資料與第二資料儲存在相同的可複寫式非揮發性記憶體模組106中，因此用上述方法所取得的時間資訊可以準確地判斷第二資料發生錯誤的機率。
在圖10A~圖10C的範例實施例中，記憶體管理電路702會使用相同的讀取電壓Vread來讀取第一記憶胞以取得相對應的時間資訊。然而，在另一範例實施例中，記憶體管理電路702在不 同的時間點，可以用不同的讀取電壓來讀取第一記憶胞。例如，在用不同的讀取電壓來讀取第一記憶胞以後，記憶體管理電路702會根據所使用的讀取電壓、上述的方程式(1)與圖10A中的曲線1020來取得時間資訊，本發明並不在此限。
圖11是根據一範例實施例繪示屬於第一狀態的第一記憶胞的個數與時間資訊所估測出的時間之間的關係曲線圖。
請參照圖10A與圖11，在一範例實施例中，記憶體管理電路702會設定讀取電壓Vread位於曲線1020的一邊緣區域，使得隨著時間經過，屬於第一狀態的第一記憶胞的個數與時間資訊所估測出的時間近似於正比(如圖11所示)。具體來說，記憶體管理電路702可根據上述的方程式(1)與圖10A中曲線1020所代表的函數取得一複合函數(composition function)。記憶體管理電路702會對此複合函數取臨界電壓的積分再取時間的二次微分，並對微分後的結果取最小值以取得讀取電壓Vread。例如，記憶體管理電路702可根據以下方程式(2)與(3)計算出讀取電壓Vread。其中DF(Vth)為曲線1020所代表的函數，γ為常數。
圖12是根據一範例實施例繪示時間估測方法的流程圖。
請參照圖12，在步驟S1201中，將第一資料寫入至多個第一記憶胞。在步驟S1202中，根據一讀取電壓來讀取第一記憶 胞，以判斷每一個第一記憶胞是屬於第一狀態或是第二狀態。在步驟S1203中，計算屬於第一狀態的第一記憶胞的個數，並根據此個數取得可複寫式非揮發性記憶體模組的時間資訊。然而，圖12中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12中各步驟可以實作為多個程式碼或是電路，本發明並不在此限。此外，圖12的方法可以搭配以上實施例使用，也可以單獨使用，本發明並不在此限。
綜上所述，本發明範例實施例提出的時間估測方法、記憶體儲存裝置與記憶體控制電路單元，可以用第一記憶胞屬於第一狀態的個數來取得時間資訊，而不用配置時鐘與額外的電源。另外，由於是用可複寫式非揮發性記憶體模組本身的特性來取得時間資訊，因此所估測出的時間較為準確。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1201~S1203‧‧‧步驟

Claims (30)

  1. 一種時間估測方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，包括：將一第一資料寫入至該些記憶胞中的多個第一記憶胞；根據一讀取電壓來讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於一第一狀態或是一第二狀態；以及計算屬於該第一狀態的該些第一記憶胞的一第一個數，並根據該第一個數取得該可複寫式非揮發性記憶體模組的一第一時間資訊，其中將該第一資料寫入至該些第一記憶胞的步驟更包括：根據該讀取電壓讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於該第一狀態或是該第二狀態；以及記錄屬於該第一狀態的該些第一記憶胞的一第二個數，其中，根據該第一個數取得該第一時間資訊的步驟包括：根據該第一個數與該第二個數之間的差取得該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至讀取該些第一記憶胞所經過的時間。
  2. 如申請專利範圍第1項所述的時間估測方法，更包括：將一第二資料寫入至該可複寫式非揮發性記憶體模組；以及記錄該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至寫入該第二資料所經過的時間。
  3. 如申請專利範圍第2項所述的時間估測方法，更包括：接收來自一主機系統的一讀取指令，其中該讀取指令指示讀取該第二資料；根據該讀取電壓重新讀取該些第一記憶胞，以判斷該些第一記憶胞是屬於該第一狀態或是該第二狀態，計算屬於該第一狀態的該些第一記憶胞的一第三個數，並且根據該第三個數取得該可複寫式非揮發性記憶體模組的一第二時間資訊，其中該第二時間資訊是用以估測寫入該第一資料至重新讀取該些第一記憶胞所經過的時間；根據該第二時間資訊與該第一時間資訊取得一第三時間資訊，其中該第三時間資訊是用以估測寫入該第二資料至讀取該第二資料所經過的時間。
  4. 如申請專利範圍第3項所述的時間估測方法，更包括：根據該第三時間資訊決定至少一第一電壓的個數，並且根據該至少一第一電壓讀取該第二資料。
  5. 如申請專利範圍第1項所述的時間估測方法，其中每一該些第一記憶胞位於一位元線上，並且每一該些位元線反應於該讀取電壓產生一感測電流，該時間估測方法更包括：根據每一該些位元線所產生的該感測電流或每一該些位元線上的電壓準位，判斷每一該些第一記憶胞是屬於該第一狀態或是該第二狀態。
  6. 一種時間估測方法，用於一可複寫式非揮發性記憶體模 組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，包括：將一第一資料寫入至該些記憶胞中的多個第一記憶胞；根據一讀取電壓來讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於一第一狀態或是一第二狀態；以及計算屬於該第一狀態的該些第一記憶胞的一第一個數，且將該第一個數輸入一查找表，取得該查找表的一輸出，並將該輸出乘上一常數以作為該第一時間資訊。
  7. 如申請專利範圍第6項所述的時間估測方法，更包括：將一第二資料寫入至該可複寫式非揮發性記憶體模組；以及記錄該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至寫入該第二資料所經過的時間。
  8. 如申請專利範圍第7項所述的時間估測方法，更包括：接收來自一主機系統的一讀取指令，其中該讀取指令指示讀取該第二資料；根據該讀取電壓重新讀取該些第一記憶胞，以判斷該些第一記憶胞是屬於該第一狀態或是該第二狀態，計算屬於該第一狀態的該些第一記憶胞的一第三個數，並且根據該第三個數取得該可複寫式非揮發性記憶體模組的一第二時間資訊，其中該第二時間資訊是用以估測寫入該第一資料至重新讀取該些第一記憶胞所經過的時間；根據該第二時間資訊與該第一時間資訊取得一第三時間資訊，其中該第三時間資訊是用以估測寫入該第二資料至讀取該第 二資料所經過的時間。
  9. 如申請專利範圍第8項所述的時間估測方法，更包括：根據該第三時間資訊決定至少一第一電壓的個數，並且根據該至少一第一電壓讀取該第二資料。
  10. 如申請專利範圍第6項所述的時間估測方法，其中每一該些第一記憶胞位於一位元線上，並且每一該些位元線反應於該讀取電壓產生一感測電流，該時間估測方法更包括：根據每一該些位元線所產生的該感測電流或每一該些位元線上的電壓準位，判斷每一該些第一記憶胞是屬於該第一狀態或是該第二狀態。
  11. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，用以將一第一資料寫入至該些記憶胞中的多個第一記憶胞，並且根據一讀取電壓來讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於一第一狀態或是一第二狀態，其中，該記憶體控制電路單元用以計算屬於該第一狀態的該些第一記憶胞的一第一個數，並根據該第一個數取得該可複寫式非揮發性記憶體模組的一第一時間資訊，其中該記憶體控制電路單元將該第一資料寫入至該些第一記 憶胞的操作更包括：該記憶體控制電路單元根據該讀取電壓讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於該第一狀態或是該第二狀態，並且記錄屬於該第一狀態的該些第一記憶胞的一第二個數，其中，該記憶體控制電路單元根據該第一個數取得該第一時間資訊的操作包括：該記憶體控制電路單元根據該第一個數與該第二個數之間的差取得該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至讀取該些第一記憶胞所經過的時間。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將一第二資料寫入至該可複寫式非揮發性記憶體模組，並且記錄該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至寫入該第二資料所經過的時間。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該該記憶體控制電路單元更用以接收來自該主機系統的一讀取指令，其中該讀取指令指示讀取該第二資料，其中，該記憶體控制電路單元更用以根據該讀取電壓重新讀取該些第一記憶胞，以判斷該些第一記憶胞是屬於該第一狀態或是該第二狀態，計算屬於該第一狀態的該些第一記憶胞的一第三個數，並且根據該第三個數取得該可複寫式非揮發性記憶體模組的一第二時間資訊，其中該第二時間資訊是用以估測寫入該第一 資料至重新讀取該些第一記憶胞所經過的時間，其中，該記憶體控制電路單元更用以根據該第二時間資訊與該第一時間資訊取得一第三時間資訊，其中該第三時間資訊是用以估測寫入該第二資料至讀取該第二資料所經過的時間。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據該第三時間資訊決定至少一第一電壓的個數，並且根據該至少一第一電壓讀取該第二資料。
  15. 如申請專利範圍第11項所述的記憶體儲存裝置，其中每一該些第一記憶胞位於一位元線上，並且每一位元線反應於該讀取電壓產生一感測電流，其中，每一該些記憶胞是根據每一位元線所產生的該感測電流或每一位元線上的電壓準位被判斷屬於該第一狀態或是該第二狀態。
  16. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，用以將一第一資料寫入至該些記憶胞中的多個第一記憶胞，並且根據一讀取電壓來讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於一第一狀態或是一第二狀態，其中，該記憶體控制電路單元用以計算屬於該第一狀態的該 些第一記憶胞的一第一個數，其中，該記憶體控制電路單元將該第一個數輸入一查找表，並且取得該查找表的一輸出，並將該輸出乘以一常數以作為該第一時間資訊。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將一第二資料寫入至該可複寫式非揮發性記憶體模組，並且記錄該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至寫入該第二資料所經過的時間。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該該記憶體控制電路單元更用以接收來自該主機系統的一讀取指令，其中該讀取指令指示讀取該第二資料，其中，該記憶體控制電路單元更用以根據該讀取電壓重新讀取該些第一記憶胞，以判斷該些第一記憶胞是屬於該第一狀態或是該第二狀態，計算屬於該第一狀態的該些第一記憶胞的一第三個數，並且根據該第三個數取得該可複寫式非揮發性記憶體模組的一第二時間資訊，其中該第二時間資訊是用以估測寫入該第一資料至重新讀取該些第一記憶胞所經過的時間，其中，該記憶體控制電路單元更用以根據該第二時間資訊與該第一時間資訊取得一第三時間資訊，其中該第三時間資訊是用以估測寫入該第二資料至讀取該第二資料所經過的時間。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據該第三時間資訊決定至少一第一 電壓的個數，並且根據該至少一第一電壓讀取該第二資料。
  20. 如申請專利範圍第16項所述的記憶體儲存裝置，其中每一該些第一記憶胞位於一位元線上，並且每一位元線反應於該讀取電壓產生一感測電流，其中，每一該些記憶胞是根據每一位元線所產生的該感測電流或每一位元線上的電壓準位被判斷屬於該第一狀態或是該第二狀態。
  21. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，用以將一第一資料寫入至該些記憶胞中的多個第一記憶胞，並且根據一讀取電壓來讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於一第一狀態或是一第二狀態，其中，該記憶體管理電路用以計算屬於該第一狀態的該些第一記憶胞的一第一個數，並根據該第一個數取得該可複寫式非揮發性記憶體模組的一第一時間資訊，其中該記憶體管理電路將該第一資料寫入至該些第一記憶胞的操作更包括： 該記憶體管理電路根據該讀取電壓讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於該第一狀態或是該第二狀態，並且記錄屬於該第一狀態的該些第一記憶胞的一第二個數，其中，該記憶體管理電路根據該第一個數取得該第一時間資訊的操作包括：該記憶體管理電路根據該第一個數與該第二個數之間的差取得該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至讀取該些第一記憶胞所經過的時間。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將一第二資料寫入至該可複寫式非揮發性記憶體模組，並且記錄該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至寫入該第二資料所經過的時間。
  23. 如申請專利範圍第22項所述的記憶體控制電路單元，其中該該記憶體管理電路更用以接收來自該主機系統的一讀取指令，其中該讀取指令指示讀取該第二資料，其中，該記憶體管理電路更用以根據該讀取電壓重新讀取該些第一記憶胞，以判斷該些第一記憶胞是屬於該第一狀態或是該第二狀態，計算屬於該第一狀態的該些第一記憶胞的一第三個數，並且根據該第三個數取得該可複寫式非揮發性記憶體模組的一第二時間資訊，其中該第二時間資訊是用以估測寫入該第一資料至重新讀取該些第一記憶胞所經過的時間， 其中，該記憶體管理電路更用以根據該第二時間資訊與該第一時間資訊取得一第三時間資訊，其中該第三時間資訊是用以估測寫入該第二資料至讀取該第二資料所經過的時間。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據該第三時間資訊決定至少一第一電壓的個數，並且根據該至少一第一電壓讀取該第二資料。
  25. 如申請專利範圍第21項所述的記憶體控制電路單元，其中每一該些第一記憶胞位於一位元線上，並且每一位元線反應於該讀取電壓產生一感測電流，其中，每一該些記憶胞是根據每一位元線所產生的該感測電流或每一位元上的電壓準位被判斷屬於該第一狀態或是該第二狀態。
  26. 一種記憶體控制電路單元，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，用以將一第一資料寫入至該些記憶胞中的多個第一記憶胞，並且根據一讀取電壓來讀取該些第一記憶胞，以判斷每一該些第一記憶胞是屬於一第一狀態或是一第二狀態，其中，該記憶體管理電路用以計算屬於該第一狀態的該些第 一記憶胞的一第一個數，其中，該記憶體管理電路將該第一個數輸入一查找表，並且取得該查找表的一輸出，並將該輸出乘上一常數以作為該第一時間資訊。
  27. 如申請專利範圍第26項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將一第二資料寫入至該可複寫式非揮發性記憶體模組，並且記錄該第一時間資訊，其中該第一時間資訊是用以估測寫入該第一資料至寫入該第二資料所經過的時間。
  28. 如申請專利範圍第27項所述的記憶體控制電路單元，其中該該記憶體管理電路更用以接收來自該主機系統的一讀取指令，其中該讀取指令指示讀取該第二資料，其中，該記憶體管理電路更用以根據該讀取電壓重新讀取該些第一記憶胞，以判斷該些第一記憶胞是屬於該第一狀態或是該第二狀態，計算屬於該第一狀態的該些第一記憶胞的一第三個數，並且根據該第三個數取得該可複寫式非揮發性記憶體模組的一第二時間資訊，其中該第二時間資訊是用以估測寫入該第一資料至重新讀取該些第一記憶胞所經過的時間，其中，該記憶體管理電路更用以根據該第二時間資訊與該第一時間資訊取得一第三時間資訊，其中該第三時間資訊是用以估測寫入該第二資料至讀取該第二資料所經過的時間。
  29. 如申請專利範圍第28項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據該第三時間資訊決定至少一第一 電壓的個數，並且根據該至少一第一電壓讀取該第二資料。
  30. 如申請專利範圍第26項所述的記憶體控制電路單元，其中每一該些第一記憶胞位於一位元線上，並且每一位元線反應於該讀取電壓產生一感測電流，其中，每一該些記憶胞是根據每一位元線所產生的該感測電流或每一位元上的電壓準位被判斷屬於該第一狀態或是該第二狀態。
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