TWI574272B - 抹除操作配置方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

抹除操作配置方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

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Description

抹除操作配置方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種記憶體管理方法，且特別是有關於一種抹除操作配置方法、記憶體控制電路單元與記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
然而，隨著可複寫式非揮發性記憶體模組的使用時間增加，可複寫式非揮發性記憶體模組中記憶胞的損耗程度也會對應增加。在這樣的情況下，若持續使用此可複寫式非揮發性記憶體模組可能會導致此可複寫式非揮發性記憶體模組的使用效率降低，特別是可能會對記憶胞的抹除操作產生不良的影響。
本發明提供一種抹除操作配置方法、記憶體控制電路單元與記憶體儲存裝置，可降低因記憶胞的磨損而對抹除操作造成的影響。
本發明的一範例實施例提供一種抹除操作配置方法，其用於可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體單元，所述抹除操作配置方法包括：偵測所述實體單元中的第一實體單元的第一使用狀態；判斷所述第一使用狀態是否符合第一預設狀態；若所述第一使用狀態符合所述第一預設狀態，將對應所述第一實體單元的第一抹除操作從使用第一模式調整為使用第二模式，其中所述第一模式與所述第二模式不同；以及若所述第一使用狀態不符合所述第一預設狀態，維持所述第一抹除操作在使用所述第一模式。
在本發明的一範例實施例中，所述判斷所述實體單元中的所述第一實體單元的所述第一使用狀態是否符合所述第一預設狀態的步驟包括：判斷所述第一實體單元的所述第一磨損程度值是否符合一預設磨損程度值，其中所述第一磨損程度值與所述第一實體單元的抹除次數、程式化次數、讀取次數、錯誤位元數及錯誤位元率的至少其中之一有關。
在本發明的一範例實施例中，所述判斷所述實體單元中的所述第一實體單元的所述第一使用狀態是否符合所述第一預設狀態的步驟包括：判斷所述第一實體單元是否從使用第一程式化 模式被切換為使用第二程式化模式，其中在所述第一程式化模式中，所述第一實體單元中的第一記憶胞儲存第一數量的第一位元資料，而在所述第二程式化模式中，所述第一實體單元中的所述第一記憶胞儲存第二數量的第二位元資料，其中所述第一數量大於所述第二數量。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而上述根據所述第一實體單元的所述第一磨損程度值來將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的步驟包括：將所述增量階躍脈衝抹除模型的增量階躍脈衝抹除遞增值從第一遞增值調整為第二遞增值，其中所述第二遞增值小於所述第一遞增值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的步驟包括：將所述增量階躍脈衝抹除模型的初始抹除脈衝電壓值從第一初始抹除電壓值調整為第二初始抹除電壓值，其中所述第二初始抹除電壓值小於所述第一初始抹除電壓值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的步驟包括：將所述增量階躍脈衝抹除模型的抹除脈衝寬度值從第 一脈衝寬度值調整為第二脈衝寬度值，其中所述第二脈衝寬度值小於所述第一脈衝寬度值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，所述增量階躍脈衝抹除模型包括多個抹除-驗證循環，每一所述抹除-驗證循環包括抹除脈衝與驗證脈衝，而將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的步驟包括：將所述抹除-驗證循環的最大循環次數從第一循環次數調整為第二循環次數，其中所述第二循環次數大於所述第一循環次數。
在本發明的一範例實施例中，所述第一實體單元包括基底、多個第一記憶胞、多條位元線、多條字元線及源極線，每一所述位元線耦接至所述源極線，所述源極線用以在所述第一抹除操作中提供源極電壓，而將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的步驟包括：將所述源極線在所述第一抹除操作中提供的所述源極電壓從第一源極電壓值調整為第二源極電壓值，其中所述第二源極電壓值與所述第一源極電壓值不同。
在本發明的一範例實施例中，所述將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的步驟更包括：將所述第一抹除操作的抹除驗證電壓值從第一抹除驗證電壓值調整為第二抹除驗證電壓值，其中所述第二抹除驗證電壓值與所述第一抹除驗證電壓值不同。
本發明的一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組與記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組具有多個實體單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以判斷所述實體單元中的第一實體單元的第一使用狀態是否符合第一預設狀態。若所述第一使用狀態符合所述第一預設狀態，所述記憶體控制電路單元更用以發送抹除模式調整指令，其中所述抹除模式調整指令指示將對應所述第一實體單元的第一抹除操作從使用第一模式調整為使用第二模式，其中所述第一模式與所述第二模式不同。以及，若所述第一使用狀態不符合所述第一預設狀態，所述記憶體控制電路單元更用以維持所述第一抹除操作在使用所述第一模式。
在本發明的一範例實施例中，在上述所述記憶體控制電路單元判斷所述實體單元中的所述第一實體單元的所述第一使用狀態是否符合所述第一預設狀態的運作中，所述記憶體控制電路單元判斷所述第一實體單元的第一磨損程度值是否符合一預設磨損程度值，其中所述第一磨損程度值與所述第一實體單元的抹除次數、程式化次數、讀取次數、錯誤位元數及錯誤位元率的至少其中之一有關。
在本發明的一範例實施例中，所述記憶體控制電路單元判斷所述實體單元中的所述第一實體單元的所述第一使用狀態是 否符合所述第一預設狀態的操作包括：判斷所述第一實體單元是否從使用第一程式化模式被切換為使用第二程式化模式，其中在所述第一程式化模式中，所述第一實體單元中的第一記憶胞儲存第一數量的第一位元資料，而在所述第二程式化模式中，所述第一實體單元中的所述第一記憶胞儲存第二數量的第二位元資料，其中所述第一數量大於所述第二數量。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而所述記憶體控制電路單元將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述增量階躍脈衝抹除模型的一增量階躍脈衝抹除遞增值從第一遞增值調整為第二遞增值，其中所述第二遞增值小於所述第一遞增值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而所述記憶體控制電路單元將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述增量階躍脈衝抹除模型的一初始抹除脈衝電壓值從第一初始抹除電壓值調整為第二初始抹除電壓值，其中所述第二初始抹除電壓值小於所述第一初始抹除電壓值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而所述記憶體控制電路單元將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調 整為使用所述第二模式的操作包括：將所述增量階躍脈衝抹除模型的一抹除脈衝寬度值從第一脈衝寬度值調整為第二脈衝寬度值，其中所述第二脈衝寬度值小於所述第一脈衝寬度值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，所述增量階躍脈衝抹除模型包括多個抹除-驗證循環，每一所述抹除-驗證循環包括一抹除脈衝與一驗證脈衝，而所述記憶體控制電路單元將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述抹除-驗證循環的一最大循環次數從一第一循環次數調整為一第二循環次數，其中所述第二循環次數大於所述第一循環次數。
在本發明的一範例實施例中，所述第一實體單元包括基底、多個第一記憶胞、多條位元線、多條字元線及源極線。每一所述位元線耦接至所述源極線，所述源極線用以在所述第一抹除操作中提供源極電壓，而所述記憶體控制電路單元將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述源極線在所述第一抹除操作中提供的所述源極電壓從第一源極電壓值調整為第二源極電壓值，其中所述第二源極電壓值與所述第一源極電壓值不同。
在本發明的一範例實施例中，所述記憶體控制電路單元將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作還包括：將所述第一抹除操作 的抹除電壓驗證值從第一抹除驗證電壓值調整為第二抹除驗證電壓值，其中所述第二抹除驗證電壓值與所述第一抹除驗證電壓值不同。
本發明的一範例實施例提供用於控制可複寫式非揮發性記憶體模組的一種記憶體控制電路單元。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。記憶體管理電路耦接至所述主機介面與所述記憶體介面，其中所述記憶體管理電路用以判斷所述實體單元中的第一實體單元的第一使用狀態是否符合第一預設狀態。若所述第一使用狀態符合所述第一預設狀態，所述記憶體管理電路更用以發送抹除模式調整指令，其中所述抹除模式調整指令指示將對應所述第一實體單元的第一抹除操作從使用第一模式調整為使用第二模式，其中所述第一模式與所述第二模式不同。若所述第一使用狀態不符合所述第一預設狀態，所述記憶體管理電路更用以維持所述第一抹除操作在使用所述第一模式。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而所述記憶體管理電路將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述增量階躍脈衝抹除模型的增量階躍脈衝抹除遞增值從第一遞增值調整為第二遞增值，其中 所述第二遞增值小於所述第一遞增值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而所述記憶體管理電路將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述增量階躍脈衝抹除模型的初始抹除脈衝電壓值從第一初始抹除電壓值調整為第二初始抹除電壓值，其中所述第二初始抹除電壓值小於所述第一初始抹除電壓值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而所述記憶體管理電路將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述增量階躍脈衝抹除模型的一抹除脈衝寬度值從第一脈衝寬度值調整為第二脈衝寬度值，其中所述第二脈衝寬度值小於所述第一脈衝寬度值。
在本發明的一範例實施例中，所述第一抹除操作是基於增量階躍脈衝抹除模型而執行，而所述增量階躍脈衝抹除模型包括多個抹除-驗證循環，每一所述抹除-驗證循環包括抹除脈衝與驗證脈衝，而所述記憶體管理電路將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述抹除-驗證循環的最大循環次數從第一循環次數調整為第二循環次數，其中所述第二循環次數大於所述第一循環次數。
在本發明的一範例實施例中，所述第一實體單元包括基底、多個第一記憶胞、多條位元線、多條字元線及源極線。每一所述位元線耦接至所述源極線。所述源極線用以在所述第一抹除操作中提供一源極電壓。所述記憶體管理電路將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作包括：將所述源極線在所述第一抹除操作中提供的所述源極電壓從第一源極電壓值調整為第二源極電壓值，其中所述第二源極電壓值與所述第一源極電壓值不同。
在本發明的一範例實施例中，所述記憶體管理電路將對應所述第一實體單元的所述第一抹除操作從使用所述第一模式調整為使用所述第二模式的操作還包括：將所述第一抹除操作的一抹除驗證電壓值從第一抹除驗證電壓值調整為第二抹除驗證電壓值，其中所述第二抹除驗證電壓值與所述第一抹除驗證電壓值不同。
基於上述，本發明可根據可複寫式非揮發性記憶體模組中實體單元的磨損程度來調整對應的抹除操作之操作模式。藉此，本發明可盡量地將處於抹除狀態之記憶胞的臨界電壓分布範圍調整到適當的範圍，減少爾後從此些記憶胞讀取資料時讀取到錯誤資料之機率增加及/或程式化此些記憶胞的時間較長等情形發生。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉範例實施例，並配合所附圖式作詳細說明如下。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧電腦
122‧‧‧微處理器
124‧‧‧隨機存取記憶體
126‧‧‧系統匯流排
128‧‧‧資料傳輸介面
13‧‧‧輸入/輸出裝置
21‧‧‧滑鼠
22‧‧‧鍵盤
23‧‧‧顯示器
24‧‧‧印表機
25‧‧‧隨身碟
26‧‧‧記憶卡
27‧‧‧固態硬碟
31‧‧‧數位相機
32‧‧‧SD卡
33‧‧‧MMC卡
34‧‧‧記憶棒
35‧‧‧CF卡
36‧‧‧嵌入式儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶胞陣列
504‧‧‧字元線控制電路
506‧‧‧位元線控制電路
508‧‧‧行解碼器
510‧‧‧資料輸入/輸出緩衝器
512‧‧‧控制電路
300、302、304、306、320、322、601、606‧‧‧電晶體
320CG、300CG、302CG、304CG、306CG、322CG‧‧‧控制閘極
300FG、302FG、304FG、306FG‧‧‧浮動閘極
326、328‧‧‧接觸點
340‧‧‧基底
330、332、334、336、338‧‧‧多晶矽層
360、ST0~STN‧‧‧NAND串
SGD、SGS‧‧‧選擇線
WL0~WL3‧‧‧字元線
BL(0)~BL(N)‧‧‧位元線
602~605‧‧‧記憶胞
610‧‧‧源極線
1002‧‧‧記憶體管理電路
1004‧‧‧主機介面
1006‧‧‧記憶體介面
1008‧‧‧緩衝記憶體
1010‧‧‧電源管理電路
1012‧‧‧錯誤檢查與校正電路
810(0)~810(D)‧‧‧邏輯單元
408(0)~408(R)‧‧‧實體抹除單元
1010、1020、1030、1040、D1、D2、D3、D4‧‧‧臨界電壓分布
△V‧‧‧增量階躍脈衝抹除遞增值
VE1、VE2、VE3‧‧‧抹除脈衝
VEverify1、VEverify2、VEverify3‧‧‧驗證脈衝
Loop1、loop2、loop3‧‧‧抹除-驗證循環
W‧‧‧抹除脈衝寬度
D1、D2、D3‧‧‧分布
S1401、S1403、S1405、S1407‧‧‧步驟
圖1是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖2是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
圖5是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
圖6是根據本發明的一範例實施例所繪示的一個NAND串的俯視圖。
圖7是根據本發明的一範例實施例所繪示的一個NAND串的等效電路圖。
圖8是根據本發明的一範例實施例所繪示的NAND串的側視圖。
圖9是根據本發明的一範例實施例所繪示的一個實體抹除單元的示意圖。
圖10是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
圖11是根據本發明的一範例實施例所繪示之管理可複寫式 非揮發性記憶體模組的示意圖。
圖12是根據本發明的一範例實施例所繪示的增量階躍脈衝抹除模型的示意圖。
圖13是根據本發明的一範例實施例所繪示的處於抹除狀態之記憶胞的臨界電壓分布的示意圖。
圖14是根據本發明的一範例實施例所繪示的抹除操作配置方法的流程圖。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。圖2是根據本發明的一範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
請參照圖1，主機系統11一般包括電腦12與輸入/輸出(input/output,I/O)裝置13。電腦12包括微處理器122、隨機存取記憶體(random access memory,RAM)124、系統匯流排126與資料傳輸介面128。輸入/輸出裝置13包括如圖2的滑鼠21、鍵盤22、顯示器23與印表機24。必須瞭解的是，圖2所示的裝置非限制輸 入/輸出裝置13，輸入/輸出裝置13可更包括其他裝置。
在一範例實施例中，記憶體儲存裝置10是透過資料傳輸介面128與主機系統11的其他元件耦接。藉由微處理器122、隨機存取記憶體124與輸入/輸出裝置13的運作可將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。例如，記憶體儲存裝置10可以是如圖2所示的隨身碟25、記憶卡26或固態硬碟(Solid State Drive,SSD)27等的可複寫式非揮發性記憶體儲存裝置。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
一般而言，主機系統11為可實質地與記憶體儲存裝置10配合以儲存資料的任意系統。雖然在本範例實施例中，主機系統11是以電腦系統來作說明，然而，另一範例實施例中，主機系統11可以是數位相機、攝影機、通信裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機(攝影機)31時，可複寫式非揮發性記憶體儲存裝置則為其所使用的SD卡32、MMC卡33、記憶棒(memory stick)34、CF卡35或嵌入式儲存裝置36(如圖3所示)。嵌入式儲存裝置36包括嵌入式多媒體卡(Embedded MMC,eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
圖4是繪示圖1所示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、 記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment,SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment,PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers,IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express,PCI Express)標準、通用序列匯流排(Universal Serial Bus,USB)標準、安全數位(Secure Digital,SD)介面標準、超高速一代(Ultra High Speed-I,UHS-I)介面標準、超高速二代(Ultra High Speed-II,UHS-II)介面標準、記憶棒(Memory Stick,MS)介面標準、多媒體儲存卡(Multi Media Card,MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card,eMMC)介面標準、通用快閃記憶體(Universal Flash Storage,UFS)介面標準、小型快閃(Compact Flash,CF)介面標準、整合式驅動電子介面(Integrated Device Electronics,IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除 等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell,SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元資料的快閃記憶體模組)、多階記憶胞(Multi Level Cell,MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。
請參照圖5，可複寫式非揮發性記憶體模組406包括記憶胞陣列502、字元線控制電路504、位元線控制電路506、行解碼器(column decoder)508、資料輸入/輸出緩衝器510與控制電路512。
記憶胞陣列502包括用以儲存資料的多個記憶胞。這些記憶胞是以陣列的方式配置在多條字元線與多條位元線的交叉點上。當從記憶體控制電路單元404接收到寫入指令或讀取指令時，控制電路512會控制字元線控制電路504、位元線控制電路506、行解碼器508、資料輸入/輸出緩衝器510來寫入資料至記憶胞陣 列502或從記憶胞陣列502中讀取資料。此外，字元線控制電路504用以控制施予至字元線的電壓，位元線控制電路506用以控制施予至位元線的電壓，行解碼器508依據指令中的解碼列位址以選擇對應的位元線，並且資料輸入/輸出緩衝器510用以暫存資料。
記憶胞陣列502中的每一個記憶胞是以臨界電壓的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，因而改變了記憶胞的臨界電壓。此改變臨界電壓的程序亦稱為”把資料寫入至記憶胞”或”程式化記憶胞”。隨著臨界電壓的改變，記憶胞陣列502的每一個記憶胞具有多個儲存狀態。並且透過讀取電壓可以判斷記憶胞是屬於哪一個儲存狀態，藉此取得記憶胞所儲存的一或多個位元。
記憶胞陣列502具有多個實體抹除單元。此些實體抹除單元可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。以NAND型快閃記憶體為例，一個實體抹除單元會包括多個NAND串(NAND string)。每一個NAND串會包括多個彼此串聯的電晶體。
圖6是根據本發明的一範例實施例所繪示的一個NAND串的俯視圖。圖7是根據本發明的一範例實施例所繪示的一個NAND串的等效電路圖。
請參照圖6與圖7，NAND串360包括了電晶體320、300、302、304、306與322。從接觸點326至接觸點328之間的線路亦 可稱為一條位元線。電晶體320上的控制閘極320CG是耦接至選擇線SGD；電晶體300上的控制閘極300CG是耦接至字元線WL3；電晶體302上的控制閘極302CG是耦接至字元線WL2；電晶體304上的控制閘極304CG是耦接至字元線WL1；電晶體306上的控制閘極306CG是耦接至字元線WL0；電晶體322上的控制閘極322CG是耦接至選擇線SGS。每一個電晶體300、302、304與306還包括一個電荷補捉層。電荷補捉層是用以儲存電子或是電洞。在此範例實施例中，電荷捕捉層被稱為浮動閘極(floating gate)，其材料包括經參雜的多晶矽。然而，在另一範例實施例中，電荷捕捉層可包括一個氧化矽-氮化矽-氧化矽複合層，或是其他可用以儲存電子或電洞的材料，本發明並不在此限。在圖3的範例實施例中，電晶體300具有浮動閘極300FG；電晶體302具有浮動閘極302FG；電晶體304具有浮動閘極304FG；電晶體306具有浮動閘極306FG。在此，電晶體300、302、304與306亦可被稱為記憶胞。
圖8是根據本發明的一範例實施例所繪示的NAND串的側視圖。請參照圖6~圖8，NAND串360是設置在基底340上。控制閘極300CG、302CG、304CG與306CG是分別設置在浮動閘極300FG、302FG、304FG與306FG上。控制閘極300CG、302CG、304CG、306CG與浮動閘極300FG、302FG、304FG、306FG之間設置了介電層。浮動閘極300FG、302FG、304FG、306FG與基底340之間則設置了氧化層。圖8中鄰近的電晶體會分享經參雜的多 晶矽層330、332、334、336與338，並且一個多晶矽層會形成一個電晶體的源極或汲極。當要把資料寫入(亦稱為程式化)至電晶體300、302、304和306時，適當的電壓會被施加在控制閘極320CG與322CG上，使得電晶體320與322會被導通；並且接觸點326與接觸點328之間會有一電流。一個寫入電壓會被施加在欲被程式化的電晶體上的控制閘極，在此以控制閘極302CG為例，使得上述電流中的電子或是電洞會移動至浮動閘極302FG。當電子或是電洞被注入浮動閘極302FG以後，電晶體302的臨界電壓會改變，藉此可以等效地儲存一或多個位元。值得注意的是，在其他的範例實施例中，NAND串360也可以包括更多的記憶胞，本發明並不限制一個NAND串中記憶胞的數目。此外，圖6~圖8只是一個範例，本發明並不限制可複寫式非揮發性記憶體模組406中記憶胞的結構或是電路的耦接關係。例如，在一範例實施例中，多個記憶胞是彼此推疊，藉此形成三維的快閃記憶體。
圖9是根據本發明的一範例實施例所繪示的一個實體抹除單元的示意圖。
請參照圖9，假設記憶胞陣列502包括實體抹除單元408(0)。實體抹除單元408(0)包括多個NAND串ST0~STN。NAND串ST0包括了電晶體601、606與記憶胞602~605。NAND串ST0~STN與圖7的NAND串360類似，在此不再贅述。實體抹除單元408(0)也包括了多條字元線WL0~WL3與多條位元線BL(0)~BL(N)。一般來說，每一個記憶胞都會位於一條字元線與一 條位元線上。同一條字元線上的多個記憶胞會形成一或多個實體程式化單元。若每一個記憶胞可儲存x個位元，則同一條字元線上的多個記憶胞至少會形成x個實體程式化單元，其中x為正整數。若正整數x大於1，則同一條字元線上的x個實體程式化單元還可被分類為下實體程式化單元與上實體程式化單元。然而，本發明並不限制正整數x的數值。一般來說，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度。在此範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面或是實體扇(sector)。若實體程式化單元為實體頁面，則每一個實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體扇，用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，錯誤更正碼)。在本範例實施例中，每一個資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte,B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，本發明並不限制資料位元區與實體扇的大小以及個數。
另一方面，NAND串ST0~STN都耦接至源極線610。當實體抹除單元408(0)要被抹除時，一個抹除電壓會被施加於實體抹除單元408(0)中的基底，使得實體抹除單元408(0)中所有的浮動閘極中的電子或是電洞都會離開所屬的浮動閘極。在此範例實施例中，實體抹除單元為抹除之最小單位。亦即，每一實體抹除 單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊。此外，在一範例實施例中，在抹除實體抹除單元408(0)時，一個源極電壓會經由源極線610被施予至NAND串ST0~STN，而等效於提供一個負電壓至實體抹除單元408(0)中各個電晶體的控制閘極。
圖10是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖10，記憶體控制電路單元404包括記憶體管理電路1002、主機介面1004及記憶體介面1006。
記憶體管理電路1002用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路1002具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路1002的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路1002的控制指令是以韌體型式來實作。例如，記憶體管理電路1002具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路1002的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此 外，記憶體管理電路1002具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路1002的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路1002的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路1002包括微控制器、記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元。記憶體管理單元、記憶體寫入單元、記憶體讀取單元、記憶體抹除單元與資料處理單元是耦接至微控制器。其中，記憶體管理單元用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入單元用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取單元用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除單元用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理單元用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面1004是耦接至記憶體管理電路1002並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面1004來傳送至記憶體管理電路1002。在本範例實施例中，主機介面1004是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面1004亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面1006是耦接至記憶體管理電路1002並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面1006轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路1002要存取可複寫式非揮發性記憶體模組406，記憶體介面1006會傳送對應的指令序列。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體1008、電源管理電路1010及錯誤檢查與校正電路1012。
緩衝記憶體1008是耦接至記憶體管理電路1002並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路1010是耦接至記憶體管理電路1002並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路1012是耦接至記憶體管理電路1002並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路1002從主機系統11中接收到寫入指令時，錯誤檢查與校正電路1008會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code,ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路1002會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路1002從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路1008會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
圖11是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“選擇”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖11，在本範例實施例中，是假設可複寫式非揮 發性記憶體模組406包括實體抹除單元408(0)~408(R)。記憶體管理電路1002可將實體抹除單元408(0)~408(R)邏輯地劃分為多個區域，例如為儲存區802與系統區806。
儲存區802的實體抹除單元是用以儲存來自主機系統11的資料。儲存區802中會儲存有效資料與無效資料。例如，當主機系統要刪除一份有效資料時，被刪除的資料可能還是儲存在儲存區802中，但會被標記為無效資料。沒有儲存有效資料的實體抹除單元亦被稱為閒置(spare)實體抹除單元。例如，被抹除以後的實體抹除單元便會成為閒置實體抹除單元。若儲存區802或系統區806中有實體抹除單元損壞時，儲存區802中的實體抹除單元也可以用來替換損壞的實體抹除單元。倘若儲存區802中沒有可用的實體抹除單元來替換損壞的實體抹除單元時，則記憶體管理電路1002會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。此外，有儲存有效資料的實體抹除單元亦被稱為非閒置(non-spare)實體抹除單元。
系統區806的實體抹除單元是用以記錄系統資料，其中此系統資料包括關於記憶體晶片的製造商與型號、記憶體晶片的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
儲存區802與系統區806的實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至儲存區802與系統區806的分組關係會動態地變動。例如，當系統區806中的實體抹除 單元損壞而被儲存區802的實體抹除單元取代時，則原本在儲存區802的實體抹除單元會被關聯至系統區806。
記憶體管理電路1002會配置邏輯單元810(0)~810(D)以映射至儲存區802中的實體抹除單元408(0)~408(A)。例如，在本範例實施例中，主機系統11是透過邏輯位址來存取儲存區802中的資料，因此，每一個邏輯單元810(0)~810(D)是指一個邏輯位址。此外，在一範例實施例中，每一個邏輯單元810(0)~810(D)也可以是指一個邏輯扇、一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續的邏輯位址組成。每一個邏輯單元810(0)~810(D)是映射至一或多個實體單元。在本範例實施例中，一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元也可以是一個實體位址、一個實體扇、一個實體程式化單元或者是由多個連續的實體位址組成，本發明不加以限制。記憶體管理電路1002會將邏輯單元與實體單元之間的映射關係記錄於一或多個邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路1002可根據此一或多個邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
在本範例實施例中，在對於可複寫式非揮發性記憶體模組406中的記憶胞執行的抹除操作中，一個增量階躍脈衝抹除(Incremental Step Pulse Erase，ISPE)模型會被使用。一個增量階躍脈衝抹除模型包括多個抹除-驗證循環。一個抹除-驗證循環包括一 個抹除脈衝與一個驗證脈衝。在一個抹除-驗證循環中，一個抹除脈衝會被施加於一個實體抹除單元以抹除此實體抹除單元中的記憶胞，並且一個驗證脈衝會接續地被施予至此實體抹除單元以驗證對於此些記憶胞的抹除是否已完成。若此些記憶胞的抹除已完成，則結束此次的抹除操作。若此些記憶胞的抹除尚未完成，則另一個抹除-驗證循環會被執行。
在一次的抹除操作中，可以被執行的抹除-驗證循環的次數不會超過一最大循環次數。例如，在一範例實施例中，若某一次的抹除操作中已執行的抹除-驗證循環的次數已達到最大循環次數，則此次的抹除操作會被判定為失敗並且對應的實體抹除單元可能會被停止使用。或者，在另一範例實施例中，若某一次的抹除操作中已執行的抹除-驗證循環的次數已達到最大循環次數，則使用不同的參數的另一次抹除操作可能會被執行。然而，在另一範例實施例中，每一次的抹除操作亦可以包含不同的操作細節及/或變化，本發明不加以限制。
圖12是根據本發明的一範例實施例所繪示的增量階躍脈衝抹除模型的示意圖。圖12中的橫軸為時間，例如，微秒(μs)，而縱軸則為電壓。
請參照圖12，在對於某一個實體抹除單元的一個抹除操作中，一個抹除脈衝VE1(亦稱為初始抹除脈衝)會被施加於此實體抹除單元中的基底。然後，一個驗證脈衝VEVerify1會被施加在此實體抹除單元中的記憶胞。根據記憶胞反應於此驗證脈衝VEVerify1 所產生的資訊，此實體抹除單元中的記憶胞是否已被抹除可被決定。若此實體抹除單元中的記憶胞被判定為抹除尚未完成，則另一個抹除脈衝VE2會被施加於此實體抹除單元中的基底，並且另一個驗證脈衝VEVerify2會接續地被施加在此實體抹除單元中的記憶胞。爾後，根據記憶胞反應於此驗證脈衝VEVerify2所產生的資訊，若此實體抹除單元中的記憶胞仍被判定為抹除尚未完成，則又一個抹除脈衝VE3會被施加於此實體抹除單元中的基底，並且又一個驗證脈衝VEVerify3會接續地被施加在此實體抹除單元中的記憶胞；以此類推，直到抹除完成或判定抹除失敗為止。
在本範例實施例中，抹除脈衝VE1與驗證脈衝VEverify1是屬於抹除-驗證循環loop1，抹除脈衝VE2與驗證脈衝VEverify2是屬於抹除-驗證循環loop2，並且抹除脈衝VE3與驗證脈衝VEVerify3是屬於抹除-驗證循環loop3，如圖12所示。然而，在另一範例實施例中，更多的抹除-驗證循環可以被包含在一個抹除操作中。
在本範例實施例中，一個抹除-驗證循環中抹除脈衝的電壓值會小於下一個抹除-驗證循環中抹除脈衝的抹除脈衝電壓值。例如，抹除脈衝VE1的電壓值會小於抹除脈衝VE2的電壓值，並且抹除脈衝VE2的電壓值會小於抹除脈衝VE3的電壓值。一般來說，可透過將某一個抹除-驗證循環中的抹除脈衝的電壓值加上一個增量階躍脈衝抹除遞增值來獲得下一個抹除-驗證循環中的抹除脈衝的抹除脈衝電壓值。例如，將抹除脈衝VE1的電壓值加上一個增量階躍脈衝抹除遞增值△V而獲得抹除脈衝VE2的電壓值； 將抹除脈衝VE2的電壓值加上一個增量階躍脈衝抹除遞增值△V而獲得抹除脈衝VE2的電壓值。
在本範例實施例中，根據記憶胞反應於某一個驗證脈衝所產生的資訊，若對於此實體抹除單元的抹除操作被判定已完成，則表示此實體抹除單元中的記憶胞已處於抹除狀態。
圖13是根據本發明的一範例實施例所繪示的處於抹除狀態之記憶胞的臨界電壓分布的示意圖。
請參照圖13，在將某一個實體抹除單元中的記憶胞抹除之後，此些處於抹除狀態的記憶胞的臨界電壓分布例如是分布D1。然而，隨著可複寫式非揮發性記憶體模組406被使用的時間增加，可複寫式非揮發性記憶體模組406中記憶胞的損耗程度會增加。一個記憶胞的損耗程度是與此記憶胞的抹除次數、程式化次數、讀取次數、錯誤位元數及錯誤位元率的至少其中之一有關。例如，若一個記憶胞的抹除次數、程式化次數或讀取次數增加，則此記憶胞的損耗程度會增加。若某一個記憶胞的錯誤位元數或錯誤位元率增加，則可能是因為此記憶胞的損耗程度增加而造成的。此外，環境的溫度及/或溼度等外在因素也可能會影響到一個記憶胞的損耗程度。例如，若目前環境的溫度太高，則可複寫式非揮發性記憶體模組406中記憶胞的錯誤位元數或錯誤位元率可能也會增加，此情形同樣可視為是記憶胞的損耗程度增加。
若記憶胞的損耗程度增加，則此些記憶胞被程式化或抹除後的臨界電壓分布可能會被影響。一般來說，若處於抹除狀態 的記憶胞的臨界電壓分布之範圍越廣，表示此些記憶胞的損耗程度越高。例如，在圖13的另一範例實施例中，若此些記憶胞的損耗程度增加，則此些記憶胞被抹除之後的臨界電壓分布可能會從分佈D1改變為分佈D2或D3。然而，圖13所繪示的處於抹除狀態的記憶胞之臨界電壓分佈僅為一個範例，實際上記憶胞的臨界電壓分佈可能有所不同。此外，處於抹除狀態的記憶胞之臨界電壓基本上會小於圖12中所施予的驗證電壓VEVerify1。
在本範例實施例中，是以一個實體單元作為評估記憶胞之損耗程度的單位。以下描述之一個實體單元的損耗程度，等同於以此損耗程度來描述一個實體單元中一或多個記憶胞的損耗程度。例如，此損耗程度可以是指某一個特定記憶胞的損耗程度或者多個記憶胞的平均損耗程度或最大損耗程度。例如，平均損耗程度可以是指多個記憶胞之損耗程度的平均值、加權平均值或中位數值。例如，最大損耗程度可以是指多個記憶胞之損耗程度中的最大者。
在本範例實施例中，是以某一個實體單元的磨損程度值來作為評估此實體單元之磨損程度的依據。例如，某一個實體單元的磨損程度值可以是依據此實體單元的抹除次數、程式化次數、讀取次數、錯誤位元數、錯誤位元率、環境的溫度、環境的濕度等因素的至少其中之一來決定。例如，某一個實體單元的磨損程度值可以是由記憶體管理電路1002即時的更新並且記錄於一查找表。
在本範例實施例中，可複寫式非揮發性記憶體模組406中每一個實體單元的損耗程度值都是以相同屬性的數值來表示，例如，每一個實體單元的損耗程度值都是根據抹除次數、程式化次數或讀取次數來決定。然而，在另一範例實施例中，可複寫式非揮發性記憶體模組406中不同的實體單元的損耗程度值也可以是以不同屬性的數值來表示。例如，某些實體單元較常被讀取，則可以用讀取次數來表示此些實體單元的損耗程度值，而若某些實體單元的錯誤位元率較高，則此些實體單元的損耗程度值可以是根據錯誤位元率來決定。
在本範例實施例中，是以一個實體抹除單元作為實體單元的範例。然而，在另一範例實施例中，一個實體單元也可以是指一個記憶胞、一個實體扇、一個實體程式化單元或者是由任意數量/分佈的記憶胞組成。
一般來說，若處於抹除狀態的記憶胞之臨界電壓分布範圍越廣，則此些記憶胞被程式化(即，被儲存資料)之後的臨界電壓分佈往往也會越廣，導致爾後從此些記憶胞讀取資料時讀取到錯誤資料的機率增加。此外，若處於抹除狀態的記憶胞之臨界電壓分布範圍越廣，則程式化此些記憶胞所需的時間可能也會較長。本發明可根據一個實體單元的磨損程度值來決定是否要調整往後用於此實體單元的抹除操作之操作模式。藉此，對於具有不同磨損程度的實體單元，本發明可盡量地窄化此些實體單元中處於抹除狀態之記憶胞的臨界電壓分布範圍，減少發生上述問題的情形。
記憶體管理電路1002可偵測可複寫式非揮發性記憶體模組406中某一個實體單元(亦稱為第一實體單元)的使用狀態(亦稱為第一使用狀態)。記憶體管理電路1002會判斷第一使用狀態是否符合一預設狀態(亦稱為第一預設狀態)。若第一使用狀態符合此第一預設狀態，記憶體管理電路1002會根據此第一磨損程度值來發送抹除模式調整指令至可複寫式非揮發性記憶體模組406。抹除模式調整指令可包括一或多個程式碼或指令碼。抹除模式調整指令用以指示可複寫式非揮發性記憶體模組406將對應於第一實體單元的抹除操作(亦稱為第一抹除操作)從使用某一模式(亦稱為第一模式)調整為使用另一模式(亦稱為第二模式)，其中第一模式與第二模式不同。例如，記憶體管理電路1002可以調整抹除參數來達到調整抹除操作之目的。例如，此抹除參數是指任何與往後用於此第一實體單元之抹除操作有關的各種參數。此外，若第一使用狀態不符合此第一預設狀態，則記憶體管理電路1002不會改變第一抹除操作的操作模式。例如，記憶體管理電路1002會將第一抹除操作維持在使用第一模式。也就是說，若第一使用狀態不符合此第一預設狀態，則記憶體管理電路1002不會發送上述抹除模式調整指令。相對於第一模式，在第二模式下執行的抹除操作可更加地窄化處於抹除狀態之記憶胞的臨界電壓分布範圍。
在本範例實施例中，此第一使用狀態是指第一實體單元的磨損程度值(亦稱為第一磨損程度值)。記憶體管理電路1002可以判斷第一磨損程度值是否符合一預設磨損程度值。若第一磨損 程度值符合此預設磨損程度值，則記憶體管理電路1002會判定第一使用狀態符合此第一預設狀態。例如，若第一磨損程度值是以第一實體單元的抹除次數來表示，則此預設磨損程度值可以是3000。若第一實體單元的抹除次數達到此預設磨損程度值即表示第一實體單元的抹除次數達到3000次，則記憶體管理電路1002會反應於這樣的情形而調整往後對於第一實體單元的抹除操作的操作模式。此外，若第一磨損程度值不符合此預設磨損程度值，則記憶體管理電路1002會判定第一使用狀態不符合此第一預設狀態。
在另一範例實施例中，此第一使用狀態也可以是指第一實體單元的程式化模式。例如，一個實體單元的程式化模式可包括第一程式化模式與第二程式化模式。第一程式化模式亦稱為多層記憶胞模式。若是以第一程式化模式來使用可複寫式非揮發性記憶體模組106，則每一個記憶胞儲存有一第一數量的位元資料，其中此第一數量不小於2。例如，此第一數量為2或3。第二程式化模式包括單層記憶胞模式(SLC mode)、下實體程式化單元程式化模式(lower physical programming unit programming mode)、混合程式化模式(mixture programming mode)及少層記憶胞模式的至少其中之一。若是以單層記憶胞模式來使用可複寫式非揮發性記憶體模組106，則每一個記憶胞只儲存一個位元資料。若是以下實體程式化模式來使用可複寫式非揮發性記憶體模組106，則可複寫式非揮發性記憶體模組106中只有屬於下實體程式化單元的實體程 式化單元會被程式化，而下實體程式化單元所對應的上實體程式化單元可以不被程式化。若是以混合程式化模式來使用可複寫式非揮發性記憶體模組106，則有效資料(或真實資料)會被程式化至屬於下實體程式化單元的實體程式化單元中，而不會被程式化至屬於上實體程式化單元的實體程式化單元中。此外，若是以混合程式化模式來使用可複寫式非揮發性記憶體模組106，則對應於有效資料(或真實資料)的無效資料(或虛擬資料)會被程式化至屬於上實體程式化單元的實體程式化單元中。若是以少層記憶胞模式來使用可複寫式非揮發性記憶體模組106，則每一個記憶胞儲存有一第二數量的位元資料，其中此第二數量小於第一數量。例如，此第二數量為1或2。特別是，對於使用第二程式化模式中的不同模式的多個實體程式化單元來說，被程式化的記憶胞的臨界電壓分布可能會不相同。
一般來說，若某一個實體單元的磨損程度增加，則此實體單元的程式化模式可能會從使用第一程式化模式被切換為使用第二程式化模式，從而提升此實體單元的可靠度。提升此實體單元的可靠度亦可視為是降低此實體單元之記憶胞儲存錯誤資料的機率。換言之，若某一個實體單元原先是操作在第一程式化模式爾後被切換為操作在第二程式化模式，使得其中之記憶胞所儲存的位元資料之數量減少，則有很大的機率是因為此實體單元的磨損程度過高。
在一範例實施例中，記憶體管理電路1002可以偵測第一 實體單元的程式化模式並且判斷第一實體單元是否從使用第一程式化模式被切換為使用第二程式化模式。若第一實體單元從使用第一程式化模式被切換為使用第二程式化模式，則表示此實體單元的磨損程度可能過高，故記憶體管理電路1002會判定第一使用狀態符合此第一預設狀態並且反應於這樣的情形而執行上述調整第一實體單元的抹除操作之操作模式的操作。反之，若第一實體單元仍維持在使用第一程式化模式，則記憶體管理電路1002會判定第一使用狀態不符合此第一預設狀態。
值得一提的是，在另一範例實施例中，第一實體單元的磨損程度值與程式化模式也可以同時被作為是否改變第一實體單元之抹除操作的操作模式之參考依據。例如，只有在第一實體單元的磨損程度值符合預設磨損程度值且第一實體單元從使用第一程式化模式切換為使用第二程式化模式時，才會將第一實體單元之抹除操作從使用第一模式切換為使用第二模式。
以下舉出調整抹除操作之操作模式的數個範例實施例。其中，調整抹除操作之操作模式的調整可以是依照預設的調整規則或者是根據所偵測的實體單元之磨損程度(或磨損程度值)來決定調整幅度，本發明不加以限制。
在一範例實施例中，記憶體管理電路1002會將往後用於第一實體單元的增量階躍脈衝抹除模型的增量階躍脈衝抹除遞增值減小。例如，將圖12中的增量階躍脈衝抹除遞增值△V從當前使用的第一遞增值調整為第二遞增值，其中第二遞增值小於第一 遞增值。第一遞增值與第二遞增值的差距可以是預設的或者是根據第一實體單元的第一磨損程度值而動態決定的。例如，第一遞增值與第二遞增值的差距可以是與第一實體單元的磨損程度呈正相關。亦即，若第一實體單元的磨損程度越高，則第一遞增值與第二遞增值的差距越大。
在一範例實施例中，記憶體管理電路1002會將往後用於第一實體單元的增量階躍脈衝抹除模型的初始抹除脈衝的電壓值(亦稱為初始抹除電壓值)減小。例如，將圖12中的抹除脈衝VE1的電壓值從當前使用的第一初始抹除電壓值調整為第二初始抹除電壓值，其中第二初始抹除電壓值小於第一初始抹除電壓值。第一初始抹除電壓值與第二初始抹除電壓值的差距可以是預設的或者是根據第一實體單元的第一磨損程度值而動態決定的。例如，第一初始抹除電壓值與第二初始抹除電壓值的差距可以是與第一實體單元的磨損程度呈正相關。亦即，若第一實體單元的磨損程度越高，則第一初始抹除電壓值與第二初始抹除電壓值的差距越大。
在一範例實施例中，記憶體管理電路1002會將往後用於第一實體單元的增量階躍脈衝抹除模型的抹除脈衝的寬度(亦稱為抹除脈衝寬度值)減小。例如，將圖12中的抹除脈衝寬度值W從當前使用的第一脈衝寬度值調整為第二脈衝寬度值，其中第二脈衝寬度值小於第一脈衝寬度值。第一脈衝寬度值與第二脈衝寬度值的差距可以是預設的或者是根據第一實體單元的第一磨損程 度值而動態決定的。例如，第一脈衝寬度值與第二脈衝寬度值的差距可以是與第一實體單元的磨損程度呈正相關。亦即，若第一實體單元的磨損程度越高，則第一脈衝寬度值與第二脈衝寬度值的差距越大。
在一範例實施例中，記憶體管理電路1002會增加往後用於第一實體單元的增量階躍脈衝抹除模型中抹除-驗證循環的上限。例如，將圖12中包含抹除-驗證循環loop1~loop3的抹除-驗證循環的最大循環次數從當前使用的第一循環次數調整為第二循環次數，其中第二循環次數大於第一循環次數。第一循環次數與第二循環次數的差距可以是預設的或者是根據第一實體單元的第一磨損程度值而動態決定的。例如，第一循環次數與第二循環次數的差距可以是與第一實體單元的磨損程度呈正相關。亦即，若第一實體單元的磨損程度越高，則第一循環次數與第二循環次數的差距越大。
在一範例實施例中，記憶體管理電路1002會將耦接至第一實體單元的源極線在往後對於第一實體單元的抹除操作中提供的源極電壓之電壓值(亦稱為源極電壓值)提高。例如，在圖9的範例實施例中，經由源極線610提供至實體抹除單元408(0)的源極電壓之源極電壓值可被從當前使用的第一源極電壓值調整為第二源極電壓值，其中第二源極電壓值大於第一源極電壓值。第一源極電壓值與第二源極電壓值的差距可以是預設的或者是根據第一實體單元的第一磨損程度值而動態決定的。例如，第一源極電壓 值與第二源極電壓值的差距可以是與第一實體單元的磨損程度呈正相關。亦即，若第一實體單元的磨損程度越高，則第一源極電壓值與第二源極電壓值的差距越大。但應注意的是，在另一範例實施例中，根據不同之用途/情況，記憶體管理電路1002亦可將耦接至第一實體單元的源極線在往後對於第一實體單元的抹除操作中提供的源極電壓值降低(亦即，第二源極電壓值小於第一源極電壓值)。
在一範例實施例中，記憶體管理電路1002會降低往後用於第一實體單元的增量階躍脈衝抹除模型的驗證脈衝之電壓值(亦稱為抹除驗證電壓值)。例如，將圖12與圖13中驗證脈衝VEVerify1的抹除驗證電壓值從當前使用的第一抹除驗證電壓值調整為第二抹除驗證電壓值，其中第二抹除驗證電壓值小於第一抹除驗證電壓值。第一抹除驗證電壓值與第二抹除驗證電壓值的差距可以是預設的或者是根據第一實體單元的第一磨損程度值而動態決定的。例如，第一抹除驗證電壓值與第二抹除驗證電壓值的差距可以是與第一實體單元的磨損程度呈正相關。亦即，若第一實體單元的磨損程度越高，則第一抹除驗證電壓值與第二抹除驗證電壓值的差距越大。在本範例實施例中，源極電壓值是與抹除驗證電壓值呈負相關。例如，反應於使用的源極電壓值提高，則使用的抹除驗證電壓值會相應地降低；反應於使用的源極電壓值降低，則使用的抹除驗證電壓值則會相應地提高；反應於使用的抹除驗證電壓值提高，則使用的源極電壓值會相應地降低；反應於 使用的抹除驗證電壓值降低，則使用的源極電壓值則會相應地提高。亦即，根據不同之用途/情況，第二抹除驗證電壓值可能會大於第一抹除驗證電壓值。此外，在另一範例實施例中，源極電壓值的設定亦可以是與抹除驗證電壓值的設定無關。
值得一提的是，上述各範例實施例所指示調整之抹除參數可以被單獨使用或至少部分被合併使用，本發明不加以限制。此外，需明瞭的是，本發明並不以上述範例實施例為限。在其他的範例實施例中，任何在抹除操作中可用以窄化記憶胞之臨界電壓分布範圍的設定參數都可以是被調整的對象。此外，在某些特殊的應用中，部分的抹除參數的調整方式也可能與上述範例實施例中的介紹不同或者相反。例如，在一範例實施例中，反應於某一實體單元的特殊使用狀態，對於此實體單元的抹除操作中提供的源極電壓之電壓值可能會被降低等等。
根據上述範例實施例，可複寫式非揮發性記憶體模組406中用於不同實體單元的抹除操作之操作模式可能不同。例如，某些實體單元是使用抹除操作之預設操作模式，而某些實體單元則是使用調整後的抹除操作之操作模式。此外，由於不同實體單元之抹除操作被調整過的次數及/或損耗程度不同，也可能會導致用於此些實體單元的抹除操作之操作模式不同。關於如何調整抹除操作之操作模式已詳述於上，在此便不贅述。
圖14是根據本發明的一範例實施例所繪示的抹除操作配置方法的流程圖。
請參照圖14，在步驟S1401中，第一實體單元的第一使用狀態可被偵測。在步驟S1403中，第一使用狀態是否符合第一預設狀態會被判斷。若第一使用狀態符合第一預設狀態，在步驟S1405中，對應第一實體單元的第一抹除操作會被從使用第一模式調整為使用第二模式。若第一使用狀態不符合第一預設狀態，在步驟S1407中，第一抹除操作會被維持在使用第一模式。
然而，圖14中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖14中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖14的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明所提供的抹除操作配置方法以及使用此方法的記憶體控制電路單元與記憶體儲存裝置，可根據可複寫式非揮發性記憶體模組中實體單元的磨損程度來調整對應的抹除操作之操作模式。藉此，本發明可盡量地將處於抹除狀態之記憶胞的臨界電壓分布範圍調整到適當的範圍，減少爾後從此些記憶胞讀取資料時讀取到錯誤資料之機率增加及/或程式化此些記憶胞的時間較長等情形發生。
雖然本發明已以範例實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S1401、S1403、S1405、S1407‧‧‧步驟

Claims (23)

  1. 一種抹除操作配置方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組具有多個實體單元，該抹除操作配置方法包括：判斷該些實體單元中的一第一實體單元的一第一使用狀態是否符合一第一預設狀態；若該第一使用狀態符合該第一預設狀態，將對應該第一實體單元的一第一抹除操作從使用一第一模式調整為使用一第二模式，其中該第一模式與該第二模式不同；以及若該第一使用狀態不符合該第一預設狀態，維持該第一抹除操作在使用該第一模式，其中判斷該些實體單元中的該第一實體單元的該第一使用狀態是否符合該第一預設狀態的步驟包括：判斷該第一實體單元是否從使用一第一程式化模式被切換為使用一第二程式化模式，其中在該第一程式化模式中，該第一實體單元中的一第一記憶胞儲存一第一數量的第一位元資料，而在該第二程式化模式中，該第一實體單元中的該第一記憶胞儲存一第二數量的第二位元資料，其中該第一數量大於該第二數量。
  2. 如申請專利範圍第1項所述之抹除操作配置方法，其中判斷該些實體單元中的該第一實體單元的該第一使用狀態是否符合該第一預設狀態的步驟包括： 判斷該第一實體單元的一第一磨損程度值是否符合一預設磨損程度值，其中該第一磨損程度值與該第一實體單元的一抹除次數、一程式化次數、一讀取次數、一錯誤位元數及一錯誤位元率的至少其中之一有關。
  3. 如申請專利範圍第1項所述之抹除操作配置方法，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，而將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的步驟包括：將該增量階躍脈衝抹除模型的一增量階躍脈衝抹除遞增值從一第一遞增值調整為一第二遞增值，其中該第二遞增值小於該第一遞增值。
  4. 如申請專利範圍第1項所述之抹除操作配置方法，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，而將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的步驟包括：將該增量階躍脈衝抹除模型的一初始抹除脈衝電壓值從一第一初始抹除電壓值調整為一第二初始抹除電壓值，其中該第二初始抹除電壓值小於該第一初始抹除電壓值。
  5. 如申請專利範圍第1項所述之抹除操作配置方法，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，而將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用 該第二模式的步驟包括：將該增量階躍脈衝抹除模型的一抹除脈衝寬度值從一第一脈衝寬度值調整為一第二脈衝寬度值，其中該第二脈衝寬度值小於該第一脈衝寬度值。
  6. 如申請專利範圍第1項所述之抹除操作配置方法，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，該增量階躍脈衝抹除模型包括多個抹除-驗證循環，每一該些抹除-驗證循環包括一抹除脈衝與一驗證脈衝，而將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的步驟包括：將該些抹除-驗證循環的一最大循環次數從一第一循環次數調整為一第二循環次數，其中該第二循環次數大於該第一循環次數。
  7. 如申請專利範圍第1項所述之抹除操作配置方法，其中該第一實體單元包括一基底、多個第一記憶胞、多條位元線、多條字元線及一源極線，每一該些位元線耦接至該源極線，該源極線用以在該第一抹除操作中提供一源極電壓，而將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的步驟包括：將該源極線在該第一抹除操作中提供的該源極電壓從一第一源極電壓值調整為一第二源極電壓值，其中該第二源極電壓值與該第一源極電壓值不同。
  8. 如申請專利範圍第7項所述之抹除操作配置方法，其中將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的步驟更包括：將該第一抹除操作的一抹除驗證電壓值從一第一抹除驗證電壓值調整為一第二抹除驗證電壓值，其中該第二抹除驗證電壓值與該第一抹除驗證電壓值不同。
  9. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，具有多個實體單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以判斷該些實體單元中的一第一實體單元的一第一使用狀態是否符合一第一預設狀態，其中若該第一使用狀態符合該第一預設狀態，該記憶體控制電路單元更用以發送一抹除模式調整指令，其中該抹除模式調整指令指示將對應該第一實體單元的一第一抹除操作從使用一第一模式調整為使用一第二模式，其中該第一模式與該第二模式不同，其中該記憶體控制電路單元判斷該些實體單元中的該第一實體單元的該第一使用狀態是否符合該第一預設狀態的操作包括：判斷該第一實體單元是否從使用一第一程式化模式被切換為使用一第二程式化模式，其中在該第一程式化模式中，該第一實體單元中的一第 一記憶胞儲存一第一數量的第一位元資料，而在該第二程式化模式中，該第一實體單元中的該第一記憶胞儲存一第二數量的第二位元資料，其中該第一數量大於該第二數量，其中若該第一使用狀態不符合該第一預設狀態，該記憶體控制電路單元更用以維持該第一抹除操作在使用該第一模式。
  10. 如申請專利範圍第9項所述之記憶體儲存裝置，其中該記憶體控制電路單元判斷該些實體單元中的該第一實體單元的該第一使用狀態是否符合該第一預設狀態的操作包括：判斷該第一實體單元的一第一磨損程度值是否符合一預設磨損程度值，其中該第一磨損程度值與該第一實體單元的一抹除次數、一程式化次數、一讀取次數、一錯誤位元數及一錯誤位元率的至少其中之一有關。
  11. 如申請專利範圍第9項所述之記憶體儲存裝置，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，而該記憶體控制電路單元將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該增量階躍脈衝抹除模型的一增量階躍脈衝抹除遞增值從一第一遞增值調整為一第二遞增值，其中該第二遞增值小於該第一遞增值。
  12. 如申請專利範圍第9項所述之記憶體儲存裝置，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，而該記憶 體控制電路單元將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該增量階躍脈衝抹除模型的一初始抹除脈衝電壓值從一第一初始抹除電壓值調整為一第二初始抹除電壓值，其中該第二初始抹除電壓值小於該第一初始抹除電壓值。
  13. 如申請專利範圍第9項所述之記憶體儲存裝置，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，該記憶體控制電路單元將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該增量階躍脈衝抹除模型的一抹除脈衝寬度值從一第一脈衝寬度值調整為一第二脈衝寬度值，其中該第二脈衝寬度值小於該第一脈衝寬度值。
  14. 如申請專利範圍第9項所述之記憶體儲存裝置，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，該增量階躍脈衝抹除模型包括多個抹除-驗證循環，每一該些抹除-驗證循環包括一抹除脈衝與一驗證脈衝，該記憶體控制電路單元將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該些抹除-驗證循環的一最大循環次數從一第一循環次數調整為一第二循環次數，其中該第二循環次數大於該第一循環次數。
  15. 如申請專利範圍第9項所述之記憶體儲存裝置，其中該 第一實體單元包括一基底、多個第一記憶胞、多條位元線、多條字元線及一源極線，每一該些位元線耦接至該源極線，該源極線用以在該第一抹除操作中提供一源極電壓，該記憶體控制電路單元將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該源極線在該第一抹除操作中提供的該源極電壓從一第一源極電壓值調整為一第二源極電壓值，其中該第二源極電壓值與該第一源極電壓值不同。
  16. 如申請專利範圍第15項所述之記憶體儲存裝置，其中該記憶體控制電路單元將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作更包括：將該第一抹除操作的一抹除電壓驗證值從一第一抹除驗證電壓值調整為一第二抹除驗證電壓值，其中該第二抹除驗證電壓值與該第一抹除驗證電壓值不同。
  17. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以判斷該些實體單元中的一第一實 體單元的一第一使用狀態是否符合一第一預設狀態，其中若該第一使用狀態符合該第一預設狀態，該記憶體管理電路更用以發送一抹除模式調整指令，其中該抹除模式調整指令指示將對應該第一實體單元的一第一抹除操作從使用一第一模式調整為使用一第二模式，其中該第一模式與該第二模式不同，其中若該第一使用狀態不符合該第一預設狀態，該記憶體管理電路更用以維持該第一抹除操作在使用該第一模式，其中該記憶體管理電路判斷該些實體單元中的該第一實體單元的該第一使用狀態是否符合該第一預設狀態的操作包括：判斷該第一實體單元是否從使用一第一程式化模式被切換為使用一第二程式化模式，其中在該第一程式化模式中，該第一實體單元中的一第一記憶胞儲存一第一數量的第一位元資料，而在該第二程式化模式中，該第一實體單元中的該第一記憶胞儲存一第二數量的第二位元資料，其中該第一數量大於該第二數量。
  18. 如申請專利範圍第17項所述之記憶體控制電路單元，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，該記憶體管理電路將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該增量階躍脈衝抹除模型的一增量階躍脈衝抹除遞增值從一第一遞增值調整為一第二遞增值，其中該第二遞增值小於該第一遞增值。
  19. 如申請專利範圍第17項所述之記憶體控制電路單元，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，該記憶體管理電路將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該增量階躍脈衝抹除模型的一初始抹除脈衝電壓值從一第一初始抹除電壓值調整為一第二初始抹除電壓值，其中該第二初始抹除電壓值小於該第一初始抹除電壓值。
  20. 如申請專利範圍第17項所述之記憶體控制電路單元，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，該記憶體管理電路將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該增量階躍脈衝抹除模型的一抹除脈衝寬度值從一第一脈衝寬度值調整為一第二脈衝寬度值，其中該第二脈衝寬度值小於該第一脈衝寬度值。
  21. 如申請專利範圍第17項所述之記憶體控制電路單元，其中該第一抹除操作是基於一增量階躍脈衝抹除模型而執行，該增量階躍脈衝抹除模型包括多個抹除-驗證循環，每一該些抹除-驗證循環包括一抹除脈衝與一驗證脈衝，該記憶體管理電路將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該些抹除-驗證循環的一最大循環次數從一第一循環次數調整為一第二循環次數，其中該第二循環次數大於該第一循環次 數。
  22. 如申請專利範圍第17項所述之記憶體控制電路單元，其中該第一實體單元包括一基底、多個第一記憶胞、多條位元線、多條字元線及一源極線，每一該些位元線耦接至該源極線，該源極線用以在該第一抹除操作中提供一源極電壓，該記憶體管理電路將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作包括：將該源極線在該第一抹除操作中提供的該源極電壓從一第一源極電壓值調整為一第二源極電壓值，其中該第二源極電壓值與該第一源極電壓值不同。
  23. 如申請專利範圍第21項所述之記憶體控制電路單元，其中該記憶體管理電路將對應該第一實體單元的該第一抹除操作從使用該第一模式調整為使用該第二模式的操作更包括：將該第一抹除操作的一抹除驗證電壓值從一第一抹除驗證電壓值調整為一第二抹除驗證電壓值，其中該第二抹除驗證電壓值與該第一抹除驗證電壓值不同。
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