TWI765600B - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

Info

Publication number
TWI765600B
TWI765600B TW110108553A TW110108553A TWI765600B TW I765600 B TWI765600 B TW I765600B TW 110108553 A TW110108553 A TW 110108553A TW 110108553 A TW110108553 A TW 110108553A TW I765600 B TWI765600 B TW I765600B
Authority
TW
Taiwan
Prior art keywords
memory
memory cells
word line
rewritable non
unit
Prior art date
Application number
TW110108553A
Other languages
English (en)
Other versions
TW202236286A (zh
Inventor
楊宇翔
林緯
劉安城
劉宇恆
賴淳熙
詹庭鑑
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW110108553A priority Critical patent/TWI765600B/zh
Priority to US17/214,958 priority patent/US11615848B2/en
Application granted granted Critical
Publication of TWI765600B publication Critical patent/TWI765600B/zh
Publication of TW202236286A publication Critical patent/TW202236286A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括：程式化可複寫式非揮發性記憶體模組中的第一實體抹除單元中的多個第一記憶胞；以及施加電子脈衝至所述可複寫式非揮發性記憶體模組的至少一字元線，其中所述至少一字元線耦接至所述第一實體抹除單元中的多個第二記憶胞，所述多個第二記憶胞包括經程式化的所述多個第一記憶胞，且所述電子脈衝非用以讀取、程式化或抹除所述多個第二記憶胞。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
可複寫式非揮發性記憶體模組中的記憶胞是藉由將電荷注入記憶胞中以達到儲存資料的目的。但是，注入至記憶胞的電荷可能會隨著資料儲存時間增加、資料存取操作增加及/或溫度變化而流失，從而導致後續讀取資料時的解碼難度上升。此外，流失的電荷也可能在後續對記憶胞進行抹除時與抹除電壓產生對抗，從而導致記憶胞的抹除效率降低。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可提升記憶胞的資料保存能力及/或資料抹除效率。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組，所述可複寫式非揮發性記憶體模組包括多個實體抹除單元，且所述記憶體控制方法包括：程式化所述多個實體抹除單元中的第一實體抹除單元中的多個第一記憶胞；以及施加電子脈衝至所述可複寫式非揮發性記憶體模組的至少一字元線，其中所述至少一字元線耦接至所述第一實體抹除單元中的多個第二記憶胞，所述多個第二記憶胞包括經程式化的所述多個第一記憶胞，且所述電子脈衝非用以讀取、程式化或抹除所述多個第二記憶胞。
在本發明的一範例實施例中，施加所述電子脈衝至所述至少一字元線的步驟包括：施加帶有正電壓的所述電子脈衝至所述至少一字元線。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：每經過一時間間隔，重覆執行施加所述電子脈衝至所述至少一字元線的步驟。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：獲得所述可複寫式非揮發性記憶體模組的溫度；以及根據所述溫度調整所述時間間隔。
在本發明的一範例實施例中，施加所述電子脈衝至耦接至所述至少一字元線的步驟包括：施加帶有負電壓的所述電子脈衝至所述至少一字元線。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：在施加所述電子脈衝至所述至少一字元線後，抹除所述多個第二記憶胞。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以發送寫入指令序列以指示程式化所述多個實體抹除單元中的第一實體抹除單元中的多個第一記憶胞。所述可複寫式非揮發性記憶體模組用以施加電子脈衝至至少一字元線。所述至少一字元線耦接至所述第一實體抹除單元中的多個第二記憶胞。所述多個第二記憶胞包括經程式化的所述多個第一記憶胞。所述電子脈衝非用以讀取、程式化或抹除所述多個第二記憶胞。
在本發明的一範例實施例中，所述可複寫式非揮發性記憶體模組用以：每經過一時間間隔，重覆執行施加所述電子脈衝至所述至少一字元線的操作。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：獲得所述可複寫式非揮發性記憶體模組的溫度；以及根據所述溫度調整所述時間間隔。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：在施加所述電子脈衝至所述至少一字元線後，發送抹除指令序列以指示抹除所述多個第二記憶胞。
本發明的範例實施例另提供一種記憶體控制電路單元，其包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體抹除單元。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以發送寫入指令序列以指示程式化所述多個實體抹除單元中的第一實體抹除單元中的多個第一記憶胞。所述記憶體管理電路更用以發送特殊控制指令以指示施加電子脈衝至所述可複寫式非揮發性記憶體模組的至少一字元線。所述至少一字元線耦接至所述第一實體抹除單元中的多個第二記憶胞。所述多個第二記憶胞包括經程式化的所述多個第一記憶胞。所述電子脈衝非用以讀取、程式化或抹除所述多個第二記憶胞。
在本發明的一範例實施例中，施加所述電子脈衝至所述至少一字元線的操作包括：施加帶有正電壓的所述電子脈衝至所述至少一字元線。
在本發明的一範例實施例中，所述記憶體管理電路更用以：每經過一時間間隔，重覆發送所述特殊控制指令。
在本發明的一範例實施例中，所述記憶體管理電路更用以：獲得所述可複寫式非揮發性記憶體模組的溫度；以及根據所述溫度調整所述時間間隔。
在本發明的一範例實施例中，施加所述電子脈衝至耦接至所述至少一字元線的操作包括：施加帶有負電壓的所述電子脈衝至所述至少一字元線。
在本發明的一範例實施例中，所述記憶體管理電路更用以：在施加所述電子脈衝至所述至少一字元線後，發送抹除指令序列以指示抹除所述多個第二記憶胞。
在本發明的一範例實施例中，所述電子脈衝用以改變所述多個第二記憶胞的至少其中之一的穿遂氧化層中的電子數。
在本發明的一範例實施例中，所述多個第二記憶胞包括所述第一實體抹除單元中的所有記憶胞。
基於上述，在程式化所述第一實體抹除單元中的多個第一記憶胞後，一個電子脈衝可被施加至可複寫式非揮發性記憶體模組的至少一字元線上。所述至少一字元線耦接至所述第一實體抹除單元中的多個第二記憶胞。所述多個第二記憶胞包括經程式化的所述多個第一記憶胞。特別是，所述電子脈衝非用以讀取、程式化或抹除所述多個第二記憶胞。藉此，可提升記憶胞的資料保存能力及/或資料抹除效率。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。在一範例實施例中，所述主機系統為電腦系統。在一範例實施例中，所述主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。
圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在一範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
圖5A是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。請參照圖5A，記憶胞陣列510包括用以儲存資料的多個記憶胞502、多個選擇閘汲極(select gate drain, SGD)電晶體512與多個選擇閘源極(select gate source, SGS)電晶體514、連接此些記憶胞502的多條位元線504、多條字元線506、與共用源極線508。記憶胞502是以陣列方式配置在位元線504與字元線506的交叉點上，如圖5A所示。可複寫式非揮發性記憶體模組406可包括多個記憶胞陣列510。此些記憶胞陣列510可水平及/或垂直堆疊。
圖5B是根據本發明的一範例實施例所繪示的記憶胞的示意圖。請參照圖5B，記憶胞502亦稱為快閃記憶體元件。記憶胞502包括控制閘極521、多晶矽間介電層(Interpoly Dielectric)522、電荷捕捉層(charge trapping layer)523、穿遂氧化層(Tunneling Oxide)524及基底(Substrate)525。控制閘極521可耦接至圖5A的字元線506。電荷捕捉層523用以儲存電子。控制閘極521、多晶矽間介電層522、電荷捕捉層523及穿遂氧化層524依序堆疊於基底525上。
當欲寫入資料至記憶胞502(即程式化記憶胞502)時，可藉由施予寫入電壓(亦稱為程式化電壓)將電子注入電荷補捉層523以改變記憶胞502的電壓(即臨界電壓)。此臨界電壓可用以反映出記憶胞502的資料儲存狀態。例如，記憶胞502的不同臨界電壓，可反映記憶胞502的不同資料儲存狀態。藉由將記憶胞502的電壓調整至某一電壓位置，可實現記憶胞502的資料儲存。另一方面，當欲將所儲存之資料從記憶胞502移除時，可藉由施予抹除電壓將所注入之電子從電荷補捉層523移除。經抹除的記憶胞502可回復為被程式化前的狀態。
圖5C是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。請參照圖5C，可複寫式非揮發性記憶體模組406包括記憶胞陣列510、字元線控制電路531、位元線控制電路532、行解碼器(column decoder)533、資料輸入/輸出緩衝器534與控制電路535。
字元線控制電路531用以控制施予至圖5A的字元線506的電壓。位元線控制電路532用以控制施予至圖5A的位元線504的電壓。行解碼器533用以依據寫入指令序列或讀取指令序列中的解碼列位址以選擇對應的位元線。資料輸入/輸出緩衝器534用以暫存資料。控制電路535可控制字元線控制電路531、位元線控制電路532、行解碼器533及資料輸入/輸出緩衝器534來寫入資料至記憶胞陣列510或從記憶胞陣列510中讀取資料。
在一範例實施例中，可複寫式非揮發性記憶體模組406中的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖6，記憶體控制電路單元404包括記憶體管理電路602、主機介面604及記憶體介面606。
記憶體管理電路602用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路602具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路602的操作時，等同於說明記憶體控制電路單元404的操作。
在一範例實施例中，記憶體管理電路602的控制指令是以韌體型式來實作。例如，記憶體管理電路602具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路602的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路602具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路602的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路602的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路602包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路602還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面604是耦接至記憶體管理電路602。記憶體管理電路602可透過主機介面604與主機系統11通訊。主機介面604可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面604來傳送至記憶體管理電路602。此外，記憶體管理電路602可透過主機介面604將資料傳送至主機系統11。在一範例實施例中，主機介面604是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面604亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面606是耦接至記憶體管理電路602並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面606轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路602要存取可複寫式非揮發性記憶體模組406，記憶體介面606會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路602產生並且透過記憶體介面606傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路608、緩衝記憶體610及電源管理電路612。
錯誤檢查與校正電路(亦稱為解碼電路)608是耦接至記憶體管理電路602並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路602從主機系統11中接收到寫入指令時，錯誤檢查與校正電路608會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路602會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路602從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路608會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
電源管理電路612是耦接至記憶體管理電路602並且用以控制記憶體儲存裝置10的電源。緩衝記憶體610是耦接至記憶體管理電路602並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖6的記憶體管理電路602亦稱為快閃記憶體管理電路。
記憶體管理電路602可配置邏輯單元以映射可複寫式非揮發性記憶體模組406中的實體單元。例如，一個邏輯單元可以是指一個邏輯位址、一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。例如，一個實體單元可以是指一個實體位址、一個實體程式化單元、一個實體抹除單元或者由多個連續或不連續的實體位址組成。此外，一個邏輯單元可被映射至一或多個實體單元。
記憶體管理電路602可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路602可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
在一範例實施例中，記憶體管理電路602可發送寫入指令序列至可複寫式非揮發性記憶體模組406。此寫入指令序列可用以指示可複寫式非揮發性記憶體模組406程式化某一實體抹除單元(亦稱為第一實體抹除單元)中的多個記憶胞(亦稱為第一記憶胞)。此些第一記憶胞可屬於相同的實體程式化單元。經程式化的第一記憶胞可用以儲存資料。例如，此寫入指令序列可以是響應於來自主機系統11的寫入指令而發送。經程式化的第一記憶胞可用以儲存對應於此寫入指令的資料。
圖7是根據本發明的一範例實施例所繪示的程式化記憶胞的示意圖。請參照圖7，在程式化記憶胞502後，電子可被注入至記憶胞502的電荷補捉層523，從而改變記憶胞502的電壓(即臨界電壓)。此外，被注入至電荷補捉層523的電子量可以不同，以反映記憶胞502所儲存的一或多個位元的位元值。
須注意的是，隨著資料在記憶胞502中的儲存時間增加、對記憶胞502的資料存取操作增加及/或記憶胞502的溫度變化，保存於電荷補捉層523的電子可能會逐漸流失。例如，部分電子可能會從電荷補捉層523流失到穿遂氧化層524中，如圖7所示。一旦流失的電子的數目超過一預設值，過度的電壓偏移可能會導致記憶胞502的儲存狀態發生變化，例如從原先的儲存位元“0”(即正確位元)變為儲存位元“1”(即錯誤位元)。當越來越多記憶胞502發生電壓偏移時，後續從此些記憶胞502讀取的資料中夾帶的錯誤位元就可能更多，從而導致後續讀取資料時的解碼難度上升。
在一範例實施例中，在程式化所述第一實體抹除單元中的第一記憶胞後，記憶體管理電路602可發送特殊控制指令至可複寫式非揮發性記憶體模組406。此特殊控制指令可指示可複寫式非揮發性記憶體模組406施加一個電子脈衝至至少一字元線。所述至少一字元線耦接至所述第一實體抹除單元中的多個記憶胞(亦稱為第二記憶胞)。所述多個第二記憶胞包括經程式化的所述第一記憶胞。
須注意的是，相較於用以寫入資料的寫入電壓、用以讀取資料的讀取電壓及/或用以抹除資料的抹除電壓，所述電子脈衝並非用以讀取、程式化或抹除所述多個第二記憶胞。也就是說，所述電子脈衝並不是用以從經程式化的記憶胞中讀取資料，也不會改變經程式化的記憶胞的儲存狀態。
在一範例實施例中，所述電子脈衝是用以改變所述多個第二記憶胞(或第一記憶胞)的至少其中之一的穿遂氧化層中的電子數。透過改變經程式化的記憶胞的穿遂氧化層中的電子數，可提升所述記憶胞所儲存之資料的資料品質及/或後續執行抹除等操作時的操作穩定度。
在一範例實施例中，所述第二記憶胞可包括第一實體抹除單元中的所有記憶胞。在一範例實施例中，所述第二記憶胞可包括第一記憶胞以及第一實體抹除單元中部分的其他記憶胞。在一範例實施例中，所述第二記憶胞可只包括第一記憶胞。
在一範例實施例中，所述電子脈衝可帶有一個正電壓。亦即，在程式化第一實體抹除單元中的多個第一記憶胞後，帶有所述正電壓的電子脈衝可被施加至第一實體抹除單元中包含第一記憶胞的多個第二記憶胞。此帶有正電壓的電子脈衝可用以微幅增加所述多個第二記憶胞的至少其中之一的穿遂氧化層中的電子數。
圖8A是根據本發明的一範例實施例所繪示的施加帶有正電壓的電子脈衝至記憶胞的示意圖。請參照圖8A，以記憶胞502作為某一個第二記憶胞的範例。在將帶有正電壓的電子脈衝PS(+)施加至記憶胞502的控制閘極521後，部分電子可被從基底525吸引至穿遂氧化層524並停留於穿遂氧化層524中。此些停留於穿遂氧化層524中的電子，可對原先經由程式化記憶胞502而注入至電荷捕捉層523的電子產生排斥，從而減少電荷捕捉層523中的電子流失到穿遂氧化層524的機率。一旦電荷捕捉層523中的電子流失到穿遂氧化層524的機率下降，則記憶胞502的臨界電壓發生偏移的機率也就對應下降，從而可提高記憶胞502所儲存之資料的資料品質。
在一範例實施例中，電子脈衝PS(+)的電壓可約略高於記憶胞502的基底525之電壓(亦稱為通道電壓)。藉此，在將電子脈衝PS(+)施予至記憶胞502後，原先位於基底525中的部分游離電子可被吸引至穿遂氧化層524中。
圖8B是根據本發明的一範例實施例所繪示的帶有正電壓的電子脈衝的電壓範圍的示意圖。請參照圖8A與圖8B，在一範例實施例中，假設第一記憶胞(或第二記憶胞)是操作於TLC程式化模式(即一個記憶胞可用以儲存3個位元)。第一記憶胞(或第二記憶胞)的臨界電壓分布810可包含8個狀態，分別為Er及A至G。這8個狀態分別對應不同的資料儲存狀態，例如狀態Er對應於位元“111”，而狀態G對應於“000”等。須注意的是，狀態Er亦稱為抹除狀態。亦即，在抹除某一記憶胞後，經抹除的記憶胞即處於狀態Er。
在一範例實施例中，電子脈衝PS(+)的電壓可約略介於電壓VL(0)與VH(0)之間。電壓VL(0)為狀態A對應的預設電壓準位。電壓VH(0)為狀態G對應的預設電壓準位。或者，在一範例實施例中，假設狀態Er所對應的預設電壓準位與狀態A所對應的預設電壓準位之間具有一個中間電壓準位(例如圖8B的縱軸處)，則電子脈衝PS(+)的電壓可介於此中間電壓準位以及此中間電壓準位右側的任一狀態(狀態A至G)對應的預設電壓準位之間。或者，在一範例實施例中，電子脈衝PS(+)只要相較於記憶胞502的基底525(或通道)而帶有一個相對正的電壓即可。
在一範例實施例中，每經過一時間間隔，記憶體管理電路602可重覆發送所述特殊控制指令至可複寫式非揮發性記憶體模組406。藉此，每經過一時間間隔，可複寫式非揮發性記憶體模組406可重複執行施加帶有正電壓的電子脈衝(例如圖8A中的電子脈衝PS(+))至所述至少一字元線(或所述第二記憶胞)的操作，從而持續提高或維持第一記憶胞(或第二記憶胞)所儲存之資料的資料品質。
在一範例實施例中，記憶體管理電路602可獲得可複寫式非揮發性記憶體模組406的溫度。例如，此溫度可由記憶體儲存裝置10或主機系統11的溫度感測器進行偵測。在一範例實施例中，可複寫式非揮發性記憶體模組406的溫度也可反映記憶體儲存裝置10的內部溫度或外部環境溫度。
在一範例實施例中，記憶體管理電路602可根據此溫度調整所述時間間隔。在一範例實施例中，所述時間間隔的時間長度可負相關於所述溫度。例如，當可複寫式非揮發性記憶體模組406的溫度逐漸提高時，記憶體管理電路602可逐漸將所述時間間隔的時間長度縮短。反之，當可複寫式非揮發性記憶體模組406的溫度逐漸降低時，記憶體管理電路602可逐漸將所述時間間隔的時間長度延長。例如，當可複寫式非揮發性記憶體模組406的溫度為80度時，記憶體管理電路602可每隔5秒發送一次所述特殊控制指令及/或可複寫式非揮發性記憶體模組406可每隔5秒執行一次施加帶有正電壓的電子脈衝(例如圖8A中的電子脈衝PS(+))至所述至少一字元線(或所述第二記憶胞)的操作。當可複寫式非揮發性記憶體模組406的溫度降低至60度時，記憶體管理電路602可每隔10秒發送一次所述特殊控制指令及/或可複寫式非揮發性記憶體模組406可每隔10秒執行一次施加帶有正電壓的電子脈衝(例如圖8A中的電子脈衝PS(+))至所述至少一字元線(或所述第二記憶胞)的操作。
在一範例實施例中，所述電子脈衝可帶有一個負電壓。亦即，在程式化第一實體抹除單元中的多個第一記憶胞後，帶有所述負電壓的電子脈衝可被施加至第一實體抹除單元中包含第一記憶胞的多個第二記憶胞。此帶有負電壓的電子脈衝可用以微幅減少所述多個第二記憶胞的至少其中之一的穿遂氧化層中的電子數。
圖9A是根據本發明的一範例實施例所繪示的施加帶有負電壓的電子脈衝至記憶胞的示意圖。請參照圖9A，以記憶胞502作為某一個第二記憶胞的範例。在將帶有負電壓的電子脈衝PS(-)施加至記憶胞502的控制閘極521後，部分電子可被從穿遂氧化層524排斥到基底525中。爾後，當對記憶胞502執行抹除而施予抹除電壓至控制閘極521時，電荷捕捉層523中的電子可以較為乾淨的被清除，從而提高對於記憶胞502的抹除效率。
在一範例實施例中，電子脈衝PS(-)的電壓可約略低於記憶胞502的基底525之電壓(即通道電壓)。藉此，在將電子脈衝PS(-)施予至記憶胞502後，原先位於穿遂氧化層524中的部分游離電子可受電子脈衝PS(-)排斥而散逸至基底525中。
圖9B是根據本發明的一範例實施例所繪示的帶有負電壓的電子脈衝的電壓範圍的示意圖。請參照圖9A與圖9B，類似於圖8B的範例實施例，在圖9B的一範例實施例中，同樣是假設第一記憶胞(或第二記憶胞)是操作於TLC程式化模式。
在一範例實施例中，電子脈衝PS(-)的電壓可約略介於電壓VL(1)與VH(1)之間。電壓VL(1)為狀態Er對應的預設電壓準位。電壓VH(1)為狀態A對應的預設電壓準位。或者，在一範例實施例中，假設狀態Er所對應的預設電壓準位與狀態A所對應的預設電壓準位之間具有一個中間電壓準位(例如圖9B的縱軸處)，則電子脈衝PS(-)的電壓可介於狀態Er所對應的預設電壓準位與此中間電壓準位之間。或者，在一範例實施例中，電子脈衝PS(-)只要相較於記憶胞502的基底525(或通道)而帶有一個相對負的電壓即可。
在一範例實施例中，記憶體管理電路602可將儲存於第一實體抹除單元中的資料標記為無效。例如，此將儲存於第一實體抹除單元中的資料標記為無效之操作，可以是記憶體管理電路602響應於主機系統11的資料刪除或記憶體管理電路602內部的資料搬移(例如垃圾回收)而自動執行。在將儲存於第一實體抹除單元中的資料標記為無效後，記憶體管理電路602可發送所述特殊控制指令，以指示可複寫式非揮發性記憶體模組406施加帶有負電壓的電子脈衝(例如圖9A中的電子脈衝PS(-))至所述至少一字元線(或所述第二記憶胞)。爾後，記憶體管理電路602可發送抹除指令序列至可複寫式非揮發性記憶體模組406，以指示可複寫式非揮發性記憶體模組406抹除所述第一實體抹除單元。
在一範例實施例中，在程式化所述第一記憶胞後，記憶體管理電路602可持續藉由所述特殊控制指令來指示可複寫式非揮發性記憶體模組406將帶有正電壓的電子脈衝(例如圖8A中的電子脈衝PS(+))施加至所述第二記憶胞，以維持或提高所述第一記憶胞(或所述第二記憶胞)的資料儲存能力。然而，在將儲存於第一實體抹除單元中的資料標記為無效後(且實際抹除所述第一實體抹除單元之前)，記憶體管理電路602可改為藉由所述特殊控制指令來指示可複寫式非揮發性記憶體模組406將帶有負電壓的電子脈衝(例如圖9A中的電子脈衝PS(-))施加至所述第二記憶胞，以提高後續對所述第一記憶胞(或所述第二記憶胞)的抹除效率。
須注意的是，在前述範例實施例中，皆是以可複寫式非揮發性記憶體模組406響應於來自記憶體管理電路602的指令(即特殊控制指令)而施加特定的電子脈衝至所述第二記憶胞作為範例。然而，在一範例實施例中，可複寫式非揮發性記憶體模組406亦可以是在程式化第一記憶胞之後，不需記憶體管理電路602指示即可自動執行施加帶有正電壓的電子脈衝(例如圖8A中的電子脈衝PS(+))至所述第二記憶胞之操作，及/或在抹除第一實體抹除單元之前，不需記憶體管理電路602指示即可自動執行施加帶有負電壓的電子脈衝(例如圖9A中的電子脈衝PS(-))至所述第二記憶胞之操作，本發明不加以限制。
圖10是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖10，在步驟S1001中，程式化可複寫式非揮發性記憶體模組中的第一實體抹除單元中的多個第一記憶胞。在步驟S1002中，施加電子脈衝至所述可複寫式非揮發性記憶體模組的至少一字元線，其中所述至少一字元線耦接至所述第一實體抹除單元中的多個第二記憶胞，所述多個第二記憶胞包括經程式化的所述多個第一記憶胞，且所述電子脈衝非用以讀取、程式化或抹除所述多個第二記憶胞。
然而，圖10中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖10中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖10的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在可複寫式非揮發性記憶體模組中的第一記憶胞處於不同狀態下(例如被程式化後或被抹除之前)，特定的電子脈衝可被施加至包含第一記憶胞的第二記憶胞。藉此，可提升此些記憶胞的資料保存能力及/或資料抹除效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10, 30:記憶體儲存裝置 11, 31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶胞 504:位元線 506:字元線 508:源極線 510:記憶胞陣列 512:選擇閘汲極電晶體 514:選擇閘源極電晶體 521:控制閘極 522:多晶矽間介電層 523:電荷捕捉層 524:穿遂氧化層 525:基底 531:字元線控制電路 532:位元線控制電路 533:行解碼器 534:資料輸入/輸出緩衝器 535:控制電路 602:記憶體管理電路 604:主機介面 606:記憶體介面 608:錯誤檢查與校正電路 610:緩衝記憶體 612:電源管理電路 PS(+), PS(-):電子脈衝 810:臨界電壓分布 VL(0), VH(0), VL(1), VH(1):電壓 S1001:步驟(程式化可複寫式非揮發性記憶體模組中的第一實體抹除單元中的多個第一記憶胞) S1002:步驟(施加電子脈衝至所述可複寫式非揮發性記憶體模組的至少一字元線，其中所述至少一字元線耦接至所述第一實體抹除單元中的多個第二記憶胞，所述多個第二記憶胞包括經程式化的所述多個第一記憶胞，且所述電子脈衝非用以讀取、程式化或抹除所述多個第二記憶胞)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A是根據本發明的一範例實施例所繪示的記憶胞陣列的示意圖。 圖5B是根據本發明的一範例實施例所繪示的記憶胞的示意圖。 圖5C是根據本發明的一範例實施例所繪示的可複寫式非揮發性記憶體模組的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖7是根據本發明的一範例實施例所繪示的程式化記憶胞的示意圖。 圖8A是根據本發明的一範例實施例所繪示的施加帶有正電壓的電子脈衝至記憶胞的示意圖。 圖8B是根據本發明的一範例實施例所繪示的帶有正電壓的電子脈衝的電壓範圍的示意圖。 圖9A是根據本發明的一範例實施例所繪示的施加帶有負電壓的電子脈衝至記憶胞的示意圖。 圖9B是根據本發明的一範例實施例所繪示的帶有負電壓的電子脈衝的電壓範圍的示意圖。 圖10是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1001:步驟(程式化可複寫式非揮發性記憶體模組中的第一實體抹除單元中的多個第一記憶胞)
S1002:步驟(施加電子脈衝至所述可複寫式非揮發性記憶體模組的至少一字元線，其中所述至少一字元線耦接至所述第一實體抹除單元中的多個第二記憶胞，所述多個第二記憶胞包括經程式化的所述多個第一記憶胞，且所述電子脈衝非用以讀取、程式化或抹除所述多個第二記憶胞)

Claims (21)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，該可複寫式非揮發性記憶體模組包括多個實體抹除單元，且該記憶體控制方法包括：程式化該多個實體抹除單元中的一第一實體抹除單元中的多個第一記憶胞；每經過一時間間隔，重覆施加一電子脈衝至該可複寫式非揮發性記憶體模組的至少一字元線，其中該至少一字元線耦接至該第一實體抹除單元中的多個第二記憶胞，該多個第二記憶胞包括經程式化的該多個第一記憶胞，且該電子脈衝非用以讀取、程式化或抹除該多個第二記憶胞；以及根據該可複寫式非揮發性記憶體模組的溫度調整該時間間隔。
  2. 如請求項1所述的記憶體控制方法，其中施加該電子脈衝至該至少一字元線的步驟包括：施加帶有一正電壓的該電子脈衝至該至少一字元線。
  3. 如請求項1所述的記憶體控制方法，更包括：獲得該可複寫式非揮發性記憶體模組的該溫度。
  4. 如請求項1所述的記憶體控制方法，其中施加該電子脈衝至耦接至該至少一字元線的步驟包括：施加帶有一負電壓的該電子脈衝至該至少一字元線。
  5. 如請求項1所述的記憶體控制方法，更包括： 在施加該電子脈衝至該至少一字元線後，抹除該多個第二記憶胞。
  6. 如請求項1所述的記憶體控制方法，其中該電子脈衝用以改變該多個第二記憶胞的至少其中之一的一穿遂氧化層中的電子數。
  7. 如請求項1所述的記憶體控制方法，其中該多個第二記憶胞包括該第一實體抹除單元中的所有記憶胞。
  8. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個實體抹除單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以發送一寫入指令序列以指示程式化該多個實體抹除單元中的一第一實體抹除單元中的多個第一記憶胞，該可複寫式非揮發性記憶體模組用以每經過一時間間隔，重覆施加一電子脈衝至至少一字元線，該至少一字元線耦接至該第一實體抹除單元中的多個第二記憶胞，該多個第二記憶胞包括經程式化的該多個第一記憶胞，且該電子脈衝非用以讀取、程式化或抹除該多個第二記憶胞，並且該記憶體控制電路單元更用以根據該可複寫式非揮發性記憶 體模組的溫度調整該時間間隔。
  9. 如請求項8所述的記憶體儲存裝置，其中施加該電子脈衝至該至少一字元線的操作包括：施加帶有一正電壓的該電子脈衝至該至少一字元線。
  10. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：獲得該可複寫式非揮發性記憶體模組的該溫度。
  11. 如請求項8所述的記憶體儲存裝置，其中施加該電子脈衝至耦接至該至少一字元線的操作包括：施加帶有一負電壓的該電子脈衝至該至少一字元線。
  12. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以：在施加該電子脈衝至該至少一字元線後，發送一抹除指令序列以指示抹除該多個第二記憶胞。
  13. 如請求項8所述的記憶體儲存裝置，其中該電子脈衝用以改變該多個第二記憶胞的至少其中之一的一穿遂氧化層中的電子數。
  14. 如請求項8所述的記憶體儲存裝置，其中該多個第二記憶胞包括該第一實體抹除單元中的所有記憶胞。
  15. 一種記憶體控制電路單元，包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至一可複寫式非揮發性記憶體模 組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以發送一寫入指令序列以指示程式化該多個實體抹除單元中的一第一實體抹除單元中的多個第一記憶胞，該記憶體管理電路更用以每經過一時間間隔重覆發送一特殊控制指令以指示施加一電子脈衝至該可複寫式非揮發性記憶體模組的至少一字元線，該至少一字元線耦接至該第一實體抹除單元中的多個第二記憶胞，該多個第二記憶胞包括經程式化的該多個第一記憶胞，且該電子脈衝非用以讀取、程式化或抹除該多個第二記憶胞，並且該記憶體管理電路更用以根據該可複寫式非揮發性記憶體模組的溫度調整該時間間隔。
  16. 如請求項15所述的記憶體控制電路單元，其中施加該電子脈衝至該至少一字元線的操作包括：施加帶有一正電壓的該電子脈衝至該至少一字元線。
  17. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以：獲得該可複寫式非揮發性記憶體模組的該溫度。
  18. 如請求項15所述的記憶體控制電路單元，其中施加該電子脈衝至耦接至該至少一字元線的操作包括： 施加帶有一負電壓的該電子脈衝至該至少一字元線。
  19. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以：在施加該電子脈衝至該至少一字元線後，發送一抹除指令序列以指示抹除該多個第二記憶胞。
  20. 如請求項15所述的記憶體控制電路單元，其中該電子脈衝用以改變該多個第二記憶胞的至少其中之一的一穿遂氧化層中的電子數。
  21. 如請求項15所述的記憶體控制電路單元，其中該多個第二記憶胞包括該第一實體抹除單元中的所有記憶胞。
TW110108553A 2021-03-10 2021-03-10 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 TWI765600B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW110108553A TWI765600B (zh) 2021-03-10 2021-03-10 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US17/214,958 US11615848B2 (en) 2021-03-10 2021-03-29 Memory control method, memory storage device, and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW110108553A TWI765600B (zh) 2021-03-10 2021-03-10 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TWI765600B true TWI765600B (zh) 2022-05-21
TW202236286A TW202236286A (zh) 2022-09-16

Family

ID=82594350

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110108553A TWI765600B (zh) 2021-03-10 2021-03-10 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Country Status (2)

Country Link
US (1) US11615848B2 (zh)
TW (1) TWI765600B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045596A1 (en) * 1998-05-29 2001-11-29 Micron Technology Inc. Method and structure for textured surfaces in floating gate tunneling oxide devices
TW536705B (en) * 1999-06-24 2003-06-11 Amic Technology Inc Circuit and method of a pre-erase/erase flash memory array
US7659569B2 (en) * 2007-12-10 2010-02-09 Spansion Llc Work function engineering for FN erase of a memory device with multiple charge storage elements in an undercut region
TW201541457A (zh) * 2014-04-29 2015-11-01 Acer Inc 電子裝置以及控制方法
US10903342B2 (en) * 2007-05-25 2021-01-26 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10706941B1 (en) * 2019-04-01 2020-07-07 Sandisk Technologies Llc Multi-state programming in memory device with loop-dependent bit line voltage during verify
TWI721842B (zh) * 2020-03-27 2021-03-11 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010045596A1 (en) * 1998-05-29 2001-11-29 Micron Technology Inc. Method and structure for textured surfaces in floating gate tunneling oxide devices
TW536705B (en) * 1999-06-24 2003-06-11 Amic Technology Inc Circuit and method of a pre-erase/erase flash memory array
US10903342B2 (en) * 2007-05-25 2021-01-26 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers
US7659569B2 (en) * 2007-12-10 2010-02-09 Spansion Llc Work function engineering for FN erase of a memory device with multiple charge storage elements in an undercut region
TW201541457A (zh) * 2014-04-29 2015-11-01 Acer Inc 電子裝置以及控制方法

Also Published As

Publication number Publication date
TW202236286A (zh) 2022-09-16
US20220293185A1 (en) 2022-09-15
US11615848B2 (en) 2023-03-28

Similar Documents

Publication Publication Date Title
CN111078149B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
TWI731338B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI688953B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TW201709063A (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
CN111078146B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN112860194B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI717751B (zh) 資料寫入方法、記憶體控制電路單元及記憶體儲存裝置
CN113885808B (zh) 映射信息记录方法以及存储器控制电路单元与存储装置
TW202205084A (zh) 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元
TWI765600B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TW202230377A (zh) 資料存取方法、記憶體控制電路單元及記憶體儲存裝置
CN112835536A (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TW202125265A (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI771243B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
CN111831210A (zh) 存储器管理方法、存储器控制电路单元及存储器存储装置
CN114138207B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI771079B (zh) 記憶體存取方法、記憶體儲存裝置及記憶體控制電路單元
US12008239B1 (en) Memory management method, memory storage device and memory control circuit unit
CN114527941B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI780003B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI810719B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
US20240152296A1 (en) Data reading method, memory storage device, and memory control circuit unit
TWI768496B (zh) 讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI826161B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI819876B (zh) 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元