CN112835536A - 存储器控制方法、存储器存储装置及存储器控制电路单元 - Google Patents

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Abstract

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元。所述方法包括：从主机系统接收第一数据；响应于存储器存储装置处于第一状态，发送第一写入指令序列，其指示将所述第一数据连续写入至多个第一芯片使能(chip enabled,CE)区域；从主机系统接收第二数据；以及响应于存储器存储装置处于第二状态，发送第二写入指令序列，其指示将所述第二数据连续写入至至少一第二芯片使能区域。所述第一数据的数据量相同于所述第二数据的数据量。所述多个第一芯片使能区域的总数多于所述至少一第二芯片使能区域的总数。藉此，可提高对存储器存储装置的管理弹性。

Description

存储器控制方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器控制技术，且尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，存储器存储装置中的可复写式非易失性存储器模块是以通道作为单位，对可复写式非易失性存储器模块中的各个实体块进行管理。但是，这样的管理方式在某些情境下可能会过于死板，从而造成存储器存储装置的存取效能受限。
发明内容
本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可提高对存储器存储装置的管理弹性。
本发明的范例实施例提供一种存储器控制方法，其用于控制存储器存储装置。所述存储器存储装置包括可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个芯片使能(chip enabled,CE)区域。所述存储器控制方法包括：从主机系统接收第一数据；响应于所述存储器存储装置处于第一状态，发送第一写入指令序列，其中所述第一写入指令序列指示将所述第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域；从所述主机系统接收第二数据；以及响应于所述存储器存储装置处于第二状态，发送第二写入指令序列，其中所述第二写入指令序列指示将所述第二数据连续写入至所述多个芯片使能区域中的至少一第二芯片使能区域。所述第一数据的数据量相同于所述第二数据的数据量。所述多个第一芯片使能区域的总数多于所述至少一第二芯片使能区域的总数。
在本发明的一范例实施例中，所述的存储器控制方法还包括：在所述存储器存储装置执行数据整并操作的期间，判定所述存储器存储装置处于所述第二状态。所述数据整并操作包括搬移所述可复写式非易失性存储器模块中的有效数据。
在本发明的一范例实施例中，所述的存储器控制方法还包括：在所述存储器存储装置非执行所述数据整并操作的期间，判定所述存储器存储装置处于所述第一状态。
在本发明的一范例实施例中，所述的存储器控制方法还包括：将所述多个第一芯片使能区域中用以存储所述第一数据的多个第一实体单元标记为采用第一写入模式来存储所述第一数据；以及将所述至少一第二芯片使能区域中用以存储所述第二数据的多个第二实体单元标记为采用第二写入模式来存储所述第二数据。所述第一写入模式不同于所述第二写入模式。
在本发明的一范例实施例中，所述的存储器控制方法还包括：将所述多个第一实体单元标记为连续存储所述第一数据；以及将所述多个第二实体单元标记为连续存储所述第二数据。
在本发明的一范例实施例中，所述的存储器控制方法还包括：在数据整并操作中，根据存储于所述可复写式非易失性存储器模块中的有效数据所对应的写入模式来搬移所述有效数据，以保持所搬移的所述有效数据的连续性。
本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个芯片使能区域。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以从所述主机系统接收第一数据。响应于所述存储器存储装置处于第一状态，所述存储器控制电路单元还用以发送第一写入指令序列，其指示将所述第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域。所述存储器控制电路单元还用以从所述主机系统接收第二数据。响应于所述存储器存储装置处于第二状态，所述存储器控制电路单元还用以发送第二写入指令序列，其指示将所述第二数据连续写入至所述多个芯片使能区域中的至少一第二芯片使能区域。所述第一数据的数据量相同于所述第二数据的数据量。所述多个第一芯片使能区域的总数多于所述至少一第二芯片使能区域的总数。
在本发明的一范例实施例中，所述存储器控制电路单元还用以在所述存储器存储装置执行数据整并操作的期间，判定所述存储器存储装置处于所述第二状态。所述数据整并操作包括搬移所述可复写式非易失性存储器模块中的有效数据。
在本发明的一范例实施例中，所述存储器控制电路单元还用以在所述存储器存储装置未执行所述数据整并操作的期间，判定所述存储器存储装置处于所述第一状态。
在本发明的一范例实施例中，所述存储器控制电路单元还用以将所述多个第一芯片使能区域中用以存储所述第一数据的多个第一实体单元标记为采用第一写入模式来存储所述第一数据。所述存储器控制电路单元还用以将所述至少一第二芯片使能区域中用以存储所述第二数据的多个第二实体单元标记为采用第二写入模式来存储所述第二数据。所述第一写入模式不同于所述第二写入模式。
在本发明的一范例实施例中，所述存储器控制电路单元还用以将所述多个第一实体单元标记为连续存储所述第一数据。所述存储器控制电路单元还用以将所述多个第二实体单元标记为连续存储所述第二数据。
在本发明的一范例实施例中，在数据整并操作中，所述存储器控制电路单元还用以根据存储于所述可复写式非易失性存储器模块中的有效数据所对应的写入模式来搬移所述有效数据，以保持所搬移的所述有效数据的连续性。
本发明的范例实施例另提供一种存储器控制电路单元，其包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至可复写式非易失性存储器模块，其包括多个芯片使能区域。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以从所述主机系统接收第一数据。响应于所述存储器存储装置处于第一状态，所述存储器管理电路还用以发送第一写入指令序列，其指示将所述第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域。所述存储器管理电路还用以从所述主机系统接收第二数据。响应于所述存储器存储装置处于第二状态，所述存储器管理电路还用以发送第二写入指令序列，其指示将所述第二数据连续写入至所述多个芯片使能区域中的至少一第二芯片使能区域。所述第一数据的数据量相同于所述第二数据的数据量。所述多个第一芯片使能区域的总数多于所述至少一第二芯片使能区域的总数。
在本发明的一范例实施例中，所述存储器管理电路还用以在所述存储器控制电路单元执行数据整并操作的期间，判定所述存储器控制电路单元处于所述第二状态。所述数据整并操作包括搬移所述可复写式非易失性存储器模块中的有效数据。
在本发明的一范例实施例中，所述存储器管理电路还用以在所述存储器控制电路单元未执行所述数据整并操作的期间，判定所述存储器控制电路单元处于所述第一状态。
在本发明的一范例实施例中，所述存储器管理电路还用以将所述多个第一芯片使能区域中用以存储所述第一数据的多个第一实体单元标记为采用第一写入模式来存储所述第一数据。所述存储器管理电路还用以将所述至少一第二芯片使能区域中用以存储所述第二数据的多个第二实体单元标记为采用一第二写入模式来存储所述第二数据，所述第一写入模式不同于所述第二写入模式。
在本发明的一范例实施例中，所述存储器管理电路还用以将所述多个第一实体单元标记为连续存储所述第一数据。所述存储器管理电路还用以将所述多个第二实体单元标记为连续存储所述第二数据。
在本发明的一范例实施例中，在数据整并操作中，所述存储器管理电路还用以根据存储于所述可复写式非易失性存储器模块中的有效数据所对应的写入模式来搬移所述有效数据，以保持所搬移的所述有效数据的连续性。
在本发明的一范例实施例中，所述第一数据在所述多个第一芯片使能区域中的数据写入顺序不同于所述第二数据在所述至少一第二芯片使能区域中的数据写入顺序。
基于上述，响应于存储器存储装置处于第一状态，第一数据可被连续写入至可复写式非易失性存储器模块中的多个第一芯片使能区域。响应于存储器存储装置处于第二状态，第二数据可被连续写入至可复写式非易失性存储器模块中的至少一第二芯片使能区域。第一数据的数据量相同于第二数据的数据量。第一芯片使能区域的总数多于第二芯片使能区域的总数。通过在存储器存储装置的不同状态下更为弹性地管理可复写式非易失性存储器模块(或存储器存储装置)，可提高存储器存储装置的整体存取效能。
附图说明
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图；
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图8是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图；
图9是根据本发明的一范例实施例所示出的将第一数据存储至第一芯片使能区域的示意图；
图10是根据本发明的一范例实施例所示出的将第二数据存储至第二芯片使能区域的示意图；
图11是根据本发明的一范例实施例所示出的数据整并操作的示意图；
图12是根据本发明的一范例实施例所示出的存储器控制方法的流程图；
图13是根据本发明的一范例实施例所示出的存储器控制方法的流程图。
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。
图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。
在一范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near FieldCommunication,NFC)存储器存储装置、无线保真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以计算机系统来作说明，然而，图3是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
连接接口单元402用以将存储器存储装置10连接至主机系统11。存储器存储装置10可通过连接接口单元402与主机系统11通信。在一范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个位元的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个位元的快闪存储器模块)、三阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个位元的快闪存储器模块)、四阶存储单元(Quad Level Cell，QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位元。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位元。
在一范例实施例中，可复写式非易失性存储器模块406的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位元，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位元(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位元(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元可包括数据位元区与冗余(redundancy)位元区。数据位元区包含多个实体扇，用以存储使用者数据，而冗余位元区用以存储系统数据(例如，纠错码等管理数据)。在一范例实施例中，数据位元区包含32个实体扇，且一个实体扇的大小为512位元组(byte,B)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体块(block)。
图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在一范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是连接至存储器管理电路502。存储器管理电路502可通过主机接口504与主机系统11通信。主机接口504可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口504来传送至存储器管理电路502。此外，存储器管理电路502可通过主机接口504将数据传送至主机系统11。在一范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCI Express标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。
错误检查与校正电路(亦称为解码电路)508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的纠错码(error correcting code,ECC)和/或检错码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的纠错码和/或检错码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的纠错码和/或检错码，并且错误检查与校正电路508会依据此纠错码和/或检错码对所读取的数据执行错误检查与校正操作。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。
在一范例实施例中，图4的可复写式非易失性存储器模块406亦称为快闪存储器模块，存储器控制电路单元404亦称为用于控制快闪存储器模块的快闪存储器控制器，和/或图5的存储器管理电路502亦称为快闪存储器管理电路。
图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路502可将可复写式非易失性存储器模块406的实体单元610(0)～610(C)逻辑地分组至存储区601、闲置(spare)区602及系统区603。存储区601中的实体单元610(0)～610(A)存储有数据。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)尚未用来存储数据(例如有效数据)。系统区603中的实体单元610(B+1)～610(C)用以存储系统数据，例如逻辑至实体映射表、坏块管理表、装置型号或其他类型的管理数据。
在一范例实施例中，一个实体单元包含一或多个实体抹除单元。然而，在另一范例实施例中，一个实体单元亦可包含一或多个实体程序化单元或由一或多个连续或不连续的实体地址组成。当欲存储数据时，存储器管理电路502可从闲置区602的实体单元610(A+1)～610(B)中选择至少一个实体单元并且将来自主机系统11或来自存储区601中至少一实体单元的数据存储至所选的实体单元中。同时，所选的实体单元会被关联至存储区601。此外，在抹除存储区601中的某一个实体单元后，所抹除的实体单元会被重新关联至闲置区602，从而成为一个新的闲置实体单元。
存储器管理电路502可配置逻辑单元612(0)～612(D)以映射存储区601中的实体单元610(0)～610(A)。一个逻辑单元可包含一或多个逻辑程序化单元、一或多个逻辑抹除单元或由一或多个连续或不连续的逻辑地址组成。逻辑单元612(0)～612(D)中的每一者可被映射至一或多个实体单元。须注意的是，存储器管理电路502可不配置映射至系统区603的逻辑单元，以防止存储于系统区603的系统数据被使用者修改。
存储器管理电路502可将逻辑单元与实体单元之间的映射关系(亦称为逻辑至实体映射信息或映射信息)记录于至少一逻辑至实体映射表。逻辑至实体映射表是存储于系统区603的实体单元610(B+1)～610(C)中。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑至实体映射表来执行对于存储器存储装置10的数据存取操作。
须注意的是，有效数据是属于某一个逻辑单元的最新数据，而无效数据则不是属于任一个逻辑单元的最新数据。例如，若主机系统11将一笔新数据存储至某一逻辑单元而覆盖掉此逻辑单元原先存储的旧数据(即，更新属于此逻辑单元的数据)，则存储至存储区601中的此笔新数据即为属于此逻辑单元的最新数据并且会被标记为有效。然而，被覆盖掉的旧数据可能仍然存储在存储区601中但被标记为无效。
在一范例实施例中，若属于某一逻辑单元的数据被更新，则此逻辑单元与存储有属于此逻辑单元的旧数据的实体单元之间的映射关系会被移除，并且此逻辑单元与存储有属于此逻辑单元的最新数据的实体单元之间的映射关系会被建立。然而，在另一范例实施例中，若属于某一逻辑单元的数据被更新，则此逻辑单元与存储有属于此逻辑地址的旧数据的实体单元之间的映射关系仍可被维持。
当存储器存储装置10出厂时，属于闲置区602的实体单元610(A+1)～610(B)的总数会是一个预设数目(例如，30)。在存储器存储装置10的运作中，越来越多的实体单元会被从闲置区602选择并且被关联至存储区601以存储数据(例如，存储来自主机系统11的使用者数据)。因此，属于闲置区602的实体单元的总数会随着存储器存储装置10的使用而逐渐减少。
在存储器存储装置10的运作中，存储器管理电路502可持续更新属于闲置区602的实体单元的总数。存储器管理电路502可根据闲置区602中的实体单元的总数(即，闲置实体单元的总数)启动数据整并操作。例如，存储器管理电路502可判断属于闲置区602的实体单元的总数是否小于或等于一个门槛值(亦称为第一门槛值)。此第一门槛值例如是2或者更大的值(例如，10)，本发明不加以限制。若属于闲置区602的实体单元的总数小于或等于第一门槛值，存储器管理电路502可启动数据整并操作。在一范例实施例中，数据整并操作亦称为垃圾收集操作。
在数据整并操作中，存储器管理电路502可从存储区601中选择至少一个实体单元作为来源节点并且从闲置区602中选择至少一个实体单元作为目标节点。例如，存储器管理电路502可根据存储区601中至少一个实体单元所存储的有效数据的数据量或数据分布来选择来源节点。存储器管理电路502可发送至少一指令序列以指示可复写式非易失性存储器模块406将有效数据从作为来源节点的一或多个实体单元搬移(或复制)到作为目标节点的一或多个实体单元。作为目标节点而被有效数据写满的实体单元可被关联至存储区601。若某一个实体单元所存储的有效数据皆已被复制至目标节点，则此实体单元可被抹除并且被关联至闲置区602。
在一范例实施例中，将某一个实体单元从存储区601重新关联回闲置区602的操作(或抹除某一个实体单元的操作)亦称为释放一个闲置实体单元。通过执行数据整并操作，一或多个闲置实体单元会被释放并且使得属于闲置区602的实体单元的总数逐渐增加。
在启动数据整并操作后，若属于闲置区602的实体单元符合一特定条件，数据整并操作可被停止。例如，存储器管理电路502可判断属于闲置区602的实体单元的总数是否大于或等于一个门槛值(以下亦称为第二门槛值)。例如，第二门槛值可以大于或等于第一门槛值。若属于闲置区602的实体单元的总数大于或等于第二门槛值，存储器管理电路502可停止数据整并操作。须注意的是，停止数据整并操作是指结束当前执行中的数据整并操作。在停止一个数据整并操作之后，若属于闲置区602的实体单元的总数再次小于或等于第一门槛值，则下一个数据整并操作可再次被执行，以尝试释放新的闲置实体单元。
在一范例实施例中，存储器管理电路502是基于管理单元来管理与存取可复写式非易失性存储器模块406中的实体单元。一个管理单元亦称为一个虚拟块(VB)。在以下范例实施例中，是以可复写式非易失性存储器模块406中的一个芯片使能区域作为一个管理单位的范例。然而，在另一范例实施例中，一个管理单位亦可以包含多个芯片使能区域。
图7是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图7，在本范例实施例中，可复写式非易失性存储器模块406包含芯片使能区域702(1)～702(m)。存储器管理电路502可通过通道701(1)～701(n)存取芯片使能区域702(1)～702(m)。此外，在本范例实施例中，是假设通道701(1)～701(n)中的每一个通道是对应两个芯片使能区域(即CE(0)与CE(1))。例如，通道701(1)对应于芯片使能区域702(1)与702(2)，通道701(2)对应于芯片使能区域702(3)与702(4)，依此类推。存储器管理电路502可通过通道701(1)来存取芯片使能区域702(1)与702(2)并通过通道701(2)来存取芯片使能区域702(3)与702(4)等，依此类推。
在一范例实施例中，存储器管理电路502可从图1的主机系统11接收数据(亦称为第一数据)。响应于存储器存储装置10处于某一状态(亦称为第一状态)，存储器管理电路502可发送写入指令序列(亦称为第一写入指令序列)至可复写式非易失性存储器模块406。第一写入指令序列可指示可复写式非易失性存储器模块406将第一数据连续写入至芯片使能区域702(1)～702(m)中的多个芯片使能区域(亦称为第一芯片使能区域)。
在一范例实施例中，存储器管理电路502可从主机系统11接收另一数据(亦称为第二数据)。响应于存储器存储装置10处于某一状态(亦称为第二状态)，存储器管理电路502可发送写入指令序列(亦称为第二写入指令序列)至可复写式非易失性存储器模块406。第二写入指令序列可指示可复写式非易失性存储器模块406将第二数据连续写入至芯片使能区域702(1)～702(m)中的至少一个芯片使能区域(亦称为第二芯片使能区域)。第一状态不同于第二状态。第一数据的数据量相同于第二数据的数据量。第一芯片使能区域的总数多于第二芯片使能区域的总数。此外，第一芯片使能区域与第二芯片使能区域可不重迭或至少部分重迭。
在一范例实施例中，当接收到来自主机系统11的数据时，存储器管理电路502可判断当前存储器存储装置10的状态为第一状态或第二状态。若当前存储器存储装置10的状态为第一状态，则存储器管理电路502可将此数据视为所述第一数据并发送所述第一写入指令序列以写入此数据。或者，若当前存储器存储装置10的状态为第二状态，则存储器管理电路502可将此数据视为所述第二数据并发送所述第二写入指令序列以写入此数据。
在一范例实施例中，存储器管理电路502可判断当前存储器存储装置10是否处于执行数据整并操作的期间。此数据整并操作包含搬移可复写式非易失性存储器模块406中的有效数据。须注意的是，数据整并操作的操作细节已详述于上，在此便不赘述。若存储器存储装置10处于执行数据整并操作的期间(即数据整并操作已开始且尚未终止)，存储器管理电路502可判定存储器存储装置10处于第二状态。然而，若存储器存储装置10非处于执行数据整并操作的期间(即一个数据整并操作已终止且下一个数据整并操作尚未开始)，存储器管理电路502可判定存储器存储装置10处于第一状态。
在一范例实施例中，响应于存储器存储装置10处于第一状态而使用较多(和/或特定类型)的芯片使能区域(即第一芯片使能区域)来写入数据，可视为是在存储器存储装置10未执行数据整并操作时，提供较多的通道和/或芯片使能区域供外部数据写入。藉此，可在存储器存储装置10未执行数据整并操作时，尽可能地提高存储器存储装置10的数据存取效能(例如数据写入速度)。
在一范例实施例中，响应于存储器存储装置10处于第二状态而使用较少(和/或特定类型)的芯片使能区域(即第二芯片使能区域)来写入数据，可视为是在存储器存储装置10执行数据整并操作的期间，保留至少部分的通道和/或芯片使能区域供外部数据写入。藉此，可在存储器存储装置10执行数据整并操作的期间，提高存储器存储装置10的数据写入效能(例如数据写入速度)的稳定性。
图8是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图8，为了说明方便，在本范例实施例中，是以存取可复写式非易失性存储器模块406中的芯片使能区域811～814作为范例。在本范例实施例中，存储器管理电路502可通过通道801存取芯片使能区域811与812并通过通道802存取芯片使能区域813与814。芯片使能区域811与813属于CE(0)(亦称为第一类芯片使能区域)。芯片使能区域812与814属于CE(1)(亦称为第二类芯片使能区域)。
图9是根据本发明的一范例实施例所示出的将第一数据存储至第一芯片使能区域的示意图。请参照图9，存储器管理电路502可从主机系统81接收数据901(即第一数据)。主机系统81可相同或相似于图1的主机系统11。
在本范例实施例中，响应于当前存储器存储装置10的状态为第一状态，存储器管理电路502可指示可复写式非易失性存储器模块406将数据901连续写入至芯片使能区域811～814。须注意的是，数据901在芯片使能区域811～814中的数据写入顺序，可通过图9中的编号0～7的写入操作来表示。以图9为例，数据901可依序被写入至芯片使能区域811中编号为0的实体单元、芯片使能区域813中编号为1的实体单元、芯片使能区域812中编号为2的实体单元、芯片使能区域814中编号为3的实体单元等，依此类推。
换言之，在图9的一范例实施例中，数据901是被连续写入至4个芯片使能区域811～814中。芯片使能区域811～814包含不同类型的芯片使能区域(即CE(0)与CE(1))。例如，数据901是在不同类型的芯片使能区域(即CE(0)与CE(1))中进行交替(interleaved)写入。例如，在编号为0、1、4及5的写入操作中，数据901中的一部分数据可平行写入至属于第一类芯片使能区域(即CE(0))的芯片使能区域811与813。作为轮替，在编号为2、3、6及7的写入操作中，数据901中的另一部分数据可平行写入至属于第二类芯片使能区域(即CE(1))的芯片使能区域812与814。须注意的是，在图9的另一范例实施例中，数据901也可以是基于其他的数据写入顺序而存储至芯片使能区域811～814(或更多的芯片使能区域)中，本发明不加以限制。
图10是根据本发明的一范例实施例所示出的将第二数据存储至第二芯片使能区域的示意图。请参照图10，存储器管理电路502可从主机系统81接收数据1001(即第二数据)。须注意的是，在本范例实施例中，数据1001的数据量相同于图9的数据901的数据量。然而，在另一范例实施例中，数据1001的数据量可不同于数据901的数据量。
在本范例实施例中，响应于当前存储器存储装置10的状态为第二状态，存储器管理电路502可指示可复写式非易失性存储器模块406将数据1001连续写入至芯片使能区域811与813。须注意的是，数据1001在芯片使能区域811与813中的数据写入顺序可通过图10中的编号0～7的写入操作来表示。如图10所示，数据1001可交替地被写入至芯片使能区域811与813中编号为0～7的实体单元。
须注意的是，在图10的一范例实施例中，数据1001是被连续写入至2个芯片使能区域811与813中。相较于图9的范例实施例，在图10的范例实施例中，数据1001被写入至较少的芯片使能区域。此外，图9中的数据901在芯片使能区域811～814中的数据写入顺序也不同于图10中的数据1001在芯片使能区域811与813中的数据写入顺序。
须注意的是，在图10的一范例实施例中，数据1001只被写入至相同类型(或单一类型)的芯片使能区域(即CE(0))中。然而，在图10的另一范例实施例中，数据1001亦可以被写入至更多的芯片使能区域(例如芯片使能区域811、812及813)，只要用于存储数据1001的芯片使能区域(即第二芯片使能区域)的总数少于用于存储图9的数据901的芯片使能区域(即第一芯片使能区域)的总数即可。
须注意的是，前述图9与图10的范例实施例，亦可视为是存储器管理电路502在不同时间点所选择性执行的数据写入操作。例如，在某一时间点(亦称为第一时间点)，当接收到数据901时，存储器管理电路502可执行图9的范例实施例所述的数据写入操作。然而，在另一时间点(亦称为第二时间点)，当接收到数据1001时，存储器管理电路502可执行图10的范例实施例所述的数据写入操作。第一时间点可早于或晚于第二时间点，本发明不加以限制。
须注意的是，在图8至图10的范例实施例中，所呈现的芯片使能区域的架构以及数据写入顺序仅为范例。在其他未提及的实施例中，数据还可以被写入至更多通道所对应的芯片使能区域、更多类型的芯片使能区域(例如CE(2)、CE(3))和/或数据的写入顺序也可以不同，本发明不加以限制。
在一范例实施例中，存储器管理电路502可将所述第一芯片使能区域中用以存储第一数据的多个实体单元(亦称为第一实体单元)标记为采用某一写入模式(亦称为第一写入模式)来存储第一数据。以图9为例，存储器管理电路502可将编号为0～7的实体单元(即用以存储数据901的实体单元)标记为采用第一写入模式来存储数据。
在一范例实施例中，存储器管理电路502也可将所述第一实体单元标记为连续地存储所述第一数据。以图9为例，存储器管理电路502可将可反映第一数据在第一实体单元中的数据写入顺序的信息记录于第一实体单元中的一或多个实体单元中或者记录于一管理表格中。尔后，当需要读取第一数据时，存储器管理电路502可查询此信息以获得第一数据在第一实体单元中的数据写入顺序。
在一范例实施例中，存储器管理电路502可将所述第二芯片使能区域中用以存储第二数据的多个实体单元(亦称为第二实体单元)标记为采用另一写入模式(亦称为第二写入模式)来存储第二数据。第一写入模式不同于第二写入模式。以图10为例，存储器管理电路502可将编号为0～7的实体单元(即用以存储数据1001的实体单元)标记为采用第二写入模式来存储数据。
在一范例实施例中，存储器管理电路502也可将所述第二实体单元标记为连续地存储所述第二数据。以图10为例，存储器管理电路502可将可反映第二数据在第二实体单元中的数据写入顺序的信息记录于第二实体单元中的一或多个实体单元中或者记录于一管理表格中。尔后，当需要读取第二数据时，存储器管理电路502可查询此信息以获得第二数据在第二实体单元中的数据写入顺序。
在一范例实施例中，在数据整并操作中，存储器管理电路502可根据存储于可复写式非易失性存储器模块406中的有效数据所对应的写入模式来搬移所述有效数据。藉此，可保持所搬移的有效数据的连续性。
图11是根据本发明的一范例实施例所示出的数据整并操作的示意图。请参照图11，接续于图9或图10的范例实施例，假设在存储数据901或1001之后，一个数据整并操作被执行。在此数据整并操作中，存储器管理电路502可将包含数据901或1001的有效数据1130连续地搬移至目标节点1120。例如，在此数据整并操作中，根据有效数据1130原始的数据写入顺序(编号0～7)，有效数据1130可从属于来源节点1110的实体单元1101(0)～1101(j)中被连续复制并且连续写入至属于目标节点1120的实体单元1102(0)～1102(k)。因此，被搬移至目标节点1120的有效数据1130仍可保有其原始的数据写入顺序。尔后，当需要读取所搬移的有效数据1130时，存储器管理电路502可从目标节点1120连续读取有效数据1130，从而提高有效数据1130的读取速度。
图12是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图12，在步骤S1201中，从主机系统接收第一数据。在步骤S1202中，响应于存储器存储装置处于第一状态，发送第一写入指令序列。所述第一写入指令序列指示将所述第一数据连续写入至所述存储器存储装置的多个第一芯片使能区域中。在步骤S1203中，从所述主机系统接收第二数据。在步骤S1204中，响应于所述存储器存储装置处于第二状态，发送第二写入指令序列。所述第二写入指令序列指示将所述第二数据连续写入至所述存储器存储装置的至少一第二芯片使能区域。须注意的是，所述第一数据的数据量相同于所述第二数据的数据量。所述多个第一芯片使能区域的总数多于所述至少一第二芯片使能区域的总数。
图13是根据本发明的一范例实施例所示出的存储器控制方法的流程图。请参照图13，在步骤S1301中，从主机系统接收数据。此数据例如为待存储的使用者数据。在步骤S1302中，判断存储器存储装置是否处于第一状态(或第二状态)。若所述存储器存储装置处于第一状态，在步骤S1303中，发送第一写入指令序列至可复写式非易失性存储器模块。在步骤S1304中，根据所述第一写入指令序列，由可复写式非易失性存储器模块基于第一写入模式存储所述数据。另一方面，若所述存储器存储装置不处于第一状态(例如处于第二状态)，在步骤S1305中，发送第二写入指令序列至可复写式非易失性存储器模块。在步骤S1306中，根据所述第二写入指令序列，由可复写式非易失性存储器模块基于第二写入模式存储所述数据。
然而，图12与图13中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12与图13中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12与图13的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，响应于存储器存储装置处于不同状态，来自主机系统的数据可被连续写入至可复写式非易失性存储器模块中不同数目和/或不同类型的芯片使能区域。通过在存储器存储装置的不同状态下更为弹性地管理可复写式非易失性存储器模块(或存储器存储装置)，可提高存储器存储装置的整体存取效能。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种存储器控制方法，其特征在于，用于控制存储器存储装置，其中所述存储器存储装置包括可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个芯片使能区域，且所述存储器控制方法包括：
从主机系统接收第一数据；
响应于所述存储器存储装置处于第一状态，发送第一写入指令序列，其中所述第一写入指令序列指示将所述第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域；
从所述主机系统接收第二数据；以及
响应于所述存储器存储装置处于第二状态，发送第二写入指令序列，其中所述第二写入指令序列指示将所述第二数据连续写入至所述多个芯片使能区域中的至少一第二芯片使能区域，
其中所述第一数据的数据量相同于所述第二数据的数据量，并且
所述多个第一芯片使能区域的总数多于所述至少一第二芯片使能区域的总数。
2.根据权利要求1所述的存储器控制方法，还包括：
在所述存储器存储装置执行数据整并操作的期间，判定所述存储器存储装置处于所述第二状态，
其中所述数据整并操作包括搬移所述可复写式非易失性存储器模块中的有效数据。
3.根据权利要求2所述的存储器控制方法，还包括：
在所述存储器存储装置非执行所述数据整并操作的期间，判定所述存储器存储装置处于所述第一状态。
4.根据权利要求1所述的存储器控制方法，还包括：
将所述多个第一芯片使能区域中用以存储所述第一数据的多个第一实体单元标记为采用第一写入模式来存储所述第一数据；以及
将所述至少一第二芯片使能区域中用以存储所述第二数据的多个第二实体单元标记为采用第二写入模式来存储所述第二数据，
其中所述第一写入模式不同于所述第二写入模式。
5.根据权利要求4所述的存储器控制方法，还包括：
将所述多个第一实体单元标记为连续存储所述第一数据；以及
将所述多个第二实体单元标记为连续存储所述第二数据。
6.根据权利要求1所述的存储器控制方法，还包括：
在数据整并操作中，根据存储于所述可复写式非易失性存储器模块中的有效数据所对应的写入模式来搬移所述有效数据，以保持所搬移的所述有效数据的连续性。
7.根据权利要求1所述的存储器控制方法，其中所述第一数据在所述多个第一芯片使能区域中的数据写入顺序不同于所述第二数据在所述至少一第二芯片使能区域中的数据写入顺序。
8.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，其包括多个芯片使能区域；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以从所述主机系统接收第一数据，
响应于所述存储器存储装置处于第一状态，所述存储器控制电路单元还用以发送第一写入指令序列，其中所述第一写入指令序列指示将所述第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域，
所述存储器控制电路单元还用以从所述主机系统接收第二数据，
响应于所述存储器存储装置处于第二状态，所述存储器控制电路单元还用以发送第二写入指令序列，其中所述第二写入指令序列指示将所述第二数据连续写入至所述多个芯片使能区域中的至少一第二芯片使能区域，
所述第一数据的数据量相同于所述第二数据的数据量，并且
所述多个第一芯片使能区域的总数多于所述至少一第二芯片使能区域的总数。
9.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以在所述存储器存储装置执行数据整并操作的期间，判定所述存储器存储装置处于所述第二状态，并且
所述数据整并操作包括搬移所述可复写式非易失性存储器模块中的有效数据。
10.根据权利要求9所述的存储器存储装置，其中所述存储器控制电路单元还用以在所述存储器存储装置未执行所述数据整并操作的期间，判定所述存储器存储装置处于所述第一状态。
11.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以将所述多个第一芯片使能区域中用以存储所述第一数据的多个第一实体单元标记为采用第一写入模式来存储所述第一数据，
所述存储器控制电路单元还用以将所述至少一第二芯片使能区域中用以存储所述第二数据的多个第二实体单元标记为采用第二写入模式来存储所述第二数据，并且
所述第一写入模式不同于所述第二写入模式。
12.根据权利要求11所述的存储器存储装置，其中所述存储器控制电路单元还用以将所述多个第一实体单元标记为连续存储所述第一数据，并且
所述存储器控制电路单元还用以将所述多个第二实体单元标记为连续存储所述第二数据。
13.根据权利要求8所述的存储器存储装置，其中在数据整并操作中，所述存储器控制电路单元还用以根据存储于所述可复写式非易失性存储器模块中的有效数据所对应的写入模式来搬移所述有效数据，以保持所搬移的所述有效数据的连续性。
14.根据权利要求8所述的存储器存储装置，其中所述第一数据在所述多个第一芯片使能区域中的数据写入顺序不同于所述第二数据在所述至少一第二芯片使能区域中的数据写入顺序。
15.一种存储器控制电路单元，其特征在于，包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至可复写式非易失性存储器模块，其包括多个芯片使能区域；以及
存储器管理电路，连接至所述主机接口与所述存储器接口，
其中所述存储器管理电路用以从所述主机系统接收第一数据，
响应于所述存储器存储装置处于第一状态，所述存储器管理电路还用以发送第一写入指令序列，其中所述第一写入指令序列指示将所述第一数据连续写入至所述多个芯片使能区域中的多个第一芯片使能区域，
所述存储器管理电路还用以从所述主机系统接收第二数据，
响应于所述存储器存储装置处于第二状态，所述存储器管理电路还用以发送第二写入指令序列，其中所述第二写入指令序列指示将所述第二数据连续写入至所述多个芯片使能区域中的至少一第二芯片使能区域，
所述第一数据的数据量相同于所述第二数据的数据量，并且
所述多个第一芯片使能区域的总数多于所述至少一第二芯片使能区域的总数。
16.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路还用以在所述存储器控制电路单元执行数据整并操作的期间，判定所述存储器控制电路单元处于所述第二状态，并且
所述数据整并操作包括搬移所述可复写式非易失性存储器模块中的有效数据。
17.根据权利要求16所述的存储器控制电路单元，其中所述存储器管理电路还用以在所述存储器控制电路单元未执行所述数据整并操作的期间，判定所述存储器控制电路单元处于所述第一状态。
18.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路还用以将所述多个第一芯片使能区域中用以存储所述第一数据的多个第一实体单元标记为采用第一写入模式来存储所述第一数据，
所述存储器管理电路还用以将所述至少一第二芯片使能区域中用以存储所述第二数据的多个第二实体单元标记为采用第二写入模式来存储所述第二数据，并且
所述第一写入模式不同于所述第二写入模式。
19.根据权利要求18所述的存储器控制电路单元，其中所述存储器管理电路还用以将所述多个第一实体单元标记为连续存储所述第一数据，并且
所述存储器管理电路还用以将所述多个第二实体单元标记为连续存储所述第二数据。
20.根据权利要求15所述的存储器控制电路单元，其中在数据整并操作中，所述存储器管理电路还用以根据存储于所述可复写式非易失性存储器模块中的有效数据所对应的写入模式来搬移所述有效数据，以保持所搬移的所述有效数据的连续性。
21.根据权利要求15所述的存储器控制电路单元，其中所述第一数据在所述多个第一芯片使能区域中的数据写入顺序不同于所述第二数据在所述至少一第二芯片使能区域中的数据写入顺序。
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