TWI768496B - 讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的範例實施例提供一種讀取電壓控制方法，其用於可複寫式非揮發性記憶體模組。所述方法包括：發送第一讀取指令序列，其指示使用第一電壓準位讀取多個第一記憶胞以獲得第一資料；根據所述第一資料與所述多個第一記憶胞的通道參數獲得讀取電壓的第一調整資訊，其中所述通道參數反映所述多個第一記憶胞的通道狀態；以及根據所述第一調整資訊將所述讀取電壓的電壓準位從所述第一電壓準位調整為第二電壓準位。

Description

讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
在一個記憶胞可以儲存多個位元的記憶體儲存裝置中，多個預設的讀取電壓準位會被用來讀取屬於不同狀態(state)的記憶胞所儲存的資料。但是，在記憶體儲存裝置使用一段時間後，隨著記憶胞的磨損，這些預設的讀取電壓準位相對於記憶胞的臨界電壓分布可能會發生嚴重偏移，甚至偏移到會被誤判為是用來讀取相鄰狀態的讀取電壓準位。此時，使用傳統的讀取電壓調整機制可能無法正確地校正讀取電壓準位，進而導致記憶體儲存裝置的使用壽命縮短。
本發明提供一種讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元，可提高讀取電壓的校正效率。
本發明的範例實施例提供一種讀取電壓控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述讀取電壓控制方法包括：發送第一讀取指令序列，其指示使用第一電壓準位讀取所述多個記憶胞中的多個第一記憶胞以獲得第一資料；根據所述第一資料與所述多個第一記憶胞的通道參數獲得讀取電壓的第一調整資訊，其中所述通道參數反映所述多個第一記憶胞的通道狀態；以及根據所述第一調整資訊將所述讀取電壓的電壓準位從所述第一電壓準位調整為第二電壓準位。
在本發明的一範例實施例中，所述的讀取電壓控制方法更包括：若所述多個第一記憶胞的所述通道狀態符合第一狀態，將所述通道參數決定為第一參數；以及若所述多個第一記憶胞的所述通道狀態符合第二狀態，將所述通道參數決定為第二參數，其中所述第一參數不同於所述第二參數。
在本發明的一範例實施例中，所述的讀取電壓控制方法更包括：根據比例參數調整所述讀取電壓的所述第一調整資訊；發送第二讀取指令序列，其指示使用所述第二電壓準位讀取所述多個第一記憶胞以獲得第二資料；以及根據所述第一資料與所述第二資料調整所述比例參數。
在本發明的一範例實施例中，所述的讀取電壓控制方法更包括：根據比例參數調整所述讀取電壓的所述第一調整資訊；在將所述讀取電壓的所述電壓準位調整為所述第二電壓準位後，將所述讀取電壓的所述電壓準位調整為第三電壓準位；以及根據所述第一調整資訊、所述第一電壓準位及所述第三電壓準位調整所述比例參數。
在本發明的一範例實施例中，根據所述第一調整資訊、所述第一電壓準位及所述第三電壓準位調整所述比例參數的步驟包括：根據所述第一電壓準位及所述第三電壓準位之間的差值與所述第一調整資訊，調整所述比例參數。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以發送第一讀取指令序列，其指示使用第一電壓準位讀取所述多個記憶胞中的多個第一記憶胞以獲得第一資料。所述記憶體控制電路單元更用以根據所述第一資料與所述多個第一記憶胞的通道參數獲得讀取電壓的第一調整資訊。所述通道參數反映所述多個第一記憶胞的通道狀態。所述記憶體控制電路單元更用以根據所述第一調整資訊將所述讀取電壓的電壓準位從所述第一電壓準位調整為第二電壓準位。
在本發明的一範例實施例中，若所述多個第一記憶胞的所述通道狀態符合第一狀態，所述記憶體控制電路單元更用以將所述通道參數決定為第一參數，並且若所述多個第一記憶胞的所述通道狀態符合第二狀態，所述記憶體控制電路單元更用以將所述通道參數決定為第二參數，其中所述第一參數不同於所述第二參數。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據比例參數調整所述讀取電壓的所述第一調整資訊。所述記憶體控制電路單元更用以發送第二讀取指令序列，其指示使用所述第二電壓準位讀取所述多個第一記憶胞以獲得第二資料，並且所述記憶體控制電路單元更用以根據所述第一資料與所述第二資料調整所述比例參數。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據比例參數調整所述讀取電壓的所述第一調整資訊。在將所述讀取電壓的所述電壓準位調整為所述第二電壓準位後，所述記憶體控制電路單元更用以將所述讀取電壓的所述電壓準位調整為第三電壓準位，並且所述記憶體控制電路單元更用以根據所述第一調整資訊、所述第一電壓準位及所述第三電壓準位調整所述比例參數。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以發送第一讀取指令序列，其指示使用第一電壓準位讀取所述多個記憶胞中的多個第一記憶胞以獲得第一資料。所述記憶體管理電路更用以根據所述第一資料與所述多個第一記憶胞的通道參數獲得讀取電壓的第一調整資訊。所述通道參數反映所述多個第一記憶胞的通道狀態。所述記憶體管理電路更用以根據所述第一調整資訊將所述讀取電壓的電壓準位從所述第一電壓準位調整為第二電壓準位。
在本發明的一範例實施例中，所述第一資料反映所述多個第一記憶胞中被所述第一電壓準位導通的記憶胞的總數。
在本發明的一範例實施例中，若所述多個第一記憶胞的所述通道狀態符合第一狀態，所述記憶體管理電路更用以將所述通道參數決定為第一參數，並且若所述多個第一記憶胞的所述通道狀態符合第二狀態，所述記憶體管理電路更用以將所述通道參數決定為第二參數，其中所述第一參數不同於所述第二參數。
在本發明的一範例實施例中，所述多個第一記憶胞的所述通道狀態包括所述多個第一記憶胞的臨界電壓分布狀態。
在本發明的一範例實施例中，所述記憶體管理電路更用以根據比例參數調整所述讀取電壓的所述第一調整資訊。所述記憶體管理電路更用以發送第二讀取指令序列，其指示使用所述第二電壓準位讀取所述多個第一記憶胞以獲得第二資料，並且所述記憶體管理電路更用以根據所述第一資料與所述第二資料調整所述比例參數。
在本發明的一範例實施例中，所述記憶體管理電路更用以根據比例參數調整所述讀取電壓的所述第一調整資訊。在將所述讀取電壓的所述電壓準位調整為所述第二電壓準位後，所述記憶體管理電路更用以將所述讀取電壓的所述電壓準位調整為一第三電壓準位，並且所述記憶體管理電路更用以根據所述第一調整資訊、所述第一電壓準位及所述第三電壓準位調整所述比例參數。
在本發明的一範例實施例中，根據所述第一調整資訊、所述第一電壓準位及所述第三電壓準位調整所述比例參數的操作包括：根據所述第一電壓準位及所述第三電壓準位之間的差值與所述第一調整資訊，調整所述比例參數。
基於上述，在使用第一電壓準位讀取第一記憶胞以獲得第一資料後，可根據所述第一資料與所述第一記憶胞的通道參數獲得讀取電壓的第一調整資訊。接著，可根據所述第一調整資訊將所述讀取電壓的電壓準位從所述第一電壓準位調整為第二電壓準位。藉此，透過同時考慮所讀取的第一資料與第一記憶胞的通道參數來調整讀取電壓，可有效提高讀取電壓的校正效率。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路(亦稱為解碼電路)508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，且記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。此外，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體抹除單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在以下範例實施例中，是以TLC NAND型快閃記憶體模組作為可複寫式非揮發性記憶體模組406的類型進行說明。然而，在另一範例實施例中，相同或相似的操作亦可以應用於QLC NAND型或其他類型的快閃記憶體模組。
在一範例實施例中，記憶體管理電路502會發送一寫入指令序列至可複寫式非揮發性記憶體模組406，以指示可複寫式非揮發性記憶體模組406將特定資料程式化至可複寫式非揮發性記憶體模組406中的多個記憶胞(亦稱為第一記憶胞)。例如，特定資料可以是來自主機系統11的資料或任意資料。此外，特定資料可以經過隨機化而使得特定資料中的位元“0”與位元“1”的總數趨於一致。例如，經程式化的第一記憶胞可能會被平均地程式化為儲存位元“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。
圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分布的示意圖。圖7表示在根據特定資料程式化可複寫式非揮發性記憶體模組406中的多個第一記憶胞之後，經程式化的第一記憶胞的臨界電壓分布，其中橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞數目。
請參照圖7，在本範例實施例中，經程式化的第一記憶胞具有8個狀態700~707。屬於狀態700的記憶胞用以儲存位元“111”。屬於狀態701的記憶胞用以儲存位元“110”。屬於狀態702的記憶胞用以儲存位元“100”。屬於狀態703的記憶胞用以儲存位元“101”。屬於狀態704的記憶胞用以儲存位元“001”。屬於狀態705的記憶胞用以儲存位元“000”。屬於狀態706的記憶胞用以儲存位元“010”。屬於狀態707的記憶胞用以儲存位元“011”。換言之，狀態700~707分別對應於預設位元值“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。然而，在另一範例實施例中，狀態700~707的數目可以被調整，且每一個狀態所對應的預設位元值也可以被調整。
在一範例實施例中，具有電壓準位V H1~V H7的讀取電壓可被施加至第一記憶胞，以讀取至少部分的第一記憶胞所儲存的資料。換言之，透過依序施加具有電壓準位V H1~V H7的讀取電壓至第一記憶胞，第一記憶胞中的某一個記憶胞可以被決定為是屬於狀態700~707的其中之一，進而獲得此記憶胞所儲存的資料。例如，在依序施加具有電壓準位V H1~V H7的讀取電壓至第一記憶胞後，若某一個記憶胞可被電壓準位V H5導通但不能被電壓準位V H4導通，表示此記憶胞的臨界電壓介於電壓準位V H4與V H5之間。因此，可判定此記憶胞是屬於狀態704且用以儲存位元“001”。
然而，隨著第一記憶胞的使用時間增加及/或操作環境改變，第一記憶胞可能會發生性能衰退(degradation)。在發生性能衰退後，狀態700~707可能會逐漸相互靠近甚至相互重疊。此外，狀態700~707也可能變得更平坦。例如，狀態710~717可用來表示性能衰退後的第一記憶胞的臨界電壓分布。
在發生性能衰退後，電壓準位V H1~V H7相對於狀態710~717發生嚴重地偏移(或者狀態710~717相對於電壓準位V H1~V H7發生嚴重地偏移)，如圖7所示。若持續使用未經校正的電壓準位V H1~V H7來讀取此些第一記憶胞，許多記憶胞的狀態會被誤判，進而導致從第一記憶胞中讀取的資料存在許多錯誤。若讀取的資料中包含太多錯誤，則此資料可能無法成功地被解碼並輸出。
此外，由於第一記憶胞所具有的狀態的數目較多，導致每一個狀態彼此距離很近且占用的電壓範圍較窄，從而可能提高讀取電壓的校正難度。在某些情況下，甚至可能在執行讀取電壓校正後，經校正的讀取電壓更加遠離正確的電壓準位。以圖7的電壓準位V H6為例，在發生記憶胞的性能衰退後，電壓準位V H6從原先位於狀態705與706之間的電壓位置偏移至更靠近狀態717。因此，若使用通用的讀取電壓校正機制，有可能會將電壓準位V H6錯誤地校正至狀態716與717之間的電壓位置，使得經校正的電壓準位V H6更加遠離正確的電壓位置(即狀態715與716之間的電壓位置)。
在一範例實施例中，在將特定資料程式化至第一記憶胞後，記憶體管理電路502可發送一讀取指令序列(亦稱為第一讀取指令序列)至可複寫式非揮發性記憶體模組406，以指示可複寫式非揮發性記憶體模組406使用具有某一電壓準位(亦稱為第一電壓準位)的讀取電壓來讀取第一記憶胞以獲得資料(亦稱為第一資料)。須注意的是，第一資料可反映第一記憶胞中可被第一電壓準位導通的至少一記憶胞的總數。所述可被第一電壓準位導通的至少一記憶胞可以是指第一記憶胞中臨界電壓小於第一電壓準位的任一記憶胞。
圖8是根據本發明的一範例實施例所繪示的校正讀取電壓的示意圖。請參照圖8，假設第一電壓準位為電壓準位V H7。在發送第一讀取指令序列以指示使用具有電壓準位V H7的讀取電壓來讀取第一記憶胞後，對應於電壓準位V H7的第一資料可被獲得。例如，對應於電壓準位V H7的第一資料可反映經程式化的第一記憶胞中，臨界電壓不大於電壓準位V H7的至少一記憶胞的總數。以圖8為例，對應於電壓準位V H7的第一資料可反映以斜線標示的區域所涵蓋的記憶胞之總數。例如，假設有1000個記憶胞可以被電壓準位V H7導通，則第一資料可反映數值1000。
在一範例實施例中，電壓準位V H7可根據第一資料與第一記憶胞的通道參數進行校正。所述通道參數可反映第一記憶胞的通道狀態。例如，第一記憶胞的通道狀態可包括第一記憶胞的臨界電壓分布狀態。例如，第一記憶胞的臨界電壓分布狀態可反映第一記憶胞的臨界電壓分布的取線端點、曲線型態、曲線峰值及/或曲線斜率等與第一記憶胞的臨界電壓分布有關的資訊。在經過至少一次的校正後，電壓準位V H7可被調整為電壓準位V H7’。電壓準位V H7與V H7’之間可具有電壓差ΔV。相對於電壓準位V H7，新的電壓準位V H7’更加靠近狀態716與717之間的電壓位置。因此，相對於電壓準位V H7，使用新的電壓準位V H7’來從第一記憶胞讀取資料將可有效減少所讀取的資料中錯誤位元的數目。
在一範例實施例中，記憶體管理電路502可根據第一資料與第一記憶胞的通道參數獲得讀取電壓的調整資訊(亦稱為第一調整資訊)。記憶體管理電路502可根據所述第一調整資訊將讀取電壓的電壓準位從所述第一電壓準位調整為另一電壓準位(亦稱為第二電壓準位)。例如，第一調整資訊可對應一個電壓調整值。記憶體管理電路502可將第一電壓準位減去或加上此電壓調整值以獲得第二電壓準位。
在一範例實施例中，記憶體管理電路502可根據以下方程式(1.1)與(1.2)獲得所述讀取電壓的調整資訊。
ΔV(i)=ΔC(i)/D   (1.1)
D=(ΔC(i)/a)+b   (1.2)
在方程式(1.1)與(1.2)中，ΔV(i)對應第一調整資訊所對應的電壓調整值，ΔC(i)對應第一資料所反映的第一記憶胞中可被第一電壓準位導通的記憶胞的總數，a與b則對應第一記憶胞的通道參數。在一範例實施例中，記憶體管理電路502可將第一電壓準位減去或加上ΔV(i)以獲得第二電壓準位。
圖9是根據本發明的一範例實施例所繪示的校正讀取電壓的示意圖。請參照圖9，假設對電壓準位V H7執行n-1次校正或調整可以獲得電壓準位V H7’，則方程式(1.1)與(1.2)中的i可以為數值1至n-1中的任一者。例如，電壓準位V(i)可視為第一電壓準位，且電壓準位V(i+1)可視為第二電壓準位。
在一範例實施例中，假設a=10、b=90、V(1)=30且ΔC(1)=8256，根據方程式(1.1)與(1.2)，可獲得ΔV(1)為-9。因此，V(2)可根據V(1)與ΔV(1)而被決定為21(即30-9=21)。依此類推，在經過n-1次的讀取與電壓調整後，最終的電壓準位V(n)(即V H7’)可被獲得。電壓準位V(n)可等於或接近對應於第一記憶胞當前的臨界電壓分布狀態(或通道狀態)的最佳讀取電壓準位。
在一範例實施例中，記憶體管理電路502可根據第一記憶胞的通道狀態來決定所述通道參數。例如，若第一記憶胞的通道狀態符合某一狀態(亦稱為第一狀態)，記憶體管理電路502可將通道參數決定為某一參數(亦稱為第一參數)。或者，若第一記憶胞的通道狀態符合另一狀態(亦稱為第二狀態)，記憶體管理電路502可將通道參數決定為另一參數(亦稱為第二參數)。第一參數不同於第二參數。在一範例實施例中，記憶體管理電路502可根據第一記憶胞的臨界電壓分布的曲線端點、曲線型態、曲線峰值及/或曲線斜率等與第一記憶胞的臨界電壓分布有關的資訊來決定所述通道參數。藉此，根據此通道參數可更準確地對讀取電壓的電壓準位進行校正與調整。
圖10與圖11是根據本發明的多個範例實施例所繪示的第一記憶胞的臨界電壓分布的示意圖。請參照圖10與圖11，圖10中的狀態1001及/或1002的曲線斜率明顯不同於圖11中的狀態1101及/或1102的曲線斜率。因此，對應於圖10的第一記憶胞的臨界電壓分布(或通道狀態)所決定的通道參數可不同於對應於圖11的第一記憶胞的臨界電壓分布(或通道狀態)所決定的通道參數。例如，假設圖10中的狀態1001及/或1002的曲線斜率大於圖11中的狀態1101及/或1102的曲線斜率。因此，針對圖10中第一記憶胞的臨界電壓分布，方程式(1.2)中的a與b可決定為a(1)與b(1)。另一方面，針對圖11中第一記憶胞的臨界電壓分布，方程式(1.2)中的a與b可決定為a(2)與b(2)。a(2)可大於a(1)，及/或b(2)可大於b(1)。例如，a(1)與b(1)可分別為33與50，而a(2)與b(2)可分別為55與75。須注意的是，所述通道參數亦可以根據實務需求而設定為其他數值，本發明不加以限制。
在一範例實施例中，記憶體管理電路502還可根據一個比例參數來調整所述讀取電壓的調整資訊。例如，所述比例參數可設置於上述方程式(1.1)中以產生以下方程式(1.3)。
ΔV(i)=(ΔC(i)/D)×F(i)   (1.3)
在方程式(1.3)中，F(i)表示在第i次對讀取電壓進行電壓調整時所使用的比例參數。所述比例參數可用增加或減少對於讀取電壓的電壓準位的調整幅度。例如，當F(i)大於1時，ΔV(i)會被放大。當F(i)介於0與1之間時，ΔV(i)會被減少。
在一範例實施例中，記憶體管理電路502還可動態更新所述比例參數。在一範例實施例中，記憶體管理電路502可發送另一讀取指令序列(亦稱為第二讀取指令序列)至可複寫式非揮發性記憶體模組406。第二讀取指令序列可指示可複寫式非揮發性記憶體模組406使用第二電壓準位讀取所述多個第一記憶胞以獲得另一資料(亦稱為第二資料)。第二資料可反映第一記憶胞中可被第二電壓準位導通的至少一記憶胞的總數。記憶體管理電路502可根據第一資料與第二資料調整所述比例參數。
以圖9為例，假設電壓準位V(i-1)為第一電壓準位，且電壓準位V(i)為第二電壓準位。記憶體管理電路502可根據使用電壓準位V(i-1)讀取第一記憶胞所獲得的第一資料以及使用電壓準位V(i)讀取第一記憶胞所獲得的第二資料來更新所述比例參數。記憶體管理電路502可根據經更新的比例參數(即新的比例參數)來獲得ΔV(i)。
在一範例實施例中，記憶體管理電路502可根據以下方程式(1.4)至(1.6)來更新所述比例參數。
F(i)=F(i-1)×ΔF(i)   (1.4)
ΔF(i)=(1+AF(i))   (1.5)
AF(i)=ΔC(i)/ΔC(i-1)   (1.6)
在方程式(1.4)至(1.6)中，F(i-1)對應先前使用的比例參數，ΔF(i)與AF(i)皆對應比例參數的調整值。新的F(i)可根據方程式(1.4)至(1.6)獲得。例如，假設ΔC(i)為4509且ΔC(i-1)為8256，則AF(i)可為0.54(4509/8256=0.54)，ΔF(i)可為1.54(1+0.54=1.54)，且F(i)可被放大1.54倍。根據經放大的比例參數，對於讀取電壓的調整幅度可被增加。在某些情況下(例如圖8的電壓差ΔV較大時)，加大讀取電壓的調整幅度可減少讀取電壓的調整次數並可加速將讀取電壓調整到正確的電壓準位(例如圖8的電壓準位V H7’)。
須注意的是，在另一範例實施例中，若F(i)小於F(i-1)，表示此次對於讀取電壓的調整幅度被降低。在某些情況下，降低讀取電壓的調整幅度雖可能增加讀取電壓的調整次數，但卻可提升讀取電壓的調整精細度。在一範例實施例中，在執行至少一次的電壓調整後，所述比例參數可被逐漸降低，以逐漸提高讀取電壓的調整精細度。
在圖9的一範例實施例中，假設電壓準位V(i)為第一電壓準位，電壓準位V(i+1)為第二電壓準位，且電壓準位V(j)為第三電壓準位。j可為i+2至n中的任一正整數。記憶體管理電路502可根據第一電壓準位、第三電壓準位及用於調整第一電壓準位的第一調整資訊來調整所述比例參數。例如，記憶體管理電路502可獲得第一電壓準位與第三電壓準位之間的差值。記憶體管理電路502可根據此差值以及第一調整資訊來調整所述比例參數。
在圖9的一範例實施例中，假設i=1、j=6、V(1)=30、V(2)=21、ΔV(1)=-9、且V(6)=-6。記憶體管理電路502可獲得V(1)與V(6)之間的差值為-36。記憶體管理電路502可根據V(1)與V(6)之間的差值(例如-36)以及ΔV(1)(例如-9)來調整所述比例參數。例如，記憶體管理電路502可將V(1)與V(6)之間的差值除以ΔV(1)以獲得比例參數的一個調整值。例如，此調整值可為方程式(1.4)中的ΔF(i)或者其他可用以調整比例參數的參數。以ΔF(i)為例，記憶體管理電路502可將V(1)與V(6)之間的差值除以ΔV(1)而決定ΔF(i)為4(-36/-9=4)。記憶體管理電路502可根據ΔF(i)來加大比例參數(例如方程式(1.4)中的F(i))。爾後，此加大的比例參數可用以加速讀取電壓的調整。
或者，在圖9的另一範例實施例中，假設i=1、j=5、V(1)=30、V(2)=-19、ΔV(1)=-49、且V(5)=-6。記憶體管理電路502可將V(1)與V(5)之間的差值(例如-36)除以ΔV(1)而決定ΔF(i)為0.73(-36/-49=0.73)。記憶體管理電路502可根據ΔF(i)來減少比例參數(例如方程式(1.4)中的F(i))。爾後，此減少的比例參數可用以提高讀取電壓的調整精細度。
須注意的是，在前述範例實施例中提及的方程式(1.1)至(1.6)皆可以視實務需求調整，例如加入新的參數及/或改變邏輯運算規則等等，本發明不加以限制。
在一範例實施例中，圖9中的電壓準位V(1)~V(n)中的每一者可對應一個讀取電壓並可用以從第一記憶胞中讀取資料。圖5中的錯誤檢查與校正電路508可對使用電壓準位V(i)從第一記憶胞中讀取的資料進行解碼。若解碼成功，錯誤檢查與校正電路508可輸出解碼成功的資料並可結束解碼程序。若解碼失敗，電壓準位V(i+1)可用以從第一記憶胞中重讀資料。錯誤檢查與校正電路508可對使用電壓準位V(i+1)從第一記憶胞中讀取的資料進行解碼。電壓準位V(1)~V(n)可被逐一使用來讀取從第一記憶胞中讀取資料，直到讀取出來的資料被成功解碼或者解碼超過一預設次數為止。例如，此預設次數可為n次。在一範例實施例中，若解碼超過此預設次數(例如電壓準位V(1)~V(n)都被使用過)且仍無法成功解碼所讀取的資料，一個預設操作可被執行。例如，此預設操作可包括執行更進階的解碼程序及/或以其他方式來再次校正讀取電壓等等。在一範例實施例中，圖9中的電壓準位V(1)~V(n)亦可以是在任意的讀取電壓調整或校正操作中進行調整。
圖12是根據本發明的一範例實施例所繪示的讀取電壓控制方法的流程圖。請參照圖12，在步驟S1201中，發送第一讀取指令序列，其指示使用第一電壓準位讀取多個第一記憶胞以獲得第一資料。在步驟S1202中，根據所述第一資料與所述多個第一記憶胞的通道參數獲得讀取電壓的第一調整資訊，其中所述通道參數反映所述多個第一記憶胞的通道狀態。在步驟S1203中，根據所述第一調整資訊將所述讀取電壓的電壓準位從所述第一電壓準位調整為第二電壓準位。
圖13是根據本發明的一範例實施例所繪示的讀取電壓控制方法的流程圖。請參照圖13，在步驟S1301中，發送讀取指令序列，其指示使用特定電壓準位讀取多個第一記憶胞以獲得待解碼的資料。在步驟S1302中，解碼所述資料。在步驟S1303中，判斷是否解碼成功。若解碼成功，在步驟S1304中，輸出解碼成功的資料。若解碼不成功，在步驟S1305中，判斷解碼是否超過預設次數。若解碼未超過預設次數，在步驟S1306中，根據所述資料與所述多個第一記憶胞的通道參數獲得讀取電壓的調整資訊。在步驟S1307中，根據所述調整資訊調整所述讀取電壓的電壓準位。在步驟S1307之後，可在步驟S1301中使用經調整的讀取電壓來再次從第一記憶胞中讀取資料並執行後續步驟。此外，在步驟S1305中若判定解碼超過預設次數，則在步驟S1308中，執行更進階的解碼程序及/或以其他方式來再次校正讀取電壓等預設操作。
然而，圖12與圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12與圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12與圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在使用特定電壓準位讀取第一記憶胞以獲得可受此電壓準位導通的記憶胞的概略數目後，讀取電壓的電壓準位可根據此概略數目以及記憶胞的通道狀態來進行校正與調整。藉此，可有效提高讀取電壓的校正效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,30:記憶體儲存裝置 11,31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:替換區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 700~707,710~717,1001,1002,1101,1102:狀態 V H1~V H7,V H7’,V(1)~V(n):電壓準位 S1201:步驟(發送第一讀取指令序列，其指示使用第一電壓準位讀取多個第一記憶胞以獲得第一資料) S1202:步驟(根據所述第一資料與所述多個第一記憶胞的通道參數獲得讀取電壓的第一調整資訊，其中所述通道參數反映所述多個第一記憶胞的通道狀態) S1203:步驟(根據所述第一調整資訊將所述讀取電壓的電壓準位從所述第一電壓準位調整為第二電壓準位) S1301:步驟(發送讀取指令序列，其指示使用特定電壓準位讀取多個第一記憶胞以獲得待解碼的資料) S1302:步驟(解碼所述資料) S1303:步驟(是否解碼成功) S1304:步驟(輸出解碼成功的資料) S1305:步驟(解碼是否超過預設次數) S1306:步驟(根據所述資料與所述多個第一記憶胞的通道參數獲得讀取電壓的調整資訊) S1307:步驟(根據所述調整資訊調整所述讀取電壓的電壓準位) S1308:步驟(執行預設操作)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分布的示意圖。 圖8是根據本發明的一範例實施例所繪示的校正讀取電壓的示意圖。 圖9是根據本發明的一範例實施例所繪示的校正讀取電壓的示意圖。 圖10與圖11是根據本發明的多個範例實施例所繪示的第一記憶胞的臨界電壓分布的示意圖。 圖12是根據本發明的一範例實施例所繪示的讀取電壓控制方法的流程圖。 圖13是根據本發明的一範例實施例所繪示的讀取電壓控制方法的流程圖。
S1201:步驟(發送第一讀取指令序列，其指示使用第一電壓準位讀取多個第一記憶胞以獲得第一資料)
S1202:步驟(根據所述第一資料與所述多個第一記憶胞的通道參數獲得讀取電壓的第一調整資訊，其中所述通道參數反映所述多個第一記憶胞的通道狀態)
S1203:步驟(根據所述第一調整資訊將所述讀取電壓的電壓準位從所述第一電壓準位調整為第二電壓準位)

Claims (21)

  1. 一種讀取電壓控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，且該讀取電壓控制方法包括：發送一第一讀取指令序列，其指示使用一第一電壓準位讀取該多個記憶胞中的多個第一記憶胞以獲得一第一資料；根據該第一資料與該多個第一記憶胞的一通道參數獲得一讀取電壓的一第一調整資訊，其中該通道參數反映該多個第一記憶胞的一通道狀態，該第一調整資訊所對應的電壓調整值受該第一資料所反映的數值影響；以及根據該第一調整資訊將該讀取電壓的一電壓準位從該第一電壓準位調整為一第二電壓準位。
  2. 如請求項1所述的讀取電壓控制方法，其中該第一資料反映該多個第一記憶胞中被該第一電壓準位導通的記憶胞的總數。
  3. 如請求項1所述的讀取電壓控制方法，更包括：若該多個第一記憶胞的該通道狀態符合一第一狀態，將該通道參數決定為一第一參數；以及若該多個第一記憶胞的該通道狀態符合一第二狀態，將該通道參數決定為一第二參數，其中該第一參數不同於該第二參數。
  4. 如請求項1所述的讀取電壓控制方法，其中該多個第一記憶胞的該通道狀態包括該多個第一記憶胞的一臨界電壓分布狀態。
  5. 如請求項1所述的讀取電壓控制方法，更包括：根據一比例參數調整該讀取電壓的該第一調整資訊；發送一第二讀取指令序列，其指示使用該第二電壓準位讀取該多個第一記憶胞以獲得一第二資料；以及根據該第一資料與該第二資料調整該比例參數。
  6. 如請求項1所述的讀取電壓控制方法，更包括：根據一比例參數調整該讀取電壓的該第一調整資訊；在將該讀取電壓的該電壓準位調整為該第二電壓準位後，將該讀取電壓的該電壓準位調整為一第三電壓準位；以及根據該第一調整資訊、該第一電壓準位及該第三電壓準位調整該比例參數。
  7. 如請求項6所述的讀取電壓控制方法，其中根據該第一調整資訊、該第一電壓準位及該第三電壓準位調整該比例參數的步驟包括：根據該第一電壓準位及該第三電壓準位之間的差值與該第一調整資訊，調整該比例參數。
  8. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，包括多個記憶胞；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以發送一第一讀取指令序列，其指示使用一第一電壓準位讀取該多個記憶胞中的多個第一記憶胞以獲得一第一資料，該記憶體控制電路單元更用以根據該第一資料與該多個第一記憶胞的一通道參數獲得一讀取電壓的一第一調整資訊，該通道參數反映該多個第一記憶胞的一通道狀態，該第一調整資訊所對應的電壓調整值受該第一資料所反映的數值影響，並且該記憶體控制電路單元更用以根據該第一調整資訊將該讀取電壓的一電壓準位從該第一電壓準位調整為一第二電壓準位。
  9. 如請求項8所述的記憶體儲存裝置，其中該第一資料反映該多個第一記憶胞中被該第一電壓準位導通的記憶胞的總數。
  10. 如請求項8所述的記憶體儲存裝置，其中若該多個第一記憶胞的該通道狀態符合一第一狀態，該記憶體控制電路單元更用以將該通道參數決定為一第一參數，並且若該多個第一記憶胞的該通道狀態符合一第二狀態，該記憶體控制電路單元更用以將該通道參數決定為一第二參數，其中該第一參數不同於該第二參數。
  11. 如請求項8所述的記憶體儲存裝置，其中該多個第一記憶胞的該通道狀態包括該多個第一記憶胞的一臨界電壓分布狀態。
  12. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據一比例參數調整該讀取電壓的該第一調整資訊，該記憶體控制電路單元更用以發送一第二讀取指令序列，其指示使用該第二電壓準位讀取該多個第一記憶胞以獲得一第二資料，並且該記憶體控制電路單元更用以根據該第一資料與該第二資料調整該比例參數。
  13. 如請求項8所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據一比例參數調整該讀取電壓的該第一調整資訊，在將該讀取電壓的該電壓準位調整為該第二電壓準位後，該記憶體控制電路單元更用以將該讀取電壓的該電壓準位調整為一第三電壓準位，並且該記憶體控制電路單元更用以根據該第一調整資訊、該第一電壓準位及該第三電壓準位調整該比例參數。
  14. 如請求項13所述的記憶體儲存裝置，其中根據該第一調整資訊、該第一電壓準位及該第三電壓準位調整該比例參數的操作包括： 根據該第一電壓準位及該第三電壓準位之間的差值與該第一調整資訊，調整該比例參數。
  15. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以發送一第一讀取指令序列，其指示使用一第一電壓準位讀取該多個記憶胞中的多個第一記憶胞以獲得一第一資料，該記憶體管理電路更用以根據該第一資料與該多個第一記憶胞的一通道參數獲得一讀取電壓的一第一調整資訊，該通道參數反映該多個第一記憶胞的一通道狀態，該第一調整資訊所對應的電壓調整值受該第一資料所反映的數值影響，並且該記憶體管理電路更用以根據該第一調整資訊將該讀取電壓的一電壓準位從該第一電壓準位調整為一第二電壓準位。
  16. 如請求項15所述的記憶體控制電路單元，其中該第一資料反映該多個第一記憶胞中被該第一電壓準位導通的記憶胞的總數。
  17. 如請求項15所述的記憶體控制電路單元，其中若該多個第一記憶胞的該通道狀態符合一第一狀態，該記憶體管理電路更用以將該通道參數決定為一第一參數，並且若該多個第一記憶胞的該通道狀態符合一第二狀態，該記憶體管理電路更用以將該通道參數決定為一第二參數，其中該第一參數不同於該第二參數。
  18. 如請求項15所述的記憶體控制電路單元，其中該多個第一記憶胞的該通道狀態包括該多個第一記憶胞的一臨界電壓分布狀態。
  19. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據一比例參數調整該讀取電壓的該第一調整資訊，該記憶體管理電路更用以發送一第二讀取指令序列，其指示使用該第二電壓準位讀取該多個第一記憶胞以獲得一第二資料，並且該記憶體管理電路更用以根據該第一資料與該第二資料調整該比例參數。
  20. 如請求項15所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據一比例參數調整該讀取電壓的該第一調整資訊，在將該讀取電壓的該電壓準位調整為該第二電壓準位後，該記憶體管理電路更用以將該讀取電壓的該電壓準位調整為一第三 電壓準位，並且該記憶體管理電路更用以根據該第一調整資訊、該第一電壓準位及該第三電壓準位調整該比例參數。
  21. 如請求項20所述的記憶體控制電路單元，其中根據該第一調整資訊、該第一電壓準位及該第三電壓準位調整該比例參數的操作包括：根據該第一電壓準位及該第三電壓準位之間的差值與該第一調整資訊，調整該比例參數。
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