TWI717816B - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

Info

Publication number
TWI717816B
TWI717816B TW108130908A TW108130908A TWI717816B TW I717816 B TWI717816 B TW I717816B TW 108130908 A TW108130908 A TW 108130908A TW 108130908 A TW108130908 A TW 108130908A TW I717816 B TWI717816 B TW I717816B
Authority
TW
Taiwan
Prior art keywords
read
memory
data
read operation
memory control
Prior art date
Application number
TW108130908A
Other languages
English (en)
Other versions
TW202109299A (zh
Inventor
振業 陳
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW108130908A priority Critical patent/TWI717816B/zh
Priority to US16/593,960 priority patent/US11301311B2/en
Application granted granted Critical
Publication of TWI717816B publication Critical patent/TWI717816B/zh
Publication of TW202109299A publication Critical patent/TW202109299A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/544—Buffers; Shared memory; Pipes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5005—Allocation of resources, e.g. of the central processing unit [CPU] to service a request
    • G06F9/5011—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals
    • G06F9/5016—Allocation of resources, e.g. of the central processing unit [CPU] to service a request the resources being hardware resources other than CPUs, Servers and Terminals the resource being the memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2209/00—Indexing scheme relating to G06F9/00
    • G06F2209/50—Indexing scheme relating to G06F9/50
    • G06F2209/5022—Workload threshold
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1032—Reliability improvement, data loss prevention, degraded operation etc
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/6026—Prefetching based on access pattern detection, e.g. stride based prefetch
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7203—Temporary buffering, e.g. using volatile buffer or dedicated buffer blocks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述方法包括：從主機系統接收至少一第一讀取指令；以及根據所述至少一第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作。所述預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且所述至少一第一邏輯單元映射至所述多個實體單元的至少其中之一。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，為了提升記憶體儲存裝置的資料讀取效率，在執行連續讀取時，可藉由預讀取操作來預測下一個被存取的邏輯單元並預先讀取此邏輯單元所儲存的資料。但是，在存放讀取指令的指令佇列的深度較深(即待處理的指令較多)及/或待處理的資料量較大的情況下，使用預讀取操作來預先讀取下一筆資料反而有可能降低記憶體儲存裝置的資料讀取效率。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可在適當的時機啟動預讀取操作，以有效提升記憶體儲存裝置的資料讀取效率。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制方法包括：從主機系統接收至少一第一讀取指令；以及根據所述至少一第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作。所述預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且所述至少一第一邏輯單元映射至所述多個實體單元的至少其中之一。
在本發明的一範例實施例中，根據所述至少一第一讀取指令所指示的所述待讀取資料的所述總資料量決定是否啟動所述預讀取操作的步驟包括：將所述總資料量與臨界值進行比較；以及根據比較結果來決定是否啟動所述預讀取操作。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：根據讀取緩衝區的容量決定所述臨界值，其中所述讀取緩衝區用以暫存從所述可複寫式非揮發性記憶體模組讀取的資料。
在本發明的一範例實施例中，根據所述比較結果來決定是否啟動所述預讀取操作的步驟包括：若所述總資料量大於所述臨界值，不啟動所述預讀取操作；以及若所述總資料量不大於所述臨界值，啟動所述預讀取操作。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：獲得指令佇列的深度資訊；以及在判定所述深度資訊符合預設條件後，啟動所述預讀取操作。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：判斷多個第二讀取指令是否指示連續讀取操作，並且根據所述至少一第一讀取指令所指示的所述待讀取資料的所述總資料量決定是否啟動所述預讀取操作之步驟僅在判定所述多個第二讀取指令是指示所述連續讀取操作之後執行。
在本發明的一範例實施例中，判斷所述多個第二讀取指令是否指示所述連續讀取操作的步驟包括：若所述多個第二讀取指令是用以讀取連續的多個第二邏輯單元，判定所述多個第二讀取指令是指示所述連續讀取操作。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以從所述主機系統接收至少一第一讀取指令。所述記憶體控制電路單元更用以根據所述至少一第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作。所述預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且所述至少一第一邏輯單元映射至所述多個實體單元的至少其中之一。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據讀取緩衝區的容量決定所述臨界值，其中所述讀取緩衝區用以暫存從所述可複寫式非揮發性記憶體模組讀取的資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以獲得指令佇列的深度資訊，並且所述記憶體控制電路單元更用以在判定所述深度資訊符合一預設條件後，啟動所述預讀取操作。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以判斷多個第二讀取指令是否指示連續讀取操作，並且其中根據所述至少一第一讀取指令所指示的所述待讀取資料的所述總資料量決定是否啟動所述預讀取操作之操作僅在判定所述多個第二讀取指令是指示所述連續讀取操作之後執行。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面與所述記憶體介面。所述記憶體管理電路用以從所述主機系統接收至少第一讀取指令。所述記憶體管理電路更用以根據所述至少一第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作。所述預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且所述至少一第一邏輯單元映射至所述多個實體單元的至少其中之一。
在本發明的一範例實施例中，根據所述至少一第一讀取指令所指示的所述待讀取資料的所述總資料量決定是否啟動所述預讀取操作的操作包括：將所述總資料量與臨界值進行比較；以及根據比較結果來決定是否啟動所述預讀取操作。
在本發明的一範例實施例中，所述記憶體管理電路更用以根據讀取緩衝區的容量決定所述臨界值，其中所述讀取緩衝區用以暫存從所述可複寫式非揮發性記憶體模組讀取的資料。
在本發明的一範例實施例中，根據所述比較結果來決定是否啟動所述預讀取操作的操作包括：若所述總資料量大於所述臨界值，不啟動所述預讀取操作；以及若所述總資料量不大於所述臨界值，啟動所述預讀取操作。
在本發明的一範例實施例中，所述記憶體管理電路更用以獲得指令佇列的深度資訊。所述記憶體管理電路更用以在判定所述深度資訊符合預設條件後，啟動所述預讀取操作。
在本發明的一範例實施例中，所述記憶體管理電路更用以判斷多個第二讀取指令是否指示連續讀取操作，並且根據所述至少一第一讀取指令所指示的所述待讀取資料的所述總資料量決定是否啟動所述預讀取操作之操作僅在判定所述多個第二讀取指令是指示所述連續讀取操作之後執行。
在本發明的一範例實施例中，判斷所述多個第二讀取指令是否指示所述連續讀取操作的操作包括：若所述多個第二讀取指令是用以讀取連續的多個第二邏輯單元，判定所述多個第二讀取指令是指示所述連續讀取操作。
本發明的範例實施例另提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制方法包括：從主機系統接收至少一第一讀取指令；以及根據指令佇列的深度資訊與所述至少一第一讀取指令的資料長度資訊決定是否啟動預讀取操作。所述預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且所述至少一第一邏輯單元映射至所述多個實體單元的至少其中之一。
在本發明的一範例實施例中，根據所述指令佇列的所述深度資訊與所述至少一第一讀取指令的所述資料長度資訊決定是否啟動所述預讀取操作的步驟包括：根據所述深度資訊與所述資料長度資訊決定邏輯值；將所述邏輯值與臨界值進行比較；以及根據比較結果來決定是否啟動所述預讀取操作。
基於上述，在從主機系統接收至少一第一讀取指令後，預讀取操作可根據此至少一第一讀取指令所指示的待讀取資料的總資料量來決定是否啟動。藉此，可有效提升記憶體儲存裝置的資料讀取效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖5與圖6，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在一範例實施例中，記憶體管理電路502可從圖1的主機系統11接收至少一個讀取指令(亦稱為第一讀取指令)。第一讀取指令及/或第一讀取指令所指示的待讀取資料可儲存於緩衝記憶體510中的一或多個指令佇列。記憶體管理電路502可根據第一讀取指令所指示的待讀取資料的總資料量決定是否啟動一個預讀取操作。須注意的是，預讀取操作是用以預讀取儲存於至少一邏輯單元(亦稱為第一邏輯單元)的資料，且第一邏輯單元映射至可複寫式非揮發性記憶體模組406中的至少一個實體單元。
在一般的讀取操作中，記憶體管理電路502是指示可複寫式非揮發性記憶體模組406從某一個讀取指令所指示的邏輯單元所映射的實體單元讀取資料。但是，預讀取操作則是藉由猜測下一個可能被讀取的邏輯單元(或實體單元)來預先從所猜測的邏輯單元(或實體單元)讀取資料。也就是說，預讀取操作所讀取的資料所屬的邏輯單元並不是由某一個已經被處理的讀取指令所指示。
若藉由預讀取操作所預讀取的資料剛好是下一個讀取指令所指示讀取的資料，則此預讀取的資料可被視為命中資料。命中資料可被直接處理(例如傳送給圖1的主機系統11)，從而有效提高對於可複寫式非揮發性記憶體模組406的資料讀取效率。此外，若預讀取操作所預讀取的資料並非是下一個讀取指令所讀取的資料，則此預讀取的資料可被視為誤資料並且被捨棄。
在一範例實施例中，記憶體管理電路502可將上述總資料量與一個臨界值進行比較並根據比較結果決定是否啟動預讀取操作。例如，記憶體管理電路502可判斷上述總資料量是否大於臨界值。若上述總資料量大於臨界值，記憶體管理電路502可不啟動預讀取操作。也就是說，若緩衝記憶體510中待處理的第一讀取指令所指示的待讀取資料的總資料量大於臨界值，則記憶體管理電路502可不啟動預讀取操作。
或者，若上述總資料量不大於(例如等於或小於)臨界值，記憶體管理電路502可啟動預讀取操作。也就是說，若緩衝記憶體510中待處理的第一讀取指令所指示的待讀取資料的總資料量不大於臨界值，則記憶體管理電路502可啟動預讀取操作。在啟動預讀取操作後，記憶體管理電路502可指示可複寫式非揮發性記憶體模組406預先從一或多個所猜測的邏輯單元所映射的實體單元讀取資料。
圖7是根據本發明的一範例實施例所繪示的管理緩衝記憶體的示意圖。請參照圖7，在一範例實施例中，記憶體管理電路502可在緩衝記憶體510中設置指令佇列710與讀取緩衝區720。指令佇列710用以存放第一讀取指令及/或第一讀取指令所指示的待讀取資料。讀取緩衝區720用以存放從可複寫式非揮發性記憶體模組406讀取的資料。例如，記憶體管理電路502可根據指令佇列710中的至少一讀取指令從可複寫式非揮發性記憶體模組406讀取資料並將所讀取的資料存放於讀取緩衝區720。讀取緩衝區720中可儲存根據讀取指令而正常讀取的資料及/或藉由預讀取操作而預先讀取的資料。讀取緩衝區720中的命中資料可被傳送給圖1的主機系統11。讀取緩衝區720中的誤資料可被捨棄。
在一範例實施例中，記憶體管理電路502可根據指令佇列710中待執行的第一讀取指令獲得待讀取資料的總資料量。例如，假設指令佇列710中待執行的第一讀取指令的總數為n，且每一個第一讀取指令是指示讀取4k位元組(bytes)的資料，則記憶體管理電路502可獲得待讀取資料的總資料量為4k×n位元組。或者，若每一個第一讀取指令是指示讀取8k位元組的資料，則記憶體管理電路502可獲得待讀取資料的總資料量為8k×n位元組，依此類推。
在一範例實施例中，一個第一讀取指令所指示讀取的資料之資料量亦稱為此第一讀取指令的資料長度。記憶體管理電路502可根據指令佇列710的深度資訊與第一讀取指令的資料長度資訊來獲得所述待讀取資料的總資料量。指令佇列710的深度資訊可反映當前指令佇列710的佇列深度。第一讀取指令的資料長度資訊可反映第一讀取指令所指示讀取的資料之資料量。例如，假設指令佇列710的佇列深度為n，表示指令佇列710中待執行的第一讀取指令的總數為n。若每一個第一讀取指令是指示讀取4k位元組的資料，則記憶體管理電路502可獲得待讀取資料的總資料量為4k×n位元組。
在一範例實施例中，記憶體管理電路502可根據指令佇列710的深度資訊與第一讀取指令的資料長度資訊來獲得一個邏輯值。此邏輯值反映待讀取資料的總資料量。例如，記憶體管理電路502可將指令佇列710的佇列深度(例如n)乘上第一讀取指令的資料長度(例如4k位元組)以獲得此邏輯值(例如12k位元組、64k位元組、512k位元組或1024k位元組)。
圖8是根據本發明的一範例實施例所繪示的指令佇列的示意圖。請參照圖8，若當前指令佇列710中存放有讀取指令CMD(1)~CMD(n)，則指令佇列710的佇列深度QD可被決定為n。在不同時間點，若數值n改變，則佇列深度QD亦隨之改變。
在一範例實施例中，讀取指令CMD(1)的資料長度可能不同於CMD(n)的資料長度。例如，讀取指令CMD(1)的資料長度為4k位元組，而讀取指令CMD(n)的資料長度為8k位元組。在一範例實施例中，記憶體管理電路502可根據讀取指令CMD(1)~CMD(n)中最大的資料長度(例如8k位元組)來獲得上述邏輯值(或待讀取資料的總資料量)。例如，記憶體管理電路502可將佇列深度QD(例如n)乘上8k位元組以獲得上述邏輯值(或待讀取資料的總資料量)。
在一範例實施例中，記憶體管理電路502可將上述邏輯值與臨界值進行比較並根據比較結果來決定是否啟動預讀取操作。例如，若上述邏輯值大於臨界值，記憶體管理電路502可不啟動預讀取操作。或者，若上述邏輯值不大於(例如等於或小於)臨界值，記憶體管理電路502可啟動預讀取操作。
在一範例實施例中，記憶體管理電路502可根據圖7的讀取緩衝區720的容量決定上述臨界值。換言之，此臨界值可反映讀取緩衝區720的容量。例如，記憶體管理電路502可直接將讀取緩衝區720的容量設定為上述臨界值。或者，記憶體管理電路502可對讀取緩衝區720的容量執行邏輯運算後獲得上述臨界值。
在一範例實施例中，記憶體管理電路502可判斷指令佇列710中待讀取資料的總資料量是否大於讀取緩衝區720的容量。若此總資料量大於讀取緩衝區720的容量，記憶體管理電路502可不啟動預讀取操作，以避免因預先讀取的資料太多而降低資料讀取效率。或者，若此總資料量不大於讀取緩衝區720的容量，則記憶體管理電路502可啟動預讀取操作，以提升資料讀取效率。
在一範例實施例中，在獲得指令佇列710的深度資訊後，記憶體管理電路502亦可判斷此深度資訊是否符合一個預設條件。若此深度資訊符合此預設條件，記憶體管理電路502可直接啟動預讀取操作。在一範例實施例中，此預設條件可包括指令佇列710的佇列深度為k(即指令佇列710中有k個待處理的讀取指令，或第一讀取指令的總數為k)。若指令佇列710的佇列深度為k，記憶體管理電路502可判定深度資訊符合預設條件並且直接啟動預讀取操作。在一範例實施例中，若指令佇列710的佇列深度為k，則無論第一讀取指令的資料長度是多少，預讀取操作皆可直接啟動。在一範例實施例中，k為1。在一範例實施例中，k亦可以是2、3或其他數值。
在一範例實施例中，在決定是否啟動預讀取操作之前，記憶體管理電路502可判斷多個已執行的讀取指令(亦稱為第二讀取指令)是否指示一個連續讀取(sequential read)操作。若此些第二讀取指令是指示一個連續讀取操作，則記憶體管理電路502可接續判斷是否啟動預讀取操作。或者，若此些第二讀取指令不是指示一個連續讀取操作(例如此些第二讀取指令是指示隨機讀取操作)，則記憶體管理電路502可不判斷是否啟動預讀取操作。換言之，在一範例實施例中，上述決定是否啟動預讀取操作之操作僅在判定此些第二讀取指令是指示連續讀取操作之後執行。
在一範例實施例中，記憶體管理電路502可判斷此些第二讀取指令是否是用以讀取連續的多個邏輯單元(亦稱為第二邏輯單元)。若此些第二讀取指令是用以讀取連續的多個第二邏輯單元，記憶體管理電路502可判定此些第二讀取指令是指示連續讀取操作。或者，若此些第二讀取指令不是用以讀取連續的多個第二邏輯單元，記憶體管理電路502可判定此些第二讀取指令不是指示連續讀取操作。
在一範例實施例中，第二邏輯單元的總數為p。也就是說，若記憶體管理電路502偵測到p個連續的邏輯單元被連續讀取，則記憶體管理電路502可判定當前正在執行連續讀取操作並接續判斷是否啟動預讀取操作。若決定啟動預讀取操作，則上述第一邏輯單元所儲存的資料可被預先讀取。第一邏輯單元可連續地排序在這p個連續的邏輯單元之後。在一範例實施例中，p是5。在一範例實施例中，p也可以是3、6或其他數值。此外，若當前執行的讀取操作為隨機讀取操作，則記憶體管理電路502可直接決定不啟動預讀取操作。
圖9是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖9，在步驟901中，從主機系統接收至少一第一讀取指令。在步驟902中，根據所述至少一第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作。
圖10是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖10，在步驟S1001中，獲得至少一第一讀取指令所指示的待讀取資料的總資料量。在步驟S1002中，判斷所述總資料量是否大於臨界值。若所述總資料量不大於臨界值，在步驟S1003中，啟動預讀取操作，以預先讀取儲存於第一邏輯單元的資料。然而，若所述總資料量大於臨界值，則在步驟S1004中，不啟動預讀取操作。
圖11是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖11，在步驟S1101中，從主機系統接收至少一第一讀取指令。在步驟S1102中，根據指令佇列的深度資訊與所述至少一第一讀取指令的資料長度資訊決定是否啟動預讀取操作。
圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖12，在步驟S1201中，根據指令佇列的深度資訊與所述至少一第一讀取指令的資料長度資訊決定一邏輯值。此邏輯值可反映待讀取資料的總資料量。在步驟S1102中，判斷所述邏輯值是否大於臨界值。若所述邏輯值不大於臨界值，在步驟S1203中，啟動預讀取操作。然而，若所述邏輯值大於臨界值，則在步驟S1204中，不啟動預讀取操作。
圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。請參照圖13，在步驟S1301中，從主機系統接收多個第二讀取指令。所述多個第二讀取指令可被執行。在步驟S1302中，判斷所述多個第二讀取指令是否指示一連續讀取操作。若所述多個第二讀取指令是指示連續讀取操作(即非隨機讀取操作)，在步驟S1303中，根據指令佇列中當前的第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作。然而，若所述多個第二讀取指令不是指示連續讀取操作，則可回到步驟S1301，持續接收並執行第二讀取指令。須注意的是，在一範例實施例中，圖13中的步驟S1303亦可以是以圖11中的步驟S1102取代，本發明不加以限制。
然而，圖9至圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9至圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9至圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在判定當前正在執行連續讀取操作後，本發明的範例實施例可根據待讀取資料的總資料量或者指令佇列的深度資訊與第一讀取指令的資料長度資訊之組合來決定是否啟動預讀取操作。藉此，可有效提升記憶體儲存裝置的資料讀取效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置 11、31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:替換區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 710:指令佇列 720:讀取緩衝區 QD:佇列深度 901:步驟(從主機系統接收第一讀取指令) 902:步驟(根據第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作) S1001:步驟(獲得第一讀取指令所指示的待讀取資料的總資料量) S1002:步驟(總資料量是否大於臨界值) S1003:步驟(啟動預讀取操作) S1004:步驟(不啟動預讀取操作) S1101:步驟(從主機系統接收第一讀取指令) S1102:步驟(根據指令佇列的深度資訊與第一讀取指令的資料長度資訊決定是否啟動預讀取操作) S1201:步驟(根據指令佇列的深度資訊與第一讀取指令的資料長度資訊決定一邏輯值) S1202:步驟(所述邏輯值是否大於臨界值) S1203:步驟(啟動預讀取操作) S1204:步驟(不啟動預讀取操作) S1301:步驟(從主機系統接收多個第二讀取指令) S1302:步驟(所述多個第二讀取指令是否指示一連續讀取操作) S1303:步驟(根據指令佇列中的第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的管理緩衝記憶體的示意圖。 圖8是根據本發明的一範例實施例所繪示的指令佇列的示意圖。 圖9是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖10是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖11是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖12是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
901:步驟(從主機系統接收第一讀取指令)
902:步驟(根據第一讀取指令所指示的待讀取資料的總資料量決定是否啟動預讀取操作)

Claims (23)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，且該記憶體控制方法包括： 從一主機系統接收至少一第一讀取指令；以及 根據該至少一第一讀取指令所指示的待讀取資料的總資料量決定是否啟動一預讀取操作，其中該預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且該至少一第一邏輯單元映射至該多個實體單元的至少其中之一。
  2. 如申請專利範圍第1項所述的記憶體控制方法，其中根據該至少一第一讀取指令所指示的該待讀取資料的該總資料量決定是否啟動該預讀取操作的步驟包括： 將該總資料量與一臨界值進行比較；以及 根據一比較結果來決定是否啟動該預讀取操作。
  3. 如申請專利範圍第2項所述的記憶體控制方法，更包括： 根據一讀取緩衝區的一容量決定該臨界值，其中該讀取緩衝區用以暫存從該可複寫式非揮發性記憶體模組讀取的資料。
  4. 如申請專利範圍第2項所述的記憶體控制方法，其中根據該比較結果來決定是否啟動該預讀取操作的步驟包括： 若該總資料量大於該臨界值，不啟動該預讀取操作；以及 若該總資料量不大於該臨界值，啟動該預讀取操作。
  5. 如申請專利範圍第1項所述的記憶體控制方法，更包括： 獲得一指令佇列的一深度資訊；以及 在判定該深度資訊符合一預設條件後，啟動該預讀取操作。
  6. 如申請專利範圍第1項所述的記憶體控制方法，更包括： 判斷多個第二讀取指令是否指示一連續讀取操作， 其中根據該至少一第一讀取指令所指示的該待讀取資料的該總資料量決定是否啟動該預讀取操作之步驟僅在判定該多個第二讀取指令是指示該連續讀取操作之後執行。
  7. 如申請專利範圍第6項所述的記憶體控制方法，其中判斷該多個第二讀取指令是否指示該連續讀取操作的步驟包括： 若該多個第二讀取指令是用以讀取連續的多個第二邏輯單元，判定該多個第二讀取指令是指示該連續讀取操作。
  8. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以從該主機系統接收至少一第一讀取指令，並且 該記憶體控制電路單元更用以根據該至少一第一讀取指令所指示的待讀取資料的總資料量決定是否啟動一預讀取操作，其中該預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且該至少一第一邏輯單元映射至該多個實體單元的至少其中之一。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中根據該至少一第一讀取指令所指示的該待讀取資料的該總資料量決定是否啟動該預讀取操作的操作包括： 將該總資料量與一臨界值進行比較；以及 根據一比較結果來決定是否啟動該預讀取操作。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據一讀取緩衝區的一容量決定該臨界值，其中該讀取緩衝區用以暫存從該可複寫式非揮發性記憶體模組讀取的資料。
  11. 如申請專利範圍第9項所述的記憶體儲存裝置，其中根據該比較結果來決定是否啟動該預讀取操作的操作包括： 若該總資料量大於該臨界值，不啟動該預讀取操作；以及 若該總資料量不大於該臨界值，啟動該預讀取操作。
  12. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以獲得一指令佇列的一深度資訊，並且 該記憶體控制電路單元更用以在判定該深度資訊符合一預設條件後，啟動該預讀取操作。
  13. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以判斷多個第二讀取指令是否指示一連續讀取操作， 其中根據該至少一第一讀取指令所指示的該待讀取資料的該總資料量決定是否啟動該預讀取操作之操作僅在判定該多個第二讀取指令是指示該連續讀取操作之後執行。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中判斷該多個第二讀取指令是否指示該連續讀取操作的操作包括： 若該多個第二讀取指令是用以讀取連續的多個第二邏輯單元，判定該多個第二讀取指令是指示該連續讀取操作。
  15. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，其中該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中該記憶體管理電路用以從該主機系統接收至少一第一讀取指令，並且 該記憶體管理電路更用以根據該至少一第一讀取指令所指示的待讀取資料的總資料量決定是否啟動一預讀取操作，其中該預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且該至少一第一邏輯單元映射至該多個實體單元的至少其中之一。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中根據該至少一第一讀取指令所指示的該待讀取資料的該總資料量決定是否啟動該預讀取操作的操作包括： 將該總資料量與一臨界值進行比較；以及 根據一比較結果來決定是否啟動該預讀取操作。
  17. 如申請專利範圍第16項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據一讀取緩衝區的一容量決定該臨界值，其中該讀取緩衝區用以暫存從該可複寫式非揮發性記憶體模組讀取的資料。
  18. 如申請專利範圍第16項所述的記憶體控制電路單元，其中根據該比較結果來決定是否啟動該預讀取操作的操作包括： 若該總資料量大於該臨界值，不啟動該預讀取操作；以及 若該總資料量不大於該臨界值，啟動該預讀取操作。
  19. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以獲得一指令佇列的一深度資訊，並且 該記憶體管理電路更用以在判定該深度資訊符合一預設條件後，啟動該預讀取操作。
  20. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以判斷多個第二讀取指令是否指示一連續讀取操作， 其中根據該至少一第一讀取指令所指示的該待讀取資料的該總資料量決定是否啟動該預讀取操作之操作僅在判定該多個第二讀取指令是指示該連續讀取操作之後執行。
  21. 如申請專利範圍第20項所述的記憶體控制電路單元，其中判斷該多個第二讀取指令是否指示該連續讀取操作的操作包括： 若該多個第二讀取指令是用以讀取連續的多個第二邏輯單元，判定該多個第二讀取指令是指示該連續讀取操作。
  22. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，且該記憶體控制方法包括： 從一主機系統接收至少一第一讀取指令；以及 根據一指令佇列的一深度資訊與該至少一第一讀取指令的一資料長度資訊決定是否啟動一預讀取操作，其中該預讀取操作用以預讀取儲存於至少一第一邏輯單元的資料，且該至少一第一邏輯單元映射至該多個實體單元的至少其中之一。
  23. 如申請專利範圍第22項所述的記憶體控制方法，其中根據該指令佇列的該深度資訊與該至少一第一讀取指令的該資料長度資訊決定是否啟動該預讀取操作的步驟包括： 根據該深度資訊與該資料長度資訊決定一邏輯值； 將該邏輯值與一臨界值進行比較；以及 根據一比較結果來決定是否啟動該預讀取操作。
TW108130908A 2019-08-28 2019-08-28 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 TWI717816B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108130908A TWI717816B (zh) 2019-08-28 2019-08-28 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
US16/593,960 US11301311B2 (en) 2019-08-28 2019-10-04 Memory control method, memory storage device, and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108130908A TWI717816B (zh) 2019-08-28 2019-08-28 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TWI717816B true TWI717816B (zh) 2021-02-01
TW202109299A TW202109299A (zh) 2021-03-01

Family

ID=74679788

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108130908A TWI717816B (zh) 2019-08-28 2019-08-28 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元

Country Status (2)

Country Link
US (1) US11301311B2 (zh)
TW (1) TWI717816B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI797464B (zh) * 2020-07-28 2023-04-01 群聯電子股份有限公司 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元
CN114791790B (zh) * 2022-06-22 2022-09-09 北京得瑞领新科技有限公司 Ssd读性能优化方法、装置、存储介质及存储设备
CN116504293B (zh) * 2023-06-27 2023-10-13 芯天下技术股份有限公司 nor flash的读取方法、装置、存储芯片及设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7461198B2 (en) * 2005-07-29 2008-12-02 Genesys Logic, Inc. System and method for configuration and management of flash memory
US9965008B2 (en) * 2005-04-15 2018-05-08 Rambus Inc. Memory controller with processor for generating interface adjustment signals
TW201828035A (zh) * 2017-01-17 2018-08-01 群聯電子股份有限公司 資料傳輸方法、記憶體儲存裝置及記憶體控制電路單元

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007241927A (ja) * 2006-03-13 2007-09-20 Toshiba Corp データ記憶装置及び方法
US8447908B2 (en) * 2009-09-07 2013-05-21 Bitmicro Networks, Inc. Multilevel memory bus system for solid-state mass storage
US8539163B1 (en) * 2010-12-17 2013-09-17 Amazon Technologies, Inc. Speculative reads
US9817761B2 (en) * 2012-01-06 2017-11-14 Sandisk Technologies Llc Methods, systems, and computer readable media for optimization of host sequential reads or writes based on volume of data transfer
JP6007667B2 (ja) * 2012-08-17 2016-10-12 富士通株式会社 情報処理装置、情報処理方法、及び情報処理プログラム
US20170269834A1 (en) * 2016-03-18 2017-09-21 Silicon Motion, Inc. Data storage device and data management method thereof
CN107844431B (zh) * 2017-11-03 2022-01-25 合肥兆芯电子有限公司 映射表更新方法、存储器控制电路单元与存储器存储装置
US10649776B2 (en) * 2018-06-29 2020-05-12 Western Digital Technologies, Inc. System and method for prediction of multiple read commands directed to non-sequential data
CN109284240B (zh) * 2018-10-15 2020-06-16 上海兆芯集成电路有限公司 存储器集成电路及其预取方法
CN109446111B (zh) * 2018-10-15 2021-01-26 上海兆芯集成电路有限公司 存储器集成电路及其预取地址决定方法
US11194728B2 (en) * 2019-07-29 2021-12-07 Micron Technology, Inc. Memory-aware pre-fetching and cache bypassing systems and methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9965008B2 (en) * 2005-04-15 2018-05-08 Rambus Inc. Memory controller with processor for generating interface adjustment signals
US7461198B2 (en) * 2005-07-29 2008-12-02 Genesys Logic, Inc. System and method for configuration and management of flash memory
TW201828035A (zh) * 2017-01-17 2018-08-01 群聯電子股份有限公司 資料傳輸方法、記憶體儲存裝置及記憶體控制電路單元

Also Published As

Publication number Publication date
US20210064449A1 (en) 2021-03-04
TW202109299A (zh) 2021-03-01
US11301311B2 (en) 2022-04-12

Similar Documents

Publication Publication Date Title
TWI731338B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI688953B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI717816B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TW201820145A (zh) 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元
TWI702496B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
CN111078146A (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN110308876B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
TW202109536A (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI757216B (zh) 溫度控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI739676B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
CN112445417B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI712886B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI760697B (zh) 記憶體之資料整理方法、記憶體儲存裝置及記憶體控制電路單元
TWI727203B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI726541B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TW202125265A (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI823792B (zh) 映射表更新方法、記憶體儲存裝置及記憶體控制電路單元
TWI831366B (zh) 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元
TWI777519B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI724427B (zh) 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元
TWI840148B (zh) 記憶體的性能匹配方法、記憶體儲存裝置及記憶體控制電路單元
TWI826161B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI722490B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI768496B (zh) 讀取電壓控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI834149B (zh) 表格管理方法、記憶體儲存裝置及記憶體控制電路單元