TWI727203B - 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的範例實施例提供一種用於可複寫式非揮發性記憶體模組的記憶體管理方法。所述方法包括：從主機系統接收第一類指令並將第一類指令暫存至第一指令佇列；在接收第一類指令後，從主機系統接收第二類指令並將第二類指令暫存至第二指令佇列；若第一指令佇列符合預設條件，根據第一指令佇列中的第一類指令執行程式化操作以程式化可複寫式非揮發性記憶體模組；以及在執行所述程式化操作後，傳送對應於第二指令佇列中的第二類指令的回應訊息至主機系統。

Description

記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理技術，且特別是有關於一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
在記憶體儲存裝置的運作過程中，主機系統可以下達特定指令給記憶體儲存裝置，以指示記憶體儲存裝置將緩衝記憶體中的資料全部搬移至可複寫式非揮發性記憶體模組。一般來說，每當收到此特定指令時，記憶體儲存裝置就會搬移一次緩衝記憶體的資料。然而，在某些狀況下，主機系統可能會在短時間內發送多個特定指令，使得記憶體儲存裝置頻繁地執行資料搬移。藉此，寫入放大可能會大幅增加並降低記憶體儲存裝置的使用壽命。
本發明提供一種記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元，可改善上述問題。
本發明的範例實施例提供一種記憶體管理方法，其用於可複寫式非揮發性記憶體模組。所述記憶體管理方法包括：從主機系統接收第一類指令並將所述第一類指令暫存至第一指令佇列；在接收所述第一類指令後，從所述主機系統接收第二類指令並將所述第二類指令暫存至第二指令佇列；若所述第一指令佇列符合預設條件，根據所述第一指令佇列中的所述第一類指令執行程式化操作以程式化所述可複寫式非揮發性記憶體模組；以及在執行所述程式化操作後，傳送對應於所述第二指令佇列中的所述第二類指令的回應訊息至所述主機系統。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：記錄關聯資訊，其中所述關聯資訊用以關聯所述第二指令佇列中的所述第二類指令與所述第一指令佇列中的所述第一類指令。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：若所述第一指令佇列中待儲存的資料量符合資料管理單元，判定所述第一指令佇列符合所述預設條件。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：啟動第一計數器；以及在所述第一計數器的計數值符合第一計數值後，將虛設資料暫存至所述第一指令佇列。
在本發明的一範例實施例中，根據所述第一指令佇列中的所述第一類指令執行程式化操作的步驟包括：根據所述第一指令佇列中的所述第一類指令與所述虛設資料執行所述程式化操作。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：啟動第二計數器；若所述第二計數器的計數值符合第二計數值，根據所述第一指令佇列中的所述第一類指令執行所述程式化操作。
在本發明的一範例實施例中，所述的記憶體管理方法更包括：若所述第一指令佇列不符合所述預設條件，將所述第一類指令維持在所述第一指令佇列中，且暫不響應於所述第二類指令而執行所述程式化操作。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以從所述主機系統接收第一類指令並將所述第一類指令暫存至第一指令佇列。在接收所述第一類指令後，所述記憶體控制電路單元更用以從所述主機系統接收第二類指令並將所述第二類指令暫存至第二指令佇列。若所述第一指令佇列符合預設條件，所述記憶體控制電路單元更用以根據所述第一指令佇列中的所述第一類指令發送寫入指令序列，且所述寫入指令序列指示執行程式化操作以程式化所述可複寫式非揮發性記憶體模組，並且在執行所述程式化操作後，所述記憶體控制電路單元更用以傳送對應於所述第二指令佇列中的所述第二類指令的回應訊息至所述主機系統。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以記錄關聯資訊，且所述關聯資訊用以關聯所述第二指令佇列中的所述第二類指令與所述第一指令佇列中的所述第一類指令。
在本發明的一範例實施例中，若所述第一指令佇列中待儲存的資料量符合資料管理單元，所述記憶體控制電路單元更用以判定所述第一指令佇列符合所述預設條件。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以啟動第一計數器，並且在所述第一計數器的計數值符合一第一計數值後，所述記憶體控制電路單元更用以將虛設資料暫存至所述第一指令佇列。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一指令佇列中的所述第一類指令發送所述寫入指令序列的操作包括：根據所述第一指令佇列中的所述第一類指令與所述虛設資料發送所述寫入指令序列。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以啟動第二計數器，並且若所述第二計數器的計數值符合第二計數值，所述記憶體控制電路單元更用以根據所述第一指令佇列中的所述第一類指令發送所述寫入指令序列。
在本發明的一範例實施例中，若所述第一指令佇列不符合所述預設條件，所述記憶體控制電路單元更用以將所述第一類指令維持在所述第一指令佇列中，且暫不響應於所述第二類指令而發送所述寫入指令序列。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括主機介面、記憶體介面、緩衝記憶體及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述緩衝記憶體。所述記憶體管理電路用以從所述主機系統接收第一類指令並將所述第一類指令暫存至所述緩衝記憶體的第一指令佇列。在接收所述第一類指令後，所述記憶體管理電路更用以從所述主機系統接收第二類指令並將所述第二類指令暫存至所述緩衝記憶體的第二指令佇列。若所述第一指令佇列符合預設條件，所述記憶體管理電路更用以根據所述第一指令佇列中的所述第一類指令發送寫入指令序列，且所述寫入指令序列指示執行程式化操作以程式化所述可複寫式非揮發性記憶體模組，並且在執行所述程式化操作後，所述記憶體管理電路更用以傳送對應於所述第二指令佇列中的所述第二類指令的回應訊息至所述主機系統。
在本發明的一範例實施例中，所述記憶體管理電路更用以記錄關聯資訊，且所述關聯資訊用以關聯所述第二指令佇列中的所述第二類指令與所述第一指令佇列中的所述第一類指令。
在本發明的一範例實施例中，若所述第一指令佇列中待儲存的資料量符合資料管理單元，所述記憶體管理電路更用以判定所述第一指令佇列符合所述預設條件。
在本發明的一範例實施例中，所述記憶體管理電路更用以啟動第一計數器，並且在所述第一計數器的計數值符合第一計數值後，所述記憶體管理電路更用以將虛設資料暫存至所述第一指令佇列。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一指令佇列中的所述第一類指令發送所述寫入指令序列的操作包括：根據所述第一指令佇列中的所述第一類指令與所述虛設資料發送所述寫入指令序列。
在本發明的一範例實施例中，所述記憶體管理電路更用以啟動第二計數器，並且若所述第二計數器的計數值符合第二計數值，所述記憶體管理電路更用以根據所述第一指令佇列中的所述第一類指令發送所述寫入指令序列。
在本發明的一範例實施例中，若所述第一指令佇列不符合所述預設條件，所述記憶體管理電路更用以將所述第一類指令維持在所述第一指令佇列中，且暫不響應於所述第二類指令而發送所述寫入指令序列。
在本發明的一範例實施例中，所述第一類指令包括寫入指令，且所述第二類指令指示包括同步快取指令、寫入強制單元存取指令及讀取強制單元存取指令的至少其中之一。
基於上述，來自主機系統的第一類指令與第二類指令可分別暫存於第一指令佇列與第二指令佇列。若第一指令佇列符合預設條件，可複寫式非揮發性記憶體模組可根據第一指令佇列中的資料進行程式化，並且對應於第二指令佇列中的第二類指令的回應訊息可被傳送至主機系統。藉此，可減少改善記憶體儲存裝置的寫入放大並可延長記憶體儲存裝置的使用壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體抹除單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
圖7是根據本發明的一範例實施例所繪示的記憶體儲存裝置與主機系統的示意圖。
請參照圖7，在本範例實施例中，記憶體管理電路502會在緩衝記憶體510中配置指令佇列(亦稱為第一指令佇列)710與指令佇列(亦稱為第二指令佇列)720。指令佇列710與720彼此獨立。然而，在另一範例實施例中，指令佇列710與720的至少其中之一亦可配置於可複寫式非揮發性記憶體模組406中(例如可複寫式非揮發性記憶體模組406中的一個快取區或緩衝區)。
記憶體管理電路502會從主機系統11接收第一類指令與第二類指令。第一類指令包括寫入指令。第二類指令包括同步快取指令、寫入強制單元存取(Force Unit Access, FUA)指令及讀取FUA指令的至少其中之一。在一範例實施例中，第二類指令可用以指示將緩衝記憶體510中待儲存之資料儲存至可複寫式非揮發性記憶體模組406中。記憶體管理電路502會將接收到的第一類指令暫存至指令佇列710並將接收到的第二類指令暫存至指令佇列720。
在接收到第二類指令後(或響應於第二類指令)，記憶體管理電路502會判斷指令佇列710是否符合預設條件。若指令佇列710符合預設條件，記憶體管理電路502會根據指令佇列710中的資料(例如第一類指令)發送一個寫入指令序列。此寫入指令序列用以指示執行一個程式化操作以根據指令佇列710中的資料(例如第一類指令)程式化可複寫式非揮發性記憶體模組406。在執行此程式化操作後，記憶體管理電路502會傳送對應於指令佇列720中的至少一個第二類指令的回應訊息至主機系統11。然而，若指令佇列710不符合預設條件，則記憶體管理電路502可將第一類指令維持在指令佇列710中，且暫不響應於所接收到的第二類指令而執行相應的程式化操作。相對於傳統上一旦接收到第二類指令就執行相應的程式化操作，本發明的一範例實施例可有效降低資料的寫入放大以及對記憶體儲存裝置的存取次數。
在一範例實施例中，記憶體管理電路502可判斷指令佇列710中待儲存的資料是否符合一個資料管理單元。若指令佇列710中待儲存的資料符合一個資料管理單元，記憶體管理電路502可判定指令佇列710符合預設條件。然而，若指令佇列710中待儲存的資料不符合一個資料管理單元，記憶體管理電路502可判定指令佇列710不符合預設條件。
在一範例實施例中，記憶體管理電路502可判斷指令佇列710中待儲存之資料的資料量是否不少於(即大於或等於)一個資料管理單元的資料量。若指令佇列710中待儲存之資料的資料量不少於一個資料管理單元的資料量，記憶體管理電路502可判定指令佇列710中待儲存的資料符合一個資料管理單元。然而，若指令佇列710中待儲存之資料的資料量少於一個資料管理單元的資料量，則記憶體管理電路502可判定指令佇列710中待儲存的資料不符合一個資料管理單元。
在一範例實施例中，一個資料管理單元是指一個實體單元(例如圖6的實體單元610(0)~610(A)的任一者)，且一個實體單元的資料量是16KB。然而，在另一範例實施例中，一個資料管理單元的資料量還可以是更多或更少。
圖8A至圖8F是根據本發明的一範例實施例所繪示的記憶體管理操作的示意圖。
請參照圖8A，記憶體管理電路502可從主機系統11接收一個指令W0。指令W0為第一類指令，例如寫入指令。記憶體管理電路502可將指令W0(包含指令W0所指示儲存的資料)暫存至指令佇列710。
請參照圖8B，在將指令W0暫存至指令佇列710後，記憶體管理電路502可從主機系統11接收一個指令W1。指令W1為第一類指令，例如寫入指令。在接收指令W1後，記憶體管理電路502可從主機系統11接收一個指令S1。指令S1為第二類指令。例如，指令S1可為同步快取指令、寫入FUA指令及讀取FUA指令的其中之一。記憶體管理電路502可將指令W1(包含指令W1所指示儲存的資料)暫存至指令佇列710並將指令S1暫存至指令佇列720。然後，響應於指令S1，記憶體管理電路502可判斷指令佇列710是否符合預設條件。
在圖8B的範例實施例中，指令W0與W1所指示儲存之資料的資料量之總和少於一個資料管理單元的資料量，故記憶體管理電路502可判定指令佇列710不符合預設條件且暫不將指令W0與W1所指示儲存的資料寫入至可複寫式非揮發性記憶體模組406中。
請參照圖8C，在分別將指令W1與S1暫存至指令佇列710與720後，記憶體管理電路502可從主機系統11接收一個指令W2。指令W2為第一類指令，例如寫入指令。在接收指令W2後，記憶體管理電路502可從主機系統11接收一個指令S2。指令S2為第二類指令。例如，指令S2可為同步快取指令、寫入FUA指令及讀取FUA指令的其中之一。記憶體管理電路502可將指令W2(包含指令W2所指示儲存的資料)暫存至指令佇列710並將指令S2暫存至指令佇列720。然後，記憶體管理電路502可判斷指令佇列710是否符合預設條件。
在圖8C的範例實施例中，指令W0、W1及W2所指示儲存之資料的資料量之總和少於一個資料管理單元的資料量，故記憶體管理電路502可判定指令佇列710不符合預設條件且暫不將指令W0、W1及W2所指示儲存的資料寫入至可複寫式非揮發性記憶體模組406中。
請參照圖8D，在分別將指令W2與S2暫存至指令佇列710與720後，記憶體管理電路502可從主機系統11接收一個指令W3。指令W3為第一類指令，例如寫入指令。在接收指令W3後，記憶體管理電路502可從主機系統11接收一個指令S3。指令S3為第二類指令。例如，指令S3可為同步快取指令、寫入FUA指令及讀取FUA指令的其中之一。記憶體管理電路502可將指令W3(包含指令W3所指示儲存的資料)暫存至指令佇列710並將指令S3暫存至指令佇列720。然後，記憶體管理電路502可判斷指令佇列710是否符合預設條件。例如，假設指令W0~W3所指示儲存之資料的資料量之總和為16KB，其不少於一個資料管理單元的資料量，故記憶體管理電路502可判定指令佇列710符合預設條件。
請參照圖8E，在判定指令佇列710符合預設條件後，記憶體管理電路502可讀取指令佇列710中的指令W0~W3。然後，記憶體管理電路502可根據指令W0~W3發送一個寫入指令序列以指示將指令W0~W3所指示儲存的資料寫入至可複寫式非揮發性記憶體模組406中。例如，指令W0~W3所指示儲存的資料會被寫入至同一個實體單元(例如圖6的實體單元610(0))。
請參照圖8F，在將指令W0~W3所指示儲存的資料寫入至可複寫式非揮發性記憶體模組406後，記憶體管理電路502可清空指令佇列710。另外，響應於指令W0~W3所指示儲存的資料(或緩衝記憶體510中待儲存的資料)已被儲存至可複寫式非揮發性記憶體模組406，記憶體管理電路502可傳送對應於指令S1~S3的回應訊息給主機系統11。此回應訊息可通知主機系統11對應於指令S1~S3的資料存取操作已完成。在傳送對應於指令S1~S3的回應訊息至主機系統11後，記憶體管理電路502可清空指令佇列720。
在一範例實施例中，記憶體管理電路502可啟動一個計數器(亦稱為第一計數器)。在第一計數器的計數值符合某一計數值(亦稱為第一計數值)後，記憶體管理電路502可將虛設資料暫存至指令佇列710。也就是說，在接收到某一個第二類指令之後，若在一預設時間範圍內沒有接收到下一個第一類指令，則虛設資料就會用來填補指令佇列710中的一部分儲存空間。在一範例實施例中，一旦將虛設資料或第一類指令存入指令佇列710，則第一計數器的計數值可被重置。
圖9A至圖9D是根據本發明的一範例實施例所繪示的記憶體管理操作的示意圖。須注意的是，圖9A至圖9D的範例實施例例如是接續於圖8B的範例實施例。
請參照9A，在接收到指令S1之後，記憶體管理電路502可啟動第一計數器。或者，從另一角度來看，第一計數器可以是響應於指令S1而被啟動。在啟動第一計數器後，若第一計數器的計數值符合第一計數值且在此計數期間內沒有接收到新的第一類指令，記憶體管理電路502可將虛設資料D1暫存至指令佇列710。虛設資料D1是由記憶體管理電路502產生的無意義資料或無效資料。
請參照圖9B，在將虛設資料D1暫存至指令佇列710後，記憶體管理電路502可從主機系統11接收指令W2。指令W2為第一類指令，例如寫入指令。在接收指令W2後，記憶體管理電路502可從主機系統11接收指令S2。指令S2為第二類指令。例如，指令S2可為同步快取指令、寫入FUA指令及讀取FUA指令的其中之一。記憶體管理電路502可將指令W2(包含指令W2所指示儲存的資料)暫存至指令佇列710並將指令S2暫存至指令佇列720。然後，記憶體管理電路502可判斷指令佇列710是否符合預設條件。例如，記憶體管理電路502可判斷指令W0~W2所指示儲存之資料以及虛設資料D1的資料量之總和是否不小於一個資料管理單元的資料量。
在圖9B的範例實施例中，假設指令W0~W2所指示儲存之資料以及虛設資料D1的資料量之總和不小於一個資料管理單元的資料量，故記憶體管理電路502可判定指令佇列710符合預設條件。
請參照圖9C，在判定指令佇列710符合預設條件後，記憶體管理電路502可讀取指令佇列710中的指令W0~W2及虛設資料D1。然後，記憶體管理電路502可根據指令W0~W2及虛設資料D1發送一個寫入指令序列以指示將指令W0~W2所指示儲存的資料及虛設資料D1寫入至可複寫式非揮發性記憶體模組406中。例如，指令W0~W2所指示儲存的資料及虛設資料D1會被寫入至同一個實體單元(例如圖6的實體單元610(0))。
請參照圖9D，在將指令W0~W2所指示儲存的資料及虛設資料D1寫入至可複寫式非揮發性記憶體模組406後，記憶體管理電路502可清空指令佇列710。另外，響應於指令W0~W2所指示儲存的資料(或緩衝記憶體510中待儲存的資料)已被儲存至可複寫式非揮發性記憶體模組406，記憶體管理電路502可傳送對應於指令S1與S2的回應訊息給主機系統11。此回應訊息可通知主機系統11對應於指令S1與S2的資料存取操作已完成。在傳送對應於指令S1與S2的回應訊息至主機系統11後，記憶體管理電路502可清空指令佇列720。
在一範例實施例中，記憶體管理電路502可啟動另一個計數器(亦稱為第二計數器)。在第二計數器的計數值符合一計數值(亦稱為第二計數值)後，為避免回應逾時，記憶體管理電路502可根據指令佇列710中的資料(例如第一類指令及/或虛設資料)程式化可複寫式非揮發性記憶體模組406。也就是說，在接收到某一個第二類指令之後，若在即將發生回應逾時的時間點指令佇列710仍未符合預設條件，則記憶體管理電路502可以直接將緩衝記憶體510中待儲存的資料儲存至可複寫式非揮發性記憶體模組406並傳送相應於此第二類指令的回應訊息至主機系統11，以避免發生回應逾時。在一範例實施例中，第二計數值大於第一計數值。例如，第二計數值可為第一計數值的N倍。N可例如為4或其他數值。
圖10A至圖10C是根據本發明的一範例實施例所繪示的記憶體管理操作的示意圖。須注意的是，圖10A至圖10C的範例實施例例如是接續於圖9A的範例實施例。
請參照圖10A，在將虛設資料D1暫存至指令佇列710後，若第一計數器的計數值再次符合第一計數值且在此計數期間內沒有接收到新的第一類指令，則記憶體管理電路502可進一步將虛設資料D2暫存至指令佇列710。
請參照圖10B，假設第二計數器也是響應於指令S1而被啟動。在啟動第二計數器後，若第二計數器的計數值符合第二計數值，則記憶體管理電路502可根據指令W0與W1及虛設資料D1與D2發送一個寫入指令序列以指示將指令W0與W1所指示儲存的資料及虛設資料D1與D2寫入至可複寫式非揮發性記憶體模組406中。例如，指令W0與W1所指示儲存的資料及虛設資料D1與D2會被寫入至同一個實體單元(例如圖6的實體單元610(0))。
須注意的是，在圖10B的另一範例實施例中，第二計數器可不被設置。記憶體管理電路502可響應於指令佇列710符合預設條件而發送寫入指令序列以指示將指令W0與W1所指示儲存的資料及虛設資料D1與D2寫入至可複寫式非揮發性記憶體模組406中。
請參照圖10C，在將指令W0與W1所指示儲存的資料及虛設資料D1與D2寫入至可複寫式非揮發性記憶體模組406後，記憶體管理電路502可清空指令佇列710。另外，響應於指令W0與W1所指示儲存的資料(或緩衝記憶體510中待儲存的資料)已被儲存至可複寫式非揮發性記憶體模組406，記憶體管理電路502可傳送對應於指令S1的回應訊息給主機系統11。此回應訊息可通知主機系統11對應於指令S1的資料存取操作已完成。在傳送對應於指令S1的回應訊息至主機系統11後，記憶體管理電路502可清空指令佇列720。
在一範例實施例中，記憶體管理電路502可以根據所接收的第一類指令與第二類指令記錄關聯資訊。此關聯資訊用以關聯指令佇列720中的第二類指令與指令佇列710中的第一類指令。
圖11是根據本發明的一範例實施例所繪示的關聯資訊的示意圖。
請參照圖8E、圖8F與圖11，記憶體管理電路502可以根據指令佇列720中的指令S1~S3與指令佇列710中的指令W1~W3記錄關聯資訊1101。例如，關聯資訊1101也可儲存於緩衝記憶體510中。關聯資訊1101可反映指令S1所對應的指令W1在指令佇列710中的實體快取位址PCA1，指令S2所對應的指令W2在指令佇列710中的實體快取位址PCA2，以及指令S3所對應的指令W3在指令佇列710中的實體快取位址PCA3。
根據關聯資訊1101，記憶體管理電路502可獲得指令佇列720中的第二類指令與指令佇列710中的第一類指令的接收順序。例如，根據關聯資訊1101，記憶體管理電路502可獲得指令S1是接續在指令W1之後接收、指令S2是接續在指令W2之後接收、且指令S3是接續在指令W3之後接收。此外，根據關聯資訊1101，記憶體管理電路502也可在回應訊息中通知主機系統11，已經分別響應於指令S1~S3而將指令W1~W3(或實體快取位址PCA1~PCA3)所對應的資料儲存至可複寫式非揮發性記憶體模組406。
須注意的是，圖11的關聯資訊1101的資料格式僅為範例，在另一範例實施例中，關聯資訊1101還可以使用其他資料格式及/或儲存其他有用的資料，本發明不加以限制。
圖12是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
請參照圖12，在步驟S1201中，從主機系統接收第一類指令並將第一類指令暫存至第一指令佇列。在接收所述第一類指令後，在步驟S1202中，從主機系統接收第二類指令並將第二類指令暫存至第二指令佇列。在步驟S1203中，判斷第一指令佇列是否符合預設條件。若第一指令佇列符合預設條件，在步驟S1204中，根據第一指令佇列中的第一類指令執行程式化操作以程式化可複寫式非揮發性記憶體模組。在執行所述程式化操作後，在步驟S1205中，傳送對應於第二指令佇列中的第二類指令的回應訊息至主機系統。此外，若判定第一指令佇列不符合預設條件，則在步驟S1203之後，可回到步驟S1201(或S1202)。
圖13是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
請參照圖13，在步驟S1301中，從主機系統接收第一類指令並將第一類指令暫存至第一指令佇列。在接收所述第一類指令後，在步驟S1302中，從主機系統接收第二類指令並將第二類指令暫存至第二指令佇列。在步驟S1303中，判斷第一指令佇列是否符合預設條件。若第一指令佇列符合預設條件，在步驟S1307中，根據第一指令佇列中的第一類指令(或可包括虛設資料)執行程式化操作以程式化可複寫式非揮發性記憶體模組。
若判定第一指令佇列不符合預設條件，在步驟S1304中，判斷第一計數器的計數值是否符合第一計數值。若第一計數器的計數值符合第一計數值，表示在計數期間內沒有接收到新的第一類指令，故在步驟S1305中，將虛設資料暫存至第一指令佇列。若第一計數器的計數值不符合第一計數值，在步驟S1306中，判斷第二計數器的計數值是否符合第二計數值。若第二計數器的計數值符合第二計數值，表示即將發生回應逾時，故可直接進入步驟S1307。若第二計數器的計數值不符合第二計數值，在步驟S1306之後，可回到步驟S1301。此外，在步驟S1307之後，步驟S1308可被執行，以傳送對應於第二指令佇列中的第二類指令的回應訊息至主機系統。
須注意的是，在圖13的另一範例實施例中，步驟S1303、S1304及S1306的執行順序可以被調整，例如先執行步驟S1304的判斷再執行步驟S1303的判斷等等，本發明不加以限制。或者，在一範例實施例中，第二計數器可不被使用而僅使用第一計數器來進行逾時偵測與加入虛設資料。在不使用第二計數器的一範例實施例中，在步驟S1304之後，可不執行步驟S1306而回到步驟S1301(或S1302)。
然而，圖12與圖13中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖12與圖13中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖12與圖13的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明的範例實施例可來自主機系統的第一類指令與第二類指令分別暫存於第一指令佇列與第二指令佇列。若第一指令佇列符合預設條件或即將發生回應逾時，才指示可複寫式非揮發性記憶體模組根據第一指令佇列中的資料(第一類指令及/或虛設資料)進行程式化，並且將對應於第二指令佇列中的第二類指令的回應訊息傳送至主機系統。藉此，可減少改善記憶體儲存裝置的寫入放大並可延長記憶體儲存裝置的使用壽命，有效對記憶體儲存裝置本身的性能進行改善。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置11、31:主機系統110:系統匯流排111:處理器112:隨機存取記憶體113:唯讀記憶體114:資料傳輸介面12:輸入/輸出(I/O)裝置20:主機板201:隨身碟202:記憶卡203:固態硬碟204:無線記憶體儲存裝置205:全球定位系統模組206:網路介面卡207:無線傳輸裝置208:鍵盤209:螢幕210:喇叭32:SD卡33:CF卡34:嵌入式儲存裝置341:嵌入式多媒體卡342:嵌入式多晶片封裝儲存裝置402:連接介面單元404:記憶體控制電路單元406:可複寫式非揮發性記憶體模組502:記憶體管理電路504:主機介面506:記憶體介面508:錯誤檢查與校正電路510:緩衝記憶體512:電源管理電路601:儲存區602:替換區610(0)~610(B):實體單元612(0)~612(C):邏輯單元710、720:指令佇列W0~W3、S1~S3:指令D1、D2:虛設資料1101:關聯資訊PCA1~PCA3:實體快取位址S1201:步驟(從主機系統接收第一類指令並將第一類指令暫存至第一指令佇列)S1202:步驟(從主機系統接收第二類指令並將第二類指令暫存至第二指令佇列)S1203:步驟(判斷第一指令佇列是否符合預設條件)S1204:步驟(根據第一指令佇列中的第一類指令執行程式化操作以程式化可複寫式非揮發性記憶體模組)S1205:步驟(傳送對應於第二指令佇列中的第二類指令的回應訊息至主機系統)S1301:步驟(從主機系統接收第一類指令並將第一類指令暫存至第一指令佇列)S1302:步驟(從主機系統接收第二類指令並將第二類指令暫存至第二指令佇列)S1303:步驟(判斷第一指令佇列是否符合預設條件)S1304:步驟(判斷第一計數器的計數值是否符合第一計數值)S1305:步驟(將虛設資料暫存至第一指令佇列)S1306:步驟(判斷第二計數器的計數值是否符合第二計數值)S1307:步驟(根據第一指令佇列中的第一類指令(或可包括虛設資料)執行程式化操作以程式化可複寫式非揮發性記憶體模組)S1308:步驟(傳送對應於第二指令佇列中的第二類指令的回應訊息至主機系統)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的記憶體儲存裝置與主機系統的示意圖。 圖8A至圖8F是根據本發明的一範例實施例所繪示的記憶體管理操作的示意圖。 圖9A至圖9D是根據本發明的一範例實施例所繪示的記憶體管理操作的示意圖。 圖10A至圖10C是根據本發明的一範例實施例所繪示的記憶體管理操作的示意圖。 圖11是根據本發明的一範例實施例所繪示的關聯資訊的示意圖。 圖12是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。 圖13是根據本發明的一範例實施例所繪示的記憶體管理方法的流程圖。
S1201:步驟(從主機系統接收第一類指令並將第一類指令暫存至第一指令佇列)
S1202:步驟(從主機系統接收第二類指令並將第二類指令暫存至第二指令佇列)
S1203:步驟(判斷第一指令佇列是否符合預設條件)
S1204:步驟(根據第一指令佇列中的第一類指令執行程式化操作以程式化可複寫式非揮發性記憶體模組)
S1205:步驟(傳送對應於第二指令佇列中的第二類指令的回應訊息至主機系統)

Claims (21)

  1. 一種記憶體管理方法，用於一可複寫式非揮發性記憶體模組，該記憶體管理方法包括：從一主機系統接收一第一類指令並將該第一類指令暫存至一第一指令佇列；在接收該第一類指令後，從該主機系統接收一第二類指令並將該第二類指令暫存至一第二指令佇列；若該第一指令佇列符合一預設條件，根據該第一指令佇列中的該第一類指令執行一程式化操作以程式化該可複寫式非揮發性記憶體模組；若該第一指令佇列不符合該預設條件，將該第一類指令維持在該第一指令佇列中，且暫不響應於該第二類指令而執行該程式化操作；以及在執行該程式化操作後，傳送對應於該第二指令佇列中的該第二類指令的一回應訊息至該主機系統。
  2. 如申請專利範圍第1項所述的記憶體管理方法，更包括：記錄一關聯資訊，其中該關聯資訊用以關聯該第二指令佇列中的該第二類指令與該第一指令佇列中的該第一類指令。
  3. 如申請專利範圍第1項所述的記憶體管理方法，更包括：若該第一指令佇列中待儲存的資料量符合一資料管理單元，判定該第一指令佇列符合該預設條件。
  4. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 啟動一第一計數器；以及在該第一計數器的一計數值符合一第一計數值後，將一虛設資料暫存至該第一指令佇列。
  5. 如申請專利範圍第4項所述的記憶體管理方法，其中根據該第一指令佇列中的該第一類指令執行一程式化操作的步驟包括：根據該第一指令佇列中的該第一類指令與該虛設資料執行該程式化操作。
  6. 如申請專利範圍第1項所述的記憶體管理方法，更包括：啟動一第二計數器；若該第二計數器的一計數值符合一第二計數值，根據該第一指令佇列中的該第一類指令執行該程式化操作。
  7. 如申請專利範圍第1項所述的記憶體管理方法，其中該第一類指令包括一寫入指令，且第二類指令指示包括一同步快取指令、一寫入強制單元存取指令及一讀取強制單元存取指令的至少其中之一。
  8. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以從該主機系統接收一第一類 指令並將該第一類指令暫存至一第一指令佇列，在接收該第一類指令後，該記憶體控制電路單元更用以從該主機系統接收一第二類指令並將該第二類指令暫存至一第二指令佇列，若該第一指令佇列符合一預設條件，該記憶體控制電路單元更用以根據該第一指令佇列中的該第一類指令發送一寫入指令序列，且該寫入指令序列指示執行一程式化操作以程式化該可複寫式非揮發性記憶體模組，若該第一指令佇列不符合該預設條件，該記憶體控制電路單元更用以將該第一類指令維持在該第一指令佇列中，且暫不響應於該第二類指令而發送該寫入指令序列，並且在執行該程式化操作後，該記憶體控制電路單元更用以傳送對應於該第二指令佇列中的該第二類指令的一回應訊息至該主機系統。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以記錄一關聯資訊，且該關聯資訊用以關聯該第二指令佇列中的該第二類指令與該第一指令佇列中的該第一類指令。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中若該第一指令佇列中待儲存的資料量符合一資料管理單元，該記憶體控制電路單元更用以判定該第一指令佇列符合該預設條件。
  11. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以啟動一第一計數器，並且在該第一計數器的一計數值符合一第一計數值後，該記憶體控制電路單元更用以將一虛設資料暫存至該第一指令佇列。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一指令佇列中的該第一類指令發送該寫入指令序列的操作包括：根據該第一指令佇列中的該第一類指令與該虛設資料發送該寫入指令序列。
  13. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以啟動一第二計數器，並且若該第二計數器的一計數值符合一第二計數值，該記憶體控制電路單元更用以根據該第一指令佇列中的該第一類指令發送該寫入指令序列。
  14. 如申請專利範圍第8項所述的記憶體儲存裝置，其中該第一類指令包括一寫入指令，且該第二類指令指示包括一同步快取指令、一寫入強制單元存取指令及一讀取強制單元存取指令的至少其中之一。
  15. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一緩衝記憶體；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面及該緩衝記憶體，其中該記憶體管理電路用以從該主機系統接收一第一類指令並將該第一類指令暫存至該緩衝記憶體的一第一指令佇列，在接收該第一類指令後，該記憶體管理電路更用以從該主機系統接收一第二類指令並將該第二類指令暫存至該緩衝記憶體的一第二指令佇列，若該第一指令佇列符合一預設條件，該記憶體管理電路更用以根據該第一指令佇列中的該第一類指令發送一寫入指令序列，且該寫入指令序列指示執行一程式化操作以程式化該可複寫式非揮發性記憶體模組，若該第一指令佇列不符合該預設條件，該記憶體管理電路更用以將該第一類指令維持在該第一指令佇列中，且暫不響應於該第二類指令而發送該寫入指令序列，並且在執行該程式化操作後，該記憶體管理電路更用以傳送對應於該第二指令佇列中的該第二類指令的一回應訊息至該主機系統。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以記錄一關聯資訊，且該關聯資訊用以關聯該第二指令佇列中的該第二類指令與該第一指令佇列中的該第一類指令。
  17. 如申請專利範圍第15項所述的記憶體控制電路單元，其中若該第一指令佇列中待儲存的資料量符合一資料管理單元，該記憶體管理電路更用以判定該第一指令佇列符合該預設條件。
  18. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以啟動一第一計數器，並且在該第一計數器的一計數值符合一第一計數值後，該記憶體管理電路更用以將一虛設資料暫存至該第一指令佇列。
  19. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一指令佇列中的該第一類指令發送該寫入指令序列的操作包括：根據該第一指令佇列中的該第一類指令與該虛設資料發送該寫入指令序列。
  20. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該記憶體管理電路更用以啟動一第二計數器，並且若該第二計數器的一計數值符合一第二計數值，該記憶體管理電路更用以根據該第一指令佇列中的該第一類指令發送該寫入指令序列。
  21. 如申請專利範圍第15項所述的記憶體控制電路單元，其中該第一類指令包括一寫入指令，且該第二類指令指示包括一同步快取指令、一寫入強制單元存取指令及一讀取強制單元存取指令的至少其中之一。
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