TWI691961B - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述方法包括：基於第一讀取電壓準位讀取第一實體單元以獲得第一資料；基於第二讀取電壓準位讀取所述第一實體單元以獲得第二資料；基於第三讀取電壓準位讀取所述第一實體單元以獲得第三資料；獲得第一參考值，其反映第一資料與第二資料之間的資料變化狀況；獲得第二參考值，其反映第一資料與第三資料之間的資料變化狀況；根據第一參考值與第二參考值而基於第四讀取電壓準位讀取所述第一實體單元以獲得第四資料；以及由解碼電路解碼第四資料。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
記憶體儲存裝置中的記憶胞是以電壓的形式儲存資料。例如，處於某一個電壓範圍的記憶胞可用以儲存位元“0”，而處於另一個電壓範圍的記憶胞可用以儲存位元“1”等等。然而，在記憶體儲存裝置使用一段時間後，記憶胞可能發生老化而導致電壓偏移。此時，可藉由解碼從記憶胞中讀取的資料以嘗試更正受電壓偏移影響而出現的錯誤位元。
在一般的解碼流程中，硬位元解碼模式會先被啟動以提供快速且低複雜度的解碼能力。例如，在硬位元解碼模式，一次只使用一個讀取電壓準位來讀取記憶胞的資料位元(亦稱為硬位元)，且這個單一的讀取電壓準位可根據記憶體模組的製造商所提供的重試表格來進行調整。在判定硬位元解碼模式失敗後，軟位元解碼模式可被啟動，以提供速度較慢但複雜度較高的解碼能力。例如，在軟位元解碼模式中，更多的讀取電壓準位可被用於讀取單一記憶胞以獲得額外的資訊(亦稱為軟位元)。根據此軟位元，資料的解碼成功雖可被提高，但缺點是解碼速度可能會大幅降低。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可在進入軟位元解碼模式之前，即有效提高讀取資料的解碼成功率，進而提高記憶體儲存裝置的資料讀取效能。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制方法包括：發送第一讀取指令序列以指示基於第一讀取電壓準位讀取所述實體單元中的第一實體單元以獲得第一資料；發送第二讀取指令序列以指示基於第二讀取電壓準位讀取所述第一實體單元以獲得第二資料；發送第三讀取指令序列以指示基於第三讀取電壓準位讀取所述第一實體單元以獲得第三資料；根據所述第一資料與所述第二資料獲得第一參考值，其反映所述第一資料與所述第二資料之間的資料變化狀況；根據所述第一資料與所述第三資料獲得第二參考值，其反映所述第一資料與所述第三資料之間的資料變化狀況；根據所述第一參考值與所述第二參考值發送第四讀取指令序列以指示基於第四讀取電壓準位讀取所述第一實體單元以獲得第四資料；以及由解碼電路解碼所述第四資料。
在本發明的一範例實施例中，所述第一讀取電壓準位的電壓值高於所述第二讀取電壓準位的電壓值，所述第三讀取電壓準位的電壓值高於所述第一讀取電壓準位的所述電壓值，而根據所述第一參考值與所述第二參考值發送所述第四讀取指令序列的步驟包括：根據所述第一參考值與所述第二參考值之間的數值關係決定所述第四讀取電壓準位。
在本發明的一範例實施例中，根據所述第一參考值與所述第二參考值之間的所述數值關係決定所述第四讀取電壓準位的步驟包括：若所述第一參考值與所述第二參考值之間的所述數值關係為第一數值關係，決定所述第四讀取電壓準位且所述第四讀取電壓準位的電壓值高於所述第三讀取電壓準位的所述電壓值；以及若所述第一參考值與所述第二參考值之間的所述數值關係為第二數值關係，決定所述第四讀取電壓準位且所述第四讀取電壓準位的所述電壓值低於所述第二讀取電壓準位的所述電壓值。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：根據所述第四資料與目標資料獲得第三參考值，其中所述目標資料為所述第二資料與所述第三資料的其中之一，且所述第三參考值反映所述第四資料與所述目標資料之間的資料變化狀況；根據所述第三參考值發送第五讀取指令序列以指示基於第五讀取電壓準位讀取所述第一實體單元以獲得第五資料；以及由所述解碼電路解碼所述第五資料。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：在進入軟位元解碼模式之前，收集基於多個讀取電壓準位讀取所述第一實體單元所獲得的資訊，其中所述讀取電壓準位包括所述第一讀取電壓準位、所述第二讀取電壓準位、所述第三讀取電壓準位及所述第四讀取電壓準位；根據所述資訊獲得對應於所述第一實體單元的可靠度資訊；以及在進入所述軟位元解碼模式之前，由所述解碼電路根據所述可靠度資訊執行解碼操作。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：由所述解碼電路解碼所述第一資料；在解碼所述第一資料後，由所述解碼電路解碼所述第二資料與所述第三資料的其中之一；以及在解碼所述第二資料與所述第三資料的所述其中之一後，由所述解碼電路解碼所述第二資料與所述第三資料的其中之另一。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以發送第一讀取指令序列以指示基於第一讀取電壓準位讀取所述實體單元中的第一實體單元以獲得第一資料。所述記憶體控制電路單元更用以發送第二讀取指令序列以指示基於第二讀取電壓準位讀取所述第一實體單元以獲得第二資料。所述記憶體控制電路單元更用以發送第三讀取指令序列以指示基於第三讀取電壓準位讀取所述第一實體單元以獲得第三資料。所述記憶體控制電路單元更用以根據所述第一資料與所述第二資料獲得第一參考值，其中所述第一參考值反映所述第一資料與所述第二資料之間的資料變化狀況。所述記憶體控制電路單元更用以根據所述第一資料與所述第三資料獲得第二參考值，其中所述第二參考值反映所述第一資料與所述第三資料之間的資料變化狀況。所述記憶體控制電路單元更用以根據所述第一參考值與所述第二參考值發送第四讀取指令序列以指示基於第四讀取電壓準位讀取所述第一實體單元以獲得第四資料，並且所述記憶體控制電路單元更用以解碼所述第四資料。
在本發明的一範例實施例中，所述第一讀取電壓準位的電壓值高於所述第二讀取電壓準位的電壓值。所述第三讀取電壓準位的一電壓值高於所述第一讀取電壓準位的所述電壓值。所述記憶體控制電路單元根據所述第一參考值與所述第二參考值發送所述第四讀取指令序列的操作包括：根據所述第一參考值與所述第二參考值之間的數值關係決定所述第四讀取電壓準位。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一參考值與所述第二參考值之間的所述數值關係決定所述第四讀取電壓準位的操作包括：若所述第一參考值與所述第二參考值之間的所述數值關係為第一數值關係，決定所述第四讀取電壓準位且所述第四讀取電壓準位的電壓值高於所述第三讀取電壓準位的所述電壓值；以及若所述第一參考值與所述第二參考值之間的所述數值關係為第二數值關係，決定所述第四讀取電壓準位且所述第四讀取電壓準位的所述電壓值低於所述第二讀取電壓準位的所述電壓值。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以根據所述第四資料與目標資料獲得第三參考值，其中所述目標資料為所述第二資料與所述第三資料的其中之一，且所述第三參考值反映所述第四資料與所述目標資料之間的資料變化狀況。所述記憶體控制電路單元更用以根據所述第三參考值發送第五讀取指令序列以指示基於第五讀取電壓準位讀取所述第一實體單元以獲得第五資料，並且所述記憶體控制電路單元更用以解碼所述第五資料。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以在進入軟位元解碼模式之前，收集基於多個讀取電壓準位讀取所述第一實體單元所獲得的資訊，其中所述讀取電壓準位包括所述第一讀取電壓準位、所述第二讀取電壓準位、所述第三讀取電壓準位及所述第四讀取電壓準位。所述記憶體控制電路單元更用以根據所述資訊獲得對應於所述第一實體單元的可靠度資訊。所述記憶體控制電路單元更用以在進入所述軟位元解碼模式之前，根據所述可靠度資訊執行解碼操作。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以解碼所述第一資料。所述記憶體控制電路單元更用以在解碼所述第一資料後，解碼所述第二資料與所述第三資料的其中之一。所述記憶體控制電路單元更用以在解碼所述第二資料與所述第三資料的所述其中之一後，解碼所述第二資料與所述第三資料的其中之另一。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面、解碼電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述解碼電路。所述記憶體管理電路用以發送第一讀取指令序列以指示基於第一讀取電壓準位讀取所述實體單元中的第一實體單元以獲得第一資料。所述記憶體管理電路更用以發送第二讀取指令序列以指示基於第二讀取電壓準位讀取所述第一實體單元以獲得第二資料。所述記憶體管理電路更用以發送第三讀取指令序列以指示基於第三讀取電壓準位讀取所述第一實體單元以獲得第三資料。所述記憶體管理電路更用以根據所述第一資料與所述第二資料獲得第一參考值，其中所述第一參考值反映所述第一資料與所述第二資料之間的資料變化狀況。所述記憶體管理電路更用以根據所述第一資料與所述第三資料獲得第二參考值，其中所述第二參考值反映所述第一資料與所述第三資料之間的資料變化狀況。所述記憶體管理電路更用以根據所述第一參考值與所述第二參考值發送第四讀取指令序列以指示基於第四讀取電壓準位讀取所述第一實體單元以獲得第四資料，並且所述解碼電路用以解碼所述第四資料。
在本發明的一範例實施例中，所述第一讀取電壓準位的電壓值高於所述第二讀取電壓準位的電壓值。所述第三讀取電壓準位的電壓值高於所述第一讀取電壓準位的所述電壓值。所述記憶體管理電路根據所述第一參考值與所述第二參考值發送所述第四讀取指令序列的操作包括：根據所述第一參考值與所述第二參考值之間的數值關係決定所述第四讀取電壓準位。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一參考值與所述第二參考值之間的所述數值關係決定所述第四讀取電壓準位的操作包括：若所述第一參考值與所述第二參考值之間的所述數值關係為第一數值關係，決定所述第四讀取電壓準位且所述第四讀取電壓準位的電壓值高於所述第三讀取電壓準位的所述電壓值；以及若所述第一參考值與所述第二參考值之間的所述數值關係為第二數值關係，決定所述第四讀取電壓準位且所述第四讀取電壓準位的所述電壓值低於所述第二讀取電壓準位的所述電壓值。
在本發明的一範例實施例中，所述記憶體管理電路更用以根據所述第四資料與目標資料獲得第三參考值。所述目標資料為所述第二資料與所述第三資料的其中之一，且所述第三參考值反映所述第四資料與所述目標資料之間的資料變化狀況。所述記憶體管理電路更用以根據所述第三參考值發送第五讀取指令序列以指示基於第五讀取電壓準位讀取所述第一實體單元以獲得第五資料，並且所述解碼電路更用以解碼所述第五資料。
在本發明的一範例實施例中，所述第五讀取電壓準位的電壓值介於所述第二讀取電壓準位的電壓值與所述第三讀取電壓準位的電壓值之間。
在本發明的一範例實施例中，所述第四讀取電壓準位的電壓值高於所述第三讀取電壓準位的電壓值，且所述第五讀取電壓準位的電壓值高於所述第四讀取電壓準位的所述電壓值。
在本發明的一範例實施例中，所述第四讀取電壓準位的電壓值低於所述第二讀取電壓準位的電壓值，且所述第五讀取電壓準位的電壓值低於所述第四讀取電壓準位的所述電壓值。
在本發明的一範例實施例中，所述記憶體管理電路更用以在進入軟位元解碼模式之前，收集基於多個讀取電壓準位讀取所述第一實體單元所獲得的資訊，其中所述讀取電壓準位包括所述第一讀取電壓準位、所述第二讀取電壓準位、所述第三讀取電壓準位及所述第四讀取電壓準位。所述記憶體管理電路更用以根據所述資訊獲得對應於所述第一實體單元的可靠度資訊。所述記憶體管理電路更用以在進入所述軟位元解碼模式之前，指示所述解碼電路根據所述可靠度資訊執行解碼操作。
在本發明的一範例實施例中，所述解碼電路更用以解碼所述第一資料。所述解碼電路更用以在解碼所述第一資料後，解碼所述第二資料與所述第三資料的其中之一。所述解碼電路更用以在解碼所述第二資料與所述第三資料的所述其中之一後，解碼所述第二資料與所述第三資料的其中之另一。
基於上述，第一讀取電壓準位、第二讀取電壓準位及第三讀取電壓準位可被用於讀取第一實體單元以分別獲得第一資料、第二資料及第三資料。反映第一資料與第二資料之間的資料變化狀況的第一參考值與反映第一資料與第三資料之間的資料變化狀況的第二參考值可被獲得。根據第一參考值與第二參考值，第四讀取電壓準位可被用於讀取第一實體單元以獲得第四資料。解碼電路可解碼第四資料。藉此，即便未進入軟位元解碼模式，解碼電路的解碼成功率亦可有效提高，進而提高記憶體儲存裝置的資料讀取效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit, LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit, MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508可為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6A是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6A，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體程式化單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
在圖1的記憶體儲存裝置10使用一段時間後，記憶體儲存裝置10的記憶胞可能會老化及/或損耗。響應於記憶胞的老化及/或損耗，記憶胞的臨界電壓可能會發生偏移。記憶胞的臨界電壓發生偏移是指記憶胞的臨界電壓改變，例如從某一個電壓位置偏移到另一個電壓位置。記憶胞的臨界電壓發生偏移可能會影響從記憶胞中讀取之資料的正確性。例如，假設原先經程式化的某一個記憶胞的臨界電壓大於一個預設讀取電壓準位。但是，受到老化及/或損耗影響，此記憶胞的臨界電壓可能會偏移至小於此預設讀取電壓準位。因此，若使用此預設讀取電壓準位來讀取此記憶胞，則可能會從此記憶胞讀取到錯誤位元。
在一範例實施例中，錯誤檢查與校正電路508可包含一或多個解碼電路。此解碼電路可用於解碼從可複寫式非揮發性記憶體模組406讀取的資料。例如，解碼電路可嘗試更正從老化及/或損耗的記憶胞中讀取的資料中部分或所有錯誤位元。例如，在一範例實施例中，錯誤檢查與校正電路508可使用低密度奇偶檢查碼(LDPC code)來編碼與解碼資料。然而，在另一範例實施例中，錯誤檢查與校正電路508亦可以支援BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)等等，本發明不加以限制。須注意的是，在某些情況下，若用於讀取記憶胞的讀取電壓準位的偏移量太大，則解碼電路的解碼能力及/或解碼成功率可能會大幅下降。
在一範例實施例中，在從可複寫式非揮發性記憶體模組406的某一個實體單元中讀取資料後，錯誤檢查與校正電路508可基於某一解碼模式(亦稱為第一解碼模式)來解碼所讀取之資料。在判定第一解碼模式無法成功解碼此資料後，錯誤檢查與校正電路508可基於另一解碼模式(亦稱為第二解碼模式)來解碼所讀取之資料。此外，在一範例實施例中，在從可複寫式非揮發性記憶體模組406的某一個實體單元讀取資料後，錯誤檢查與校正電路508亦可直接基於第二解碼模式來解碼所述資料(即略過第一解碼模式)，本發明不加以限制。在一範例實施例中，第一解碼模式亦稱為硬位元解碼模式或重試模式，而第二解碼模式亦稱為軟位元解碼模式。
在第一解碼模式中，記憶體管理電路502可發送至少一讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列可指示可複寫式非揮發性記憶體模組406使用某一個讀取電壓準位來讀取某一實體單元(亦稱為第一實體單元)中的記憶胞。然後，錯誤檢查與校正電路508可解碼所讀取的資料。若解碼成功，解碼成功的資料可被輸出。若解碼失敗，記憶體管理電路502可調整所使用的讀取電壓準位並指示可複寫式非揮發性記憶體模組406使用經調整的讀取電壓準位來再次讀取第一實體單元。然後，錯誤檢查與校正電路508可再次解碼所讀取的資料。記憶體管理電路502與錯誤檢查與校正電路508可以重複上述操作，直到解碼成功或一個重試計數達到預設值為止。例如，在第一解碼模式中，每調整一次讀取電壓準位，重試計數可被更新(例如加1)。若重試計數達到預設值，例如連續使用60個不同的讀取電壓準位讀取同一個實體單元，記憶體管理電路502可指示錯誤檢查與校正電路508進入第二解碼模式。
在第二解碼模式中，記憶體管理電路502可發送至少一讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列可指示可複寫式非揮發性記憶體模組406使用多個讀取電壓準位來讀取第一實體單元中的記憶胞。須注意的是，在第二解碼模式中，多個讀取電壓準位可被用於讀取單一個記憶胞，以獲得多個位元(亦稱為驗證位元)。此些驗證位元中的某一個位元亦稱為硬位元，而其餘位元亦稱為軟位元。例如，假設使用5個讀取電壓準位來連續讀取某一個記憶胞而獲得5個驗證位元，則這5個驗證位元可包含1個硬位元與4個軟位元。在一範例實施例中，這4個軟位元亦可以藉由執行邏輯操作而減少為2個軟位元。此外，本發明不限制在第二解碼模式中用於讀取某一個記憶胞的讀取電壓準位的數目、從某一個記憶胞讀取的硬位元的數目及/或從某一個記憶胞讀取的軟位元的數目。然後，錯誤檢查與校正電路508可解碼所讀取的資料。
須注意的是，在第二解碼模式中，記憶體管理電路502可根據所述軟位元來更新可靠度資訊。例如，相較於預設的可靠度資訊，經更新的可靠度資訊可更加符合當前記憶胞的老化及/或損耗狀態。根據經更新的可靠度資訊，錯誤檢查與校正電路508有更高的機率成功解碼所讀取之資料。
在一範例實施例中，可靠度資訊可包括對數相似性比值(Log Likelihood Ratio, LLR)。此對數相似性比值可反映從某一個記憶胞讀取的資料是位元“0”及/或位元“1”的機率。在一範例實施例中，可靠度資訊可藉由查表而獲得。例如，由記憶體模組的供應商所提供的至少一可靠度資訊表格可儲存於可複寫式非揮發性記憶體模組406中。記憶體管理電路502可根據所獲得的軟位元來查詢可靠度資訊表格，以獲得解碼所使用的可靠度資訊。在一範例實施例中，可靠度資訊可藉由即時運算而獲得。例如，記憶體管理電路502可根據所獲得的軟位元來估計臨界電壓屬於某一個電壓範圍內的記憶胞的總數。記憶體管理電路502可根據此總數而動態計算對應於此些記憶胞的可靠度資訊。在一範例實施例中，根據所述總數而動態獲得的可靠度資訊可更加符合當前記憶胞的老化及/或損耗狀態。因此，使用所述動態獲得的可靠度資訊亦可提高錯誤檢查與校正電路508的解碼成功率。
在第一解碼模式中，記憶體管理電路502可根據前幾次讀取第一實體單元而獲得的資料而動態決定下一次使用的讀取電壓準位。在一範例實施例中，記憶體管理電路502可不使用重試表格即可在第一解碼模式中獲得下一次使用的讀取電壓準位。相較於傳統上在重試模式中是根據重試表格來決定下一次使用的讀取電壓準位，所述動態決定的讀取電壓準位可更加符合第一實體單元中記憶胞的老化及/或損耗狀態，進而提高使用此讀取電壓準位讀取之資料的解碼成功率。
具體而言，在第一解碼模式中，記憶體管理電路502可發送讀取指令序列(亦稱為第一讀取指令序列)以指示基於某一讀取電壓準位(亦稱為第一讀取電壓準位)讀取第一實體單元中的記憶胞以獲得資料(亦稱為第一資料)。錯誤檢查與校正電路508可解碼第一資料。若解碼成功(即資料中的錯誤皆被更正)，錯誤檢查與校正電路508可輸出解碼成功的資料。若對於第一資料的解碼失敗(即資料中的錯誤未皆被更正)，記憶體管理電路502可發送讀取指令序列(亦稱為第二讀取指令序列)以指示基於某一讀取電壓準位(亦稱為第二讀取電壓準位)讀取第一實體單元中的記憶胞以獲得資料(亦稱為第二資料)。錯誤檢查與校正電路508可解碼第二資料。若解碼成功，錯誤檢查與校正電路508可輸出解碼成功的資料。若對於第二資料的解碼失敗，記憶體管理電路502可發送讀取指令序列(亦稱為第三讀取指令序列)以指示基於某一讀取電壓準位(亦稱為第三讀取電壓準位)讀取第一實體單元中的記憶胞以獲得資料(亦稱為第三資料)。
錯誤檢查與校正電路508可解碼第三資料。若解碼成功，解碼電路可輸出解碼成功的資料。若對於第三資料的解碼失敗，記憶體管理電路502可根據第一資料與第二資料獲得一個參考值(亦稱為第一參考值)。第一參考值反映第一資料與第二資料之間的資料變化狀況。此外，記憶體管理電路502可根據第一資料與第三資料獲得另一個參考值(亦稱為第二參考值)。第二參考值反映第一資料與第三資料之間的資料變化狀況。記憶體管理電路502可自動根據第一參考值與第二參考值發送讀取指令序列(亦稱為第四讀取指令序列)以指示基於某一讀取電壓準位(亦稱為第四讀取電壓準位)讀取該第一實體單元以獲得資料(亦稱為第四資料)。然後，錯誤檢查與校正電路508可解碼第四資料。
換言之，第四讀取電壓準位是根據第一資料變化狀況與第二資料變化狀況而自動決定的。第四讀取電壓準位符合第一實體單元中記憶胞的老化及/或損耗狀態。因此，在第一解碼模式中重複讀取同一個實體單元四次以上時，所讀取的資料中錯誤位元的數目有很高的機率可大幅減少，從而可提高錯誤檢查與校正電路508的解碼效能及/或解碼成功率。以下將以多個範例實施例來說明如何在第一解碼模式中決定更符合第一實體單元中記憶胞的老化及/或損耗狀態的讀取電壓準位。
圖6B是根據本發明的一範例實施例所繪示的決定讀取電壓準位的示意圖。
請參照圖6B，在本範例實施例中，假設可複寫式非揮發性記憶體模組406包括TLC NAND型快閃記憶體模組。因此，第一實體單元的記憶胞的臨界電壓分布包含狀態621~628。狀態621~628分別對應於位元“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。換言之，臨界電壓屬於狀態621~628的記憶胞分別用以儲存位元“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。須注意的是，在另一範例實施例中，第一實體單元的記憶胞的臨界電壓分布還可以包含更多或更少的狀態及/或每一個狀態可以對應於不同的位元，本發明不加以限制。
在本範例實施例中，記憶體管理電路502可指示基於讀取電壓準位631來讀取第一實體單元以獲得初始資料641。初始資料641可反映第一實體單元中的每一個記憶胞是否被讀取電壓準位631導通。例如，若某一個記憶胞的臨界電壓小於讀取電壓準位631，則此記憶胞可被讀取電壓準位631導通，且記憶體管理電路502可獲得初始資料641中的位元“1”。或者，若某一個記憶胞的臨界電壓不小於讀取電壓準位631，則此記憶胞不被讀取電壓準位631導通，且記憶體管理電路502可獲得初始資料641中的位元“0”。
在一範例實施例中，透過施予讀取電壓準位631所獲得的初始資料641包括下頁資料。例如，下頁資料包括從某一記憶胞讀取的LSB。以圖6B中對應於狀態622的位元“110”為例，最上面的位元“1”屬於下頁資料。在一範例實施例中，記憶體管理電路502可根據初始資料641校正讀取電壓準位631，例如提高或降低讀取電壓準位631。在一範例實施例中，根據初始資料641校正讀取電壓準位631之操作亦稱為讀取電壓準位631的粗調操作。此粗調操作可嘗試概略地校正讀取電壓準位631，以減少所讀取的初始資料641(即下頁資料)中的錯誤位元。
在一範例實施例中，記憶體管理電路502可統計初始資料641中的位元“1”(及/或位元“0”)的總數並根據此總數調整讀取電壓準位631。例如，記憶體管理電路502可將此總數與一預設值進行比較。記憶體管理電路502可根據比較結果來校正讀取電壓準位631。例如，此預設值可等於第一實體單元中所有記憶胞的總數之一半。假設第一實體單元包含512個記憶胞，則此預設值可為256。若所統計的位元“1”的總數大於256(或位元“0”的總數小於256)，記憶體管理電路502可降低讀取電壓準位631。或者，若所統計的位元“1”的總數小於256(或位元“0”的總數大於256)，記憶體管理電路502可提高讀取電壓準位631。
在一範例實施例中，藉由經校正的讀取電壓準位631讀取第一實體單元而獲得的初始資料641中，位元“1”的總數可相同或實質相同於位元“0”的總數。在此，實質相同是指可以容許一誤差值存在。例如，若位元“1”的總數與位元“0”的總數之間的差值小於此誤差值，則可判定位元“1”的總數與位元“0”的總數實質相同。
在一範例實施例中，記憶體管理電路502可根據初始資料641與讀取電壓準位631獲得其餘的讀取電壓準位632~637。例如，在根據初始資料641校正讀取電壓準位631後，記憶體管理電路502可根據經校正的讀取電壓準位631獲得讀取電壓準位632~637。在一範例實施例中，透過施予讀取電壓準位632~637所獲得的資料包括上頁資料與超(Ultra)頁資料。例如，上頁資料包括從某一記憶胞讀取的中間有效位元(Center Significant Bit, CSB)，且超頁資料包括從某一記憶胞讀取的MSB。以圖6B中對應於狀態622的位元“110”為例，中間的位元“1”屬於上頁資料，且最下面的位元“0”屬於超頁資料。
在一範例實施例中，記憶體管理電路502可根據經校正的讀取電壓準位631加上不同的電壓差而獲得讀取電壓準位633、635及637並減去不同的電壓差而獲得讀取電壓準位632、634及636。用以獲得讀取電壓準位632~637的電壓差可記載於一表格並藉由查表而獲得。換言之，在圖6B的範例實施例中，預設位於任兩個相鄰的狀態之間的讀取電壓準位可被概略地決定。須注意的是，在另一範例實施例中，讀取電壓準位631的粗調操作可不被執行，且讀取電壓準位632~637可根據未經過校正的讀取電壓準位631而獲得，本發明不加以限制。在以下範例實施例中，讀取電壓準位631~637中的至少一者可進一步被調整。
圖7A至圖7C是根據本發明的一範例實施例所繪示的在第一解碼模式中調整讀取電壓準位的示意圖。
請參照圖7A，在本範例實施例中，假設第一實體單元的記憶胞的臨界電壓分布包含狀態710與720。狀態710與720可代表圖6B的狀態621~628中任兩個相鄰的狀態，且本發明不限制第一實體單元的記憶胞的臨界電壓分布所包含的狀態之總數。
在第一解碼模式中，記憶體管理電路502可指示基於讀取電壓準位701來讀取第一實體單元以獲得資料A。讀取電壓準位701可為圖6B中預設位於任兩個狀態之間的讀取電壓準位。例如，假設狀態710與720代表狀態622與623，則讀取電壓準位701可代表讀取電壓準位634；或者，假設狀態710與720代表狀態623與624，則讀取電壓準位701可代表讀取電壓準位632，依此類推。
資料A可反映第一實體單元中的記憶胞響應於讀取電壓準位701的導通狀態。錯誤檢查與校正電路508可解碼資料A。若資料A的解碼是成功的，則經解碼的資料A可被輸出。若資料A的解碼是失敗的，則記憶體管理電路502可指示基於讀取電壓準位702來讀取第一實體單元以獲得資料B。例如，資料B可反映第一實體單元中的記憶胞響應於讀取電壓準位702的導通狀態。錯誤檢查與校正電路508可解碼資料B。若資料B的解碼是成功的，則經解碼的資料B可被輸出。若資料B的解碼是失敗的，則記憶體管理電路502可指示基於讀取電壓準位703來讀取第一實體單元以獲得資料C。例如，資料C可反映第一實體單元中的記憶胞響應於讀取電壓準位703的導通狀態。錯誤檢查與校正電路508可解碼資料C。若資料C的解碼是成功的，則經解碼的資料C可被輸出。
在本範例實施例中，讀取電壓準位701的電壓值高於讀取電壓準位702的電壓值，且讀取電壓準位703的電壓值高於讀取電壓準位701的電壓值。讀取電壓準位701的電壓值與讀取電壓準位702的電壓值之間的電壓差可為Δ。讀取電壓準位701的電壓值與讀取電壓準位703的電壓值之間的電壓差亦可為Δ。然而，在另一範例實施例中，讀取電壓準位702的電壓值與讀取電壓準位703的電壓值亦可以對調，使得讀取電壓準位702的電壓值高於讀取電壓準位703的電壓值。
在本範例實施例中，資料C的解碼是失敗的。因此，記憶體管理電路502可根據資料A與資料B獲得一個參考值R_AB。參考值R_AB可反映資料A與資料B之間的資料變化狀況。資料A與資料B之間的資料變化狀況與記憶胞的導通狀態之變化有關。例如，參考值R_AB可反映響應於讀取電壓準位701與702，第一實體單元中導通狀態被改變的記憶胞之總數。導通狀態被改變包括從導通改變為未導通以及從未導通改變為導通。例如，假設第一實體單元中20個記憶胞的導通狀態響應於施予讀取電壓準位701與702而被改變，則參考值R_AB可對應數值20。
在一範例實施例中，記憶體管理電路502可對資料A與資料B執行一邏輯操作以獲得參考值R_AB。例如，此邏輯操作可包括異或(exclusive or, XOR)操作。例如，假設資料A包括資料序列SA且資料B包括資料序列SB。資料序列SA中的位元“1”表示某一記憶胞可被讀取電壓準位701導通。資料序列SB中的位元“1”表示某一記憶胞可被讀取電壓準位702導通。在對資料序列SA與資料序列SB執行異或操作後，一個邏輯序列可被獲得。此邏輯序列中的位元“1”反映某一記憶胞的導通狀態發生改變。記憶體管理電路502可統計此邏輯序列中位元“1”的總數，以獲得參考值R_AB。例如，此參考值R_AB可反映20個記憶胞的導通狀態發生改變。
另一方面，記憶體管理電路502可根據資料A與資料C獲得一個參考值R_AC。參考值R_AC可反映資料A與資料C之間的資料變化狀況。資料A與資料C之間的資料變化狀況也與記憶胞的導通狀態之變化有關。例如，參考值R_AC可反映響應於讀取電壓準位701與703，第一實體單元中導通狀態被改變的記憶胞之總數。例如，假設第一實體單元中10個記憶胞的導通狀態響應於施予讀取電壓準位701與703而被改變，則參考值R_AC可對應數值10。參考值R_AC亦可藉由對資料A與資料C執行上述邏輯操作而獲得。
記憶體管理電路502可根據參考值R_AB與R_AC決定讀取電壓準位704。例如，記憶體管理電路502可根據參考值R_AB與R_AC之間的數值關係決定讀取電壓準位704。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_AC小於R_AB此一數值關係而決定讀取電壓準位704。讀取電壓準位704的電壓值高於讀取電壓準位703的電壓值。例如，讀取電壓準位703的電壓值與讀取電壓準位704的電壓值之間也可具有電壓差Δ。記憶體管理電路502可根據參考值R_AB與R_AC指示基於讀取電壓準位704來讀取第一實體單元以獲得資料D。例如，資料D可反映第一實體單元中的記憶胞響應於讀取電壓準位704的導通狀態。錯誤檢查與校正電路508可解碼資料D。若資料D的解碼是成功的，則經解碼的資料D可被輸出。
在本範例實施例中，資料D的解碼是失敗的。因此，記憶體管理電路502可根據資料C與資料D獲得一個參考值R_CD。參考值R_CD可反映資料C與資料D之間的資料變化狀況。資料C與資料D之間的資料變化狀況也與記憶胞的導通狀態之變化有關。例如，參考值R_CD可反映響應於讀取電壓準位703與704，第一實體單元中導通狀態被改變的記憶胞之總數。參考值R_CD亦可藉由對資料C與資料D執行上述邏輯操作而獲得。
請參照圖7B，記憶體管理電路502可根據參考值R_AC與R_CD決定讀取電壓準位705。例如，記憶體管理電路502可根據參考值R_AC與R_CD之間的數值關係決定讀取電壓準位705。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_AC小於R_CD此一數值關係而決定讀取電壓準位705。讀取電壓準位705的電壓值介於讀取電壓準位701的電壓值與讀取電壓準位703的電壓值之間。例如，讀取電壓準位705的電壓值與讀取電壓準位701的電壓值之間的電壓差可為Δ/2。讀取電壓準位705的電壓值與讀取電壓準位703的電壓值之間的電壓差亦可為Δ/2。記憶體管理電路502可根據參考值R_AC與R_CD指示基於讀取電壓準位705來讀取第一實體單元以獲得資料E。例如，資料E可反映第一實體單元中的記憶胞響應於讀取電壓準位705的導通狀態。錯誤檢查與校正電路508可解碼資料E。若資料E的解碼是成功的，則經解碼的資料E可被輸出。
在本範例實施例中，資料E的解碼是失敗的。因此，記憶體管理電路502可根據資料A與資料E獲得一個參考值R_AE。參考值R_AE可反映資料A與資料E之間的資料變化狀況。參考值R_AE亦可反映響應於讀取電壓準位701與705，第一實體單元中導通狀態被改變的記憶胞之總數。參考值R_AE可藉由對資料A與資料E執行上述邏輯操作而獲得。此外，記憶體管理電路502可根據資料E與資料C獲得參考值R_EC。參考值R_EC可反映資料E與資料C之間的資料變化狀況。參考值R_EC亦可反映響應於讀取電壓準位705與703，第一實體單元中導通狀態被改變的記憶胞之總數。參考值R_EC可藉由對資料E與資料C執行上述邏輯操作而獲得。或者，記憶體管理電路502可根據參考值R_AC與R_AE獲得參考值R_EC。例如，記憶體管理電路502可將參考值R_AC減去參考值R_AE而獲得參考值R_EC。
請參照圖7C，記憶體管理電路502可根據參考值R_AE與R_EC決定讀取電壓準位706。例如，記憶體管理電路502可根據參考值R_AE與R_EC之間的數值關係決定讀取電壓準位706。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_EC小於R_AE此一數值關係而決定讀取電壓準位706。讀取電壓準位706的電壓值介於讀取電壓準位705的電壓值與讀取電壓準位703的電壓值之間。例如，讀取電壓準位705的電壓值與讀取電壓準位706的電壓值之間的電壓差可為Δ/4。讀取電壓準位706的電壓值與讀取電壓準位703的電壓值之間的電壓差亦可為Δ/4。記憶體管理電路502可根據參考值R_AE與R_EC指示基於讀取電壓準位706來讀取第一實體單元。錯誤檢查與校正電路508可持續在第一解碼模式中執行解碼操作。
相較於傳統上根據預設的重試表格來決定下一次使用的讀取電壓準位，圖7B與圖7C中使用的讀取電壓準位705與706有較高的機率獲得正確度較高的讀取資料，從而可提升錯誤檢查與校正電路508的解碼效能及/或解碼成功率。
圖8A至圖8C是根據本發明的一範例實施例所繪示的在第一解碼模式中調整讀取電壓準位的示意圖。
請參照圖8A，在本範例實施例中，假設第一實體單元的記憶胞的臨界電壓分布包含狀態810與820。在第一解碼模式中，記憶體管理電路502可指示基於讀取電壓準位801來讀取第一實體單元以獲得資料A。例如，資料A可反映第一實體單元中的記憶胞響應於讀取電壓準位801的導通狀態。錯誤檢查與校正電路508可解碼資料A。若資料A的解碼是失敗的，則記憶體管理電路502可指示基於讀取電壓準位802來讀取第一實體單元以獲得資料B。例如，資料B可反映第一實體單元中的記憶胞響應於讀取電壓準位802的導通狀態。錯誤檢查與校正電路508可解碼資料B。若資料B的解碼是失敗的，則記憶體管理電路502可指示基於讀取電壓準位803來讀取第一實體單元以獲得資料C。例如，資料C可反映第一實體單元中的記憶胞響應於讀取電壓準位803的導通狀態。錯誤檢查與校正電路508可解碼資料C。
在本範例實施例中，讀取電壓準位802的電壓值高於讀取電壓準位801的電壓值，且讀取電壓準位801的電壓值高於讀取電壓準位803的電壓值。然而，在另一範例實施例中，讀取電壓準位802的電壓值與讀取電壓準位803的電壓值亦可以對調，使得讀取電壓準位803的電壓值高於讀取電壓準位802的電壓值。
在本範例實施例中，資料C的解碼是失敗的。因此，記憶體管理電路502可根據資料A與資料B獲得參考值R_AB。參考值R_AB可反映資料A與資料B之間的資料變化狀況。參考值R_AB亦可反映響應於讀取電壓準位801與802，第一實體單元中導通狀態被改變的記憶胞之總數。例如，參考值R_AB可藉由對資料A與資料B執行上述邏輯操作而獲得。
另一方面，記憶體管理電路502可根據資料A與資料C獲得參考值R_AC。參考值R_AC可反映資料A與資料C之間的資料變化狀況。參考值R_AC亦可反映響應於讀取電壓準位801與803，第一實體單元中導通狀態被改變的記憶胞之總數。例如，參考值R_AC可藉由對資料A與資料C執行上述邏輯操作而獲得。
記憶體管理電路502可根據參考值R_AB與R_AC決定讀取電壓準位804。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_AC小於R_AB此一數值關係而決定讀取電壓準位804。讀取電壓準位804的電壓值低於讀取電壓準位803的電壓值。記憶體管理電路502可根據參考值R_AB與R_AC指示基於讀取電壓準位804來讀取第一實體單元以獲得資料D。例如，資料D可反映第一實體單元中的記憶胞響應於讀取電壓準位804的導通狀態。錯誤檢查與校正電路508可解碼資料D。
在本範例實施例中，資料D的解碼是失敗的。因此，記憶體管理電路502可根據資料C與資料D獲得參考值R_CD。參考值R_CD可反映資料C與資料D之間的資料變化狀況。參考值R_CD亦可反映響應於讀取電壓準位803與804，第一實體單元中導通狀態被改變的記憶胞之總數。例如，參考值R_CD可藉由對資料C與資料D執行上述邏輯操作而獲得。
請參照圖8B，記憶體管理電路502可根據參考值R_AC與R_CD決定讀取電壓準位805。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_AC小於R_CD此一數值關係而決定讀取電壓準位805。讀取電壓準位805的電壓值介於讀取電壓準位801的電壓值與讀取電壓準位803的電壓值之間。記憶體管理電路502可根據參考值R_AC與R_CD指示基於讀取電壓準位805來讀取第一實體單元以獲得資料E。例如，資料E可反映第一實體單元中的記憶胞響應於讀取電壓準位805的導通狀態。錯誤檢查與校正電路508可解碼資料E。
在本範例實施例中，資料E的解碼是失敗的。因此，記憶體管理電路502可根據資料A與資料E獲得參考值R_AE。參考值R_AE可反映資料A與資料E之間的資料變化狀況。參考值R_AE亦可反映響應於讀取電壓準位801與805，第一實體單元中導通狀態被改變的記憶胞之總數。例如，參考值R_AE亦可藉由對資料A與資料E執行上述邏輯操作而獲得。此外，記憶體管理電路502可根據資料E與資料C獲得參考值R_EC。參考值R_EC可反映資料E與資料C之間的資料變化狀況。參考值R_EC亦可反映響應於讀取電壓準位805與803，第一實體單元中導通狀態被改變的記憶胞之總數。參考值R_EC亦可藉由對資料E與資料C執行上述邏輯操作而獲得。或者，記憶體管理電路502可根據參考值R_AC與R_AE獲得參考值R_EC。例如，記憶體管理電路502可將參考值R_AC減去參考值R_AE而獲得參考值R_EC。
請參照圖8C，記憶體管理電路502可根據參考值R_AE與R_EC決定讀取電壓準位806。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_EC小於R_AE此一數值關係而決定讀取電壓準位806。讀取電壓準位806的電壓值介於讀取電壓準位805的電壓值與讀取電壓準位803的電壓值之間。記憶體管理電路502可根據參考值R_AE與R_EC指示基於讀取電壓準位806來讀取第一實體單元。錯誤檢查與校正電路508可持續在第一解碼模式中執行解碼操作。
圖9是根據本發明的一範例實施例所繪示的在第一解碼模式中調整讀取電壓準位的示意圖。
請參照圖9，在本範例實施例中，假設第一實體單元的記憶胞的臨界電壓分布包含狀態910與920。在第一解碼模式中，記憶體管理電路502可指示基於讀取電壓準位901來讀取第一實體單元以獲得資料A。錯誤檢查與校正電路508可解碼資料A。若資料A的解碼是失敗的，則記憶體管理電路502可指示基於讀取電壓準位902來讀取第一實體單元以獲得資料B。錯誤檢查與校正電路508可解碼資料B。若資料B的解碼是失敗的，則記憶體管理電路502可指示基於讀取電壓準位903來讀取第一實體單元以獲得資料C。錯誤檢查與校正電路508可解碼資料C。
若資料C的解碼是失敗的，記憶體管理電路502可獲得參考值R_AB與R_AC。參考值R_AB反映資料A與資料B之間的資料變化狀況(及/或記憶胞響應於讀取電壓準位901與902的導通狀態變化)。參考值R_AC反映資料A與資料C之間的資料變化狀況(及/或記憶胞響應於讀取電壓準位901與903的導通狀態變化)。記憶體管理電路502可根據參考值R_AB與R_AC決定讀取電壓準位904。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_AC小於R_AB此一數值關係而決定讀取電壓準位904。記憶體管理電路502可指示基於讀取電壓準位904來讀取第一實體單元以獲得資料D。錯誤檢查與校正電路508可解碼資料D。
若資料D的解碼是失敗的，記憶體管理電路502可獲得參考值R_CD。參考值R_CD反映資料C與資料D之間的資料變化狀況(及/或記憶胞響應於讀取電壓準位903與904的導通狀態變化)。記憶體管理電路502可根據參考值R_AC與R_CD決定讀取電壓準位905。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_CD小於R_AC此一數值關係而決定讀取電壓準位905。記憶體管理電路502可指示基於讀取電壓準位905來讀取第一實體單元以獲得資料E。錯誤檢查與校正電路508可解碼資料E。
若資料E的解碼是失敗的，記憶體管理電路502可獲得參考值R_DE。參考值R_DE反映資料D與資料E之間的資料變化狀況(及/或記憶胞響應於讀取電壓準位904與905的導通狀態變化)。記憶體管理電路502可根據參考值R_CD與R_DE決定讀取電壓準位906。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_CD小於R_DE此一數值關係而決定讀取電壓準位906。記憶體管理電路502可指示基於讀取電壓準位906來讀取第一實體單元。錯誤檢查與校正電路508可持續在第一解碼模式中執行解碼操作。
圖10是根據本發明的一範例實施例所繪示的在第一解碼模式中調整讀取電壓準位的示意圖。
請參照圖10，在本範例實施例中，假設第一實體單元的記憶胞的臨界電壓分布包含狀態1010與1020。在第一解碼模式中，記憶體管理電路502可指示基於讀取電壓準位1001來讀取第一實體單元以獲得資料A。錯誤檢查與校正電路508可解碼資料A。若資料A的解碼是失敗的，則記憶體管理電路502可指示基於讀取電壓準位1002來讀取第一實體單元以獲得資料B。錯誤檢查與校正電路508可解碼資料B。若資料B的解碼是失敗的，則記憶體管理電路502可指示基於讀取電壓準位1003來讀取第一實體單元以獲得資料C。錯誤檢查與校正電路508可解碼資料C。
若資料C的解碼是失敗的，記憶體管理電路502可獲得參考值R_AB與R_AC。參考值R_AB反映資料A與資料B之間的資料變化狀況(及/或記憶胞響應於讀取電壓準位1001與1002的導通狀態變化)。參考值R_AC反映資料A與資料C之間的資料變化狀況(及/或記憶胞響應於讀取電壓準位1001與1003的導通狀態變化)。記憶體管理電路502可根據參考值R_AB與R_AC決定讀取電壓準位1004。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_AC小於R_AB此一數值關係而決定讀取電壓準位1004。記憶體管理電路502可指示基於讀取電壓準位1004來讀取第一實體單元以獲得資料D。錯誤檢查與校正電路508可解碼資料D。
若資料D的解碼是失敗的，記憶體管理電路502可獲得參考值R_CD。參考值R_CD反映資料C與資料D之間的資料變化狀況(及/或記憶胞響應於讀取電壓準位1003與1004的導通狀態變化)。記憶體管理電路502可根據參考值R_AC與R_CD決定讀取電壓準位1005。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_CD小於R_AC此一數值關係而決定讀取電壓準位1005。記憶體管理電路502可指示基於讀取電壓準位1005來讀取第一實體單元以獲得資料E。錯誤檢查與校正電路508可解碼資料E。
若資料E的解碼是失敗的，記憶體管理電路502可獲得參考值R_DE。參考值R_DE反映資料D與資料E之間的資料變化狀況(及/或記憶胞響應於讀取電壓準位1004與1005的導通狀態變化)。記憶體管理電路502可根據參考值R_CD與R_DE決定讀取電壓準位1006。例如，在本範例實施例中，記憶體管理電路502是響應於參考值R_CD小於R_DE此一數值關係而決定讀取電壓準位1006。記憶體管理電路502可指示基於讀取電壓準位1006來讀取第一實體單元。錯誤檢查與校正電路508可持續在第一解碼模式中執行解碼操作。
須注意的是，圖7A至圖10中各相鄰的讀取電壓準位之間的電壓差皆非定值。在第一解碼模式中，隨著重試計數的增加，所使用的讀取電壓準位也可被逐漸調整(或收斂)至最佳讀取電壓準位附近(例如兩個相鄰的狀態之間的V形處附近)，從而逐漸提高錯誤檢查與校正電路508的解碼效能及/或解碼成功率。傳統上單純依照重試表格來調整讀取電壓準位，可能會導致所使用的讀取電壓準位發散(與圖7A至圖10中的收斂不同)，使解碼成功率不升反降。
在一範例實施例中，記憶體管理電路502還可以在第一解碼模式中(或進入第二解碼模式之前)收集經由多個讀取電壓準位讀取第一實體單元所獲得的資訊。記憶體管理電路502可根據所收集的資訊獲得對應於第一實體單元的可靠度資訊。在第一解碼模式中(或進入第二解碼模式之前)，錯誤檢查與校正電路508可根據此可靠度資訊執行解碼操作。換言之，在進入第二解碼模式之前(即解碼初期)，即可藉由在第一解碼模式中所收集的資訊來有效提高錯誤檢查與校正電路508的解碼效能及/或解碼成功率。此外，在圖7A至圖10的至少部分範例實施例中，更多的讀取電壓準位可以被使用，以持續執行解碼操作。
圖11是根據本發明的一範例實施例所繪示的在第一解碼模式中獲得可靠度資訊的示意圖。
請參照圖11，接續於圖7C的範例實施例中，記憶體管理電路502可根據讀取電壓準位701~706劃分多個電壓範圍1110~1170。例如，電壓範圍1110包含電壓值小於讀取電壓準位702的電壓範圍，且電壓範圍1120包含電壓值介於讀取電壓準位702與701的電壓範圍等等，如圖11所示。須注意的是，讀取電壓準位701~706中任兩個相鄰的讀取電壓準位之間的電壓差非為定值。例如，讀取電壓準位702與701之間的電壓差(例如Δ)不同於讀取電壓準位701與705之間的電壓差(例如Δ/2)，且讀取電壓準位701與705之間的電壓差不同於讀取電壓準位705與706之間的電壓差(例如Δ/4)。或者，從另一角度來看，電壓範圍1120~1160中至少包含兩種以上的電壓差(即Δ、Δ/2及Δ/4)所形成的電壓範圍。
記憶體管理電路502可根據基於讀取電壓準位701~706來讀取第一實體單元所收集的資訊(例如資料A~E)來評估第一實體單元中的每一個記憶胞的電壓是位於電壓範圍1110~1170中的某一個電壓範圍。記憶體管理電路502可根據此電壓範圍來決定對應於此記憶胞的可靠度資訊。例如，假設記憶體管理電路502根據所收集的資訊判定某一個記憶胞的電壓是位於電壓範圍1130。記憶體管理電路502可根據電壓範圍1130與其他電壓範圍的相對位置動態決定對應於此記憶胞的可靠度資訊。在第一解碼模式中，錯誤檢查與校正電路508可根據此可靠度資訊解碼從此記憶胞讀取的資料，從而有效提高解碼成功率。
在一範例實施例中，記憶體管理電路502可判斷在第一解碼模式中是否滿足更新可靠度資訊之條件。若已滿足更新可靠度資訊之條件，例如已經使用了4個或更多的讀取電壓準位來讀取第一實體單元，則記憶體管理電路502可根據所獲得的資訊更新所述可靠度資訊。然而，若尚未滿足更新可靠度資訊之條件，例如尚未使用4個或更多的讀取電壓準位來讀取第一實體單元，則記憶體管理電路502可暫不根據所獲得的資訊更新所述可靠度資訊。
在一範例實施例中，在第一解碼模式中根據某些讀取電壓準位而初步獲得可靠度資訊之後，若更多的讀取電壓準位被持續用於讀取第一實體單元，則更多電壓範圍可能會被定義及/或劃分出來。記憶體管理電路502可持續根據所獲得的資訊評估某一個記憶胞的電壓是位於某一個電壓範圍並根據評估結果更新對應於此記憶胞的可靠度資訊。藉此，持續更新的可靠度資訊可更加符合當前第一實體單元中的記憶胞的臨界電壓分布狀態。此外，透過逐漸收斂的讀取電壓準位，所劃分的電壓範圍的解析度可以更高，以提供更精準的可靠度資訊。
在一範例實施例中，在進入第二解碼模式後，記憶體管理電路502可基於多個讀取電壓準位來讀取第一實體單元以獲得軟位元。記憶體管理電路502可根據所獲得的軟位元決定對應於第一實體單元的可靠度資訊。
圖12是根據本發明的一範例實施例所繪示的在第二解碼模式中獲得可靠度資訊的示意圖。
請參照圖12，接續於圖7C的範例實施例中，在進入第二解碼模式後，記憶體管理電路502可基於讀取電壓準位1201~1205來讀取第一實體單元以獲得軟位元。例如，讀取電壓準位1201~1205可用於劃分出多個電壓範圍1210~1260。記憶體管理電路502可根據所獲得的軟位元決定某一個記憶胞的電壓是位於電壓範圍1210~1260中的某一個電壓範圍內。記憶體管理電路502可根據此電壓範圍決定對應於此記憶胞的可靠度資訊。例如，假設記憶體管理電路502根據所獲得的軟位元判定某一個記憶胞的電壓是位於電壓範圍1240。記憶體管理電路502可根據電壓範圍1240決定對應於此記憶胞的可靠度資訊。
須注意的是，讀取電壓準位1201~1205皆是在進入第二解碼模式之後才用於讀取第一實體單元。讀取電壓準位1201~1205中的任兩個相鄰的臨界電壓準位之間的電壓差皆為定值。讀取電壓準位1201~1205不同於圖11的範例實施例中的讀取電壓準位701~706。
在圖12的範例實施例中，錯誤檢查與校正電路508只在讀取電壓準位1201~1205皆用於讀取第一實體單元中的記憶胞之後才執行解碼操作。然而，在圖7A至圖7C及圖11的範例實施例中，可能在使用讀取電壓準位701~706中的某一個讀取電壓準位來讀取第一實體單元後即成功解碼資料。藉此，錯誤檢查與校正電路508在第一解碼模式的解碼成功率可趨近於其在第二解碼模式的解碼成功率，進而提高錯誤檢查與校正電路508的整體解碼效能。
圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
請參照圖13，在步驟S1301中，發送第一讀取指令序列以指示基於第一讀取電壓準位讀取第一實體單元以獲得第一資料。在步驟S1302中，發送第二讀取指令序列以指示基於第二讀取電壓準位讀取第一實體單元以獲得第二資料。在步驟S1303中，發送第三讀取指令序列以指示基於第三讀取電壓準位讀取第一實體單元以獲得第三資料。第一讀取電壓準位的電壓值高於第二讀取電壓準位的電壓值。第三讀取電壓準位的電壓值高於第一讀取電壓準位的電壓值。在步驟S1304中，根據第一資料與第二資料獲得第一參考值，其反映第一資料與第二資料之間的資料變化狀況。在步驟S1305中，根據第一資料與第三資料獲得第二參考值，其反映第一資料與第三資料之間的資料變化狀況。在步驟S1306中，根據第一參考值與第二參考值發送第四讀取指令序列以指示基於第四讀取電壓準位讀取第一實體單元以獲得第四資料。在步驟S1307中，由解碼電路解碼第四資料。
須注意的是，圖13中的步驟S1302與S1303的順序可以調整。例如，在另一範例實施例中，亦可以先執行步驟S1303再執行步驟S1302，本發明不加以限制。此外，步驟S1304與S1305的執行順序也可以調整。
圖14是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
請參照圖14，在進入第一解碼模式後，在步驟S1401中，發送一讀取指令序列以指示基於一讀取電壓準位讀取第一實體單元。在步驟S1402中，判斷是否滿足更新可靠度資訊之條件。若不滿足更新可靠度資訊之條件，例如尚未獲得足夠反映記憶胞的電壓位置之資訊，在步驟S1403中，由解碼電路解碼資料。在步驟S1404中，判斷是否解碼成功。若解碼成功，在步驟S1405中，輸出解碼成功的資料。若解碼失敗，在步驟S1406中，判斷重試計數是否達到預設值。若重試計數尚未達到預設值，在步驟S1407中，調整讀取電壓準位並更新重試計數。在步驟S1407之後，步驟S1401與S1402可被重複。
須注意的是，在步驟S1402中，若判定已滿足更新可靠度資訊之條件，例如已收集到足夠的資訊以決定記憶胞的電壓位置，則在步驟S1408中，可更新可靠度資訊。接著，在步驟S1403中，解碼電路可根據此可靠度資訊解碼資料，從而提高解碼電路在第一解碼模式中的解碼成功率。此外，在步驟S1406中，若判定重試計數已達到預設值，則在步驟S1409中，進入第二解碼模式(例如軟位元解碼模式)。
然而，圖13與圖14中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖13與圖14中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖13與圖14的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在第一解碼模式中，所使用的讀取電壓準位可根據所讀取的資料而逐漸收斂至較佳的電壓位置，以減少讀取資料中的錯誤及/或提高解碼成功率。此外，在第一解碼模式中，基於不同讀取電壓準位所讀取的資料可用於獲得及/或更新可靠度資訊。根據此可靠度資訊，第一解碼模式的解碼成功率可大幅提升，甚至趨近第二解碼模式的解碼成功率。藉此，可有效提高解碼電路整體的解碼效能。解碼電路整體的解碼效能提高，亦可反映在記憶體儲存裝置整體的資料存取效能提高，有效對記憶體儲存裝置整體做出改善。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置
11、31:主機系統
110:系統匯流排
111:處理器
112:隨機存取記憶體
113:唯讀記憶體
114:資料傳輸介面
12:輸入/輸出(I/O)裝置
20:主機板
201:隨身碟
202:記憶卡
203:固態硬碟
204:無線記憶體儲存裝置
205:全球定位系統模組
206:網路介面卡
207:無線傳輸裝置
208:鍵盤
209:螢幕
210:喇叭
32:SD卡
33:CF卡
34:嵌入式儲存裝置
341:嵌入式多媒體卡
342:嵌入式多晶片封裝儲存裝置
402:連接介面單元
404:記憶體控制電路單元
406:可複寫式非揮發性記憶體模組
502:記憶體管理電路
504:主機介面
506:記憶體介面
508:錯誤檢查與校正電路
510:緩衝記憶體
512:電源管理電路
601:儲存區
602:替換區
610(0)~610(B):實體單元
612(0)~612(C):邏輯單元
710、720、810、820、910、920、1010、1020:狀態
701~706、801~806、901~906、1001~1006、1201~1205:讀取電壓準位
1110~1170、1210~1260:電壓範圍
S1301:步驟(發送第一讀取指令序列以指示基於第一讀取電壓準位讀取第一實體單元以獲得第一資料)
S1302:步驟(發送第二讀取指令序列以指示基於第二讀取電壓準位讀取第一實體單元以獲得第二資料)
S1303:步驟(發送第三讀取指令序列以指示基於第三讀取電壓準位讀取第一實體單元以獲得第三資料)
S1304:步驟(根據第一資料與第二資料獲得第一參考值)
S1305:步驟(根據第一資料與第三資料獲得第二參考值)
S1306:步驟(根據第一參考值與第二參考值發送第四讀取指令序列以指示基於第四讀取電壓準位讀取第一實體單元以獲得第四資料)
S1307:步驟(由解碼電路解碼第四資料)
S1401:步驟(發送一讀取指令序列以指示基於一讀取電壓準位讀取第一實體單元)
S1402:步驟(是否滿足更新可靠度資訊之條件)
S1403:步驟(由解碼電路解碼資料)
S1404:步驟(是否解碼成功)
S1405:步驟(輸出解碼成功的資料)
S1406:步驟(重試計數是否達到預設值)
S1407:步驟(調整讀取電壓準位並更新重試計數)
S1408:步驟(更新可靠度資訊)
S1409:步驟(進入軟位元解碼模式)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6A是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖6B是根據本發明的一範例實施例所繪示的決定讀取電壓準位的示意圖。 圖7A至圖7C是根據本發明的一範例實施例所繪示的在第一解碼模式中調整讀取電壓準位的示意圖。 圖8A至圖8C是根據本發明的一範例實施例所繪示的在第一解碼模式中調整讀取電壓準位的示意圖。 圖9是根據本發明的一範例實施例所繪示的在第一解碼模式中調整讀取電壓準位的示意圖。 圖10是根據本發明的一範例實施例所繪示的在第一解碼模式中調整讀取電壓準位的示意圖。 圖11是根據本發明的一範例實施例所繪示的在第一解碼模式中獲得可靠度資訊的示意圖。 圖12是根據本發明的一範例實施例所繪示的在第二解碼模式中獲得可靠度資訊的示意圖。 圖13是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖14是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1301:步驟(發送第一讀取指令序列以指示基於第一讀取電壓準位讀取第一實體單元以獲得第一資料)
S1302:步驟(發送第二讀取指令序列以指示基於第二讀取電壓準位讀取第一實體單元以獲得第二資料)
S1303:步驟(發送第三讀取指令序列以指示基於第三讀取電壓準位讀取第一實體單元以獲得第三資料)
S1304:步驟(根據第一資料與第二資料獲得第一參考值)
S1305:步驟(根據第一資料與第三資料獲得第二參考值)
S1306:步驟(根據第一參考值與第二參考值發送第四讀取指令序列以指示基於第四讀取電壓準位讀取第一實體單元以獲得第 四資料)
S1307:步驟(由解碼電路解碼第四資料)

Claims (27)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，該記憶體控制方法包括：發送一第一讀取指令序列以指示基於一第一讀取電壓準位讀取該些實體單元中的一第一實體單元以獲得第一資料；發送一第二讀取指令序列以指示基於一第二讀取電壓準位讀取該第一實體單元以獲得第二資料；發送一第三讀取指令序列以指示基於一第三讀取電壓準位讀取該第一實體單元以獲得第三資料；根據該第一資料與該第二資料獲得一第一參考值，其中該第一參考值反映該第一資料與該第二資料之間的一資料變化狀況；根據該第一資料與該第三資料獲得一第二參考值，其中該第二參考值反映該第一資料與該第三資料之間的一資料變化狀況；根據該第一參考值與該第二參考值發送一第四讀取指令序列以指示基於一第四讀取電壓準位讀取該第一實體單元以獲得第四資料；以及由一解碼電路解碼該第四資料。
  2. 如申請專利範圍第1項所述的記憶體控制方法，其中該第一讀取電壓準位的一電壓值高於該第二讀取電壓準位的一電壓值，該第三讀取電壓準位的一電壓值高於該第一讀取電壓準位的 該電壓值，而根據該第一參考值與該第二參考值發送該第四讀取指令序列的步驟包括：根據該第一參考值與該第二參考值之間的一數值關係決定該第四讀取電壓準位。
  3. 如申請專利範圍第2項所述的記憶體控制方法，其中根據該第一參考值與該第二參考值之間的該數值關係決定該第四讀取電壓準位的步驟包括：若該第一參考值與該第二參考值之間的該數值關係為一第一數值關係，決定該第四讀取電壓準位且該第四讀取電壓準位的一電壓值高於該第三讀取電壓準位的該電壓值；以及若該第一參考值與該第二參考值之間的該數值關係為一第二數值關係，決定該第四讀取電壓準位且該第四讀取電壓準位的該電壓值低於該第二讀取電壓準位的該電壓值。
  4. 如申請專利範圍第1項所述的記憶體控制方法，更包括：根據該第四資料與目標資料獲得一第三參考值，其中該目標資料為該第二資料與該第三資料的其中之一，且該第三參考值反映該第四資料與該目標資料之間的一資料變化狀況；根據該第三參考值發送一第五讀取指令序列以指示基於一第五讀取電壓準位讀取該第一實體單元以獲得第五資料；以及由該解碼電路解碼該第五資料。
  5. 如申請專利範圍第4項所述的記憶體控制方法，其中該第五讀取電壓準位的一電壓值介於該第二讀取電壓準位的一電壓值與該第三讀取電壓準位的一電壓值之間。
  6. 如申請專利範圍第4項所述的記憶體控制方法，其中該第四讀取電壓準位的一電壓值高於該第三讀取電壓準位的一電壓值，且該第五讀取電壓準位的一電壓值高於該第四讀取電壓準位的該電壓值。
  7. 如申請專利範圍第4項所述的記憶體控制方法，其中該第四讀取電壓準位的一電壓值低於該第二讀取電壓準位的一電壓值，且該第五讀取電壓準位的一電壓值低於該第四讀取電壓準位的該電壓值。
  8. 如申請專利範圍第1項所述的記憶體控制方法，更包括：收集基於多個讀取電壓準位讀取該第一實體單元所獲得的資訊，其中該些讀取電壓準位包括該第一讀取電壓準位、該第二讀取電壓準位、該第三讀取電壓準位及該第四讀取電壓準位；以及根據該資訊獲得對應於該第一實體單元的可靠度資訊。
  9. 如申請專利範圍第1項所述的記憶體控制方法，更包括：由該解碼電路解碼該第一資料；在解碼該第一資料後，由該解碼電路解碼該第二資料與該第三資料的其中之一；以及在解碼該第二資料與該第三資料的該其中之一後，由該解碼電路解碼該第二資料與該第三資料的其中之另一。
  10. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以發送一第一讀取指令序列以指示基於一第一讀取電壓準位讀取該些實體單元中的一第一實體單元以獲得第一資料，該記憶體控制電路單元更用以發送一第二讀取指令序列以指示基於一第二讀取電壓準位讀取該第一實體單元以獲得第二資料，該記憶體控制電路單元更用以發送一第三讀取指令序列以指示基於一第三讀取電壓準位讀取該第一實體單元以獲得第三資料，該記憶體控制電路單元更用以根據該第一資料與該第二資料獲得一第一參考值，其中該第一參考值反映該第一資料與該第二資料之間的一資料變化狀況，該記憶體控制電路單元更用以根據該第一資料與該第三資料獲得一第二參考值，其中該第二參考值反映該第一資料與該第三資料之間的一資料變化狀況，該記憶體控制電路單元更用以根據該第一參考值與該第二參 考值發送一第四讀取指令序列以指示基於一第四讀取電壓準位讀取該第一實體單元以獲得第四資料，並且該記憶體控制電路單元更用以解碼該第四資料。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該第一讀取電壓準位的一電壓值高於該第二讀取電壓準位的一電壓值，該第三讀取電壓準位的一電壓值高於該第一讀取電壓準位的該電壓值，而該記憶體控制電路單元根據該第一參考值與該第二參考值發送該第四讀取指令序列的操作包括：根據該第一參考值與該第二參考值之間的一數值關係決定該第四讀取電壓準位。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一參考值與該第二參考值之間的該數值關係決定該第四讀取電壓準位的操作包括：若該第一參考值與該第二參考值之間的該數值關係為一第一數值關係，決定該第四讀取電壓準位且該第四讀取電壓準位的一電壓值高於該第三讀取電壓準位的該電壓值；以及若該第一參考值與該第二參考值之間的該數值關係為一第二數值關係，決定該第四讀取電壓準位且該第四讀取電壓準位的該電壓值低於該第二讀取電壓準位的該電壓值。
  13. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據該第四資料與目標資料獲得一第三參考值，其中該目標資料為該第二資料與該第三資料的其中 之一，且該第三參考值反映該第四資料與該目標資料之間的一資料變化狀況，該記憶體控制電路單元更用以根據該第三參考值發送一第五讀取指令序列以指示基於一第五讀取電壓準位讀取該第一實體單元以獲得第五資料，並且該記憶體控制電路單元更用以解碼該第五資料。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該第五讀取電壓準位的一電壓值介於該第二讀取電壓準位的一電壓值與該第三讀取電壓準位的一電壓值之間。
  15. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該第四讀取電壓準位的一電壓值高於該第三讀取電壓準位的一電壓值，且該第五讀取電壓準位的一電壓值高於該第四讀取電壓準位的該電壓值。
  16. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該第四讀取電壓準位的一電壓值低於該第二讀取電壓準位的一電壓值，且該第五讀取電壓準位的一電壓值低於該第四讀取電壓準位的該電壓值。
  17. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以收集基於多個讀取電壓準位讀取該第一實體單元所獲得的資訊，其中該些讀取電壓準位包括該第一讀取電壓準位、該第二讀取電壓準位、該第三讀取電壓準位及該第四讀取電壓準位，並且 該記憶體控制電路單元更用以根據該可靠度資訊執行一解碼操作。
  18. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以解碼該第一資料，該記憶體控制電路單元更用以在解碼該第一資料後，解碼該第二資料與該第三資料的其中之一，並且該記憶體控制電路單元更用以在解碼該第二資料與該第三資料的該其中之一後，解碼該第二資料與該第三資料的其中之另一。
  19. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，其中該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；一解碼電路；以及一記憶體管理電路，耦接至該主機介面、該記憶體介面及該解碼電路，其中該記憶體管理電路用以發送一第一讀取指令序列以指示基於一第一讀取電壓準位讀取該些實體單元中的一第一實體單元以獲得第一資料，該記憶體管理電路更用以發送一第二讀取指令序列以指示基於一第二讀取電壓準位讀取該第一實體單元以獲得第二資料，該記憶體管理電路更用以發送一第三讀取指令序列以指示基 於一第三讀取電壓準位讀取該第一實體單元以獲得第三資料，該記憶體管理電路更用以根據該第一資料與該第二資料獲得一第一參考值，其中該第一參考值反映該第一資料與該第二資料之間的一資料變化狀況，該記憶體管理電路更用以根據該第一資料與該第三資料獲得一第二參考值，其中該第二參考值反映該第一資料與該第三資料之間的一資料變化狀況，該記憶體管理電路更用以根據該第一參考值與該第二參考值發送一第四讀取指令序列以指示基於一第四讀取電壓準位讀取該第一實體單元以獲得第四資料，並且該解碼電路用以解碼該第四資料。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該第一讀取電壓準位的一電壓值高於該第二讀取電壓準位的一電壓值，該第三讀取電壓準位的一電壓值高於該第一讀取電壓準位的該電壓值，而該記憶體管理電路根據該第一參考值與該第二參考值發送該第四讀取指令序列的操作包括：根據該第一參考值與該第二參考值之間的一數值關係決定該第四讀取電壓準位。
  21. 如申請專利範圍第20項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一參考值與該第二參考值之間的該數值關係決定該第四讀取電壓準位的操作包括：若該第一參考值與該第二參考值之間的該數值關係為一第一 數值關係，決定該第四讀取電壓準位且該第四讀取電壓準位的一電壓值高於該第三讀取電壓準位的該電壓值；以及若該第一參考值與該第二參考值之間的該數值關係為一第二數值關係，決定該第四讀取電壓準位且該第四讀取電壓準位的該電壓值低於該第二讀取電壓準位的該電壓值。
  22. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據該第四資料與目標資料獲得一第三參考值，其中該目標資料為該第二資料與該第三資料的其中之一，且該第三參考值反映該第四資料與該目標資料之間的一資料變化狀況，該記憶體管理電路更用以根據該第三參考值發送一第五讀取指令序列以指示基於一第五讀取電壓準位讀取該第一實體單元以獲得第五資料，並且該解碼電路更用以解碼該第五資料。
  23. 如申請專利範圍第22項所述的記憶體控制電路單元，其中該第五讀取電壓準位的一電壓值介於該第二讀取電壓準位的一電壓值與該第三讀取電壓準位的一電壓值之間。
  24. 如申請專利範圍第22項所述的記憶體控制電路單元，其中該第四讀取電壓準位的一電壓值高於該第三讀取電壓準位的一電壓值，且該第五讀取電壓準位的一電壓值高於該第四讀取電壓準位的該電壓值。
  25. 如申請專利範圍第22項所述的記憶體控制電路單元，其中該第四讀取電壓準位的一電壓值低於該第二讀取電壓準位的一電壓值，且該第五讀取電壓準位的一電壓值低於該第四讀取電壓準位的該電壓值。
  26. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該記憶體管理電路更用以收集基於多個讀取電壓準位讀取該第一實體單元所獲得的資訊，其中該些讀取電壓準位包括該第一讀取電壓準位、該第二讀取電壓準位、該第三讀取電壓準位及該第四讀取電壓準位，並且該記憶體管理電路更用以指示該解碼電路根據該可靠度資訊執行一解碼操作。
  27. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該解碼電路更用以解碼該第一資料，該解碼電路更用以在解碼該第一資料後，解碼該第二資料與該第三資料的其中之一，並且該解碼電路更用以在解碼該第二資料與該第三資料的該其中之一後，解碼該第二資料與該第三資料的其中之另一。
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