CN110400593B - 存储器管理方法、存储器储存装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种存储器管理方法、存储器储存装置及存储器控制电路单元。所述方法包括：将第一数据程序化至可复写式非易失性存储器模块中的多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态；发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞；根据对应于所述第一单阶读取指令序列的读取结果获得对应于所述第一读取电压准位的第一计数信息；以及根据所述第一计数信息与对应于所述第一读取电压准位的预设计数信息调整所述第一读取电压准位。

Description

存储器管理方法、存储器储存装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理机制，尤其涉及一种存储器管理方法、存储器储存装置及存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快速存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

在一个记忆胞可以储存多个比特的存储器储存装置中，多个预设的读取电压准位会被用来读取属于不同状态(state)的记忆胞所储存的数据。但是，在存储器储存装置使用一段时间后，随着记忆胞的磨损，这些预设的读取电压准位相对于记忆胞的临界电压分布可能会发生严重偏移，甚至偏移到会被误判为是用来读取相邻状态的读取电压准位。此时，使用传统的读取电压调整机制可能无法正确地校正读取电压准位，进而导致存储器储存装置的使用寿命缩短。

发明内容

本发明提供一种存储器管理方法、存储器储存装置及存储器控制电路单元，可提高读取电压准位的校正效率。

本发明的一范例实施例提供一种存储器管理方法，其用于包括可复写式非易失性存储器模块的存储器储存装置。所述可复写式非易失性存储器模块包括多个记忆胞，且所述存储器管理方法包括：将第一数据程序化至所述多个记忆胞中的多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态，其中所述状态分别对应于预设比特值；发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞；根据对应于所述第一单阶读取指令序列的读取结果获得对应于所述第一读取电压准位的第一计数信息；以及根据所述第一计数信息与对应于所述第一读取电压准位的预设计数信息调整所述第一读取电压准位。

在本发明的一范例实施例中，所述的存储器管理方法还包括：随机化原始数据以产生所述第一数据。

在本发明的一范例实施例中，所述的存储器管理方法还包括：根据以下方程式(1)获得对应于所述第一读取电压准位的所述预设计数信息：

C＝i×(N/M) (1)，

在方程式(1)中，参数C代表对应于所述第一读取电压准位的所述预设计数信息，参数i代表对应于所述第一读取电压准位的索引值，参数N代表所述第一记忆胞的总数，且参数M代表所述状态的总数。

在本发明的一范例实施例中，根据所述第一计数信息与对应于所述第一读取电压准位的所述预设计数信息调整所述第一读取电压准位的步骤包括：根据所述第一计数信息与所述预设计数信息决定第一调整值；以及根据所述第一调整值调整所述第一读取电压准位。

在本发明的一范例实施例中，根据所述第一调整值调整所述第一读取电压准位的步骤包括：根据所述第一调整值发送第二单阶读取指令序列以指示使用多个第二读取电压准位读取经程序化的第一记忆胞；根据对应于所述第二单阶读取指令序列的读取结果决定第二调整值；以及根据所述第一调整值与所述第二调整值调整所述第一读取电压准位。

本发明的另一范例实施例提供一种存储器储存装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个记忆胞。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以发送写入指令序列以指示将第一数据程序化至所述多个记忆胞中的多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态，其中所述状态分别对应于预设比特值。所述存储器控制电路单元还用以发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞。所述存储器控制电路单元还用以根据对应于所述第一单阶读取指令序列的读取结果获得对应于所述第一读取电压准位的第一计数信息。所述存储器控制电路单元还用以根据所述第一计数信息与对应于所述第一读取电压准位的预设计数信息调整所述第一读取电压准位。

在本发明的一范例实施例中，所述存储器控制电路单元还用以随机化原始数据以产生所述第一数据。

在本发明的一范例实施例中，所述存储器控制电路单元还用以根据以下方程式(1)获得对应于所述第一读取电压准位的所述预设计数信息：

C＝i×(N/M) (1)，

在方程式(1)中，参数C代表对应于所述第一读取电压准位的所述预设计数信息，参数i代表对应于所述第一读取电压准位的索引值，参数N代表所述第一记忆胞的总数，且参数M代表所述状态的总数。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一计数信息与对应于所述第一读取电压准位的所述预设计数信息调整所述第一读取电压准位的操作包括：根据所述第一计数信息与所述预设计数信息决定第一调整值；以及根据所述第一调整值调整所述第一读取电压准位。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一调整值调整所述第一读取电压准位的操作包括：根据所述第一调整值发送第二单阶读取指令序列以指示使用多个第二读取电压准位读取经程序化的第一记忆胞；根据对应于所述第二单阶读取指令序列的读取结果决定第二调整值；以及根据所述第一调整值与所述第二调整值调整所述第一读取电压准位。

本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制包括多个记忆胞的可复写式非易失性存储器模块。所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以发送写入指令序列以指示将第一数据程序化至所述多个记忆胞中的多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态，其中所述状态分别对应于预设比特值。所述存储器管理电路还用以发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞。所述存储器管理电路还用以根据对应于所述第一单阶读取指令序列的读取结果获得对应于所述第一读取电压准位的第一计数信息。所述存储器管理电路还用以根据所述第一计数信息与对应于所述第一读取电压准位的预设计数信息调整所述第一读取电压准位。

在本发明的一范例实施例中，所述存储器管理电路还用以随机化原始数据以产生所述第一数据。

在本发明的一范例实施例中，对应于所述第一读取电压准位的所述预设计数信息反映预设记忆胞计数。

在本发明的一范例实施例中，对应于所述第一读取电压准位的所述预设计数信息的数值正相关于所述第一记忆胞的总数，且对应于所述第一读取电压准位的所述预设计数信息的所述数值负相关于所述状态的总数。

在本发明的一范例实施例中，所述存储器管理电路还用以根据以下方程式(1)获得对应于所述第一读取电压准位的所述预设计数信息：

C＝i×(N/M) (1)，

在方程式(1)中，参数C代表对应于所述第一读取电压准位的所述预设计数信息，参数i代表对应于所述第一读取电压准位的索引值，参数N代表所述第一记忆胞的总数，且参数M代表所述状态的总数。

在本发明的一范例实施例中，对于所述第一读取电压准位的所述第一计数信息反映经程序化的第一记忆胞中，电压准位不大于所述第一读取电压准位的至少一记忆胞的数目。

在本发明的一范例实施例中，所述存储器管理电路根据所述第一计数信息与对应于所述第一读取电压准位的所述预设计数信息调整所述第一读取电压准位的操作包括：根据所述第一计数信息与所述预设计数信息决定第一调整值；以及根据所述第一调整值调整所述第一读取电压准位。

在本发明的一范例实施例中，所述存储器管理电路根据所述第一计数信息与所述预设计数信息调整所述第一读取电压准位的操作包括：根据所述第一调整值发送第二单阶读取指令序列以指示使用多个第二读取电压准位读取经程序化的第一记忆胞；根据对应于所述第二单阶读取指令序列的读取结果决定第二调整值；以及根据所述第一调整值与所述第二调整值调整所述第一读取电压准位。

本发明的另一范例实施例提供一种存储器管理方法，其用于包括可复写式非易失性存储器模块的存储器储存装置。所述可复写式非易失性存储器模块包括多个记忆胞，且所述存储器管理方法包括：在第一读取模式下，发送第一单阶读取指令序列以指示使用第一读取电压准位读取所述记忆胞中经程序化的多个第一记忆胞，其中所述第一单阶读取指令序列的回应信息包括用于调整所述第一读取电压准位的第一计数信息；以及在所述第一读取模式下，发送第一通用读取指令序列以指示使用经调整的所述第一读取电压准位读取所述第一记忆胞，其中所述第一通用读取指令序列的回应信息用于产生由主机系统请求的读取数据。

在本发明的一范例实施例中，所述的存储器管理方法还包括：在第二读取模式下，发送至少一第二通用读取指令序列以指示使用多个第三读取电压准位读取所述第一记忆胞，其中所述第二通用读取指令序列的回应信息用于产生由所述主机系统请求的所述读取数据，且所述第三读取电压准位的数目大于所述第一读取电压准位的数目。

基于上述，在将第一数据程序化至第一记忆胞后，第一记忆胞会具有多个状态。在使用第一读取电压准位来读取此些第一记忆胞后，根据对应于第一单阶读取指令序列的读取结果，对应于第一读取电压准位的第一计数信息可被获得。然后，根据第一计数信息与对应于第一读取电压准位的预设计数信息，第一读取电压准位可被自动地调整。藉此，即便记忆胞的临界电压分布发生严重偏移，用来从记忆胞中读取数据的读取电压准位也可有效地被校正，进而延长存储器储存装置的使用寿命。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所示出的主机系统、存储器储存装置及输入/输出(I/O)装置的示意图。

图2是根据本发明的另一范例实施例所示出的主机系统、存储器储存装置及I/O装置的示意图。

图3是根据本发明的另一范例实施例所示出的主机系统与存储器储存装置的示意图。

图4是根据本发明的一范例实施例所示出的存储器储存装置的概要方块图。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

图7是根据本发明的一范例实施例所示出的记忆胞的临界电压分布的示意图。

图8是根据本发明的一范例实施例所示出的校正第一读取电压准位的示意图。

图9是根据本发明的一范例实施例所示出的读取电压准位的索引值与相应的预设计数信息的示意图。

图10是根据本发明的一范例实施例所示出的使用多个第二读取电压准位读取第一记忆胞的示意图。

图11是根据本发明的一范例实施例所示出的存储器管理方法的流程图。

【符号说明】

10、30：存储器储存装置

11、31：主机系统

110：系统总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：U盘

202：存储卡

203：固态硬盘

204：无线存储器储存装置

205：全球定位系统模块

206：网路接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式储存装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装储存装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

502：存储器管理电路

504：主机接口

506：存储器接口

508：错误检查与校正电路

510：缓冲存储器

512：电源管理电路

601：储存区

602：替换区

610(0)～610(B)：物理单元

612(0)～612(C)：逻辑单元

700～707、710～717：状态

901：表格信息

1001～1006：电压范围

1030：软比特信息

S1101：步骤(将第一数据程序化至多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态)

S1102：步骤(发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞)

S1103：步骤(根据对应于第一单阶读取指令序列的读取结果获得对应于第一读取电压准位的第一计数信息)

S1104：步骤(根据第一计数信息与对应于第一读取电压准位的预设计数信息调整第一读取电压准位)

具体实施方式

一般而言，存储器储存装置(也称，存储器储存系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。

图1是根据本发明的一范例实施例所示出的主机系统、存储器储存装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器储存装置及I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器储存装置10连接。例如，主机系统11可经由数据传输接口114将数据储存至存储器储存装置10或从存储器储存装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器储存装置10。存储器储存装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器储存装置204。无线存储器储存装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器储存装置、无线传真(WiFi)存储器储存装置、蓝牙(Bluetooth)存储器储存装置或低功耗蓝牙存储器储存装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器储存装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网路接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器储存装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器储存装置配合以储存数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器储存装置的示意图。请参照图3，在另一范例实施例中，也可以是数码相机、摄像机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器储存装置30可为其所使用的安全数码(Secure Digital,SD)卡32、小型快速(Compact Flash,CF)卡33或嵌入式储存装置34等各式非易失性存储器储存装置。嵌入式储存装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)储存装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式储存装置。

图4是根据本发明的一范例实施例所示出的存储器储存装置的概要方块图。

请参照图4，存储器储存装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器储存装置10连接至主机系统11。在本范例实施例中，连接接口单元402是相容于串行高级附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(MemoryStick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快速存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实际操作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以储存主机系统11所写入的数据。可复写式非易失性存储器模块406可以是多阶记忆胞(MultiLevel Cell,MLC)NAND型快速存储器模块(即，一个记忆胞中可储存2个比特的快速存储器模块)、复数阶记忆胞(Triple Level Cell，TLC)NAND型快速存储器模块(即，一个记忆胞中可储存3个比特的快速存储器模块)、单阶记忆胞(Single Level Cell,SLC)NAND型快速存储器模块(即，一个记忆胞中可储存1个比特的快速存储器模块)、其他快速存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个记忆胞是以电压(以下也称为临界电压)的改变来储存一或多个比特。具体来说，每一个记忆胞的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变记忆胞的临界电压。此改变记忆胞的临界电压的操作也称为“把数据写入至记忆胞”或“程序化(programming)记忆胞”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个记忆胞具有多个储存状态。通过施予读取电压可以判断一个记忆胞是属于哪一个储存状态，藉此取得此记忆胞所储存的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的记忆胞会构成多个物理程序化单元，并且此些物理程序化单元会构成多个物理抹除单元。具体来说，同一条字元线上的记忆胞会组成一或多个物理程序化单元。若每一个记忆胞可储存2个以上的比特，则同一条字元线上的物理程序化单元至少可被分类为下物理程序化单元与上物理程序化单元。例如，一记忆胞的最低有效比特(Least Significant Bit，LSB)是属于下物理程序化单元，并且一记忆胞的最高有效比特(Most Significant Bit，MSB)是属于上物理程序化单元。一般来说，在MLC NAND型快速存储器中，下物理程序化单元的写入速度会大于上物理程序化单元的写入速度，和/或下物理程序化单元的可靠度是高于上物理程序化单元的可靠度。

在本范例实施例中，物理程序化单元为程序化的最小单元。即，物理程序化单元为写入数据的最小单元。例如，物理程序化单元为物理页面(page)或是物理扇(sector)。若物理程序化单元为物理页面，则此些物理程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个物理扇，用以储存使用者数据，而冗余比特区用以储存系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个物理扇，且一个物理扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的物理扇，并且每一个物理扇的大小也可以是更大或更小。另一方面，物理抹除单元为抹除的最小单位。也即，每一物理抹除单元含有最小数目的一并被抹除的记忆胞。例如，物理抹除单元为物理区块(block)。

图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器储存装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实际操作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器储存装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令也可以程序码型式储存于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将储存于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令也可以一硬件型式来实际操作。例如，存储器管理电路502包括微控制器、记忆胞管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。记忆胞管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。记忆胞管理电路用以管理可复写式非易失性存储器模块406的记忆胞或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是连接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器储存装置10的电源。

图6是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

请参照图6，存储器管理电路502会将可复写式非易失性存储器模块406的物理单元610(0)～610(B)逻辑地分组至储存区601与替换区602。储存区601中的物理单元610(0)～610(A)是用以储存数据，而替换区602中的物理单元610(A+1)～610(B)则是用以替换储存区601中损坏的物理单元。例如，若从某一个物理单元中读取的数据所包含的错误过多而无法被更正时，此物理单元会被视为是损坏的物理单元。须注意的是，若替换区602中没有可用的物理抹除单元，则存储器管理电路502可能会将整个存储器储存装置10宣告为写入保护(write protect)状态，而无法再写入数据。

在本范例实施例中，每一个物理单元是指一个物理抹除单元。然而，在另一范例实施例中，一个物理单元也可以是指一个物理地址、一个物理程序化单元或由多个连续或不连续的物理地址组成。存储器管理电路502会配置逻辑单元612(0)～612(C)以映射储存区601中的物理单元610(0)～610(A)。在本范例实施例中，每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一者可被映射至一或多个物理单元。

存储器管理电路502会将逻辑单元与物理单元之间的映射关系(也称为逻辑-物理地址映射关系)记录于至少一逻辑-物理地址映射表。当主机系统11欲从存储器储存装置10读取数据或写入数据至存储器储存装置10时，存储器管理电路502可根据此逻辑-物理地址映射表来执行对于存储器储存装置10的数据存取操作。

在以下范例实施例中，是以TLC NAND型快速存储器模块作为可复写式非易失性存储器模块406的类型进行说明。然而，在另一范例实施例中，相同或相似的操作也可以应用于MLC NAND型或其他类型的快速存储器模块。

在一范例实施例中，在将某一数据(也称为原始数据)储存至可复写式非易失性存储器模块406中的一或多个物理单元(也称为第一物理单元)之前，存储器管理电路502会对原始数据执行一个随机化操作，以将原始数据随机化为另一数据(也称为第一数据)。例如，经过随机化操作后，原始数据中的比特“0”与“1”的数目可能会趋于一致(即相等或接近)。

在一范例实施例中，存储器管理电路502会发送一写入指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406将经随机化的原始数据(即第一数据)程序化至第一物理单元中的多个记忆胞(也称为第一记忆胞)。藉此，经程序化的第一记忆胞可能会被平均地程序化为储存比特“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。

须注意的是，在一范例实施例中，原始数据是来自于主机系统11且带有欲储存至存储器储存装置10的数据。因此，原始数据可经过随机化再进行储存。在一范例实施例中，原始数据的比特数与第一数据的比特数相同。然而，在另一范例实施例中，原始数据可视为是用于产生第一数据的种子，且原始数据可不来自于主机系统11。因此，原始数据的比特数与第一数据的比特数可以不同。

图7是根据本发明的一范例实施例所示出的记忆胞的临界电压分布的示意图。图7表示在根据第一数据程序化可复写式非易失性存储器模块406中的第一记忆胞之后，经程序化的第一记忆胞的临界电压分布，其中横轴代表记忆胞的临界电压，而纵轴代表记忆胞个数。

请参照图7，在本范例实施例中，经程序化的第一记忆胞具有8个状态700～707。属于状态700的记忆胞用以储存比特“111”。属于状态701的记忆胞用以储存比特“110”。属于状态702的记忆胞用以储存比特“100”。属于状态703的记忆胞用以储存比特“101”。属于状态704的记忆胞用以储存比特“001”。属于状态705的记忆胞用以储存比特“000”。属于状态706的记忆胞用以储存比特“010”。属于状态707的记忆胞用以储存比特“011”。换言之，状态700～707分别对应于预设比特值“111”、“110”、“100”、“101”、“001”、“000”、“010”及“011”。然而，在另一范例实施例中，状态700～707的数目可以被调整，且每一个状态所对应的预设比特值也可以被调整。

须注意的是，在一范例实施例中，第一记忆胞是平均地分散至属于状态700～707。也即，若第一记忆胞的总数为N，且状态700～707的总数为M(即8)，则属于状态700～707中每一个状态的记忆胞的总数预设皆为N/M(即N/8)。

当欲读取数据时，读取电压准位V_H1～V_H7可被施加至第一记忆胞，以读取至少部分的第一记忆胞所储存的数据。换言之，通过依序施加读取电压准位V_H1～V_H7至第一记忆胞，第一记忆胞中的某一个记忆胞可以被决定为是属于状态700～707的其中之一，进而获得此记忆胞所储存的数据。例如，在依序施加读取电压准位V_H1～V_H7至第一记忆胞后，若某一个记忆胞可被读取电压准位V_H5导通但不能被读取电压准位V_H4导通，表示此记忆胞的临界电压介于读取电压准位V_H4与V_H5之间。因此，可判定此记忆胞是属于状态704且用以储存比特“001”。

然而，随着第一记忆胞的使用时间增加和/或操作环境改变，第一记忆胞可能会发生性能衰退(degradation)。在发生性能衰退后，状态700～707可能会逐渐相互靠近甚至相互重迭。此外，状态700～707也可能变得更平坦。例如，状态710～717用来表示性能衰退后的第一记忆胞的临界电压分布。

在发生性能衰退后，读取电压准位V_H1～V_H7相对于状态710～717发生严重地偏移(或者状态710～717相对于读取电压准位V_H1～V_H7发生严重地偏移)，如图7所示。若持续使用未经校正的读取电压准位V_H1～V_H7来读取此些第一记忆胞，许多记忆胞的状态会被误判，进而导致从第一记忆胞中读取的数据存在许多错误。若读取的数据中包含太多错误，则此数据可能无法成功地被解码并输出。

此外，由于第一记忆胞所具有的状态的数目较多，导致每一个状态彼此距离很近且占用的电压范围较窄，从而可能提高读取电压准位的校正难度。在某些情况下，甚至可能在执行读取电压准位校正后，使经校正的读取电压准位更加远离正确的电压位置。以图7的读取电压准位V_H6为例，在发生记忆胞的性能衰退后，读取电压准位V_H6从原先位于状态705与706之间的电压位置偏移至更靠近状态717。因此，若使用通用的读取电压校正机制，有可能会将读取电压准位V_H6错误地校正至状态716与717之间的电压位置，使得经校正的读取电压准位V_H6更加远离正确的电压位置(即状态715与716之间的电压位置)。

在一范例实施例中，在将第一数据程序化至第一记忆胞后，存储器管理电路502会发送一读取指令序列(也称为第一单阶读取指令序列)至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用某一读取电压准位(也称为第一读取电压准位)来读取第一记忆胞。根据对应于第一单阶读取指令序列的读取结果，存储器管理电路502会获得对应于第一读取电压准位的计数信息(也称为第一计数信息)。根据第一计数信息与对应于第一读取电压准位的预设计数信息，存储器管理电路502会调整第一读取电压准位。

在一范例实施例中，对应于第一读取电压准位的第一计数信息可反映经程序化的第一记忆胞中，电压准位不大于第一读取电压准位的至少一记忆胞的数目。或者，从另一角度来看，对应于第一读取电压准位的第一计数信息可反映经程序化的第一记忆胞中，可被第一读取电压准位导通的至少一记忆胞的数目。

图8是根据本发明的一范例实施例所示出的校正第一读取电压准位的示意图。请参照图8，假设第一读取电压准位为读取电压准位V_H7，则在发送第一单阶读取指令序列以指示使用读取电压准位V_H7来读取第一记忆胞后，根据对应于第一单阶读取指令序列的读取结果，对应于读取电压准位V_H7的第一计数信息可被获得。例如，对应于读取电压准位V_H7的第一计数信息可反映经程序化的第一记忆胞中，电压准位不大于读取电压准位V_H7的至少一记忆胞的数目。以图8为例，对应于读取电压准位V_H7的第一计数信息可反映以斜线标示的区域所涵盖的记忆胞的总数。例如，假设有1000个记忆胞可以被读取电压准位V_H7导通，则可获得对应于读取电压准位V_H7的第一计数信息为1000。

在一范例实施例中，对应于第一读取电压准位的预设计数信息可反映对应于第一读取电压准位的一个预设记忆胞计数。在一范例实施例中，对应于第一状态的预设计数信息的数值正相关于第一记忆胞的总数，且对应于第一状态的预设计数信息的数值负相关于第一记忆胞的状态的总数。

图9是根据本发明的一范例实施例所示出的读取电压准位的索引值与相应的预设计数信息的示意图。请参照图7与图9，表格信息901记载了索引值分别为1～7的读取电压准位V_H1～V_H7所对应的预设计数信息。其中，N为第一记忆胞的总数，而M为状态700～707(或者状态710～717)的总数(即8)。例如，假设第一读取电压准位为读取电压准位V_H7，则对应于读取电压准位V_H7的预设计数信息可为7×(N/8)。

在一范例实施例中，存储器管理电路502可根据以下方程式(1)来获得对应于第一读取电压准位的预设计数信息：

C＝i×(N/M)(1)

在方程式(1)中，参数C代表对应于第一读取电压准位的预设计数信息，参数i代表对应于第一读取电压准位的索引值，参数N代表第一记忆胞的总数，且参数M代表第一记忆胞的状态的总数。此外，存储器管理电路502也可根据方程式(1)来建立表格信息901。

在一范例实施例中，对应于第一读取电压准位的第一计数信息与对应于第一读取电压准位的预设计数信息之间的差值则可反映出第一记忆胞的临界电压分布相对于第一读取电压准位的偏移程度。也即，若此差值越大，表示第一记忆胞的临界电压分布的偏移程度越大。反之，若此差值越小，表示第一记忆胞的临界电压分布的偏移程度越小。此外，此差值的正负值则可反映在校正第一读取电压准位时，第一读取电压准位的电压值需要增加或减少。

在一范例实施例中，存储器管理电路502可根据对应于第一读取电压准位的第一计数信息与对应于第一状态的预设计数信息决定一个调整值(也称为第一调整值)。此第一调整值可反映出对应于第一读取电压准位的第一计数信息与对应于第一读取电压准位的预设计数信息之间的差值。例如，此第一调整值可正相关于此差值。也即，若此差值越大，则此第一调整值也可越大。

以图8为例，根据对应于读取电压准位V_H7的第一计数信息与对应于读取电压准位V_H7的预设计数信息，第一调整值ΔV可被获得。例如，存储器管理电路502可根据对应于读取电压准位V_H7的第一计数信息与对应于读取电压准位V_H7的预设计数信息之间的差值来获得第一调整值ΔV。例如，存储器管理电路502可将此差值乘上一个电压调整参数以获得第一调整值ΔV。存储器管理电路502可根据第一调整值ΔV来调整读取电压准位V_H7。例如，在对应于读取电压准位V_H7的第一计数信息(例如1000)大于对应于读取电压准位V_H7的预设计数信息(例如900)的情况下，存储器管理电路502可将读取电压准位V_H7的电压值减去此第一调整值ΔV以获得新的读取电压准位V_H7’。相对于读取电压准位V_H7，新的读取电压准位V_H7’更加靠近状态716与717之间的电压位置。因此，相对于读取电压准位V_H7，使用新的读取电压准位V_H7’来从第一记忆胞读取数据将可有效减少数据中错误比特的数目。

在一范例实施例中，在获得第一调整值之后，存储器管理电路502还可根据第一调整值发送至少一读取指令序列(也称为第二单阶读取指令序列)至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用多个读取电压准位(也称为第二读取电压准位)来读取第一记忆胞。根据对应于第二单阶读取指令序列的读取结果，存储器管理电路502可决定另一个调整值(也称为第二调整值)。存储器管理电路502可根据第一调整值与第二调整值来调整第一读取电压准位。

图10是根据本发明的一范例实施例所示出的使用多个第二读取电压准位读取第一记忆胞的示意图。请参照图10，在一范例实施例中，根据第二单阶读取指令序列，多个读取电压准位V_S1～V_S5可被用来读取第二记忆胞，且读取电压准位V_S1～V_S5可以是根据读取电压准位V_H7与第一调整值ΔV(或者读取电压准位VH7’)而决定。根据读取电压准位V_S1～V_S5的读取结果，包含软比特SB1～SB5的软比特信息1030可被获得。根据软比特信息1030，电压准位分别包含于电压范围1001～1006中的记忆胞的数目可被获得。根据所统计的数目，一个第二调整值可进一步被决定并且被用于调整第一读取电压准位。例如，经统计后若判定电压准位包含于电压范围1003的记忆胞的数目最少，则一个第二调整值可被产生并且被用于进一步将读取电压准位VH7’调整至等于或接近电压范围1003的中心位置。

从另一角度来看，图8的范例实施例中的读取电压准位调整操作可被视为是读取电压准位的粗调操作，而图10的范例实施例中的读取电压准位调整操则可被视为是读取电压准位的细调操作。在图8的范例实施例中，第一调整值可先被决定。根据第一调整值，读取电压准位V_S1～V_S5的电压值可以被概略地决定。例如，图10中的读取电压准位V_S3的电压值可相同或接近图8的新的读取电压准位V_H7’。尔后，根据使用读取电压准位V_S1～V_S5的读取结果(即软比特信息1030)，新的读取电压准位V_H7’可根据第二调整值而进一步被调整至位于电压范围1003内的电压位置(即V形处)。藉此，相对于单纯使用第一调整值来调整第一读取电压准位，经第二调整值调整过的第一读取电压准位可更为精确地被定位于状态716与717之间。

须注意的是，在一范例实施例的第一读取电压准位调整操作中，图8的范例实施例的读取电压准位的粗调操作可被执行，而图10的范例实施例的读取电压准位的细调操作可不被执行。然而，在另一范例实施例的第一读取电压准位调整操作中，图8的范例实施例的读取电压准位的粗调操作以及图10的范例实施例的读取电压准位的细调操作可依序执行。

在一范例实施例中，第一读取电压准位的调整操作可以是在对于从第一记忆胞读取的数据执行的解码操作失败后执行。或者，在一范例实施例中，第一读取电压准位的调整操作可以是在存储器储存装置10开机后、存储器储存装置10关机前、或于存储器储存装置10正常运行时于背景执行。

在一范例实施例中，图7的读取电压准位V_H1～V_H7也称为硬决策读取电压准位，而图10的读取电压准位V_S1～V_S5也称为软决策读取电压准位。在硬比特模式解码操作中，读取电压准位V_H1～V_H7会被施加至第一记忆胞，以从每一个记忆胞中读取用来代表此记忆胞所储存的比特值的硬比特。尔后，硬比特模式解码操作可解码此些硬比特以尝试更正错误。然而，在软比特模式解码操作中，读取电压准位V_S1～V_S5会被施加至第一记忆胞，以从每一个记忆胞中读取软比特以获得如图10所示的软比特信息1030。在软比特模式解码操作中，软比特信息可用于决定或更新解码信息。例如，根据软比特信息，待解码数据中的每一个比特所对应的对数可能性比值(log likelihood ratio,LLR)等可靠度信息可被决定或更新。尔后，对于待解码数据的软比特模式解码操作可根据所决定或更新的可靠度信息而执行。所属技术领域中的技术人员应当知晓如何使用硬比特与软比特来执行相应的解码操作，在此便不赘述。

在一范例实施例中，硬比特模式解码操作是在第一读取模式中执行，而软比特模式解码操作是在第二读取模式中执行。在第一读取模式中，存储器管理电路502可发送第一单阶读取指令序列以指示可复写式非易失性存储器模块406使用第一读取电压准位读取经程序化的多个第一记忆胞，且可复写式非易失性存储器模块406对应于第一单阶读取指令序列而回传的回应信息包括用于调整第一读取电压准位的第一计数信息。关于如何根据第一计数信息调整第一读取电压准位已详述于上，在此便不重复赘述。

在第一读取模式中，存储器管理电路502还可发送通用读取指令序列(也称为第一通用读取指令序列)以指示可复写式非易失性存储器模块406使用经调整的第一读取电压准位读取所述第一记忆胞。须注意的是，通用读取指令序列是指用于读取由主机系统11请求的读取数据的读取指令序列。也即，可复写式非易失性存储器模块406对应于第一通用读取指令序列而回传的回应信息是用于产生由主机系统11请求的读取数据。例如，当存储器管理电路502接收到来自主机系统11且指示读取包含第一记忆胞的某一物理单元的读取指令时，存储器管理电路502可响应于此读取指令而发送第一通用读取指令序列。在一范例实施例中，经由第一通用读取指令序列读取的数据(即硬比特)可通过硬比特模式解码操作执行解码，以更正数据中的错误。在确认数据的完整性(例如更正读取数据中的错误)后，存储器管理电路502可传送主机系统11所请求的读取数据给主机系统11。

须注意的是，虽然第一单阶读取指令序列与第一通用读取指令序列皆可于第一读取模式中发送给可复写式非易失性存储器模块406以指示读取相同的第一记忆胞，但第一单阶读取指令序列与第一通用读取指令序列的指令码不同，且经由第一单阶读取指令序列与第一通用读取指令序列读取的数据也不同。

在一范例实施例中，若硬比特模式解码操作失败(即硬比特模式解码操作未完全更正数据中的错误)，则可进入第二读取模式。在第二读取模式中，存储器管理电路502可发送至少一个通用读取指令序列(也称为第二通用读取指令序列)以指示使用多个读取电压准位(也称为第三读取电压准位)读取所述多个第一记忆胞。须注意的是，可复写式非易失性存储器模块406对应于第二通用读取指令序列而回传的回应信息同样是用于产生由主机系统11请求的读取数据，且第三读取电压准位的数目(例如5)会大于第一读取电压准位的数目(例如1)。例如，在第二读取模式中，可复写式非易失性存储器模块406可使用多个软决策读取电压准位(即第三读取电压准位)(类似于图10的读取电压准位V_S1～V_S5)来读取第一记忆胞以获得用于软比特模式解码操作的软比特信息。在软比特模式解码操作中，软比特信息可用于解码从第一记忆胞中读取的数据以更正数据中的错误。在确认数据的完整性(例如更正读取数据中的错误)后，存储器管理电路502可传送主机系统11所请求的读取数据给主机系统11。

虽然前述范例实施例是以图7中的读取电压准位V_H7作为第一读取电压准位的范例进行说明，然而，在另一范例实施例中，第一读取电压准位也可以是指图7中的读取电压准位V_H1～V_H6中的任一者，本发明不加以限制。例如，在一范例实施例中，假设第一读取电压准位为图7中的读取电压准位V_H3，则在使用读取电压准位V_H3来读取第一记忆胞以获得对应于读取电压准位V_H3的第一计数信息并根据图9的表格信息901(或方程式(1))获得相应的预设计数信息后，读取电压准位V_H3可根据所获得的第一计数信息与所获得的预设计数信息而被调整。相关操作细节在此不重复赘述。

图11是根据本发明的一范例实施例所示出的存储器管理方法的流程图。请参照图11，在步骤S1101中，将第一数据程序化至多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态，且所述多个状态分别对应于预设比特值。在步骤S1102中，发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞。在步骤S1103中，根据对应于第一单阶读取指令序列的读取结果获得对应于第一读取电压准位的第一计数信息。在步骤S1104中，根据第一计数信息与对应于第一读取电压准位的预设计数信息调整第一读取电压准位。

然而，图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图11中各步骤可以实际操作为多个程序码或是电路，本发明不加以限制。此外，图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，在将第一数据程序化至第一记忆胞后，第一记忆胞会具有多个状态。在使用第一读取电压准位来读取此些第一记忆胞后，根据对应于第一单阶读取指令序列的读取结果，对应于第一读取电压准位的第一计数信息可被获得。然后，根据第一计数信息与对应于第一读取电压准位的预设计数信息，第一读取电压准位可被自动地调整。此外，在调整第一读取电压准位的操作中，可以仅执行粗调操作或者将粗调操作搭配细调操作执行。藉此，即便记忆胞的临界电压分布发生严重偏移，用来从记忆胞中读取数据的读取电压准位也可有效地被校正，进而延长存储器储存装置的使用寿命。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的改动与润饰，故本发明的保护范围当视后权利要求所界定的范围为准。

Claims (26)

1.一种存储器管理方法，其特征在于，用于包括可复写式非易失性存储器模块的存储器储存装置，其中所述可复写式非易失性存储器模块包括多个记忆胞，所述存储器管理方法包括：

将第一数据程序化至所述多个记忆胞中的多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态，其中所述多个状态分别对应于预设比特值；

发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞；

根据对应于所述第一单阶读取指令序列的读取结果获得对应于所述第一读取电压准位的第一计数信息；

根据所述第一计数信息发送第二单阶读取指令序列以指示使用多个第二读取电压准位读取经程序化的第一记忆胞，其中所述多个第二读取电压准位划分出多个电压范围；

根据对应于所述第二单阶读取指令序列的读取结果获得第二计数信息，其中所述第二计数信息反映电压准位落于所述多个电压范围的其中之一内的至少一记忆胞的数目；以及

根据所述第一计数信息、所述第二计数信息与对应于所述第一读取电压准位的预设计数信息调整所述第一读取电压准位。

2.如权利要求1所述的存储器管理方法，还包括：

随机化原始数据以产生所述第一数据。

3.如权利要求1所述的存储器管理方法，其中对应于所述第一读取电压准位的所述预设计数信息反映预设记忆胞计数。

4.如权利要求1所述的存储器管理方法，其中对应于所述第一读取电压准位的所述预设计数信息的数值正相关于所述多个第一记忆胞的总数，且对应于所述第一读取电压准位的所述预设计数信息的所述数值负相关于所述多个状态的总数。

5.如权利要求1所述的存储器管理方法，还包括：

根据以下方程式(1)获得对应于所述第一读取电压准位的所述预设计数信息：

C＝i×(N/M) (1)，

在方程式(1)中，参数C代表对应于所述第一读取电压准位的所述预设计数信息，参数i代表对应于所述第一读取电压准位的索引值，参数N代表所述多个第一记忆胞的总数，且参数M代表所述多个状态的总数。

6.如权利要求1所述的存储器管理方法，其中对应于所述第一读取电压准位的所述第一计数信息反映经程序化的第一记忆胞中，电压准位不大于所述第一读取电压准位的至少一记忆胞的数目。

7.如权利要求1所述的存储器管理方法，其中根据所述第一计数信息、所述第二计数信息与对应于所述第一读取电压准位的所述预设计数信息调整所述第一读取电压准位的步骤包括：

根据所述第一计数信息与所述预设计数信息决定第一调整值；以及

根据所述第一调整值与所述第二计数信息调整所述第一读取电压准位。

8.如权利要求7所述的存储器管理方法，其中根据所述第一调整值与所述第二计数信息调整所述第一读取电压准位的步骤包括：

根据所述第二计数信息决定第二调整值；以及

根据所述第一调整值与所述第二调整值调整所述第一读取电压准位。

9.一种存储器储存装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个记忆胞；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以发送写入指令序列以指示将第一数据程序化至所述多个记忆胞中的多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态，其中所述多个状态分别对应于预设比特值，

其中所述存储器控制电路单元还用以发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞，

其中所述存储器控制电路单元还用以根据对应于所述第一单阶读取指令序列的读取结果获得对应于所述第一读取电压准位的第一计数信息，

其中所述存储器控制电路单元还用以根据所述第一计数信息发送第二单阶读取指令序列以指示使用多个第二读取电压准位读取经程序化的第一记忆胞，其中所述多个第二读取电压准位划分出多个电压范围，

其中所述存储器控制电路单元还用以根据对应于所述第二单阶读取指令序列的读取结果获得第二计数信息，其中所述第二计数信息反映电压准位落于所述多个电压范围的其中之一内的至少一记忆胞的数目，

其中所述存储器控制电路单元还用以根据所述第一计数信息、所述第二计数信息与对应于所述第一读取电压准位的预设计数信息调整所述第一读取电压准位。

10.如权利要求9所述的存储器储存装置，其中所述存储器控制电路单元还用以随机化原始数据以产生所述第一数据。

11.如权利要求9所述的存储器储存装置，其中对应于所述第一读取电压准位的所述预设计数信息反映预设记忆胞计数。

12.如权利要求9所述的存储器储存装置，其中对应于所述第一读取电压准位的所述预设计数信息的数值正相关于所述多个第一记忆胞的总数，且对应于所述第一读取电压准位的所述预设计数信息的所述数值负相关于所述多个状态的总数。

13.如权利要求9所述的存储器储存装置，其中所述存储器控制电路单元还用以根据以下方程式(1)获得对应于所述第一读取电压准位的所述预设计数信息：

C＝i×(N/M) (1)，

在方程式(1)中，参数C代表对应于所述第一读取电压准位的所述预设计数信息，参数i代表对应于所述第一读取电压准位的索引值，参数N代表所述多个第一记忆胞的总数，且参数M代表所述多个状态的总数。

14.如权利要求9所述的存储器储存装置，其中对于所述第一读取电压准位的所述第一计数信息反映经程序化的第一记忆胞中，电压准位不大于所述第一读取电压准位的至少一记忆胞的数目。

15.如权利要求9所述的存储器储存装置，其中所述存储器控制电路单元根据所述第一计数信息、所述第二计数信息与对应于所述第一读取电压准位的所述预设计数信息调整所述第一读取电压准位的操作包括：

根据所述第一计数信息与所述预设计数信息决定第一调整值；以及

根据所述第一调整值与所述第二计数信息调整所述第一读取电压准位。

16.如权利要求15所述的存储器储存装置，其中所述存储器控制电路单元根据所述第一调整值与所述第二计数信息调整所述第一读取电压准位的操作包括：

根据所述第二计数信息决定第二调整值；以及

根据所述第一调整值与所述第二调整值调整所述第一读取电压准位。

17.一种存储器控制电路单元，其特征在于，用于控制包括多个记忆胞的可复写式非易失性存储器模块，所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；以及

存储器管理电路，连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以发送写入指令序列以指示将第一数据程序化至所述多个记忆胞中的多个第一记忆胞，以使经程序化的第一记忆胞具有多个状态，其中所述多个状态分别对应于预设比特值，

其中所述存储器管理电路还用以发送第一单阶读取指令序列以指示使用第一读取电压准位读取经程序化的第一记忆胞，

其中所述存储器管理电路还用以根据对应于所述第一单阶读取指令序列的读取结果获得对应于所述第一读取电压准位的第一计数信息，

其中所述存储器管理电路还用以根据所述第一计数信息发送第二单阶读取指令序列以指示使用多个第二读取电压准位读取经程序化的第一记忆胞，其中所述多个第二读取电压准位划分出多个电压范围，

其中所述存储器管理电路还用以根据对应于所述第二单阶读取指令序列的读取结果获得第二计数信息，其中所述第二计数信息反映电压准位落于所述多个电压范围的其中之一内的至少一记忆胞的数目，

其中所述存储器管理电路还用以根据所述第一计数信息、所述第二计数信息与对应于所述第一读取电压准位的预设计数信息调整所述第一读取电压准位。

18.如权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以随机化原始数据以产生所述第一数据。

19.如权利要求17所述的存储器控制电路单元，其中对应于所述第一读取电压准位的所述预设计数信息反映预设记忆胞计数。

20.如权利要求17所述的存储器控制电路单元，其中对应于所述第一读取电压准位的所述预设计数信息的数值正相关于所述多个第一记忆胞的总数，且对应于所述第一读取电压准位的所述预设计数信息的所述数值负相关于所述多个状态的总数。

21.如权利要求17所述的存储器控制电路单元，其中所述存储器管理电路还用以根据以下方程式(1)获得对应于所述第一读取电压准位的所述预设计数信息：

C＝i×(N/M) (1)，

在方程式(1)中，参数C代表对应于所述第一读取电压准位的所述预设计数信息，参数i代表对应于所述第一读取电压准位的索引值，参数N代表所述多个第一记忆胞的总数，且参数M代表所述多个状态的总数。

22.如权利要求17所述的存储器控制电路单元，其中对于所述第一读取电压准位的所述第一计数信息反映经程序化的第一记忆胞中，电压准位不大于所述第一读取电压准位的至少一记忆胞的数目。

23.如权利要求17所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一计数信息、所述第二计数信息与对应于所述第一读取电压准位的所述预设计数信息调整所述第一读取电压准位的操作包括：

根据所述第一计数信息与所述预设计数信息决定第一调整值；以及

根据所述第一调整值与所述第二计数信息调整所述第一读取电压准位。

24.如权利要求23所述的存储器控制电路单元，其中所述存储器管理电路根据所述第一调整值与所述第二计数信息调整所述第一读取电压准位的操作包括：

根据所述第二计数信息决定一第二调整值；以及

根据所述第一调整值与所述第二调整值调整所述第一读取电压准位。

25.一种存储器管理方法，其特征在于，用于包括可复写式非易失性存储器模块的存储器储存装置，其中所述可复写式非易失性存储器模块包括多个记忆胞，所述存储器管理方法包括：

在第一读取模式下，发送第一单阶读取指令序列以指示使用第一读取电压准位读取所述多个记忆胞中经程序化的多个第一记忆胞，其中所述第一单阶读取指令序列的回应信息包括用于调整所述第一读取电压准位的第一计数信息；

在所述第一读取模式下，根据所述第一计数信息发送第二单阶读取指令序列以指示使用多个第二读取电压准位读取经程序化的第一记忆胞，其中所述多个第二读取电压准位划分出多个电压范围，且所述第二单阶读取指令序列的回应信息包括用于调整所述第一读取电压准位的第二计数信息以及

在所述第一读取模式下，发送第一通用读取指令序列以指示使用经调整的所述第一读取电压准位读取所述多个第一记忆胞，其中所述第一通用读取指令序列的回应信息用于产生由主机系统请求的读取数据。

26.如权利要求25所述的存储器管理方法，还包括：

在第二读取模式下，发送至少一第二通用读取指令序列以指示使用多个第三读取电压准位读取所述多个第一记忆胞，其中所述至少一第二通用读取指令序列的回应信息用于产生由所述主机系统请求的所述读取数据，且所述多个第三读取电压准位的数目大于所述第一读取电压准位的数目。

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