CN108428464B - 解码方法、存储器储存装置及存储器控制电路单元 - Google Patents

Abstract

本发明的一范例实施例提供一种用于可复写式非易失性存储器模块的解码方法，包括：获得多个第一存储单元的使用状态信息；根据使用状态信息使用第一读取电压准位读取多个第二存储单元以获得至少一第一位元并使用第二读取电压准位读取第二存储单元以获得至少一第二位元，其中第一位元对应于第二存储单元中第一部分的存储单元的储存状态，第二位元对应于第二存储单元中第二部分的存储单元的储存状态，且第一读取电压准位不同于第二读取电压准位；以及解码包含第一位元与第二位元的多个第三位元。藉此，可提升解码效率。

Description

解码方法、存储器储存装置及存储器控制电路单元

技术领域

本发明涉及一种解码技术，且特别涉及一种解码方法、存储器储存装置及存储器控制电路单元。

背景技术

数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种便携式多媒体装置中。

数据是以电荷的形式存在于可复写式非易失性存储器模块的存储单元中。在可复写式非易失性存储器模块的使用过程中，存储单元中的电荷可能会因各种因素流失，进而导致存储单元的读取发生错误。因此，在某些存储器储存装置中，来自主机系统的数据会被编码然后再被储存。当主机系统欲读取此数据时，编码数据会被读取并解码以尝试更正其中的错误。然后，被解码并确认无误的数据才会被传送给主机系统。然而，在某些状况下，若所读取的数据中存在太多的错误，则此数据可能无法被成功地解码。特别是，若可复写式非易失性存储器模块包含三维结构的存储单元阵列，则更容易因存储单元之间的距离太近而加速存储单元中的电荷流失。

发明内容

有鉴于此，本发明提供一种解码方法、存储器储存装置及存储器控制电路单元，可提升解码效率。

本发明的一范例实施例提供一种解码方法，其用于包括多个存储单元的可复写式非易失性存储器模块，所述解码方法包括：获得所述多个存储单元中多个第一存储单元的使用状态信息；根据所述使用状态信息使用第一读取电压准位读取所述多个存储单元中多个第二存储单元以获得至少一第一位元并使用第二读取电压准位读取所述多个第二存储单元以获得至少一第二位元，其中所述至少一第一位元对应于所述多个第二存储单元中第一部分的存储单元的储存状态，所述至少一第二位元对应于所述多个第二存储单元中第二部分的存储单元的储存状态，且所述第一读取电压准位不同于所述第二读取电压准位；以及解码包含所述至少一第一位元与所述至少一第二位元的多个第三位元。

在本发明的一范例实施例中，获得所述多个存储单元中所述多个第一存储单元的所述使用状态信息的步骤包括：使用至少一第三读取电压准位读取所述多个第一存储单元以获得所述多个第一存储单元的所述使用状态信息。

在本发明的一范例实施例中，根据所述使用状态信息使用所述第一读取电压准位读取所述多个第二存储单元以获得所述至少一第一位元并使用所述第二读取电压准位读取所述多个第二存储单元以获得所述至少一第二位元的步骤包括：使用所述第一读取电压准位读取所述多个第二存储单元以获得多个第一候选位元；使用所述第二读取电压准位读取所述多个第二存储单元以获得多个第二候选位元；以及根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元。

在本发明的一范例实施例中，根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元的步骤包括：根据所述多个第一存储单元中符合第一使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第一候选存储单元；根据所述多个第一存储单元中符合第二使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第二候选存储单元；以及将所述多个第一候选位元中对应于所述至少一第一候选存储单元的至少一位元决定为所述至少一第一位元，并将所述多个第二候选位元中对应于所述至少一第二候选存储单元的至少一位元决定为所述至少一第二位元。

在本发明的一范例实施例中，所述的解码方法还包括：根据所述至少一第一候选存储单元的临界电压分布决定所述第一读取电压准位；以及根据所述至少一第二候选存储单元的临界电压分布决定所述第二读取电压准位。

在本发明的一范例实施例中，根据所述使用状态信息使用所述第一读取电压准位读取所述多个存储单元中所述多个第二存储单元以获得所述至少一第一位元并使用所述第二读取电压准位读取所述多个第二存储单元以获得所述至少一第二位元的步骤还包括：将所述多个第一候选位元暂存于第一缓冲区；从存有所述多个第一候选位元的所述第一缓冲区读取所述至少一第一位元并将所述至少一第一位元传送至第二缓冲区；将所述多个第二候选位元暂存于所述第一缓冲区；以及从存有所述多个第二候选位元的所述第一缓冲区读取所述至少一第二位元并将所述至少一第二位元传送至所述第二缓冲区，其中所述至少一第一位元与所述至少一第二位元在所述第二缓冲区中形成所述多个第三位元。

在本发明的一范例实施例中，所述多个第三位元还包括至少一第四位元，其对应于所述多个第二存储单元中第三部分的存储单元的储存状态。所述解码方法还包括：根据所述使用状态信息使用第四读取电压准位读取所述多个第二存储单元以获得所述至少第四位元，其中所述第四读取电压准位介于所述第一读取电压准位与所述第二读取电压准位之间。

本发明的另一范例实施例提供一种存储器储存装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个存储单元。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以获得所述多个存储单元中多个第一存储单元的使用状态信息。所述存储器控制电路单元还用以根据所述使用状态信息发送第一读取指令序列以指示使用第一读取电压准位读取所述多个存储单元中多个第二存储单元以获得至少一第一位元并发送第二读取指令序列以指示使用第二读取电压准位读取所述多个第二存储单元以获得至少一第二位元。所述至少一第一位元对应于所述多个第二存储单元中第一部分的存储单元的储存状态，所述至少一第二位元对应于所述多个第二存储单元中第二部分的存储单元的储存状态，且所述第一读取电压准位不同于所述第二读取电压准位。所述存储器控制电路单元还用以解码包含所述至少一第一位元与所述至少一第二位元的多个第三位元。

在本发明的一范例实施例中，所述存储器控制电路单元获得所述多个存储单元中所述多个第一存储单元的所述使用状态信息的操作包括：发送第三读取指令序列以指示使用至少一第三读取电压准位读取所述多个第一存储单元以获得所述多个第一存储单元的所述使用状态信息。

在本发明的一范例实施例中，所述第一读取指令序列用以指示使用所述第一读取电压准位读取所述多个第二存储单元以获得多个第一候选位元。所述第二读取指令序列用以指示使用所述第二读取电压准位读取所述多个第二存储单元以获得多个第二候选位元。所述存储器控制电路单元获得所述至少一第一位元与所述至少一第二位元的操作包括：根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元。

在本发明的一范例实施例中，所述存储器控制电路单元根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元的操作包括：根据所述多个第一存储单元中符合第一使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第一候选存储单元；根据所述多个第一存储单元中符合第二使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第二候选存储单元；以及将所述多个第一候选位元中对应于所述至少一第一候选存储单元的至少一位元决定为所述至少一第一位元并将所述多个第二候选位元中对应于所述至少一第二候选存储单元的至少一位元决定为所述至少一第二位元。

在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述至少一第一候选存储单元的临界电压分布决定所述第一读取电压准位。所述存储器控制电路单元还用以根据所述至少一第二候选存储单元的临界电压分布决定所述第二读取电压准位。

在本发明的一范例实施例中，所述存储器控制电路单元获得所述至少一第一位元与所述至少一第二位元的操作还包括：将所述多个第一候选位元暂存于第一缓冲区；从存有所述多个第一候选位元的所述第一缓冲区读取所述至少一第一位元并将所述至少一第一位元传送至第二缓冲区；将所述多个第二候选位元暂存于所述第一缓冲区；以及从存有所述多个第二候选位元的所述第一缓冲区读取所述至少一第二位元并将所述至少一第二位元传送至所述第二缓冲区，其中所述至少一第一位元与所述至少一第二位元在所述第二缓冲区中形成所述多个第三位元。

在本发明的一范例实施例中，所述多个第三位元还包括至少一第四位元，其对应于所述多个第二存储单元中第三部分的存储单元的储存状态。所述存储器控制电路单元还用以根据所述使用状态信息发送第四读取指令序列以指示使用第四读取电压准位读取所述多个第二存储单元以获得所述至少一第四位元，其中所述第四读取电压准位介于所述第一读取电压准位与所述第二读取电压准位之间。

本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制包括多个存储单元的可复写式非易失性存储器模块，所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以连接至一主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述错误检查与校正电路。所述存储器管理电路用以获得所述多个存储单元中多个第一存储单元的使用状态信息。所述存储器管理电路还用以根据所述使用状态信息发送第一读取指令序列以指示使用第一读取电压准位读取所述多个存储单元中多个第二存储单元以获得至少一第一位元并发送第二读取指令序列以指示使用第二读取电压准位读取所述多个第二存储单元以获得至少一第二位元。所述至少一第一位元对应于所述多个第二存储单元中第一部分的存储单元的储存状态，所述至少一第二位元对应于所述多个第二存储单元中第二部分的存储单元的储存状态，且所述第一读取电压准位不同于所述第二读取电压准位。所述错误检查与校正电路用以解码包含所述至少一第一位元与所述至少一第二位元的多个第三位元。

在本发明的一范例实施例中，所述存储器管理电路获得所述多个存储单元中所述多个第一存储单元的所述使用状态信息的操作包括：发送第三读取指令序列以指示使用至少一第三读取电压准位读取所述多个第一存储单元以获得所述多个第一存储单元的所述使用状态信息。

在本发明的一范例实施例中，所述第一读取指令序列用以指示使用所述第一读取电压准位读取所述多个第二存储单元以获得多个第一候选位元。所述第二读取指令序列用以指示使用所述第二读取电压准位读取所述多个第二存储单元以获得多个第二候选位元。所述存储器管理电路获得所述至少一第一位元与所述至少一第二位元的操作包括：根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元。

在本发明的一范例实施例中，所述存储器管理电路根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元的操作包括：根据所述多个第一存储单元中符合第一使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第一候选存储单元；根据所述多个第一存储单元中符合第二使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第二候选存储单元；以及将所述多个第一候选位元中对应于所述至少一第一候选存储单元的至少一位元决定为所述至少一第一位元并将所述多个第二候选位元中对应于所述至少一第二候选存储单元的至少一位元决定为所述至少一第二位元。

在本发明的一范例实施例中，所述至少一第一候选存储单元相邻于所述符合所述第一使用状态的所述至少一存储单元，而所述至少一第二候选存储单元相邻于所述符合所述第二使用状态的所述至少一存储单元。

在本发明的一范例实施例中，所述第一使用状态为已抹除状态，而所述第二使用状态为已程序化状态。

在本发明的一范例实施例中，所述存储器管理电路还用以根据所述至少一第一候选存储单元的临界电压分布决定所述第一读取电压准位。所述存储器管理电路还用以根据所述至少一第二候选存储单元的临界电压分布决定所述第二读取电压准位。

在本发明的一范例实施例中，所述存储器管理电路获得所述至少一第一位元与所述至少一第二位元的操作还包括：将所述多个第一候选位元暂存于第一缓冲区；从存有所述多个第一候选位元的所述第一缓冲区读取所述至少一第一位元并将所述至少一第一位元传送至一第二缓冲区；将所述多个第二候选位元暂存于所述第一缓冲区；以及从存有所述多个第二候选位元的所述第一缓冲区读取所述至少一第二位元并将所述至少一第二位元传送至所述第二缓冲区，其中所述至少一第一位元与所述至少一第二位元在所述第二缓冲区中形成所述多个第三位元。

在本发明的一范例实施例中，所述可复写式非易失性存储器模块包括堆叠设置的多个字元线层。所述多个第一存储单元是设置于所述多个字元线层中的第一字元线层。所述多个第二存储单元是设置于所述多个字元线层中的第二字元线层。所述第一字元线层相邻于所述第二字元线层。

在本发明的一范例实施例中，所述多个第三位元还包括至少一第四位元，其对应于所述多个第二存储单元中第三部分的存储单元的储存状态。所述存储器管理电路还用以根据所述使用状态信息发送第四读取指令序列以指示使用第四读取电压准位读取所述多个第二存储单元以获得所述至少一第四位元，其中所述第四读取电压准位介于所述第一读取电压准位与所述第二读取电压准位之间。

基于上述，当欲从第二存储单元读取数据时，根据第一存储单元的使用状态，多个读取电压准位会被用来读取此些存储单元以获得正确率较高的第一位元与第二位元，其中第一位元对应于第二存储单元中一部分存储单元的储存状态，而第二位元对应于第二存储单元中另一部分存储单元的储存状态。尔后，包含第一位元与第二位元的第三位元可被解码，从而提高解码成功率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是根据本发明的一范例实施例所显示的主机系统、存储器储存装置及输入/输出(I/O) 装置的示意图；

图2是根据本发明的另一范例实施例所显示的主机系统、存储器储存装置及I/O装置的示意图；

图3是根据本发明的另一范例实施例所显示的主机系统与存储器储存装置的示意图；

图4是根据本发明的一范例实施例所显示的存储器储存装置的概要方块图；

图5A是根据本发明的一范例实施例所显示的存储单元阵列的示意图；

图5B是根据本发明的一范例实施例所显示的存储单元阵列的等效电路的示意图；

图6是根据本发明的一范例实施例所显示的存储器控制电路单元的概要方块图；

图7是根据本发明的一范例实施例所显示的存储单元的临界电压分布的示意图；

图8是根据本发明的一范例实施例所显示的存储单元阵列与存储单元的使用状态的示意图；

图9是根据本发明的一范例实施例所显示的第二存储单元的临界电压分布的示意图；

图10A与图10B是根据本发明的一范例实施例所显示的获得第三位元的操作的示意图；

图11是根据本发明的一范例实施例所显示的第一候选存储单元与第二候选存储单元的临界电压分布的示意图；

图12A与图12B是根据本发明的另一范例实施例所显示的获得第三位元的操作的示意图；

图13是根据本发明的一范例实施例所显示的第一候选存储单元、第二候选存储单元及第三候选存储单元的临界电压分布的示意图；

图14A至图14C是根据本发明的另一范例实施例所显示的获得第三位元的操作的示意图；

图15是根据本发明的一范例实施例所显示的解码方法的流程图。

附图标记说明：

10：存储器储存装置

11：主机系统

110：系统总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：随身盘

202：存储卡

203：固态硬盘

204：无线存储器储存装置

205：全球定位系统模块

206：网络接口卡

207：无线传输装置

208：键盘

209：荧幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式储存装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装储存装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

51：存储单元阵列

52、821(1)～821(n)、822(1)～822(n)、823(1)～823(n)：存储单元

530、531(1)～531(n)：位元线

531～534：位元线组

541～548：字元线层

521(1)～521(n)、522(1)～522(n)、523(1)～523(n)、528(1)～528(n)：晶体管单元

551～558：字元线

561～568、861、862、863：实体单元

602：存储器管理电路

604：主机接口

606：存储器接口

608：错误检查与校正电路

610：缓冲存储器

612：电源管理电路

710、720、711、721、911、921：状态

730：重叠区域

1010、1210、1410：存储单元阵列

1020、1030、1220、1230、1420、1430：缓冲区

1101、1102、1301、1302、1303：分布

步骤S1501：(获得可复写式非易失性存储器模块中多个第一存储单元的使用状态信息)

步骤S1502：(根据所述使用状态信息使用第一读取电压准位读取所述可复写式非易失性存储器模块中多个第二存储单元以获得至少一第一位元并使用第二读取电压准位读取所述多个第二存储单元以获得至少一第二位元)

步骤S1503：(解码包含所述至少一第一位元与所述至少一第二位元的多个第三位元)

具体实施方式

一般而言，存储器储存装置(也称，存储器储存系统)包括可复写式非易失性存储器模块 (rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器储存装置是与主机系统一起使用，以使主机系统可将数据写入至存储器储存装置或从存储器储存装置中读取数据。

图1是根据本发明的一范例实施例所显示的主机系统、存储器储存装置及输入/输出(I/O) 装置的示意图。图2是根据本发明的另一范例实施例所显示的主机系统、存储器储存装置及 I/O装置的示意图。

请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114都连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器储存装置10连接。例如，主机系统11可经由数据传输接口114将数据储存至存储器储存装置10或从存储器储存装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口 114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器储存装置10。存储器储存装置10可例如是随身碟201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器储存装置204。无线存储器储存装置204可例如是近距离无线通讯(Near FieldCommunication,NFC)存储器储存装置、无线传真(WiFi)存储器储存装置、蓝牙(Bluetooth)存储器储存装置或低功耗蓝牙存储器储存装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器储存装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、荧幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器储存装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器储存装置配合以储存数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所显示的主机系统与存储器储存装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄像机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器储存装置30可为其所使用的安全数码(SecureDigital,SD) 卡32、小型快闪(Compact Flash,CF)卡33或嵌入式储存装置34等各式存储器非易失性存储器储存装置。嵌入式储存装置34包括嵌入式多媒体卡(embedded MultiMedia Card, eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)储存装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式储存装置。

图4是根据本发明的一范例实施例所显示的存储器储存装置的概要方块图。

请参照图4，存储器储存装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器储存装置10连接至主机系统11。在本范例实施例中，连接接口单元402是相容于序列先进附件(Serial Advanced Technology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并列先进附件 (Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB) 标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(MemoryStick,MS)接口标准、MCP接口标准、MMC 接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP 接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬体型式或韧体型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以储存主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可储存1个位元的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可储存2个位元的快闪存储器模块)、复数阶存储单元(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个存储单元中可储存3个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下也称为临界电压) 的改变来储存一或多个位元。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作也称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个储存状态。通过施予读取电压可以判断一个存储单元是属于哪一个储存状态，藉此取得此存储单元所储存的一或多个位元。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可储存2个以上的位元，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位元(Least Significant Bit，LSB)是属于下实体程序化单元，并且一存储单元的最高有效位元(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据位元区与冗余(redundancy)位元区。数据位元区包含多个实体扇，用以储存使用者数据，而冗余位元区用以储存系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据位元区包含32个实体扇，且一个实体扇的大小为512位元组(byte,B)。然而，在其他范例实施例中，数据位元区中也可包含8个、 16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

在本范例实施例中，可复写式非易失性存储器模块406中的存储单元是以三维阵列的方式设置。在另一范例实施例中，可复写式非易失性存储器模块406中的存储单元则是以二维阵列的方式设置。

图5A是根据本发明的一范例实施例所显示的存储单元阵列的示意图。

请参照图5A，存储单元阵列51包括用以储存数据的多个存储单元52、多个位元线组531～ 534及多个字元线层541～548。位元线组531～534彼此独立(例如，彼此分离)并且沿第一方向(例如，X轴)排列。位元线组531～534中的每一个位元线组包括彼此独立(例如，彼此分离)的多条位元线530。包含于每一位元线组中的位元线530沿第二方向(例如，Y轴)排列并且往第三方向(例如，Z轴)延伸。字元线层541～548彼此独立(例如，彼此分离)并且沿第三方向堆叠设置。

在本范例实施例中，字元线层541～548中的每一个字元线层也可视为一个字元线平面。每一个存储单元52被配置于位元线组531～534中的每一位元线530与字元线层541～548之间的每一个交错处。须注意的是，图5A的存储单元阵列51只是一个范例，在其他未提及的范例实施例中，存储单元52的总数、位元线组531～534的总数及字元线层541～548的总数都可能不同。此外，在另一范例实施例中，一个位元线组可以包括更多或更少的位元线，并且一个字元线层也可以让更多或更少的位元线组通过。

图5B是根据本发明的一范例实施例所显示的存储单元阵列的等效电路的示意图。

请参照图5A与图5B，晶体管单元521(1)～521(n)位于字元线层541。晶体管单元522(1)～522(n)位于字元线层542。晶体管单元523(1)～523(n)位于字元线层543。晶体管单元528(1)～528(n)位于字元线层548。一个晶体管单元可等效为一个存储单元。位元线组531 包括位元线531(1)～531(n)。位元线531(1)串接晶体管单元521(1)、晶体管单元522(1)、晶体管单元523(1)…及晶体管单元528(1)。位元线532(1)串接晶体管单元521(2)、晶体管单元522(2)、晶体管单元523(2)…及晶体管单元528(2)。位元线531(3)串接晶体管单元 521(3)、晶体管单元522(3)、晶体管单元523(3)…及晶体管单元528(3)。位元线531(n)串接晶体管单元521(n)、晶体管单元522(n)、晶体管单元523(n)…及晶体管单元528(n)。

字元线551位于字元线层541。字元线552位于字元线层542。字元线553位于字元线层 543。字元线558位于字元线层548。字元线551串接晶体管单元521(1)～521(n)。字元线552 串接晶体管单元522(1)～522(n)。字元线553串接晶体管单元523(1)～523(n)。字元线558 串接晶体管单元528(1)～528(n)。须注意的是，图5B仅显示图5A中各字元线层中一部分的构件，其余未显示的部分可依此类推。

在本范例实施例中，同一个字元线所串接的晶体管单元的总数会等于一个实体单元所包含的存储单元的总数。例如，晶体管单元521(1)～521(n)包含于实体单元561，晶体管单元 522(1)～522(n)包含于实体单元562，晶体管单元523(1)～523(n)包含于实体单元563，并且晶体管单元528(1)～528(n)包含于实体单元568。以实体单元561为例，当欲读取实体单元 561所储存的数据时，晶体管单元521(1)～521(n)的储存状态可同时被读取；此外，当欲将数据存入实体单元561时，晶体管单元521(1)～521(n)可同时被程序化。在一范例实施例中，实体单元561～568所各别包含的存储单元的总数都等同于一个实体程序化单元所包含的存储单元的总数。

图6是根据本发明的一范例实施例所显示的存储器控制电路单元的概要方块图。

请参照图6，存储器控制电路单元404包括存储器管理电路602、主机接口604及存储器接口606。

存储器管理电路602用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路602具有多个控制指令，并且在存储器储存装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路602的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路602的控制指令是以韧体型式来实作。例如，存储器管理电路602具有微处理器单元(未显示)与只读存储器(未显示)，并且此些控制指令是被烧录至此只读存储器中。当存储器储存装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路602的控制指令也可以程序码型式储存于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区) 中。此外，存储器管理电路602具有微处理器单元(未显示)、只读存储器(未显示)及随机存取存储器(未显示)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将储存于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路602的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路602的控制指令也可以一硬体型式来实作。例如，存储器管理电路602包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406 下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块 406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路602还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口604是连接至存储器管理电路602并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口604来传送至存储器管理电路602。在本范例实施例中，主机接口604是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口604也可以是相容于PATA标准、IEEE 1394标准、PCIExpress 标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、 UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口606是连接至存储器管理电路602并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口606 转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路602 要存取可复写式非易失性存储器模块406，存储器接口606会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路602产生并且通过存储器接口606传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器位址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路608、缓冲存储器610与电源管理电路612。

错误检查与校正电路608是连接至存储器管理电路602并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路602从主机系统11中接收到写入指令时，错误检查与校正电路608会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路602会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路602从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路 608会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

在本范例实施例中，错误检查与校正电路608所使用的是低密度奇偶检查码(lowdensity parity code，LDPC)。然而，在另一范例实施例中，错误检查与校正电路608所使用的也可以是BCH码、回旋码(convolutional code)、涡轮码(turbo code)、位元翻转(bitflipping)等各式编/解码演算法。

缓冲存储器610是连接至存储器管理电路602并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路612是连接至存储器管理电路602并且用以控制存储器储存装置10的电源。

在本范例实施例中，存储器管理电路602会配置逻辑单元以映射可复写式非易失性存储器模块406中的实体单元。在本范例实施例中，一个实体单元是指一个实体程序化单元，而一个逻辑单元可以是指一个逻辑位址、一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑位址组成。此外，一个逻辑单元可被映射至一或多个实体单元。例如，存储器管理电路602可将逻辑单元与实体单元之间的映射关系(也称为逻辑-实体映射关系)记录于至少一逻辑-实体映射表。当主机系统11欲从存储器储存装置10读取数据或写入数据至存储器储存装置10时，存储器管理电路602可根据此逻辑-实体映射表来执行对于存储器储存装置10的数据存取。

图7是根据本发明的一范例实施例所显示的存储单元的临界电压分布的示意图。须注意的是，图7表示在程序化可复写式非易失性存储器模块406中的某一实体单元之后，被程序化的存储单元的临界电压分布，其中横轴代表存储单元的临界电压，而纵轴代表存储单元个数。

请参照图7，若某一个存储单元的临界电压是属于状态710，此存储单元所储存的是位元“1”；相反地，若某一个存储单元的临界电压是属于状态720，此存储单元所储存的是位元“0”。须注意的是，在本范例实施例中，每一个存储单元是用以储存一个位元(例如，位元“0”或位元“1”)，故临界电压分布有两种状态。在以下范例实施例中，也以每一个存储单元储存一个位元作为范例。然而，在其他未提及的范例实施例中，若一个存储单元是用以储存多个位元，则对应的临界电压的状态则可能有四种、八种或其他任意个可能。此外，本发明也不限制临界电压分布上的每一个状态所代表的位元。

当要从图7所对应的实体单元中读取数据时，存储器管理电路602会发送一读取指令序列至可复写式非易失性存储器模块406，以指示可复写式非易失性存储器模块406使用某一读取电压准位(例如，读取电压V_default)来读取此实体单元。然后，可复写式非易失性存储器模块 406会将对应的位元数据传送给存储器管理电路602。例如，若某一个存储单元的临界电压低于读取电压V_default(例如，属于分布710的存储单元)，则存储器管理电路602会读到位元“1”；反之，若某一个存储单元的临界电压高于读取电压V_default(例如，属于分布720的存储单元)，则存储器管理电路602会读到位元“0”。例如，读取电压V_default为图7所对应的实体单元的预设读取电压准位。

然而，随着可复写式非易失性存储器模块406的使用时间增加和/或操作环境改变，已程序化的存储单元可能会发生性能衰退(degradation)。在发生性能衰退后，状态710与720可能会逐渐相互靠近甚至相互重叠。此外，状态710与720也可能变得更平坦。例如，状态711 与721分别用来表示性能衰退后的存储单元的临界电压分布。在发生性能衰退后，若持续使用读取电压V_default来读取此些存储单元，许多实际上储存位元“0”的存储单元(即属于状态 721但其临界电压小于读取电压V_default的存储单元)会被误判为储存位元“1”，和/或许多实际上储存位元“1”的存储单元(即属于状态711但其临界电压大于读取电压V_default的存储单元)会被误判为储存位元“0”。换言之，对应于状态711与721，若持续基于读取电压V_default来读取此些存储单元，所获得的数据会包含许多错误(即，错误位元)。例如，重叠区域730(以斜线标记)的面积越大，则读取到的错误可能就越多。若一数据包含太多错误，则错误检查与校正电路608可能无法成功地解码此数据。

在一范例实施例中，对应于状态711与721，存储器管理电路602可决定另一个读取电压准位(例如，读取电压V_shift)并指示可复写式非易失性存储器模块406使用此读取电压准位来重新读取此实体单元。从图7可看出，使用读取电压V_shift来读取对应于状态711与721的存储单元将可有效减少所获得的数据中的错误。在一范例实施例中，读取电压V_shift是经由执行最佳读取电压追踪(optimal read voltage tracking)操作而获得的对应于状态711与721的最佳读取电压。但是，在某些情况下，若存储单元的临界电压分布严重偏移，即便使用对应于某一实体单元的最佳读取电压来读取此实体单元，仍可能因为所读取的数据包含太多错误而导致解码失败。

须注意的是，若可复写式非易失性存储器模块406包含三维存储单元阵列(如图5A与图 5B所示)，则经由同一位元线串接的多个存储单元(或晶体管单元)可能会因存储单元彼此之间的距离太近，而造成存储单元中的电荷受到相邻的存储单元吸引而流失。以图5B为例，晶体管单元522(i)中的电子可能会受到晶体管单元521(i)和/或523(i)吸引而往晶体管单元521(i) 和/或523(i)移动，使得晶体管单元522(i)的临界电压下降，其中0<i<n+1，且i为整数。若实体单元562中许多晶体管单元都发生上述状况，则实体单元562的临界电压分布可能会严重偏移。此时，即便使用对应于实体单元562的最佳读取电压准位来读取实体单元562以获得储存于实体单元562的数据，仍有很高的机率无法成功解码所读取的数据。

在本范例实施例中，当欲从属于某一实体单元的存储单元(也称为第二存储单元)读取数据时，根据与此实体单元相邻之一或多个实体单元中存储单元(也称为第一存储单元)的使用状态，多个读取电压准位会被使用来读取此些存储单元并从所获得的所有位元数据中筛选出正确率较高的位元数据。尔后，经筛选的位元数据会被重新组合为新的待解码数据并且被解码，从而提高解码成功率。

图8是根据本发明的一范例实施例所显示的存储单元阵列与存储单元的使用状态的示意图。

请参照图8，实体单元861包括存储单元821(1)～821(n)，实体单元862包括存储单元822(1)～822(n)，且实体单元863包括存储单元823(1)～823(n)。例如，存储单元821(1)～ 821(n)是用来代表图5B中的晶体管单元521(1)～521(n)；存储单元822(1)～822(n)是用来代表图5B中的晶体管单元522(1)～522(n)；并且存储单元823(1)～823(n)是用来代表图5B 中的晶体管单元523(1)～523(n)。在本范例实施例中，假设存储单元821(1)～821(n)为第一存储单元，而存储单元822(1)～822(n)为第二存储单元。

在本范例实施例中，存储器管理电路602会获得存储单元821(1)～821(n)(即，第一存储单元)的使用状态信息。根据存储单元821(1)～821(n)的使用状态信息，存储器管理电路602 会发送一读取指令序列(也称为第一读取指令序列)以指示可复写式非易失性存储器模块406 使用一读取电压准位(也称为第一读取电压准位)读取存储单元822(1)～822(n)(即，第二存储单元)并发送另一读取指令序列(也称为第二读取指令序列)以指示可复写式非易失性存储器模块406使用另一读取电压准位(也称为第二读取电压准位)读取存储单元822(1)～822(n)。须注意的是，第一读取电压准位不同于第二读取电压准位。

图9是根据本发明的一范例实施例所显示的第二存储单元的临界电压分布的示意图。

请参照图9，状态911与921表示存储单元822(1)～822(n)的临界电压分布，读取电压 V_optimal表示对应于存储单元822(1)～822(n)的最佳读取电压准位，读取电压V_read-1表示第一读取电压准位，并且读取电压V_read-2表示第二读取电压准位。在本范例实施例中，读取电压V_read-1低于读取电压V_optimal，而读取电压V_read-2高于读取电压V_optimal。然而，在一范例实施例中，读取电压V_read-1也可能高于读取电压V_optimal，和/或读取电压V_read-2也可能低于读取电压 V_optimal。或者，在一范例实施例中，读取电压V_read-1与读取电压V_read-2的其中之一也可能相同于读取电压V_optimal。

请回到图8，存储单元821(1)～821(n)的使用状态信息可呈现存储单元821(1)～821(n) 中至少一者的使用状态。例如，某一存储单元的使用状态可以是已抹除状态(标记为“E”)与已程序化状态(标记为“P”)的其中之一。例如，若某一存储单元经过抹除后尚未被程序化(例如，尚未使用程序化电压来将电子注入此存储单元)，则此存储单元是处于已抹除状态。或者，若某一存储单元已被程序化(例如，已使用程序化电压来将电子注入此存储单元)而尚未被抹除，则此存储单元是处于已程序化状态。以图9为例，若某一存储单元的临界电压是属于分布911，表示此存储单元的储存状态是维持在已抹除状态(例如，此存储单元储存有位元“1”)。反之，若某一存储单元的临界电压是属于分布921，则表示此存储单元的储存状态已由已抹除状态切换为已程序化状态(例如，此存储单元储存有位元“0”)。

在一范例实施例中，存储器管理电路602可发送至少一读取指令序列(也称为第三读取指令序列)以指示可复写式非易失性存储器模块406使用至少一读取电压准位(也称为第三读取电压准位)读取存储单元821(1)～821(n)。通过分析经由读取存储单元821(1)～821(n)而获得的位元数据，存储器管理电路602可获得存储单元821(1)～821(n)的使用状态信息并将所述信息纪录于一管理表格。

在获得存储单元821(1)～821(n)的使用状态信息之后，存储器管理电路602会根据存储单元821(1)～821(n)中符合某一使用状态(也称为第一使用状态)的至少一存储单元，从存储单元822(1)～822(n)中决定至少一候选存储单元(也称为第一候选存储单元)。此外，存储器管理电路602会根据存储单元821(1)～821(n)中符合另一使用状态(也称为第二使用状态)的至少一存储单元，从存储单元822(1)～822(n)中决定另外的至少一候选存储单元(也称为第二候选存储单元)。在本范例实施例中，第一使用状态为已抹除状态，而第二使用状态为已程序化状态。须注意的是，在本范例实施例中，第二存储单元的总数会等于第一候选存储单元的总数与第二候选存储单元的总数的总和。

以图8为例，假设存储单元821(1)～821(n)中处于已抹除状态的存储单元包括存储单元 821(1)、821(3)及821(n)，而存储单元821(1)～821(n)中处于已程序化状态的存储单元包括存储单元821(2)、821(4)及821(n-1)。存储器管理电路602会将存储单元822(1)～822(n) 中与处于已抹除状态的存储单元(例如，存储单元821(1)、821(3)及821(n))相邻的存储单元 (例如，存储单元822(1)、822(3)及822(n))决定为第一候选存储单元并且将存储单元822(1)～ 822(n)中与处于已程序化状态的存储单元(例如，存储单元821(2)、821(4)及821(n-1))相邻的存储单元(例如，存储单元822(2)、822(4)及822(n-1))决定为第二候选存储单元。在一范例实施例中，相邻的存储单元是指串接于同一位元线且位于相邻的字元线层的存储单元。例如，存储单元822(i)相邻于存储单元821(i)与823(i)。

从另一角度来看，根据存储单元821(1)～821(n)的使用状态信息，存储器管理电路602 是将存储单元822(1)～822(n)划分为两个类别。存储单元822(1)～822(n)中第一类的存储单元(即，第一候选存储单元)是与存储单元821(1)～821(n)中处于已抹除状态的存储单元相邻，因此第一类的存储单元(例如，存储单元822(1))中的电子有较高的机率受到处于已抹除状态的存储单元(例如，存储单元821(1))吸引而流失。反之，存储单元822(1)～822(n)中第二类的存储单元(即，第二候选存储单元)(例如，存储单元822(2))是与存储单元821(1)～821(n) 中处于已程序化状态的存储单元(例如，存储单元821(2))相邻，因此属于第二类的存储单元中的电子较不易流失。

换言之，在相同或相似的使用条件下，第一候选存储单元的电子流失程度会高于第二候选存储单元的电子流失程度，使得第一候选存储单元的临界电压整体来看会低于第二候选存储单元的临界电压。因此，相对于读取电压V_read-2(或V_optimal)，使用读取电压V_read-1来读取第一候选存储单元而获得的位元有较高机率是正确的。此外，相对于读取电压V_read-1(或V_optimal)，使用读取电压V_read-2来读取第二候选存储单元而获得的位元则有较高机率是正确的。

在一范例实施例中，使用第一读取电压准位(例如，读取电压V_read-1)读取存储单元822(1)～822(n)而获得的(所有)位元会被视为第一候选位元，而使用第二读取电压准位(例如，读取电压V_read-2)读取存储单元822(1)～822(n)而获得的(所有)位元会被视为第二候选位元。存储器管理电路602会将第一候选位元中对应于第一候选存储单元的至少一位元决定为第一候选位元中正确率较高的位元(也称为第一位元)，并将第二候选位元中对应于第二候选存储单元的至少一位元决定为第二候选位元中正确率较高的位元(也称为第二位元)。以图8 为例，第一位元会包括使用第一读取电压准位从存储单元822(1)、822(3)及822(n)读取的位元数据，而第二位元会包括使用第二读取电压准位从存储单元822(2)、822(4)及822(n-1)读取的位元数据。换言之，第一位元是对应于存储单元822(1)～822(n)中一部分(也称为第一部分)的存储单元(即，第一候选存储单元)的储存状态，而第二位元是对应于存储单元822(1)～ 822(n)中另一部分(也称为第二部分)的存储单元(即，第二候选存储单元)的储存状态。

在获得第一位元与第二位元之后，第一位元与第二位元会被组合为多个待解码位元(也称为第三位元)，并且错误检查与校正电路608会解码所述第三位元。须注意的是，所述第三位元的总数会符合一解码讯框(frame)的大小。一个解码讯框为错误检查与校正电路608执行解码操作的一个基本数据单位。例如，一个解码讯框的大小可以等于一或多个实体单元的大小，视实务上的需求而定。

相对于单独使用第一读取电压准位(例如，读取电压V_read-1)所读取的位元(即，第一候选位元)、单独使用第二读取电压准位(例如，读取电压V_read-2)所读取的位元(即，第二候选位元) 或单独使用对应于第二存储单元的最佳读取电压准位(例如，读取电压V_optimal)所读取的位元，第三位元中错误位元的总数会较少。藉此，错误检查与校正电路608有较高的机率可以成功解码从存储单元822(1)～822(n)读取的位元数据。

图10A与图10B是根据本发明的一范例实施例所显示的获得第三位元的操作的示意图。

请参照图8、图9及图10A，根据第一读取指令序列，读取电压V_read-1(即，第一读取电压准位)会被用来读取存储单元阵列1010中的存储单元822(1)～822(n)以获得位元b₁～b_n(即，第一候选位元)。其中，位元b_i反映出存储单元822(i)对应于读取电压V_read-1的储存状态。例如，若位元b_i为“1”，表示存储单元822(i)的临界电压小于读取电压V_read-1；或者，若位元 b_i为“0”，表示存储单元822(i)的临界电压大于读取电压V_read-1。位元b₁～b_n会被暂存在缓冲区1020(也称为第一缓冲区)。

在本范例实施例中，第一读取指令序列还带有指示存储单元822(1)～822(n)中哪些存储单元为第一候选存储单元和/或需要回传对应于哪些存储单元的位元数据的信息。根据第一读取指令序列，缓冲区1020中对应于第一候选存储单元(例如，存储单元822(1)、822(3)及 822(n))的位元数据(例如，位元b₁、b₃及b_n)会被视为第一位元并且被传送至缓冲区1030(也称为第二缓冲区)。须注意的是，根据第一读取指令序列，缓冲区1020中不属于第一位元的其余位元(例如，位元b₂、b₄及b_n-1)不会被传送至缓冲区1030。

请参照图8、图9及图10B，在将第一位元传送至缓冲区1030之后，根据第二读取指令序列，读取电压V_read-2(即，第二读取电压准位)会被用来读取存储单元阵列1010中的存储单元822(1)～822(n)以获得位元b_1’～b_n’(即，第二候选位元)。其中，位元b_i’反映出存储单元 822(i)对应于读取电压V_read-2的储存状态。例如，若位元b_i为“1”，表示存储单元822(i)的临界电压小于读取电压V_read-2；或者，若位元b_i为“0”，表示存储单元822(i)的临界电压大于读取电压V_read-2。位元b_1’～b_n’会被暂存在缓冲区1020。须注意的是，在本范例实施例中，是假设缓冲区1020的数据容量等于一个实体单元的数据容量。因此，在缓冲区1020中，位元b_1’～b_n’会覆写位元b₁～b_n。

在本范例实施例中，第二读取指令序列还带有指示存储单元822(1)～822(n)中哪些存储单元为第二候选存储单元和/或需要回传对应于哪些存储单元的位元数据信息。根据第二读取指令序列，缓冲区1020中对应于第二候选存储单元(例如，存储单元822(2)、822(4)及 822(n-1))的位元数据(例如，位元b_2’、b_4’及b_n-1’)会被视为第二位元并且被传送至缓冲区 1030。须注意的是，根据第二读取指令序列，缓冲区1020中不属于第二位元的其余位元(例如，位元b_1’、b_3’及b_n’)不会被传送至缓冲区1030。

在将第二位元传送至缓冲区1030之后，缓冲区1030中的第一位元与第二位元形成第三位元。例如，第三位元包括位元b₁、b_2’、b₃、b_4’、…、b_n-1’及b_n。在本范例实施例中，第三位元的总数会等于第一位元的总数与第二位元的总数的总和。然后，错误检查与校正电路608可从缓冲区1030中读取第三位元并对其解码，以尝试更正其中的错误。若解码成功，错误检查与校正电路608可输出解码成功的数据。若解码失败，错误检查与校正电路608可执行下一个解码操作或停止解码。

须注意的是，在本范例实施例中，存储单元阵列1010与缓冲区1020是设置于可复写式非易失性存储器模块406中，而缓冲区1030是设置于存储器控制电路单元404中。例如，缓冲区1030可包含于缓冲存储器610中。然而，在一范例实施例中，缓冲区1020与1030可设置于可复写式非易失性存储器模块406中。或者，在一范例实施例中，缓冲区1020与1030 可设置于存储器控制电路单元404(例如，缓冲存储器610)中。

图11是根据本发明的一范例实施例所显示的第一候选存储单元与第二候选存储单元的临界电压分布的示意图。

请参照图11，分布1101用以表示第二存储单元中的第一候选存储单元的临界电压分布，而分布1102用以表示第二存储单元中的第二候选存储单元的临界电压分布。由于第一候选存储单元中的电子受到相邻的存储单元的吸引而流失，故基于相同或相似的使用条件，第一候选存储单元的临界电压整体来看会低于第二候选存储单元的临界电压。因此，对应于第一候选存储单元的临界电压分布，使用读取电压V_read-1来读取第一候选存储单元可获得较正确的位元数据(即，第一位元)。此外，对应于第二候选存储单元的临界电压分布，使用读取电压V_read-2来读取第二候选存储单元可获得较正确的位元数据(即，第二位元)。其中，读取电压V_read-1低于读取电压V_read-2。

在一范例实施例中，在决定第一候选存储单元与第二候选存储单元之后，存储器管理电路602还可以根据第一候选存储单元的临界电压分布决定第一读取电压准位并根据第二候选存储单元的临界电压分布决定第二读取电压准位。以图11为例，存储器管理电路602可将第二存储单元的临界电压分布中与第一候选存储单元有关的信息提取出来以获得分布1101并基于分布1101执行最佳读取电压追踪操作而获得读取电压V_read-1。藉此，所决定的读取电压V_read-1即为对应于第一候选存储单元的最佳读取电压准位。此外，存储器管理电路602可将第二存储单元的临界电压分布中与第二候选存储单元有关的信息提取出来以获得分布1102并基于分布1102执行最佳读取电压追踪操作而获得读取电压V_read-2。藉此，所决定的读取电压V_read-2即为对应于第二候选存储单元的最佳读取电压。

须注意的是，在图8的前述范例实施例中，是以实体单元861中的存储单元821(1)～821(n) 作为第一存储单元的范例，然而，在图8的另一范例实施例中，所述第一存储单元也可以是指实体单元863中的存储单元823(1)～823(n)，相关操作在此便不赘述。此外，在图8的另一范例实施例中，所述第一存储单元也可以是指实体单元861中的存储单元821(1)～821(n) 以及实体单元863中的存储单元823(1)～823(n)。藉此，对于第二存储单元中某一个存储单元的数据读取操作可同时考虑到两个相邻存储单元的使用状态。

请再次参照图8，在一范例实施例中，根据存储单元821(1)～821(n)及存储单元823(1)～ 823(n)的使用状态信息，存储单元822(1)～822(n)中的每一者可被识别为第一候选存储单元或第二候选存储单元。例如，若存储单元821(i)与存储单元823(i)的至少其中之一处于已抹除状态，则存储单元822(i)可被识别为第一候选存储单元。反之，若存储单元821(i)与存储单元823(i)都处于已程序化状态，则存储单元822(i)可被识别为第二候选存储单元。因此，存储单元822(1)～822(n)中被识别为第一候选存储单元的存储单元包括存储单元822(1)、 822(3)、822(4)及822(n)，而存储单元822(1)～822(n)中被识别为第二候选存储单元的存储单元包括存储单元822(2)与及822(n-1)。

图12A与图12B是根据本发明的另一范例实施例所显示的获得第三位元的操作的示意图。

请参照图8、图9及图12A，在一范例实施例中，存储器管理电路602会根据存储单元821(1)～821(n)及存储单元823(1)～823(n)的使用状态信息发送第一读取指令序列与第二读取指令序列。根据第一读取指令序列，读取电压V_read-1(即，第一读取电压准位)会被用来读取存储单元阵列1210中的存储单元822(1)～822(n)以获得位元b₁～b_n(即，第一候选位元)。位元b₁～b_n会被暂存于缓冲区1220(即，第一缓冲区)。此外，第一读取指令序列还带有指示存储单元822(1)～822(n)中哪些存储单元为第一候选存储单元和/或需要回传对应于哪些存储单元的位元数据的信息。根据第一读取指令序列，缓冲区1220中对应于第一候选存储单元(例如，存储单元822(1)、822(3)、822(4)及822(n))的位元数据(例如，位元b₁、b₃、b₄及b_n) 会被视为第一位元并且被传送至缓冲区1230(即，第二缓冲区)。

请参照图8、图9及图12B，在将第一位元传送至缓冲区1230之后，根据第二读取指令序列，读取电压V_read-2(即，第二读取电压准位)会被用来读取存储单元阵列1210中的存储单元822(1)～822(n)以获得位元b_1’～b_n’(即，第二候选位元)。位元b_1’～b_n’会被暂存在缓冲区1220。此外，第二读取指令序列还带有指示存储单元822(1)～822(n)中哪些存储单元为第二候选存储单元和/或需要回传对应于哪些存储单元的位元数据的信息。根据第二读取指令序列，缓冲区1220中对应于第二候选存储单元(例如，存储单元822(2)与822(n-1))的位元数据(例如，位元b_2’与b_n-1’)会被视为第二位元并且被传送至缓冲区1230。藉此，错误检查与校正电路608可从缓冲区1230中读取第三位元并对其解码。

须注意的是，在图8的一范例实施例中，与存储单元822(3)相邻的存储单元821(3)处于已抹除状态，但与存储单元822(3)相邻的另一存储单元823(3)则处于已程序化状态。因此，虽然存储单元822(3)中的电子也容易受到存储单元821(3)吸引而流失，但是存储单元822(3) 的电子流失程度低于存储单元822(1)的电子流失程度(存储单元822(1)中的电子会同时受到两个相邻的存储单元821(1)与823(1)吸引而流失)。类似地，与存储单元822(4)相邻的存储单元823(4)处于已抹除状态，但与存储单元822(4)相邻的另一存储单元821(4)则处于已程序化状态。因此，虽然存储单元822(4)中的电子也容易受到存储单元823(4)吸引而流失，但是存储单元822(4)的电子流失程度也低于存储单元822(1)的电子流失程度。

在图8的一范例实施例中，存储单元822(1)～822(n)可能会被分为三种类型。第一类的存储单元包括存储单元822(1)，与其相邻的两个存储单元都处于已抹除状态。第二类的存储单元包括存储单元822(2)，与其相邻的两个存储单元都处于已程序化状态。第三类的存储单元包括存储单元822(3)与822(4)，其同时相邻于处于已抹除状态的存储单元与处于已程序化状态的存储单元。因此，第三类存储单元的电子流失程度介于第一类存储单元的电子流失程度与第二类存储单元的电子流失程度之间。在一范例实施例中，若将第一类的存储单元视为上述第一候选存储单元并将第二类的存储单元视为上述第二候选存储单元，则第三类的存储单元可被视为另一候选存储单元(也称为第三候选存储单元)。

在图8的一范例实施例中，根据存储单元821(1)～821(n)及存储单元823(1)～823(n)的使用状态信息，存储单元822(1)～822(n)中的每一者可被视为是第一候选存储单元、第二候选存储单元或第三候选存储单元。例如，存储单元822(1)～822(n)中的第一候选存储单元包括存储单元822(1)与822(n)，存储单元822(1)～822(n)中的第二候选存储单元包括存储单元 822(2)与822(n-1)，而存储单元822(1)～822(n)中的第三候选存储单元包括存储单元822(3) 与822(4)。须注意的是，在本范例实施例中，第二存储单元的总数会等于第一候选存储单元的总数、第二候选存储单元的总数及第三候选存储单元的总数的总和。

图13是根据本发明的一范例实施例所显示的第一候选存储单元、第二候选存储单元及第三候选存储单元的临界电压分布的示意图。

请参照图8与图13，分布1301用以表示存储单元822(1)～822(n)中的第一候选存储单元的临界电压分布，分布1302用以表示存储单元822(1)～822(n)中的第二候选存储单元的临界电压分布，分布1303用以表示存储单元822(1)～822(n)中的第三候选存储单元的临界电压分布。整体来看，基于相同或相似的使用条件，第一候选存储单元的(平均)临界电压最低，第二候选存储单元的(平均)临界电压最高，而第三候选存储单元的(平均)临界电压介于第一候选存储单元的(平均)临界电压与第二候选存储单元的(平均)临界电压之间。

在一范例实施例中，存储器管理电路602可另外决定一读取电压准位(也称为第四读取电压准位)并指示可复写式非易失性存储器模块406使用第四读取电压准位来读取存储单元 822(1)～822(n)(即，第二存储单元)以获得至少一位元(也称为第四位元)。须注意的是，第四读取电压准位会介于第一读取电压准位与第二读取电压准位之间。以图13为例，若以读取电压V_read-4表示第四读取电压准位，则读取电压V_read-4大于读取电压V_read-1但小于读取电压 V_read-2。此外，所述至少一第四位元对应于所述多个第二存储单元中另一部分(也称为第三部分)的存储单元的储存状态。

对应于第一候选存储单元的临界电压分布，使用读取电压V_read-1来读取第一候选存储单元可获得较正确的位元数据(即，第一位元)。对应于第二候选存储单元的临界电压分布，使用读取电压V_read-2来读取第二候选存储单元可获得较正确的位元数据(即，第二位元)。对应于第三候选存储单元的临界电压分布，使用读取电压V_read-4来读取第三候选存储单元可获得较正确的位元数据(即，第四位元)。此外，第四读取电压准位可根据第三候选存储单元的临界电压分布或其他参数而获得。

图14A至图14C是根据本发明的另一范例实施例所显示的获得第三位元的操作的示意图。

请参照图8、图13及图14A，在一范例实施例中，存储器管理电路602会根据存储单元 821(1)～821(n)及存储单元823(1)～823(n)的使用状态信息发送第一读取指令序列、第二读取指令序列及另一读取指令序列(也称为第四读取指令序列)。根据第一读取指令序列，读取电压V_read-1(即，第一读取电压准位)会被用来读取存储单元阵列1410中的存储单元822(1)～ 822(n)以获得位元b₁～b_n(即，第一候选位元)。位元b₁～b_n会被暂存于缓冲区1420(即，第一缓冲区)。此外，缓冲区1420中对应于第一候选存储单元(例如，存储单元822(1)与822(n)) 的位元数据(例如，位元b₁与b_n)会被视为第一位元并且被传送至缓冲区1430(即，第二缓冲区)。

请参照图8、图13及图14B，在将第一位元传送至缓冲区1430之后，根据第二读取指令序列，读取电压V_read-2(即，第二读取电压准位)会被用来读取存储单元阵列1410中的存储单元822(1)～822(n)以获得位元b_1’～b_n’(即，第二候选位元)。位元b_1’～b_n’会被暂存在缓冲区1420。此外，根据第二读取指令序列，缓冲区1420中对应于第二候选存储单元(例如，存储单元822(2)与822(n-1))的位元数据(例如，位元b_2’与b_n-1’)会被视为第二位元并且被传送至缓冲区1430。

请参照图8、图13及图14C，在将第二位元传送至缓冲区1430之后，根据第四读取指令序列，读取电压V_read-4(即，第四读取电压准位)会被用来读取存储单元阵列1410中的存储单元822(1)～822(n)以获得位元b_1”～b_n”(也称为第三候选位元)。位元b_1”～b_n”会被暂存在缓冲区1420。此外，第四读取指令序列还带有指示存储单元822(1)～822(n)中哪些存储单元为第三候选存储单元和/或需要回传对应于哪些存储单元的位元数据的信息。因此，根据第四读取指令序列，缓冲区1420中对应于第三候选存储单元(例如，存储单元822(3)与822(4)) 的位元数据(例如，位元b_3”与b_4”)会被视为第四位元并且被传送至缓冲区1430。第一位元、第二位元及第四位元会在缓冲区1430中形成第三位元。例如，第三位元包括位元b₁、b_2’、b_3”、 b_4”、…、b_n-1’及b_n。在本范例实施例中，第三位元的总数会等于第一位元的总数、第二位元的总数及第四位元的总数的总和。藉此，错误检查与校正电路608可从缓冲区1430中读取第三位元并对其解码。

须注意的是，在前述范例实施例中，第一位元(或第一候选位元)、第二位元(或第二候选位元)及第四位元(或第三候选位元)的读取顺序都可动态地调整。例如，在一范例实施例中，可先读取第一候选位元并取得第一位元；然后读取第三候选位元并取得第四位元；最后再读取第二候选位元并取得第二位元。或者，在一范例实施例中，可先读取第二候选位元并取得第二位元；然后再读取第一候选位元并取得第一位元。

图15是根据本发明的一范例实施例所显示的解码方法的流程图。

请参照图15，在步骤S1501中，获得可复写式非易失性存储器模块中多个第一存储单元的使用状态信息。在步骤S1502中，根据所述使用状态信息使用第一读取电压准位读取所述可复写式非易失性存储器模块中多个第二存储单元以获得至少一第一位元并使用第二读取电压准位读取所述多个第二存储单元以获得至少一第二位元，其中所述至少一第一位元对应于所述多个第二存储单元中第一部分的存储单元的储存状态，所述至少一第二位元对应于所述多个第二存储单元中第二部分的存储单元的储存状态，且所述第一读取电压准位不同于所述第二读取电压准位。在步骤S1503中，解码包含所述至少一第一位元与所述至少一第二位元的多个第三位元。

然而，图15中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图15中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图15的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，当欲从第二存储单元读取数据时，根据第一存储单元的使用状态，多个读取电压准位会被用来读取此些存储单元以获得正确率较高的第一位元与第二位元，其中第一位元对应于第二存储单元中一部分存储单元的储存状态，而第二位元对应于第二存储单元中另一部分存储单元的储存状态。尔后，包含第一位元与第二位元的第三位元可被解码，从而提高解码成功率。此外，本发明可更进一步区分第二存储单元中哪一个存储单元同时与多个处于已抹除状态的存储单元相邻、哪一个存储单元同时与多个处于已程序化状态的存储单元相邻、哪一个存储单元(仅)与单一个处于已抹除状态(或已程序化状态)的存储单元相邻，并且据以使用相应的读取电压准位来加以读取以获得相应的数据位元，从而减少待解码数据中的错误。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (30)

1.一种解码方法，用于包括多个存储单元的可复写式非易失性存储器模块，其特征在于，所述解码方法包括：

获得所述多个存储单元中多个第一存储单元的使用状态信息；

根据所述使用状态信息使用第一读取电压准位读取所述多个存储单元中多个第二存储单元以获得至少一第一位元并使用第二读取电压准位读取所述多个第二存储单元以获得至少一第二位元，其中所述至少一第一位元对应于所述多个第二存储单元中第一部分的存储单元的储存状态，所述至少一第二位元对应于所述多个第二存储单元中第二部分的存储单元的储存状态，且所述第一读取电压准位不同于所述第二读取电压准位；以及

解码包含所述至少一第一位元与所述至少一第二位元的多个第三位元。

2.根据权利要求1所述的解码方法，其特征在于，获得所述多个存储单元中所述多个第一存储单元的所述使用状态信息的步骤包括：

使用至少一第三读取电压准位读取所述多个第一存储单元以获得所述多个第一存储单元的所述使用状态信息。

3.根据权利要求1所述的解码方法，其特征在于，根据所述使用状态信息使用所述第一读取电压准位读取所述多个存储单元中所述多个第二存储单元以获得所述至少一第一位元并使用所述第二读取电压准位读取所述多个第二存储单元以获得所述至少一第二位元的步骤包括：

使用所述第一读取电压准位读取所述多个第二存储单元以获得多个第一候选位元；

使用所述第二读取电压准位读取所述多个第二存储单元以获得多个第二候选位元；以及

根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元。

4.根据权利要求3所述的解码方法，其特征在于，根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元的步骤包括：

根据所述多个第一存储单元中符合第一使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第一候选存储单元；

根据所述多个第一存储单元中符合一第二使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第二候选存储单元；以及

将所述多个第一候选位元中对应于所述至少一第一候选存储单元的至少一位元决定为所述至少一第一位元，并将所述多个第二候选位元中对应于所述至少一第二候选存储单元的至少一位元决定为所述至少一第二位元。

5.根据权利要求4所述的解码方法，其特征在于，所述至少一第一候选存储单元相邻于符合所述第一使用状态的所述至少一存储单元，而所述至少一第二候选存储单元相邻于符合所述第二使用状态的所述至少一存储单元。

6.根据权利要求4所述的解码方法，其特征在于，所述第一使用状态为已抹除状态，而所述第二使用状态为已程序化状态。

7.根据权利要求4所述的解码方法，其特征在于，还包括：

根据所述至少一第一候选存储单元的临界电压分布决定所述第一读取电压准位；以及

根据所述至少一第二候选存储单元的临界电压分布决定所述第二读取电压准位。

8.根据权利要求3所述的解码方法，其特征在于，根据所述使用状态信息使用所述第一读取电压准位读取所述多个存储单元中所述多个第二存储单元以获得所述至少一第一位元并使用所述第二读取电压准位读取所述多个第二存储单元以获得所述至少一第二位元的步骤还包括：

将所述多个第一候选位元暂存于第一缓冲区；

从存有所述多个第一候选位元的所述第一缓冲区读取所述至少一第一位元并将所述至少一第一位元传送至第二缓冲区；

将所述多个第二候选位元暂存于所述第一缓冲区；以及

从存有所述多个第二候选位元的所述第一缓冲区读取所述至少一第二位元并将所述至少一第二位元传送至所述第二缓冲区，

其中所述至少一第一位元与所述至少一第二位元在所述第二缓冲区中形成所述多个第三位元。

9.根据权利要求1所述的解码方法，其特征在于，所述可复写式非易失性存储器模块包括堆叠设置的多个字元线层，其中所述多个第一存储单元是设置于所述多个字元线层中的第一字元线层，所述多个第二存储单元是设置于所述多个字元线层中的第二字元线层，且所述第一字元线层相邻于所述第二字元线层。

10.根据权利要求1所述的解码方法，其特征在于，所述多个第三位元还包括至少一第四位元，其对应于所述多个第二存储单元中第三部分的存储单元的储存状态，

其中所述解码方法还包括：

根据所述使用状态信息使用第四读取电压准位读取所述多个第二存储单元以获得所述至少一第四位元，

其中所述第四读取电压准位介于所述第一读取电压准位与所述第二读取电压准位之间。

11.一种存储器储存装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块，包括多个存储单元；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以获得所述多个存储单元中多个第一存储单元的使用状态信息，

其中所述存储器控制电路单元还用以根据所述使用状态信息发送第一读取指令序列以指示使用第一读取电压准位读取所述多个存储单元中多个第二存储单元以获得至少一第一位元并发送第二读取指令序列以指示使用第二读取电压准位读取所述多个第二存储单元以获得至少一第二位元，其中所述至少一第一位元对应于所述多个第二存储单元中第一部分的存储单元的储存状态，所述至少一第二位元对应于所述多个第二存储单元中第二部分的存储单元的储存状态，且所述第一读取电压准位不同于所述第二读取电压准位，

其中所述存储器控制电路单元还用以解码包含所述至少一第一位元与所述至少一第二位元的多个第三位元。

12.根据权利要求11所述的存储器储存装置，其特征在于，所述存储器控制电路单元获得所述多个存储单元中所述多个第一存储单元的所述使用状态信息的操作包括：

发送第三读取指令序列以指示使用至少一第三读取电压准位读取所述多个第一存储单元以获得所述多个第一存储单元的所述使用状态信息。

13.根据权利要求11所述的存储器储存装置，其特征在于，所述第一读取指令序列用以指示使用所述第一读取电压准位读取所述多个第二存储单元以获得多个第一候选位元，

其中所述第二读取指令序列用以指示使用所述第二读取电压准位读取所述多个第二存储单元以获得多个第二候选位元，

其中所述存储器控制电路单元获得所述至少一第一位元与所述至少一第二位元的操作包括：

根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元。

14.根据权利要求13所述的存储器储存装置，其特征在于，所述存储器控制电路单元根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元的操作包括：

根据所述多个第一存储单元中符合第一使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第一候选存储单元；

根据所述多个第一存储单元中符合第二使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第二候选存储单元；以及

将所述多个第一候选位元中对应于所述至少一第一候选存储单元的至少一位元决定为所述至少一第一位元并将所述多个第二候选位元中对应于所述至少一第二候选存储单元的至少一位元决定为所述至少一第二位元。

15.根据权利要求14所述的存储器储存装置，其特征在于，所述至少一第一候选存储单元相邻于符合所述第一使用状态的所述至少一存储单元，而所述至少一第二候选存储单元相邻于符合所述第二使用状态的所述至少一存储单元。

16.根据权利要求14所述的存储器储存装置，其特征在于，所述第一使用状态为已抹除状态，而所述第二使用状态为已程序化状态。

17.根据权利要求14所述的存储器储存装置，其特征在于，所述存储器控制电路单元还用以根据所述至少一第一候选存储单元的临界电压分布决定所述第一读取电压准位，

其中所述存储器控制电路单元还用以根据所述至少一第二候选存储单元的临界电压分布决定所述第二读取电压准位。

18.根据权利要求13所述的存储器储存装置，其特征在于，所述存储器控制电路单元获得所述至少一第一位元与所述至少一第二位元的操作还包括：

将所述多个第一候选位元暂存于第一缓冲区；

从存有所述多个第一候选位元的所述第一缓冲区读取所述至少一第一位元并将所述至少一第一位元传送至第二缓冲区；

将所述多个第二候选位元暂存于所述第一缓冲区；以及

从存有所述多个第二候选位元的所述第一缓冲区读取所述至少一第二位元并将所述至少一第二位元传送至所述第二缓冲区，

其中所述至少一第一位元与所述至少一第二位元在所述第二缓冲区中形成所述多个第三位元。

19.根据权利要求11所述的存储器储存装置，其特征在于，所述可复写式非易失性存储器模块包括堆叠设置的多个字元线层，其中所述多个第一存储单元是设置于所述多个字元线层中的第一字元线层，所述多个第二存储单元是设置于所述多个字元线层中的第二字元线层，且所述第一字元线层相邻于所述第二字元线层。

20.根据权利要求11所述的存储器储存装置，其特征在于，所述多个第三位元还包括至少一第四位元，其对应于所述多个第二存储单元中第三部分的存储单元的储存状态，

其中所述存储器控制电路单元还用以根据所述使用状态信息发送第四读取指令序列以指示使用第四读取电压准位读取所述多个第二存储单元以获得所述至少一第四位元，

其中所述第四读取电压准位介于所述第一读取电压准位与所述第二读取电压准位之间。

21.一种存储器控制电路单元，用于控制包括多个存储单元的可复写式非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；

错误检查与校正电路；以及

存储器管理电路，连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，

其中所述存储器管理电路用以获得所述多个存储单元中多个第一存储单元的使用状态信息，

其中所述存储器管理电路还用以根据所述使用状态信息发送第一读取指令序列以指示使用第一读取电压准位读取所述多个存储单元中多个第二存储单元以获得至少一第一位元并发送第二读取指令序列以指示使用第二读取电压准位读取所述多个第二存储单元以获得至少一第二位元，其中所述至少一第一位元对应于所述多个第二存储单元中第一部分的存储单元的储存状态，所述至少一第二位元对应于所述多个第二存储单元中第二部分的存储单元的储存状态，且所述第一读取电压准位不同于所述第二读取电压准位，

其中所述错误检查与校正电路用以解码包含所述至少一第一位元与所述至少一第二位元的多个第三位元。

22.根据权利要求21所述的存储器控制电路单元，其特征在于，所述存储器管理电路获得所述多个存储单元中所述多个第一存储单元的所述使用状态信息的操作包括：

发送第三读取指令序列以指示使用至少一第三读取电压准位读取所述多个第一存储单元以获得所述多个第一存储单元的所述使用状态信息。

23.根据权利要求21所述的存储器控制电路单元，其特征在于，所述第一读取指令序列用以指示使用所述第一读取电压准位读取所述多个第二存储单元以获得多个第一候选位元，

其中所述第二读取指令序列用以指示使用所述第二读取电压准位读取所述多个第二存储单元以获得多个第二候选位元，

其中所述存储器管理电路获得所述至少一第一位元与所述至少一第二位元的操作包括：

根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元。

24.根据权利要求23所述的存储器控制电路单元，其特征在于，所述存储器管理电路根据所述使用状态信息从所述多个第一候选位元中获得所述至少一第一位元并从所述多个第二候选位元中获得所述至少一第二位元的操作包括：

根据所述多个第一存储单元中符合第一使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第一候选存储单元；

根据所述多个第一存储单元中符合第二使用状态的至少一存储单元从所述多个第二存储单元中决定至少一第二候选存储单元；以及

将所述多个第一候选位元中对应于所述至少一第一候选存储单元的至少一位元决定为所述至少一第一位元并将所述多个第二候选位元中对应于所述至少一第二候选存储单元的至少一位元决定为所述至少一第二位元。

25.根据权利要求24所述的存储器控制电路单元，其特征在于，所述至少一第一候选存储单元相邻于符合所述第一使用状态的所述至少一存储单元，而所述至少一第二候选存储单元相邻于符合所述第二使用状态的所述至少一存储单元。

26.根据权利要求24所述的存储器控制电路单元，其特征在于，所述第一使用状态为已抹除状态，而所述第二使用状态为已程序化状态。

27.根据权利要求24所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以根据所述至少一第一候选存储单元的临界电压分布决定所述第一读取电压准位，

其中所述存储器管理电路还用以根据所述至少一第二候选存储单元的临界电压分布决定所述第二读取电压准位。

28.根据权利要求23所述的存储器控制电路单元，其特征在于，所述存储器管理电路获得所述至少一第一位元与所述至少一第二位元的操作还包括：

将所述多个第一候选位元暂存于第一缓冲区；

从存有所述多个第一候选位元的所述第一缓冲区读取所述至少一第一位元并将所述至少一第一位元传送至一第二缓冲区；

将所述多个第二候选位元暂存于所述第一缓冲区；以及

从存有所述多个第二候选位元的所述第一缓冲区读取所述至少一第二位元并将所述至少一第二位元传送至所述第二缓冲区，

其中所述至少一第一位元与所述至少一第二位元在所述第二缓冲区中形成所述多个第三位元。

29.根据权利要求21所述的存储器控制电路单元，其特征在于，所述可复写式非易失性存储器模块包括堆叠设置的多个字元线层，其中所述多个第一存储单元是设置于所述多个字元线层中的第一字元线层，所述多个第二存储单元是设置于所述多个字元线层中的第二字元线层，且所述第一字元线层相邻于所述第二字元线层。

30.根据权利要求21所述的存储器控制电路单元，其特征在于，所述多个第三位元还包括至少一第四位元，其对应于所述多个第二存储单元中第三部分的存储单元的储存状态，

其中所述存储器管理电路还用以根据所述使用状态信息发送第四读取指令序列以指示使用第四读取电压准位读取所述多个第二存储单元以获得所述至少一第四位元，

其中所述第四读取电压准位介于所述第一读取电压准位与所述第二读取电压准位之间。

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