CN107436820B - 解码方法、存储器存储装置及存储器控制电路单元 - Google Patents

解码方法、存储器存储装置及存储器控制电路单元 Download PDF

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Abstract

本发明提供一种解码方法、存储器存储装置及存储器控制电路单元。所述解码方法包括：基于预设硬决策电压电平读取多个记忆胞以获得硬比特信息并对其解码；若解码失败，基于多个预设软决策电压电平读取记忆胞以获得软比特信息并对其解码；若解码失败，基于多个第一测试电压电平读取记忆胞以获得第一软比特信息并基于多个第二测试电压电平读取记忆胞以获得第二软比特信息；根据第一软比特信息获得第一评估参数并根据第二软比特信息获得第二评估参数；以及根据第一评估参数与第二评估参数更新预设硬决策电压电平。藉此，可提升解码效率。

Description

解码方法、存储器存储装置及存储器控制电路单元
技术领域
本发明涉及一种存储器技术，尤其涉及一种解码方法、存储器存储装置及存储器控制电路单元。
背景技术
数码相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。
一般来说，在将数据从存储器中读取出来之后，此数据可能会被解码以验证数据的正确性。藉此，若此数据中存在错误，通过解码程序也可以更正其中的错误。在存储器装置出厂时，一个预设读取电压电平会被配置。此预设读取电压电平是用来读取此存储器装置所存储的数据。然而，随着存储器装置的使用时间和/或损耗程度增加，通过此预设读取电压电平读取的数据可能会包含越来越多错误，甚至超过解码程序的错误更正能力。因此，如何通过调整预设读取电压电平来提升所读取的数据的正确性和/或存储器的解码能力，实为本领域技术人员所致力研究的课题之一。
发明内容
本发明提供一种解码方法、存储器存储装置及存储器控制电路单元，可提升解码效率。
本发明的一范例实施例提供一种解码方法，其用于包括多个记忆胞的可复写式非易失性存储器模块，所述解码方法包括：基于预设硬决策电压电平读取所述记忆胞中的多个第一记忆胞以获得硬比特信息；对所述硬比特信息执行硬解码操作；若所述硬解码操作失败，基于多个预设软决策电压电平读取所述第一记忆胞以获得软比特信息；对所述软比特信息执行软解码操作；若所述软解码操作失败，基于多个第一测试电压电平读取所述第一记忆胞以获得第一软比特信息并基于多个第二测试电压电平读取所述第一记忆胞以获得第二软比特信息；根据所述第一软比特信息获得第一评估参数并根据所述第二软比特信息获得第二评估参数，其中所述第一评估参数对应于所述第一记忆胞中符合第一状态条件的记忆胞的第一总数，其中所述第二评估参数对应于所述第一记忆胞中符合第二状态条件的记忆胞的第二总数；以及根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平。
在本发明的一范例实施例中，根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的步骤包括：根据所述第一软比特信息统计所述第一记忆胞中临界电压属于第一转态区域的记忆胞的总数，其中所述第一转态区域包含所述第一测试电压电平中任两个电压电平之间的区域；以及根据所述第二软比特信息统计所述第一记忆胞中临界电压属于第二转态区域的记忆胞的总数，其中所述第二转态区域包含所述第二测试电压电平中任两个电压电平之间的区域。
在本发明的一范例实施例中，根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的步骤包括：根据所述第一软比特信息统计所述第一记忆胞中临界电压属于第一稳态区域的记忆胞的总数，其中所述第一稳态区域包含所述第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域；以及根据所述第二软比特信息统计所述第一记忆胞中临界电压属于第二稳态区域的记忆胞的总数，其中所述第二稳态区域包含所述第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域。
在本发明的一范例实施例中，所述第一测试电压电平对应于第一偏移值，所述第二测试电压电平对应于第二偏移值，所述第一偏移值不同于所述第二偏移值，其中根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平的步骤包括：根据所述第一总数与所述第二总数之间的数值关系来更新所述预设硬决策电压电平，其中更新后的所述预设硬决策电压电平对应于所述第一偏移值与所述第二偏移值的其中之一。
在本发明的一范例实施例中，所述的解码方法还包括：根据所述第一总数与所述第二总数之间的所述数值关系来更新所述预设软决策电压电平，其中更新后的所述预设软决策电压电平对应于所述第一偏移值与所述第二偏移值的所述其中之一。
本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述可复写式非易失性存储器模块包括多个记忆胞。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块，其中所述存储器控制电路单元用以发送第一读取指令序列以指示基于预设硬决策电压电平读取所述记忆胞中的多个第一记忆胞以获得硬比特信息，其中所述存储器控制电路单元还用以对所述硬比特信息执行硬解码操作，其中若所述硬解码操作失败，所述存储器控制电路单元更用以发送第二读取指令序列以指示基于多个预设软决策电压电平读取所述第一记忆胞以获得软比特信息，其中所述存储器控制电路单元还用以对所述软比特信息执行软解码操作，其中若所述软解码操作失败，所述存储器控制电路单元更用以发送第一测试指令序列以指示基于多个第一测试电压电平读取所述第一记忆胞以获得第一软比特信息并发送第二测试指令序列以指示基于多个第二测试电压电平读取所述第一记忆胞以获得第二软比特信息，其中所述存储器控制电路单元还用以根据所述第一软比特信息获得第一评估参数并根据所述第二软比特信息获得第二评估参数，其中所述第一评估参数对应于所述第一记忆胞中符合第一状态条件的记忆胞的第一总数，其中所述第二评估参数对应于所述第一记忆胞中符合第二状态条件的记忆胞的第二总数，其中所述存储器控制电路单元还用以根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的操作包括：根据所述第一软比特信息统计所述第一记忆胞中临界电压属于一第一转态区域的记忆胞的一总数，其中所述第一转态区域包含所述第一测试电压电平中任两个电压电平之间的区域；以及根据所述第二软比特信息统计所述第一记忆胞中临界电压属于第二转态区域的记忆胞的总数，其中所述第二转态区域包含所述第二测试电压电平中任两个电压电平之间的区域。
在本发明的一范例实施例中，所述存储器控制电路单元根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的操作包括：根据所述第一软比特信息统计所述第一记忆胞中临界电压属于第一稳态区域的记忆胞的总数，其中所述第一稳态区域包含所述第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域；以及根据所述第二软比特信息统计所述第一记忆胞中临界电压属于第二稳态区域的记忆胞的总数，其中所述第二稳态区域包含所述第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域。
在本发明的一范例实施例中，所述第一测试电压电平对应于第一偏移值，所述第二测试电压电平对应于第二偏移值，所述第一偏移值不同于所述第二偏移值，其中所述存储器控制电路单元根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平的操作包括：根据所述第一总数与所述第二总数之间的数值关系来更新所述预设硬决策电压电平，其中更新后的所述预设硬决策电压电平对应于所述第一偏移值与所述第二偏移值的其中之一。
在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述第一总数与所述第二总数之间的所述数值关系来更新所述预设软决策电压电平，其中更新后的所述预设软决策电压电平对应于所述第一偏移值与所述第二偏移值的所述其中之一。
本发明的另一范例实施例提供一种存储器控制电路单元，其用于控制包括多个记忆胞的可复写式非易失性存储器模块，其中所述存储器控制电路单元包括主机接口、存储器接口、错误检查与校正电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，所述存储器管理电路用以发送第一读取指令序列以指示基于预设硬决策电压电平读取所述记忆胞中的多个第一记忆胞以获得硬比特信息，所述错误检查与校正电路用以对所述硬比特信息执行硬解码操作，若所述硬解码操作失败，所述存储器管理电路还用以发送第二读取指令序列以指示基于多个预设软决策电压电平读取所述第一记忆胞以获得软比特信息，所述错误检查与校正电路还用以对所述软比特信息执行软解码操作，若所述软解码操作失败，所述存储器管理电路还用以发送第一测试指令序列以指示基于多个第一测试电压电平读取所述第一记忆胞以获得第一软比特信息并发送第二测试指令序列以指示基于多个第二测试电压电平读取所述第一记忆胞以获得第二软比特信息，其中所述存储器管理电路还用以根据所述第一软比特信息获得第一评估参数并根据所述第二软比特信息获得第二评估参数，其中所述第一评估参数对应于所述第一记忆胞中符合第一状态条件的记忆胞的第一总数，其中所述第二评估参数对应于所述第一记忆胞中符合第二状态条件的记忆胞的第二总数，所述存储器管理电路还用以根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平。
在本发明的一范例实施例中，所述存储器管理电路根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的操作包括：根据所述第一软比特信息统计所述第一记忆胞中临界电压属于第一转态区域的记忆胞的总数，其中所述第一转态区域包含所述第一测试电压电平中任两个电压电平之间的区域；以及根据所述第二软比特信息统计所述第一记忆胞中临界电压属于第二转态区域的记忆胞的总数，其中所述第二转态区域包含所述第二测试电压电平中任两个电压电平之间的区域。
在本发明的一范例实施例中，所述第一转态区域是所述第一测试电压电平中电压最大的电压电平与所述第一测试电压电平中电压最小的电压电平之间的区域，所述第二转态区域是所述第二测试电压电平中电压最大的电压电平与所述第二测试电压电平中电压最小的电压电平之间的区域。
在本发明的一范例实施例中，所述存储器管理电路根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的操作包括：根据所述第一软比特信息统计所述第一记忆胞中临界电压属于第一稳态区域的记忆胞的总数，其中所述第一稳态区域包含所述第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域；以及根据所述第二软比特信息统计所述第一记忆胞中临界电压属于第二稳态区域的记忆胞的总数，其中所述第二稳态区域包含所述第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域。
在本发明的一范例实施例中，所述第一稳态区域位于所述第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外，其中所述第二稳态区域位于所述第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外。
在本发明的一范例实施例中，所述第一测试电压电平对应于第一偏移值，所述第二测试电压电平对应于第二偏移值，所述第一偏移值不同于所述第二偏移值，所述存储器管理电路根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平的操作包括：根据所述第一总数与所述第二总数之间的数值关系来更新所述预设硬决策电压电平，其中更新后的所述预设硬决策电压电平对应于所述第一偏移值与所述第二偏移值的其中之一。
在本发明的一范例实施例中，所述存储器管理电路还用以根据所述第一总数与所述第二总数之间的所述数值关系来更新所述预设软决策电压电平，其中更新后的所述预设软决策电压电平对应于所述第一偏移值与所述第二偏移值的所述其中之一。
基于上述，在软解码程序失败之后，至少两组的测试电压电平会被用来读取相同的记忆胞。然后，相应的多个评估参数会被获得，其中每一个评估参数对应于记忆胞中符合特定状态条件的记忆胞的总数。根据此些评估参数，预设硬决策电压电平即可被更新。藉此，可提升解码效率。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是根据本发明的一范例实施例所示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；
图2是根据本发明的另一范例实施例所示的主机系统、存储器存储装置及I/O装置的示意图；
图3是根据本发明的另一范例实施例所示的主机系统与存储器存储装置的示意图；
图4是根据本发明的一范例实施例所示的存储器存储装置的概要方块图；
图5是根据本发明的一范例实施例所示的存储器控制电路单元的概要方块图；
图6是根据本发明的一范例实施例所示的管理可复写式非易失性存储器模块的示意图；
图7是根据本发明的一范例实施例所示的读取硬比特信息的示意图；
图8是根据本发明的一范例实施例所示的读取软比特信息的示意图；
图9A至9C是根据本发明的一范例实施例所示的追踪最佳读取电压电平的示意图；
图10A是根据本发明的一范例实施例所示的记忆胞数目与偏移值的对应关系的示意图；
图10B是根据本发明的另一范例实施例所示的记忆胞数目与偏移值的对应关系的示意图；
图11是根据本发明的一范例实施例所示的转态区域与稳态区域的示意图；
图12是根据本发明的一范例实施例所示的解码方法的流程图；
图13是根据本发明的另一范例实施例所示的解码方法的流程图；
图14是根据本发明的另一范例实施例所示的解码方法的流程图。
附图标记说明：
10：存储器存储装置；
11：主机系统；
110：系统总线；
111：处理器；
112：随机存取存储器；
113：只读存储器；
114：数据传输接口；
12：输入/输出(I/O)装置；
20：主机板；
201：随身盘；
202：存储卡；
203：固态硬盘；
204：无线存储器存储装置；
205：全球定位系统模块；
206：网络接口卡；
207：无线传输装置；
208：键盘；
209：屏幕；
210：喇叭；
32：SD卡；
33：CF卡；
34：嵌入式存储装置；
341：嵌入式多媒体卡；
342：嵌入式多芯片封装存储装置；
402：连接接口单元；
404：存储器控制电路单元；
406：可复写式非易失性存储器模块；
502：存储器管理电路；
504：主机接口；
506：存储器接口；
508：错误检查与校正电路；
510：缓冲存储器；
512：电源管理电路；
601：存储区；
602：替换区；
610(0)～610(B)：实体单元；
612(0)～612(C)：逻辑单元；
710、711、720、721、1101～1108：分布；
801～806、RT1、RS1、RT1’、RS1’、RT2、RS2、RT3、RS3、RT11、RS11、RT12、RS12、RT13、RS13、RT14、RS14、RT15、RS15、RT16、RS16、RT17、RS17：区域；
831、832、931、932、941、942、951、952：软比特信息；
1110：上实体程序化单元；
1120：下实体程序化单元；
1130：额外实体程序化单元；
S1201：步骤(基于一预设硬决策电压电平读取多个第一记忆胞以获得硬比特信息并对硬比特信息执行硬解码操作)；
S1202：步骤(硬解码操作是否成功)；
S1203：步骤(输出解码成功的码字)；
S1204：步骤(基于多个预设软决策电压电平读取第一记忆胞以获得软比特信息并对软比特信息执行软解码操作)；
S1205：步骤(软解码操作是否成功)；
S1206：步骤(基于多个第一测试电压电平读取第一记忆胞以获得第一软比特信息并基于多个第二测试电压电平读取第一记忆胞以获得第二软比特信息)；
S1207：步骤(根据第一软比特信息获得第一评估参数并根据第二软比特信息获得第二评估参数)；
S1208：步骤(根据第一评估参数与第二评估参数更新预设硬决策电压电平)；
S1301：步骤(基于一预设硬决策电压电平读取多个第一记忆胞以获得硬比特信息并对硬比特信息执行硬解码操作)；
S1302：步骤(硬解码操作是否成功)；
S1303：步骤(输出解码成功的码字)；
S1304：步骤(基于多个预设软决策电压电平读取第一记忆胞以获得软比特信息并对软比特信息执行软解码操作)；
S1305：步骤(软解码操作是否成功)；
S1306：步骤(是否还有未检查的偏移值)；
S1307：步骤(基于多个测试电压电平读取第一记忆胞以获得软比特信息)；
S1308：步骤(根据获得的软比特信息获得一评估参数)；
S1309：步骤(计算的评估参数是否优于一预设评估参数)；
S1310：步骤(将所获得的评估参数设定为预设评估参数)；
S1311：步骤(根据预设评估参数更新预设硬决策电压电平)；
S1312：步骤(判定解码失败)；
S1401：步骤(基于一预设硬决策电压电平读取多个第一记忆胞以获得硬比特信息并对硬比特信息执行硬解码操作)；
S1402：步骤(硬解码操作是否成功)；
S1403：步骤(输出解码成功的码字)；
S1404：步骤(基于多个预设软决策电压电平读取第一记忆胞以获得软比特信息并对软比特信息执行软解码操作)；
S1405：步骤(软解码操作是否成功)；
S1406：步骤(是否已找到最佳读取电压电平)；
S1407：步骤(是否还有未检查的偏移值)；
S1408：步骤(基于多个测试电压电平读取第一记忆胞以获得软比特信息)；
S1409：步骤(根据获得的软比特信息获得一评估参数)；
S1410：步骤(根据所计算的多个评估参数来更新预设硬决策电压电平)；
S1411：步骤(判定解码失败)。
具体实施方式
一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中目标数据。
图1是根据本发明的一范例实施例所示的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的另一范例实施例所示的主机系统、存储器存储装置及I/O装置的示意图。
请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112只读存储器113及数据传输接口114皆连接至系统总线(system bus)110。
在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中目标数据。此外，主机系统11是通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。
在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通信(Near FieldCommunication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。
在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通信装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded MMC,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。
图4是根据本发明的一范例实施例所示的存储器存储装置的概要方块图。
请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。
在本范例实施例中，连接接口单元402是相容于串行高级附件(Serial AdvancedTechnology Attachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、记忆棒(Memory Stick,MS)接口标准、多芯片封装(Multi-Chip Package)接口标准、多媒体存储卡(Multi Media Card,MMC)接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。
存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。
可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶记忆胞(SingleLevel Cell,SLC)NAND型快闪存储器模块(即，一个记忆胞中可存储1个比特的快闪存储器模块)、多阶记忆胞(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个记忆胞中可存储2个比特的快闪存储器模块)、复数阶记忆胞(Triple Level Cell，TLC)NAND型快闪存储器模块(即，一个记忆胞中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。
可复写式非易失性存储器模块406中的每一个记忆胞是以电压(以下也是称为临界电压)的改变来存储一或多个比特。具体来说，每一个记忆胞的控制栅极(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变记忆胞的临界电压。此改变临界电压的操作也是称为“把数据写入至记忆胞”或“程序化记忆胞”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个记忆胞具有多个存储状态。通过施予读取电压可以判断一个记忆胞是属于哪一个存储状态，藉此取得此记忆胞所存储的一或多个比特。
图5是根据本发明的一范例实施例所示的存储器控制电路单元的概要方块图。
请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504、存储器接口506及错误检查与校正电路508。
存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。
在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。
在另一范例实施例中，存储器管理电路502的控制指令也是可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。
此外，在另一范例实施例中，存储器管理电路502的控制指令也是可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、记忆胞管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。记忆胞管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。记忆胞管理电路用以管理可复写式非易失性存储器模块406的记忆胞或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中目标数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程式码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。
主机接口504是连接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504也是可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。
存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示目标数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收程序等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程式码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。
错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正程序以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中目标数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正程序。
在本范例实施例中，错误检查与校正电路508是使用低密度奇偶检查码(lowdensity parity code，LDPC)来执行数据的编码与解码。然而，在另一范例实施例中，错误检查与校正电路508也可以是使用BCH码、回旋码(convolutional code)或涡轮码(turbocode)等各种码来执行数据的编码与解码。对于本领域的技术人员来说，使用上述任一种码来执行数据的编码与解码是属于公知常识，故在此便不赘述。
在一范例实施例中，存储器控制电路单元404还包括缓冲存储器510与电源管理电路512。
缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。
图6是根据本发明的一范例实施例所示的管理可复写式非易失性存储器模块的示意图。必须了解的是，在此描述可复写式非易失性存储器模块406的实体单元的运作时，以“选择”与“分组”等词来操作实体单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块406的实体单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块406的实体单元进行操作。
在本范例实施例中，可复写式非易失性存储器模块406的记忆胞会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的记忆胞会组成一或多个实体程序化单元。若每一个记忆胞可存储2个以上的比特，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一记忆胞的最低有效比特(Least Significant Bit，LSB)是属于下实体程序化单元，并且一记忆胞的最高有效比特(Most Significant Bit，MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。
在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也是即，每一实体抹除单元含有最小数目之一并被抹除的记忆胞。例如，实体抹除单元为实体区块(block)。
请参照图6，存储器管理电路502会将可复写式非易失性存储器模块406的实体单元610(0)～610(B)逻辑地分组为存储区601与替换区602。存储区601中的实体单元610(0)～610(A)是用以存储数据，而替换区602中的实体单元610(A+1)～610(B)是用以替换存储区601中损坏的实体单元。例如，实体单元的替换是以一个实体抹除单元为单位。在本范例实施例中，实体单元610(0)～610(B)中的每一个皆是指至少一实体程序化单元。或者，在另一范例实施例中，实体单元610(0)～610(B)中的每一个也是可以包含任意数目的记忆胞。
存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)的至少一部分。在本范例实施例中，主机系统11是通过逻辑地址(logical address,LA)来存取存储区601中的数据，因此，逻辑单元612(0)～612(C)中的每一个是指一个逻辑地址。然而，在另一范例实施例中，逻辑单元612(0)～612(C)中的每一个也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成，视实务上的需求而定。此外，逻辑单元612(0)～612(C)中的每一个可被映射至一或多个实体单元。
在本范例实施例中，存储器管理电路502会将逻辑单元与实体单元之间的映射关系(也是称为逻辑-实体映射关系)记录于至少一逻辑-实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体映射表来执行对于存储器存储装置10的数据存取。
图7是根据本发明的一范例实施例所示的读取硬比特信息的示意图。本范例实施例是以SLC NAND型快闪存储器为例，其中横轴代表记忆胞的临界电压，而纵轴代表记忆胞个数。然而，在另一范例实施例中，图7也是可以用来表示MLC NAND或TLC NAND型快闪存储器中一部分的临界电压分布。
请参照图7，在程序化可复写式非易失性存储器模块406中的多个记忆胞(以下也是称为第一记忆胞)之后，被程序化的每一个记忆胞的临界电压会属于分布710与720的其中之一。例如，若某一个记忆胞被用来存储比特“1”，则此记忆胞的临界电压会落在分布710；而若某一个记忆胞被用来存储比特“0”，则此记忆胞的临界电压会落在分布720。
值得一提的是，在本范例实施例中，每一个记忆胞是用以存储一个比特，故此些记忆胞的临界电压的分布有两种可能(例如，分布710与720)。然而，在其他范例实施例中，若一个记忆胞是用以存储多个比特，则对应的临界电压的分布则可能有四种(例如，MLC NAND型快闪存储器)、八种(例如，TLCNAND型快闪存储器)或其他任意个可能。此外，本发明也不限制每一个分布所代表的比特。例如，在图7的另一范例实施例中，分布710是代表比特“0”，并且分布720是代表比特“1”。
一般来说，若要读取此些第一记忆胞所存储的数据，存储器管理电路502会发送一个读取指令序列(以下也是称为第一读取指令序列)至可复写式非易失性存储器模块406。此第一读取指令序列用以指示基于一个电压电平来从此些第一记忆胞的实体地址读取数据。在一范例实施例中，此电压电平也是称为预设硬决策电压电平。根据此读取指令序列，可复写式非易失性存储器模块406会施加一个读取电压(例如，电压电平VH1)至第一记忆胞并且将所获得的数据传送给存储器管理电路502。例如，电压电平VH1即为预设硬决策电压电平。若某一个记忆胞的临界电压小于所施予的电压电平VH1(例如，临界电压属于分布710的记忆胞)，则存储器管理电路502会读到比特“1”；若某一个记忆胞的临界电压大于所施予的电压电平VH1(例如，临界电压属于分布720的记忆胞)，则存储器管理电路502会读到比特“0”。
然而，随着可复写式非易失性存储器模块406的使用时间和/或损耗程度增加，可复写式非易失性存储器模块406中的记忆胞可能会发生性能衰退(degradation)。例如，在属于分布710与720的记忆胞发生性能衰退后，分布710与720可能会逐渐相互靠近甚至相互重叠。例如，图7中的分布711与721分别用来表示性能衰退后的分布710与720。在发生性能衰退后，若持续使用此些第一记忆胞来存储数据并使用相同的预设硬决策电压电平(例如，电压电平VH1)来读取此些第一记忆胞，读取到的数据可能会包含许多错误。以图7中的分布711与721为例，斜线区域内的记忆胞仍属于分布711，但其临界电压已高于电压电平VH1。因此，若持续使用电压电平VH1来读取此些第一记忆胞，部分实际上存储比特“1”的记忆胞(例如，分布711中的斜线区域内的记忆胞)会被误判为存储比特“0”。
因此，在通过预设硬决策电压电平(例如，电压电平VH1)读取到数据之后，错误检查与校正电路508会解码此数据，以尝试更正此数据中可能存在的错误。在此，通过硬决策电压电平所读取的数据也是称为硬比特信息(例如，图7的硬比特HB1)，并且解码硬比特信息的操作也是称为硬解码操作。本领域技术人员应当可以明了错误检查与校正电路508如何使用低密度奇偶检查码等来执行硬解码操作，以及错误检查与校正电路508需要具备怎样的硬体结构来完成所需执行的硬解码操作。例如，硬解码操作可能包含用于产生校验子(syndrome)的奇偶(parity)检查操作以及用于决定错误比特的比特翻转(bit flipping)演算法、最小总合(min-sum)演算法和/或总和乘积(sum-product)演算法等。然后，错误检查与校正电路508会判断所执行的硬解码操作是否成功(或失败)。若此硬解码操作成功(例如，数据中所有的错误皆被更正)，错误检查与校正电路508会输出解码成功的数据。若此硬解码操作失败(例如，数据中的错误无法被完全更正)，错误检查与校正电路508会进入软解码模式。
在软解码模式中，存储器管理电路502会发送另一读取指令序列(以下也是称为第二读取指令序列)，以指示基于多个电压电平来从此些第一记忆胞中读取数据。在一范例实施例中，此些电压电平也是称为预设软决策电压电平。例如，此些预设软决策电压电平会对应于在先前使用的预设硬决策电压电平。根据第二读取指令序列，可复写式非易失性存储器模块406会依序将多个读取电压施加至此些第一记忆胞并将所获得的数据回传给存储器管理电路502。
图8是根据本发明的一范例实施例所示的读取软比特信息的示意图。
请参照图8，接续于图7的范例实施例，在软解码模式中，可复写式非易失性存储器模块406会基于多个预设软决策电压电平(例如，电压电平VS1～VS5)来依序地读取此些第一记忆胞并回传所获得的数据。电压电平VS1～VS5可以是依照任意顺序被使用。在基于电压电平VS1～VS5来读取第一记忆胞中的某一个之后，若此记忆胞的临界电压小于电压值最小的电压电平VS4(即位于区域801)，数据“11111”或“100”会被回传；若此记忆胞的临界电压介于电压电平VS4与电压电平VS2之间(即位于区域802)，数据“01111”或“101”会被回传；若此记忆胞的临界电压介于电压电平VS2与电压电平VS1之间(即位于区域803)，数据“00111”或“111”会被回传；若此记忆胞的临界电压介于电压电平VS1与电压电平VS3之间(即位于区域804)，数据“00011”或“011”会被回传；若此记忆胞的临界电压介于电压电平VS3与电压电平VS5之间(即位于区域805)，数据“00001”或“001”会被回传；并且若此记忆胞的临界电压高于电压值最高的电压电平VS5(即位于区域806)，数据“00000”或“000”会被回传。
在一范例实施例中，预设软决策电压电平中的某一个(例如，图8中的电压电平VS3)可能会等于或相近于预设硬决策电压电平(例如，图7中的电压电平VH1)。任两个相邻的预设软决策电压电平之间的电压差距可能是同一个预设值。此外，预设软决策电压电平的总数也可以更多(例如，7个或9个等)或更少(例如，3个)。
在通过预设软决策电压电平(例如，电压电平VS1～VS5)读取到数据之后，错误检查与校正电路508会解码此数据，以尝试更正此数据中可能存在的错误。在此，通过多个软决策电压电平所读取的数据也是称为软比特信息(例如，图8中包含软比特SB1～SB5的软比特信息831或将部分软比特进行逻辑运算而产生的软比特信息832)，并且解码软比特信息的操作也是称为软解码操作。本领域技术人员应当可以明了错误检查与校正电路508如何使用低密度奇偶检查码等来执行软解码操作，以及错误检查与校正电路508需要具备怎样的硬体结构来完成所需执行的软解码操作。例如，软解码操作可能进一步包含更新对数相似性比值(log likelihood ratio,LLR)等通道信息的操作。此外，软解码操作可能包含与硬解码操作的至少一部分相同或相异的解码操作。
特别是，相对于硬比特信息，由于对应于每一个记忆胞的软比特信息可提供更多的通道信息，软解码操作的错误更正能力往往会高于硬解码操作的错误更正能力。然后，错误检查与校正电路508会判断所执行的软解码操作是否成功(或失败)。若此软解码操作成功(例如，数据中所有的错误皆被更正)，错误检查与校正电路508会输出解码成功的数据。
若此软解码操作仍然失败(例如，数据中的错误仍无法完全更正)，存储器管理电路502会发送多个测试指令序列以指示基于多个测试电压群组来读取第一记忆胞以获得相应的软比特信息。每一个测试电压群组包含多个测试电压电平，且每一个测试电压群组(或其中的测试电压电平)皆对应于一个偏移值(offset value)。此偏移值例如是记录于一查找表并且用于移动(shift)预设硬决策电压电平(或预设软决策电压电平)来产生一个相应的测试电压群组。此外，每一个测试电压群组中的测试电压电平的总数皆相同。
根据所获得的软比特信息，存储器管理电路502会获得多个评估参数。每一个评估参数对应于第一记忆胞中符合一特定状态条件的记忆胞的总数。根据此些评估参数，存储器管理电路502会更新预设硬决策电压电平。例如，在图7的范例实施例中，根据此些评估参数，预设硬决策电压电平可能会被从电压电平VH1更新至电压电平VH2。从图7可以看出，基于电压电平VH2所读取的数据所包含的错误(例如，错误比特的总数)有相当高的机率会显著地少于基于电压电平VH1所读取的数据所包含的错误。此外，将预设硬决策电压电平从电压电平VH1更新至电压电平VH2的操作也是可视为追踪(track)最佳读取电压电平的操作。此外，对应于更新预设硬决策电压电平，预设软决策电压电平也可以被更新。例如，根据所获得的多个评估参数，对应于某一个偏移值的测试电压群组中的多个测试电压电平可能会被设为新的预设软决策电压电平。
图9A至9C是根据本发明的一范例实施例所示的追踪最佳读取电压电平的示意图。
请参照图9A，在软解码操作失败后，存储器管理电路502会根据查找表获得一个偏移值并根据此偏移值获得属于某一测试电压群组的多个测试电压电平(例如，电压电平VC1_1～VC1_5)。相对于预设测试电压电平(例如，电压电平VS1～VS5)，根据此偏移值所获得的测试电压电平(例如，电压电平VC1_1～VC1_5)在横轴上分别向右移+Δ。例如，电压电平VC1_1～VC1_5相对于电压电平VS1～VS5分别增加了Δ(mV)的电压值。存储器管理电路502会发送一个测试指令序列以指示基于电压电平VC1_1～VC1_5来读取第一记忆胞。然后，存储器管理电路502会获得相应的软比特信息931(或软比特信息932)。
根据软比特信息931(或软比特信息932)，存储器管理电路502会统计此些第一记忆胞中临界电压属于一转态(transition state)区域的记忆胞的总数。其中，此转态区域包含电压电平VC1_1～VC1_5中任两者之间的区域。在本范例实施例中，转态区域是指此测试电压群组中电压最大者(即电压电平VC1_5)与电压最小者(即电压电平VC1_4)之间的区域RT1。或者，在另一范例实施例中，此转态区域也是可以是指电压电平VC1_2与VC1_3之间的区域RT1’。例如，存储器管理电路502可统计对应于软比特信息“101”、“111”、“011”及“001”的记忆胞的总数来获得临界电压属于区域RT1的记忆胞的总数。或者，存储器管理电路502也可以统计对应于软比特信息“111”与“011”的记忆胞的总数来获得临界电压属于区域RT1’的记忆胞的总数。然后，存储器管理电路502会记录下所计算的总数或一个对应值作为对应于此测试电压群组(或偏移值+Δ)的评估参数。
请参照图9B，存储器管理电路502会根据查找表获得另一个偏移值并根据此偏移值获得属于某一测试电压群组的多个测试电压电平(例如，电压电平VC2_1～VC2_5)。相对于电压电平VS1～VS5，电压电平VC2_1～VC2_5在横轴上分别向右移+2Δ。例如，电压电平VC2_1～VC2_5相对于电压电平VS1～VS5分别增加了2Δ(mV)的电压值。存储器管理电路502会发送一个测试指令序列以指示基于电压电平VC2_1～VC2_5来读取第一记忆胞。然后，存储器管理电路502会获得相应的软比特信息941(或软比特信息942)。
根据软比特信息941(或软比特信息942)，存储器管理电路502会统计此些第一记忆胞中临界电压属于一转态区域的记忆胞的总数。其中，此转态区域包含电压电平VC2_1～VC2_5中任两者之间的区域。在本范例实施例中，存储器管理电路502会统计对应于软比特信息“101”、“111”、“011”及“001”的记忆胞的总数来获得临界电压属于区域RT2(即电压电平VC2_4与VC2_5之间)的记忆胞的总数。或者，在另一范例实施例中，存储器管理电路502会统计对应于软比特信息“111”与“011”的记忆胞的总数来获得临界电压落于电压电平VC2_2与VC2_3之间的记忆胞的总数。然后，存储器管理电路502会记录下所计算的总数或一个对应值作为对应于此测试电压群组(或偏移值+2Δ)的评估参数。
请参照图9C，存储器管理电路502还可以根据查找表获得另一个偏移值并根据此偏移值获得属于某一测试电压群组的多个测试电压电平(例如，电压电平VC3_1～VC3_5)。相对于电压电平VS1～VS5，电压电平VC3_1～VC3_5在横轴上分别向右移+3Δ。例如，电压电平VC3_1～VC3_5相对于电压电平VS1～VS5分别增加了3Δ(mV)的电压值。存储器管理电路502会发送一个测试指令序列以指示基于电压电平VC3_1～VC3_5来读取第一记忆胞并且获得相应的软比特信息951(或软比特信息952)。
根据软比特信息951(或软比特信息952)，存储器管理电路502会再次统计此些第一记忆胞中临界电压属于一转态区域的记忆胞的总数。其中，此转态区域包含电压电平VC3_1～VC3_5中任两者之间的区域。在本范例实施例中，存储器管理电路502会统计对应于软比特信息“101”、“111”、“011”及“001”的记忆胞的总数来获得临界电压属于区域RT3(即电压电平VC3_4与VC3_5之间的区域)的记忆胞的总数。或者，在另一范例实施例中，存储器管理电路502会统计对应于软比特信息“111”与“011”的记忆胞的总数来获得临界电压落于电压电平VC3_2与VC3_3之间的记忆胞的总数。然后，存储器管理电路502会记录下所计算的总数或一个对应值作为对应于此测试电压群组(或偏移值+3Δ)的评估参数。依此类推，对应于更多的测试电压群组(或偏移值+4Δ、-Δ、-2Δ等等)，更多的评估参数也是可被决定。
存储器管理电路502会根据所获得的评估参数之间的数值关系来更新预设硬决策电压电平。例如，若评估参数的值正相关于相应的总数，存储器管理电路502会比较所获得的多个评估参数并且选择此些评估参数中的最小者所对应的偏移值。然后，存储器管理电路502会根据所选定的偏移值来更新预设硬决策电压电平。
图10A是根据本发明的一范例实施例所示的记忆胞数目与偏移值的对应关系的示意图。
请参照图10A，在图7至图9C的范例实施例中，临界电压属于转态区域RT1的记忆胞的总数为N1，临界电压属于转态区域RT2的记忆胞的总数为N2，并且临界电压属于转态区域RT3的记忆胞的总数为N3。N1对应于偏移值+Δ，N2对应于偏移值+2Δ，并且N3对应于偏移值+3Δ。根据图9A、图9B及图9C可知，N1会大于N2，并且N2会大于N3。因此，存储器管理电路502可以将电压电平VH1加上3Δ而获得电压电平VH2。此外，在一范例实施例中，存储器管理电路502也是可以直接将电压电平VC3_1设为电压电平VH2。
在一范例实施例中，存储器管理电路502也是可以统计第一记忆胞中临界电压属于稳态(stable state)区域的记忆胞的总数。其中，此稳态区域包含某一测试电压群组中电压最大者与电压最小者之间的区域之外的区域。特别是，在同一个测试电压群组中的测试电压电平所划分的多个区域中，稳态区域与转态区域不重叠。例如，在图9A的一范例实施例中，稳态区域是指区域RT1之外的区域RS1。或者，在图9A的另一范例实施例中，稳态区域是指区域RT1’之外的区域RS1’。此外，在图9A的另一范例实施例中，同一测试电压群组所划分的转态区域与稳态区域也是可以分别是区域RT1’与区域RS1。其中，区域RT1’与其左右的区域RS1之间分别具有一个间隙(gap)而并非是连续的。存储器管理电路502可以统计临界电压属于区域RS1(或者区域RS1’)的记忆胞的总数并决定相应的评估参数。例如，在图9B的一范例实施例中，稳态区域是指区域RT2之外的区域RS2。存储器管理电路502可以统计临界电压属于区域RS2的记忆胞的总数并决定相应的评估参数。例如，在图9C的一范例实施例中，稳态区域是指区域RT3之外的区域RS3。存储器管理电路502可以统计临界电压属于区域RS3的记忆胞的总数并决定相应的评估参数。然后，存储器管理电路502可以根据此些评估参数之间的数值关系来更新预设硬决策电压电平。例如，若评估参数的值正相关于相应的总数，存储器管理电路502会比较所获得的多个评估参数并且选择此些评估参数中的最大者所对应的偏移值。然后，存储器管理电路502会根据所选定的偏移值来更新预设硬决策电压电平。此外，图9A的区域划分方式也是可以应用至图9B与图9C，本发明不加以限制。
图10B是根据本发明的另一范例实施例所示的记忆胞数目与偏移值的对应关系的示意图。
请参照图10B，在图7至图9C的另一范例实施例中，临界电压属于稳态区域RS1的记忆胞的总数为N1’，临界电压属于稳态区域RS2的记忆胞的总数为N2’，并且临界电压属于稳态区域RS3的记忆胞和总数为N3’。N1’对应于偏移值+Δ，N2’对应于偏移值+2Δ，并且N3’对应于偏移值+3Δ。由于N1’负相关于N1，N2’负相关于N2，并且N3’负相关于N3，故N3’会大于N2’，并且N2’会大于N1’。因此，存储器管理电路502同样可将电压电平VH1加上3Δ而获得电压电平VH2。
在更新预设硬决策电压电平之后，存储器管理电路502会发送一读取指令序列以指示基于更新后的预设硬决策电压电平来读取第一记忆胞以获得相应的硬比特信息。例如，请再次参照图7，可复写式非易失性存储器模块406会基于电压电平VH2来读取第一记忆胞并回传包含硬比特HB2的硬比特信息。相较于基于电压电平VH1所读取的硬比特信息，基于电压电平VH2所读取的硬比特信息中的错误可显著地减少。然后，错误检查与校正电路508会对此硬比特信息执行硬解码操作并判断是否解码成功。若解码成功，错误检查与校正电路508会输出解码成功的数据。若解码失败，错误检查与校正电路508会再次进入软解码模式。
在软解码模式中，存储器管理电路502会发送一读取指令序列以指示基于更新后的多个预设软决策电压电平来读取第一记忆胞以获得相应的软比特信息。例如，在图9A至图9C的范例实施例中，更新后的预设软决策电压电平可能会包含图9C中的电压电平VC3_1～VC3_5中的全部或至少一个。可复写式非易失性存储器模块406会基于更新后的多个预设软决策电压电平来读取第一记忆胞并回传相应的软比特信息。然后，错误检查与校正电路508会对此软比特信息执行软解码操作并判断是否解码成功。若此软解码操作成功，错误检查与校正电路508会输出解码成功的数据。若此软解码操作失败，错误检查与校正电路508会判定解码失败。
图11是根据本发明的一范例实施例所示的转态区域与稳态区域的示意图。
请参照图11，对于TLC NAND型快闪存储器来说，第一记忆胞的临界电压分布可能会包含分布1101～1108。属于分布1101～1108的记忆胞分别用以存储字节“111”、“011”、“001”、“000”、“010”、“110”、“100”及“101”。对于包含此些记忆胞的下实体程序化单元1110(即被视为存储字节中的第一个比特的实体单元)来说，转态区域包括区域RT11与RT12，而稳态区域则包括区域RS11与RS12。对于包含此些记忆胞的上实体程序化单元1120(即被视为存储字节中的第二个比特的实体单元)来说，转态区域包括区域RT13、RT14及RT15，而稳态区域则包括区域RS13、RS14及RS15。对于包含此些记忆胞的额外(extra)实体程序化单元1130(即被视为存储字节中的第三个比特的实体单元)来说，转态区域包括区域RT16与RT17，而稳态区域则包括区域RS16与RS17。
在图11的范例实施例中，每一个转态区域(例如，区域RT11)与相应的稳态区域(例如，区域RS11)皆可能具有临界电压的上限与下限。值得一提的是，图7至图9C中的分布711与721也是可以视为是图11中任意两个相邻的分布(例如，分布1101与1102或者1102与1103等等)。另外，由于每一个转态区域与相应的稳态区域都是基于所施予的测试电压电平而划分的，根据不同的测试电压群组，图11中划分的各个转态区域与相应的稳态区域可能会向左移动、向右移动、变宽或变窄等等。此外，根据图11的范例实施例中，本领域技术人员也可以明了如何在其他类型的快闪存储器(例如，MLC NAND型快闪存储器)的临界电压分布中基于特定的测试电压群组划分相应的转态区域与稳态区域，在此便不赘述。
图12是根据本发明的一范例实施例所示的解码方法的流程图。
请参照图12，在步骤S1201中，基于一预设硬决策电压电平读取多个第一记忆胞以获得硬比特信息并对硬比特信息执行硬解码操作。在步骤S1202中，判断硬解码操作是否成功(或失败)。若硬解码操作成功，在步骤S1203中，输出解码成功的码字。若硬解码操作失败，在步骤S1204中，基于多个预设软决策电压电平读取第一记忆胞以获得软比特信息并对软比特信息执行软解码操作。在步骤S1205中，判断软解码操作是否成功(或失败)。若软解码操作成功，在步骤S1203中，输出解码成功的码字。若软解码操作失败，在步骤S1206中，基于多个第一测试电压电平读取第一记忆胞以获得第一软比特信息并基于多个第二测试电压电平读取第一记忆胞以获得第二软比特信息。在步骤S1207中，根据第一软比特信息获得第一评估参数并根据第二软比特信息获得第二评估参数。在步骤S1208中，根据第一评估参数与第二评估参数更新预设硬决策电压电平。
图13是根据本发明的另一范例实施例所示的解码方法的流程图。
请参照图13，在步骤S1301中，基于一预设硬决策电压电平读取多个第一记忆胞以获得硬比特信息并对硬比特信息执行硬解码操作。在步骤S1302中，判断硬解码操作是否成功(或失败)。若硬解码操作成功，在步骤S1303中，输出解码成功的码字。若硬解码操作失败，在步骤S1304中，基于多个预设软决策电压电平读取第一记忆胞以获得软比特信息并对软比特信息执行软解码操作。在步骤S1305中，判断软解码操作是否成功(或失败)。若软解码操作成功，在步骤S1303中，输出解码成功的码字。若软解码操作失败，在步骤S1306中，判断是否还有未检查的偏移值。若还有未检查的偏移值，在步骤S1307中，基于多个测试电压电平读取第一记忆胞以获得软比特信息。例如，此些测试电压电平是对应于某一个被选定来检查的偏移值。
在步骤S1308中，根据步骤S1307中获得的软比特信息获得一评估参数。在步骤S1309中，判断步骤S1308中获得的评估参数是否优于一预设评估参数。例如，若评估参数的值正相关于临界电压属于一转态区域的记忆胞的总数，且所获得的评估参数小于预设评估参数，步骤S1309可判定为是并且进入步骤S1310以将所获得的评估参数设定为预设评估参数。反之，若评估参数的值正相关于临界电压属于转态区域的记忆胞的总数，且所获得的评估参数大于预设评估参数，步骤S1309可判定为否并且回到步骤S1306。回到步骤S1306之后，下一个偏移值可被检查(例如，根据下一个偏移值决定多个测试电压电平)。值得一提的是，若步骤S1307是第一次执行(即尚未设定过预设评估参数)，步骤S1308获得的评估参数会被直接在步骤S1310中被设定为预设评估参数。
在步骤S1311中，根据预设评估参数更新预设硬决策电压电平。例如，根据对应于此预设评估参数的偏移值将预设硬决策电压电平设定为最佳读取电压电平。然后，步骤S1301等会被重复执行，在此便不赘述。此外，在检查更多的偏移值之后，若再次执行到步骤S1306时，所有的偏移值都已经被检查过了(即对应于每一个可用的偏移值的评估参数皆已被获得)，在步骤S1306中，判定解码失败。例如，若错误检查与校正电路508判定解码失败，存储器管理电路502会发送一个读取错误的信息给主机系统11。
图14是根据本发明的另一范例实施例所示的解码方法的流程图。
请参照图14，在步骤S1401中，基于一预设硬决策电压电平读取多个第一记忆胞以获得硬比特信息并对硬比特信息执行硬解码操作。在步骤S1402中，判断硬解码操作是否成功(或失败)。若硬解码操作成功，在步骤S1403中，输出解码成功的码字。若硬解码操作失败，在步骤S1404中，基于多个预设软决策电压电平读取第一记忆胞以获得软比特信息并对软比特信息执行软解码操作。在步骤S1405中，判断软解码操作是否成功(或失败)。若软解码操作成功，在步骤S1403中，输出解码成功的码字。若软解码操作失败，在步骤S1406中，判断是否已找到最佳读取电压电平。若否，在步骤S1407中，判断是否还有未检查的偏移值。
若还有未检查的偏移值，在步骤S1408中，基于多个测试电压电平读取第一记忆胞以获得软比特信息。例如，此些测试电压电平是对应于某一个被选定来检查的偏移值。在步骤S1409中，根据步骤S1408中获得的软比特信息获得一评估参数并且回到步骤S1407中再次检查是否有未检查的偏移值。若是，步骤S1408与S1409会被重复执行。若在步骤S1407中判定所有的偏移值皆已被检查(即对应于每一个可用的偏移值的评估参数皆已被获得)，在步骤S1410中，根据所获得的多个评估参数来更新预设硬决策电压电平。例如，可根据此些评估参数之间的数值关系来选择一个偏移值，并根据此偏移值来设定最佳读取电压电平。关于根据多个评估参数之间的数值关系来选择偏移值与设定最佳读取电压电平的操作已详述于上，在此便不赘述。在步骤S1410之后，步骤S1401等会被重复执行。此外，若再次执行到步骤S1406时，由于最佳读取电压电平已经在重复执行的步骤S1401中被使用，步骤S1411会被执行以判定解码失败。
然而，图12至图14中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图12至图14中各步骤可以实作为多个程式码或是电路，本发明不加以限制。此外，图12至图14的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。
综上所述，在软解码程序失败之后，至少两组的测试电压电平会被用来读取相同的记忆胞。然后，相应的多个评估参数会被获得，其中每一个评估参数对应于记忆胞中符合特定状态条件的记忆胞的总数。根据此些评估参数，预设硬决策电压电平即可被更新。藉此，可提升在解码操作中寻找最佳读取电压电平的效率，进而提升解码效率。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种解码方法，用于包括多个记忆胞的可复写式非易失性存储器模块，其特征在于，所述解码方法包括：
基于预设硬决策电压电平读取所述多个记忆胞中的多个第一记忆胞以获得硬比特信息；
对所述硬比特信息执行硬解码操作；
若所述硬解码操作失败，基于多个预设软决策电压电平读取所述多个第一记忆胞以获得软比特信息；
对所述软比特信息执行软解码操作；
若所述软解码操作失败，基于多个第一测试电压电平读取所述多个第一记忆胞以获得第一软比特信息并基于多个第二测试电压电平读取所述多个第一记忆胞以获得第二软比特信息；
根据所述第一软比特信息获得第一评估参数并根据所述第二软比特信息获得第二评估参数，其中所述第一评估参数对应于所述多个第一记忆胞中符合第一状态条件的记忆胞的第一总数，其中所述第二评估参数对应于所述多个第一记忆胞中符合第二状态条件的记忆胞的第二总数；以及
根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平。
2.根据权利要求1所述的解码方法，其特征在于，根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的步骤包括：
根据所述第一软比特信息统计所述多个第一记忆胞中临界电压属于第一转态区域的记忆胞的总数，其中所述第一转态区域包含所述多个第一测试电压电平中任两个电压电平之间的区域；以及
根据所述第二软比特信息统计所述多个第一记忆胞中临界电压属于第二转态区域的记忆胞的总数，其中所述第二转态区域包含所述多个第二测试电压电平中任两个电压电平之间的区域。
3.根据权利要求2所述的解码方法，其特征在于，所述第一转态区域是所述多个第一测试电压电平中电压最大的电压电平与所述多个第一测试电压电平中电压最小的电压电平之间的区域，
其中所述第二转态区域是所述多个第二测试电压电平中电压最大的电压电平与所述多个第二测试电压电平中电压最小的电压电平之间的区域。
4.根据权利要求1所述的解码方法，其特征在于，根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的步骤包括：
根据所述第一软比特信息统计所述多个第一记忆胞中临界电压属于第一稳态区域的记忆胞的总数，其中所述第一稳态区域包含所述多个第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域；以及
根据所述第二软比特信息统计所述多个第一记忆胞中临界电压属于第二稳态区域的记忆胞的总数，其中所述第二稳态区域包含所述多个第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域。
5.根据权利要求4所述的解码方法，其特征在于，所述第一稳态区域位于所述多个第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外，
其中所述第二稳态区域位于所述多个第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外。
6.根据权利要求1所述的解码方法，其特征在于，所述多个第一测试电压电平对应于第一偏移值，其中所述多个第二测试电压电平对应于第二偏移值，其中所述第一偏移值不同于所述第二偏移值，
其中根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平的步骤包括：
根据所述第一总数与所述第二总数之间的数值大小关系来选择所述第一偏移值与所述第二偏移值的其中之一并根据所选择的偏移值来更新所述预设硬决策电压电平。
7.根据权利要求6所述的解码方法，其特征在于，还包括：
根据所述第一总数与所述第二总数之间的所述数值大小关系来选择所述第一偏移值与所述第二偏移值的所述其中之一并根据所选择的所述偏移值来更新所述多个预设软决策电压电平。
8.一种存储器存储装置，其特征在于，包括：
连接接口单元，用以连接至主机系统；
可复写式非易失性存储器模块，包括多个记忆胞；以及
存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，
其中所述存储器控制电路单元用以发送第一读取指令序列以指示基于预设硬决策电压电平读取所述多个记忆胞中的多个第一记忆胞以获得硬比特信息，
其中所述存储器控制电路单元还用以对所述硬比特信息执行硬解码操作，
其中若所述硬解码操作失败，所述存储器控制电路单元还用以发送第二读取指令序列以指示基于多个预设软决策电压电平读取所述多个第一记忆胞以获得软比特信息，
其中所述存储器控制电路单元还用以对所述软比特信息执行软解码操作，
其中若所述软解码操作失败，所述存储器控制电路单元还用以发送第一测试指令序列以指示基于多个第一测试电压电平读取所述多个第一记忆胞以获得第一软比特信息并发送第二测试指令序列以指示基于多个第二测试电压电平读取所述多个第一记忆胞以获得第二软比特信息，
其中所述存储器控制电路单元还用以根据所述第一软比特信息获得第一评估参数并根据所述第二软比特信息获得第二评估参数，其中所述第一评估参数对应于所述多个第一记忆胞中符合第一状态条件的记忆胞的第一总数，其中所述第二评估参数对应于所述多个第一记忆胞中符合第二状态条件的记忆胞的第二总数，
其中所述存储器控制电路单元还用以根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平。
9.根据权利要求8所述的存储器存储装置，其特征在于，所述存储器控制电路单元根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的操作包括：
根据所述第一软比特信息统计所述多个第一记忆胞中临界电压属于第一转态区域的记忆胞的总数，其中所述第一转态区域包含所述多个第一测试电压电平中任两个电压电平之间的区域；以及
根据所述第二软比特信息统计所述多个第一记忆胞中临界电压属于第二转态区域的记忆胞的总数，其中所述第二转态区域包含所述多个第二测试电压电平中任两个电压电平之间的区域。
10.根据权利要求9所述的存储器存储装置，其特征在于，所述第一转态区域是所述多个第一测试电压电平中电压最大的电压电平与所述多个第一测试电压电平中电压最小的电压电平之间的区域，
其中所述第二转态区域是所述多个第二测试电压电平中电压最大的电压电平与所述多个第二测试电压电平中电压最小的电压电平之间的区域。
11.根据权利要求8所述的存储器存储装置，其特征在于，所述存储器控制电路单元根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的操作包括：
根据所述第一软比特信息统计所述多个第一记忆胞中临界电压属于第一稳态区域的记忆胞的总数，其中所述第一稳态区域包含所述多个第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域；以及
根据所述第二软比特信息统计所述多个第一记忆胞中临界电压属于第二稳态区域的记忆胞的总数，其中所述第二稳态区域包含所述多个第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域。
12.根据权利要求11所述的存储器存储装置，其特征在于，所述第一稳态区域位于所述多个第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外，
其中所述第二稳态区域位于所述多个第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外。
13.根据权利要求8所述的存储器存储装置，其中所述多个第一测试电压电平对应于第一偏移值，其中所述多个第二测试电压电平对应于第二偏移值，其中所述第一偏移值不同于所述第二偏移值，
其中所述存储器控制电路单元根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平的操作包括：
根据所述第一总数与所述第二总数之间的数值大小关系来选择所述第一偏移值与所述第二偏移值的其中之一并根据所选择的偏移值来更新所述预设硬决策电压电平。
14.根据权利要求13所述的存储器存储装置，其特征在于，所述存储器控制电路单元还用以根据所述第一总数与所述第二总数之间的所述数值大小关系来选择所述第一偏移值与所述第二偏移值的所述其中之一并根据所选择的所述偏移值来更新所述多个预设软决策电压电平。
15.一种存储器控制电路单元，用于控制包括多个记忆胞的可复写式非易失性存储器模块，其特征在于，所述存储器控制电路单元包括：
主机接口，用以连接至主机系统；
存储器接口，用以连接至所述可复写式非易失性存储器模块；
错误检查与校正电路；以及
存储器管理电路，连接至所述主机接口、所述存储器接口及所述错误检查与校正电路，
其中所述存储器管理电路用以发送第一读取指令序列以指示基于预设硬决策电压电平读取所述多个记忆胞中的多个第一记忆胞以获得硬比特信息，
其中所述错误检查与校正电路用以对所述硬比特信息执行硬解码操作，
其中若所述硬解码操作失败，所述存储器管理电路还用以发送第二读取指令序列以指示基于多个预设软决策电压电平读取所述多个第一记忆胞以获得软比特信息，
其中所述错误检查与校正电路还用以对所述软比特信息执行软解码操作，
其中若所述软解码操作失败，所述存储器管理电路还用以发送第一测试指令序列以指示基于多个第一测试电压电平读取所述多个第一记忆胞以获得第一软比特信息并发送第二测试指令序列以指示基于多个第二测试电压电平读取所述多个第一记忆胞以获得第二软比特信息，
其中所述存储器管理电路还用以根据所述第一软比特信息获得第一评估参数并根据所述第二软比特信息获得第二评估参数，其中所述第一评估参数对应于所述多个第一记忆胞中符合第一状态条件的记忆胞的第一总数，其中所述第二评估参数对应于所述多个第一记忆胞中符合第二状态条件的记忆胞的第二总数，
其中所述存储器管理电路还用以根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平。
16.根据权利要求15所述的存储器控制电路单元，其特征在于，所述存储器管理电路根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的操作包括：
根据所述第一软比特信息统计所述多个第一记忆胞中临界电压属于第一转态区域的记忆胞的总数，其中所述第一转态区域包含所述多个第一测试电压电平中任两个电压电平之间的区域；以及
根据所述第二软比特信息统计所述多个第一记忆胞中临界电压属于第二转态区域的记忆胞的总数，其中所述第二转态区域包含所述多个第二测试电压电平中任两个电压电平之间的区域。
17.根据权利要求16所述的存储器控制电路单元，其特征在于，所述第一转态区域是所述多个第一测试电压电平中电压最大的电压电平与所述多个第一测试电压电平中电压最小的电压电平之间的区域，
其中所述第二转态区域是所述多个第二测试电压电平中电压最大的电压电平与所述多个第二测试电压电平中电压最小的电压电平之间的区域。
18.根据权利要求15所述的存储器控制电路单元，其特征在于，所述存储器管理电路根据所述第一软比特信息获得所述第一评估参数并根据所述第二软比特信息获得所述第二评估参数的操作包括：
根据所述第一软比特信息统计所述多个第一记忆胞中临界电压属于第一稳态区域的记忆胞的总数，其中所述第一稳态区域包含所述多个第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域；以及
根据所述第二软比特信息统计所述多个第一记忆胞中临界电压属于第二稳态区域的记忆胞的总数，其中所述第二稳态区域包含所述多个第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外的区域。
19.根据权利要求18所述的存储器控制电路单元，其特征在于，所述第一稳态区域位于所述多个第一测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外，
其中所述第二稳态区域位于所述多个第二测试电压电平中电压最大的电压电平与电压最小的电压电平之间的区域之外。
20.根据权利要求15所述的存储器控制电路单元，其特征在于，所述多个第一测试电压电平对应于第一偏移值，其中所述多个第二测试电压电平对应于第二偏移值，其中所述第一偏移值不同于所述第二偏移值，
其中所述存储器管理电路根据所述第一评估参数与所述第二评估参数更新所述预设硬决策电压电平的操作包括：
根据所述第一总数与所述第二总数之间的数值大小关系来选择所述第一偏移值与所述第二偏移值的其中之一并根据所选择的偏移值来更新所述预设硬决策电压电平。
21.根据权利要求20所述的存储器控制电路单元，其特征在于，所述存储器管理电路还用以根据所述第一总数与所述第二总数之间的所述数值大小关系来选择所述第一偏移值与所述第二偏移值的所述其中之一并根据所选择的所述偏移值来更新所述多个预设软决策电压电平。
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