JP5361603B2 - コントローラ - Google Patents
コントローラ Download PDFInfo
- Publication number
- JP5361603B2 JP5361603B2 JP2009187827A JP2009187827A JP5361603B2 JP 5361603 B2 JP5361603 B2 JP 5361603B2 JP 2009187827 A JP2009187827 A JP 2009187827A JP 2009187827 A JP2009187827 A JP 2009187827A JP 5361603 B2 JP5361603 B2 JP 5361603B2
- Authority
- JP
- Japan
- Prior art keywords
- threshold voltage
- voltage level
- histogram
- voltage levels
- levels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000009826 distribution Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 6
- 230000006835 compression Effects 0.000 description 3
- 238000007906 compression Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004931 aggregating effect Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Error Detection And Correction (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
(第1の実施形態)
本発明の第1の実施形態に係るコントローラは、図1に示すように、符号化回路101、プログラムインタフェース102、リードインタフェース103、尤度計算回路104、復号回路105、ヒストグラム生成回路106、統計パラメータ推定回路107及び判定閾値電圧決定回路108を有する。このコントローラは、NANDセル型フラッシュメモリセル110に対する書き込み、読み出し、消去など通常の制御処理を行う。更に、このコントローラは、NANDセル型フラッシュメモリセル110に対して判定閾値電圧レベルを設定可能である。
NANDセル型フラッシュメモリ110内の各ブロックにおける任意の1ページを当該ブロックの代表ページとしてヒストグラム生成の対象としてよい。NANDセル型フラッシュメモリ110内のメモリセルは、書き込みまたは消去の繰り返しによって酸化膜に疲弊が生じると、閾値電圧レベルの分布が変化する。特に、消去はブロック単位で行われるため、同一ブロック内のページ間で閾値電圧レベルの分布は類似する一方、異なるブロック間で閾値電圧レベルの分布が類似しない可能性が高い。従って、各ブロックにおける任意の1ページを代表ページとしてヒストグラム生成の対象とすれば、処理量を削減しつつ適切なヒストグラムを生成することが可能となる。また、ヒストグラム生成は、ページ内の全てのメモリセルを対象としてもよいし、ページ内の一部のメモリセルを対象としてもよい。
図2は、4値NANDセル型フラッシュメモリ内の各メモリセルが保持している閾値電圧レベルuの分布P(u)と、既存の手法によって決定された7個の判定閾値電圧レベルt1,・・・,t7とを示している。具体的には、図2において、隣接する書き込み閾値電圧レベルに基づく分布P(u)同士の交点が判定閾値電圧レベルt2,t4及びt6として決定されている。そして、閾値電圧レベルuの最小値及び判定閾値電圧レベルt2の中点が判定閾値電圧レベルt1、判定閾値電圧レベルt2及び判定閾値電圧レベルt4の中点が判定閾値電圧レベルt3、判定閾値電圧レベルt4及び判定閾値電圧レベルt6の中点が判定閾値電圧レベルt5、判定閾値電圧レベルt6及び閾値電圧レベルuの最大値の中点が判定閾値電圧レベルt7として夫々決定されている。
本発明の第2の実施形態に係るコントローラは、前述した第1の実施形態に係るコントローラと比べて、ヒストグラム生成回路の動作の一部において異なる。以下の説明では、本実施形態に係るヒストグラム生成回路206と第1の実施形態に係るヒストグラム生成回路106との間で異なる部分を中心に述べる。
12・・・ECCデータ
13・・・LLRデータ
14・・・ユーザデータ
101・・・符号化回路
102・・・プログラムインタフェース
103・・・リードインタフェース
104・・・尤度計算回路
105・・・復号回路
106・・・ヒストグラム生成回路
107・・・統計パラメータ推定回路
108・・・判定閾値電圧決定回路
110・・・NANDセル型フラッシュメモリ
206・・・ヒストグラム生成回路
Claims (6)
- 書き込み情報に応じた第1の閾値電圧レベルをメモリセルに設定するプログラムインタフェースと、
前記メモリセルが保持している第2の閾値電圧レベルと予め用意された複数の第3の閾値電圧レベルとの比較結果を集計して、複数の前記第2の閾値電圧レベルのヒストグラムを生成する生成部と、
前記ヒストグラムに基づいて、前記第1の閾値電圧レベルに関する前記複数の第2の閾値電圧レベルの分布の統計パラメータを推定する推定部と、
前記統計パラメータに基づいて、前記第1の閾値電圧レベルと前記メモリセルの読み出し結果を示す第4の閾値電圧レベルとの間の相互情報量が最大となるように、前記第4の閾値電圧レベルの境界を規定する第5の閾値電圧レベルを前記複数の第3の閾値電圧レベルから決定する決定部と、
前記メモリセルに前記第2の閾値電圧レベルと前記第5の閾値電圧レベルとを比較させ、比較結果に対応する第4の閾値電圧レベルを得るリードインタフェースと
を具備するコントローラ。 - 前記決定部は、インフォメーションボトルネック法を実行して前記第2の閾値電圧レベルを条件とする前記第4の閾値電圧レベルの条件付き確率分布を計算し、前記条件付き確率分布に基づいて前記複数の第3の閾値電圧レベルから前記第5の閾値電圧レベルを決定する請求項1記載のコントローラ。
- 前記決定部は、前記インフォメーションボトルネック法を複数の異なる初期値を設定して前記条件付き確率分布を複数計算し、前記相互情報量が最大となった条件付き確率分布に基づいて前記複数の第3の閾値電圧レベルから前記第5の閾値電圧レベルを決定する請求項2記載のコントローラ。
- 前記生成部は、前記第2の閾値電圧レベルと前記複数の第3の閾値電圧レベルの一部との比較結果を集計して前記ヒストグラムの一部を生成し、当該ヒストグラムの一部を複製して前記ヒストグラムの残部を補間生成する請求項1記載のコントローラ。
- 前記第5の閾値電圧レベルは、軟判定のための判定閾値電圧レベルである、請求項1記載のコントローラ。
- 前記第4の閾値電圧レベルの数は、前記第1の閾値電圧レベルの数より大きい、請求項1記載のコントローラ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009187827A JP5361603B2 (ja) | 2009-08-13 | 2009-08-13 | コントローラ |
US12/715,772 US8149623B2 (en) | 2009-08-13 | 2010-03-02 | Controller and non-volatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009187827A JP5361603B2 (ja) | 2009-08-13 | 2009-08-13 | コントローラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011040137A JP2011040137A (ja) | 2011-02-24 |
JP5361603B2 true JP5361603B2 (ja) | 2013-12-04 |
Family
ID=43588523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009187827A Expired - Fee Related JP5361603B2 (ja) | 2009-08-13 | 2009-08-13 | コントローラ |
Country Status (2)
Country | Link |
---|---|
US (1) | US8149623B2 (ja) |
JP (1) | JP5361603B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9984752B2 (en) | 2016-03-14 | 2018-05-29 | Toshiba Memory Corporation | Memory system and data encoding and decoding method to mitigate inter-cell interference |
Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101758192B1 (ko) * | 2008-09-30 | 2017-07-14 | 엘에스아이 코포레이션 | 소프트 데이터 값 생성 방법 및 소프트 데이터 값 생성 시스템 |
KR101486980B1 (ko) * | 2008-10-27 | 2015-01-30 | 삼성전자주식회사 | 불휘발성 메모리의 문턱 전압 산포의 분석 방법 |
US9142323B1 (en) * | 2011-03-01 | 2015-09-22 | Sk Hynix Memory Solutions Inc. | Hardware acceleration of DSP error recovery for flash memory |
JP2012181761A (ja) | 2011-03-02 | 2012-09-20 | Toshiba Corp | 半導体メモリ装置および復号方法 |
US8760932B2 (en) | 2011-10-18 | 2014-06-24 | Seagate Technology Llc | Determination of memory read reference and programming voltages |
US8711619B2 (en) | 2011-10-18 | 2014-04-29 | Seagate Technology Llc | Categorizing bit errors of solid-state, non-volatile memory |
US8693257B2 (en) | 2011-10-18 | 2014-04-08 | Seagate Technology Llc | Determining optimal read reference and programming voltages for non-volatile memory using mutual information |
US8737133B2 (en) | 2011-10-18 | 2014-05-27 | Seagate Technology Llc | Shifting cell voltage based on grouping of solid-state, non-volatile memory cells |
US9135106B2 (en) * | 2012-05-22 | 2015-09-15 | Hgst Technologies Santa Ana, Inc. | Read level adjustment using soft information |
US8848453B2 (en) * | 2012-08-31 | 2014-09-30 | Micron Technology, Inc. | Inferring threshold voltage distributions associated with memory cells via interpolation |
KR102038408B1 (ko) * | 2012-10-25 | 2019-10-30 | 삼성전자주식회사 | 회귀 분석법을 사용하는 메모리 시스템 및 그것의 읽기 방법 |
KR102083491B1 (ko) | 2012-12-05 | 2020-03-02 | 삼성전자 주식회사 | 메모리 장치, 메모리 시스템 및 이의 동작 방법 |
US9135109B2 (en) | 2013-03-11 | 2015-09-15 | Seagate Technology Llc | Determination of optimum threshold voltage to read data values in memory cells |
US9190159B2 (en) | 2013-03-15 | 2015-11-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
KR102081415B1 (ko) * | 2013-03-15 | 2020-02-25 | 삼성전자주식회사 | 비휘발성 메모리 장치의 llr 최적화 방법 및 비휘발성 메모리 장치의 에러 정정 방법 |
US8971111B2 (en) | 2013-05-23 | 2015-03-03 | Seagate Technology Llc | Threshold voltage calibration using reference pattern detection |
CN104240761B (zh) * | 2013-06-08 | 2017-07-14 | 光宝科技股份有限公司 | 固态储存装置中储存状态的分布曲线估计方法 |
CN104572324A (zh) * | 2013-10-11 | 2015-04-29 | 光宝科技股份有限公司 | 固态储存装置及其控制方法 |
KR20150074655A (ko) * | 2013-12-24 | 2015-07-02 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
KR102233074B1 (ko) | 2014-10-08 | 2021-03-30 | 삼성전자주식회사 | 저장 장치 및 그것의 신뢰성 검증 방법 |
US9934847B2 (en) | 2016-03-11 | 2018-04-03 | Toshiba Memory Corporation | Memory system storing 4-bit data in each memory cell and method of controlling thereof including soft bit information |
TWI584304B (zh) * | 2016-05-23 | 2017-05-21 | 大心電子(英屬維京群島)股份有限公司 | 解碼方法、記憶體儲存裝置及記憶體控制電路單元 |
CN107436820B (zh) * | 2016-05-27 | 2020-07-17 | 深圳大心电子科技有限公司 | 解码方法、存储器存储装置及存储器控制电路单元 |
US10210042B2 (en) | 2016-09-14 | 2019-02-19 | Toshiba Memory Corporation | Memory system |
JP2018163724A (ja) | 2017-03-27 | 2018-10-18 | 東芝メモリ株式会社 | メモリシステム |
KR102402668B1 (ko) | 2018-02-26 | 2022-05-26 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 저장 장치 |
JP2020042884A (ja) | 2018-09-13 | 2020-03-19 | キオクシア株式会社 | メモリシステム |
JP2021044034A (ja) * | 2019-09-09 | 2021-03-18 | キオクシア株式会社 | メモリシステム |
JP2021149995A (ja) | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | メモリシステム |
US11049547B1 (en) | 2020-08-05 | 2021-06-29 | Samsung Electronics Co., Ltd. | Non-volatile memory device, operating method thereof, and storage device including the non-volatile memory device |
US11289172B2 (en) * | 2020-08-13 | 2022-03-29 | Western Digital Technologies, Inc. | Soft bit reference level calibration |
US11874736B2 (en) * | 2021-08-11 | 2024-01-16 | Apple Inc. | Calculating soft metrics depending on threshold voltages of memory cells in multiple neighbor word lines |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6850252B1 (en) * | 1999-10-05 | 2005-02-01 | Steven M. Hoffberg | Intelligent electronic appliance system and method |
JP4896605B2 (ja) | 2006-07-04 | 2012-03-14 | 株式会社東芝 | 不揮発性半導体記憶システム |
US7876621B2 (en) * | 2007-04-23 | 2011-01-25 | Sandisk Il Ltd. | Adaptive dynamic reading of flash memories |
US8073648B2 (en) * | 2007-05-14 | 2011-12-06 | Sandisk Il Ltd. | Measuring threshold voltage distribution in memory using an aggregate characteristic |
US8335977B2 (en) * | 2007-12-05 | 2012-12-18 | Densbits Technologies Ltd. | Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated BCH codes and/or designation of “first below” cells |
US7808831B2 (en) * | 2008-06-30 | 2010-10-05 | Sandisk Corporation | Read disturb mitigation in non-volatile memory |
-
2009
- 2009-08-13 JP JP2009187827A patent/JP5361603B2/ja not_active Expired - Fee Related
-
2010
- 2010-03-02 US US12/715,772 patent/US8149623B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9984752B2 (en) | 2016-03-14 | 2018-05-29 | Toshiba Memory Corporation | Memory system and data encoding and decoding method to mitigate inter-cell interference |
Also Published As
Publication number | Publication date |
---|---|
US20110038212A1 (en) | 2011-02-17 |
JP2011040137A (ja) | 2011-02-24 |
US8149623B2 (en) | 2012-04-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5361603B2 (ja) | コントローラ | |
JP5943395B2 (ja) | メモリコントローラおよびデータ記憶装置 | |
JP5502064B2 (ja) | メモリ装置およびデータ判定方法 | |
US8582360B2 (en) | Read method for nonvolatile memory device, and data storage system using the same | |
JP5558522B2 (ja) | 非全単射写像を使用するマルチビットセルフラッシュメモリ装置 | |
US9153336B1 (en) | Decoder parameter estimation using multiple memory reads | |
US8429501B2 (en) | Memory storage device, memory controller thereof, and method thereof for generating log likelihood ratio | |
TWI511146B (zh) | 用於記憶體單元中之最佳化臨限搜尋之方法及裝置 | |
KR101586046B1 (ko) | 저장 장치 및 그것의 읽기 방법 | |
US9543983B2 (en) | Decoding method, memory storage device and memory control circuit unit | |
KR101991911B1 (ko) | 비트 상태 맵핑 동작을 수행하는 코드 변조 인코더와 코드 변조 디코더를 포함하는 메모리 컨트롤러, 그것을 포함하는 데이터 저장 장치 및 플래시 메모리 시스템 | |
KR20150099218A (ko) | 플래시 메모리 시스템 및 플래시 메모리 시스템의 제어 방법 | |
TW200907985A (en) | Adaptive dynamic reading of flash memories | |
KR20100033195A (ko) | 비휘발성 메모리 시스템 및 그것의 데이터 처리 방법 | |
WO2011146364A2 (en) | Joint encoding of logical pages in multi-page memory architecture | |
US9588772B2 (en) | Memory controller and decoding method | |
US10911068B2 (en) | Error correction circuit and method of operating the same | |
KR20180129249A (ko) | 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 | |
US9858994B2 (en) | Memory system with MLC memory cells and partial page compression or reduction | |
US10614897B1 (en) | System and method for high performance sequential read by decoupling of inter-cell interference for NAND flash memories | |
US9053804B2 (en) | Reduced complexity reliability computations for flash memories | |
US10607709B1 (en) | System and method for efficient read-flow by inter-cell interference decoupling for NAND flash memories | |
Liu et al. | Shaping codes for structured data | |
TWI791309B (zh) | 非揮發記憶體及其編程方法 | |
KR102247164B1 (ko) | 채널 복호기의 동작과 결합한 플래시 메모리 읽기 방법 및 그 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110916 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130212 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130806 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130903 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5361603 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |