KR101586046B1 - 저장 장치 및 그것의 읽기 방법 - Google Patents
저장 장치 및 그것의 읽기 방법 Download PDFInfo
- Publication number
- KR101586046B1 KR101586046B1 KR1020090045838A KR20090045838A KR101586046B1 KR 101586046 B1 KR101586046 B1 KR 101586046B1 KR 1020090045838 A KR1020090045838 A KR 1020090045838A KR 20090045838 A KR20090045838 A KR 20090045838A KR 101586046 B1 KR101586046 B1 KR 101586046B1
- Authority
- KR
- South Korea
- Prior art keywords
- read level
- read
- control unit
- memory
- scatter
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 230000015654 memory Effects 0.000 claims abstract description 125
- 238000009826 distribution Methods 0.000 claims description 31
- 238000001914 filtration Methods 0.000 claims description 18
- 230000008859 change Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 20
- 239000006185 dispersion Substances 0.000 description 12
- 230000004044 response Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 230000007704 transition Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 2
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
본 발명의 실시 예에 따른 저장 장치는, 데이터를 저장하기 위한 저장 유닛, 상기 저장 유닛으로부터 적어도 하나의 읽기 레벨로 읽혀진 데이터의 에러를 정정하기 위한 에러 제어 유닛, 및 상기 에러가 정정가능하지 않을 때, 상기 적어도 하나의 읽기 레벨을 제어하기 위한 읽기 레벨 제어 유닛을 포함하되, 상기 읽기 레벨 제어 유닛은 상기 저장 유닛의 메모리 셀들의 산포를 측정하고, 상기 측정된 산포를 필터링하고, 상기 필터링된 산포를 근거로하여 상기 적어도 하나의 읽기 레벨을 재설정할 것이다. 본 발명에 따른 저장 장치 및 그것의 읽기 방법은 읽기 동작시 필터링된 산포를 근거로 하여 읽기 레벨을 설정하도록 구현됨으로써, 최적의 읽기 레벨을 설정할 수 있다.
읽기 레벨, 변경, 오류, 데이터
Description
본 발명은 저장 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다. 멀티-비트 플래시 메모리 장치의 메모리 셀들은 문턱 전압 분포들 간의 간격이 조밀하게 제어되어야 한다. 즉, 데이터 보유 특성(Data retention characteristics) 및 질적 저하 없는 프로그램/소거 사이클 수(또는 내구성)는 데이터의 신뢰성과 관련하여 가장 중요한 관심사이다.
반도체 메모리 장치의 크기가 줄어들고, 동작 전압이 낮아짐에 따라 노이즈에 대한 데이터 판독 오류가 증가된다. 이러한 노이즈에는 열적 노이즈(Thermal noise), RTS 노이즈(Random Telegraph Signal noise) 등이 있다.
일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다. 멀티-비트 플래시 메모리 장치의 메모리 셀들은 문턱 전압 분포들 간의 간격이 조밀하게 제어되어야 한다. 즉, 데이터 보유 특성(Data retention characteristics) 및 질적 저하 없는 프로그램/소거 사이클 수(또는 내구성)는 데이터의 신뢰성과 관련하여 가장 중요한 관심사이다.
반도체 메모리 장치의 크기가 줄어들고, 동작 전압이 낮아짐에 따라 노이즈에 대한 데이터 판독 오류가 증가된다. 이러한 노이즈에는 열적 노이즈(Thermal noise), RTS 노이즈(Random Telegraph Signal noise) 등이 있다.
본 발명의 목적은 데이터 판독 오류를 줄일 수 있는 저장 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 메모리 셀들의 측정된 산포를 필터링하고, 상기 필터링된 산포를 근거로하여 읽기 레벨을 변경할 수 있는 저장 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 메모리 셀들의 측정된 산포를 필터링하고, 상기 필터링된 산포를 근거로하여 읽기 레벨을 변경할 수 있는 저장 장치 및 그것의 읽기 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 저장 장치는, 데이터를 저장하기 위한 저장 유닛, 상기 저장 유닛으로부터 적어도 하나의 읽기 레벨로 읽혀진 데이터의 에러를 정정하기 위한 에러 제어 유닛, 및 상기 에러가 정정가능하지 않을 때, 상기 적어도 하나의 읽기 레벨을 제어하기 위한 읽기 레벨 제어 유닛을 포함하되, 상기 읽기 레벨 제어 유닛은 상기 저장 유닛의 메모리 셀들의 산포를 측정하고, 상기 측정된 산포를 필터링하고, 상기 필터링된 산포를 근거로하여 상기 적어도 하나의 읽기 레벨을 재설정할 것이다.
실시 예에 있어서, 상기 저장 유닛은 낸드 플래시 메모리이고, 상기 필터링은 적어도 하나의 워드라인 단위로 수행될 것이다.
실시 예에 있어서, 상기 저장 유닛은 낸드 플래시 메모리이고, 상기 필터링은 상기 측정된 산포의 소정의 전압 구간에서 수행될 것이다.
실시 예에 있어서, 상기 읽기 레벨 제어 유닛은 상기 측정된 산포를 필터링하기 위한 필터를 포함할 것이다.
실시 예에 있어서, 상기 읽기 레벨 제어 유닛은 상기 측정된 산포를 변조하기 위한 변조기를 더 포함하고, 상기 필터는 상기 변조된 산포를 필터링할 것이다.
실시 예에 있어서, 상기 저장 유닛은 메모리 장치이고, 상기 에러 제어 유닛 및 상기 읽기 레벨 제어 유닛은 상기 메모리 장치를 제어하는 메모리 제어기에 포함될 것이다.
본 발명의 실시 예에 따른, 저장 장치의 읽기 방법은, 적어도 하나의 제 1 읽기 레벨에 의거하여 읽혀진 데이터의 오류에 따라 읽기 레벨을 변경할지를 판별하는 단계, 상기 읽기 레벨을 변경할 경우, 상기 메모리 장치의 메모리 셀들의 산포를 측정하고, 상기 측정된 산포를 필터링하고, 상기 필터링된 산포를 근거로 하여 적어도 하나의 제 2 읽기 레벨을 설정하는 단계, 및 상기 적어도 하나의 제 2 읽기 레벨에 의거하여 데이터를 읽는 단계를 포함할 것이다.
실시 예에 있어서, 상기 측정된 산포의 필터링은, 상기 측정된 산포를 변조하고, 상기 변조된 산포를 필터링할 것이다.
실시 예에 있어서, 상기 제 2 읽기 레벨을 선정하는 단계는 소정의 회수 이상 반복될 것이다.
실시 예에 있어서, 상기 읽기 레벨은 상기 적어도 하나의 제 2 읽기 레벨에서 상기 적어도 하나의 제 1 읽기 레벨로 변경할 수 있을 것이다.
실시 예에 있어서, 상기 저장 유닛은 낸드 플래시 메모리이고, 상기 필터링은 적어도 하나의 워드라인 단위로 수행될 것이다.
실시 예에 있어서, 상기 저장 유닛은 낸드 플래시 메모리이고, 상기 필터링은 상기 측정된 산포의 소정의 전압 구간에서 수행될 것이다.
실시 예에 있어서, 상기 읽기 레벨 제어 유닛은 상기 측정된 산포를 필터링하기 위한 필터를 포함할 것이다.
실시 예에 있어서, 상기 읽기 레벨 제어 유닛은 상기 측정된 산포를 변조하기 위한 변조기를 더 포함하고, 상기 필터는 상기 변조된 산포를 필터링할 것이다.
실시 예에 있어서, 상기 저장 유닛은 메모리 장치이고, 상기 에러 제어 유닛 및 상기 읽기 레벨 제어 유닛은 상기 메모리 장치를 제어하는 메모리 제어기에 포함될 것이다.
본 발명의 실시 예에 따른, 저장 장치의 읽기 방법은, 적어도 하나의 제 1 읽기 레벨에 의거하여 읽혀진 데이터의 오류에 따라 읽기 레벨을 변경할지를 판별하는 단계, 상기 읽기 레벨을 변경할 경우, 상기 메모리 장치의 메모리 셀들의 산포를 측정하고, 상기 측정된 산포를 필터링하고, 상기 필터링된 산포를 근거로 하여 적어도 하나의 제 2 읽기 레벨을 설정하는 단계, 및 상기 적어도 하나의 제 2 읽기 레벨에 의거하여 데이터를 읽는 단계를 포함할 것이다.
실시 예에 있어서, 상기 측정된 산포의 필터링은, 상기 측정된 산포를 변조하고, 상기 변조된 산포를 필터링할 것이다.
실시 예에 있어서, 상기 제 2 읽기 레벨을 선정하는 단계는 소정의 회수 이상 반복될 것이다.
실시 예에 있어서, 상기 읽기 레벨은 상기 적어도 하나의 제 2 읽기 레벨에서 상기 적어도 하나의 제 1 읽기 레벨로 변경할 수 있을 것이다.
상술한 바와 같이 본 발명에 따른 저장 장치 및 그것의 읽기 방법은 읽기 동작시 필터링된 산포를 근거로 하여 읽기 레벨을 설정하도록 구현됨으로써, 최적의 읽기 레벨을 설정할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
본 발명에 따른 저장 장치는 새로운 읽기 레벨을 설정하고자 할 때 필터링된 산포를 근거로하여 읽기 레벨을 설정하도록 구현될 것이다. 이로써, 본 발명의 저장 장치는 최적의 읽기 레벨을 설정할 수 있다.
도 1은 본 발명의 저장 장치에 대한 제 1 실시 예를 보여주는 블록도이다. 도 1을 참조하면, 저장 장치(10)는 저장 유닛(12), 에러 제어 유닛(14), 및 읽기 레벨 제어 유닛(16)을 포함할 것이다. 본 발명의 읽기 레벨 제어 유닛(16)은 메모리 셀들의 측정된 산포를 필터(17)에 의하여 필터링하고, 상기 필터링된 산포로부터 읽기 레벨(예를 들어, 플래시 메모리의 경우 읽기 전압)을 재설정할 수 있도록 구현될 것이다. 여기서 메모리 셀은 저장 유닛(12)에서 데이터를 저장하는 공간이며, 그것들의 산포는 읽기 레벨에 따른 메모리 셀의 개수에 대한 관한 것이다.
예를 들어, 저장 유닛(12)이 낸드 플래시 메모리일 경우에 있어서 어느 하나의 워드라인에 대한 메모리 셀들의 측정된 산포는, 0V부터 20mV만큼 읽기 전압을 증가시키면서 패스되는 메모리 셀들의 개수로 정의될 수 있다. 실시 예에 따른 메모리 셀들의 측정된 산포는 도 2에 도시되어 있다.
저장 유닛(12)은 데이터를 저장하고, 읽기 동작에 따라 저장된 데이터를 출력하도록 구현될 것이다. 저장 유닛(12)에는 에러 정정 코드(Error Correction Code)로 인코딩된 데이터가 저장될 수 있을 것이다. 또한, 저장 유닛(12)으로부터 출력되는 데이터는 설정된 읽기 레벨에 의거하여 결정될 것이다. 여기서, 읽기 레벨은 저장 유닛(12)에 디폴트의 값이 저장되어 있고, 읽기 레벨 제어 유닛(16)에 의해 변경가능하다.
한편, 저장 유닛(12)은 읽기 레벨에 따라 저장된 데이터 비트 값이 결정되는 메모리 셀을 갖는 메모리일 수 있다. 예를 들어, 저장 유닛(12)은 디램(DRAM), 에스램(SRAM), 에스디램(SDRAM), 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 자기저항램(Magnetoresisitive RAM: MRAM), 강유전체램(Ferroelectric RAM: FRAM), 상변화메모리(Phase-chage RAM: PRAM) 등이 될 수 있다.
에러 제어 유닛(14)은 출력되는 데이터의 오류를 검출 및 정정할 수 있도록 구현될 것이다. 에러 제어 유닛(140)은 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있을 것이다. 에러 제어 유닛(14)은 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 혹은 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다. 에러 제어 유닛(14)은 출력되는 데이터의 오류가 정정 가능하지 않을 때 에러 정정 실패 신호(ECF)를 출력할 것이다.
읽기 레벨 제어 유닛(16)은 에러 정정 실패 신호(ECF)에 응답하여 새로운 읽기 레벨을 설정하도록 구현될 것이다. 읽기 레벨 제어 유닛(16)은 저장 유닛(12)으로부터 메모리 셀들의 측정된 산포를 필터링하기 위한 필터(17)를 포함할 것이다. 여기서 필터(17)는 다양한 종류의 필터로 구현될 수 있다. 예를 들어, 이러한 필터(17)에는 디지털 필터(digital filter), 아날로그 필터(analog filter), 적응형 필터(adaptive filter), 매치 필터(matched filter) 등이 사용이 될 것이다. 특히, 디지털 필터는 FIR(Finite Impulse Response) 필터, IIR(Infinite Impluse Response) 필터 등이 사용될 것이다.
읽기 레벨 제어 유닛(16)은 필터(17)에 의해 필터링된 산포를 근거로 하여 새로운 읽기 레벨을 설정하도록 구현될 것이다. 만일, 저장 유닛(12)이 플래시 메모리라면, 읽기 레벨 제어 유닛(16)은 필터링된 산포를 근거로 하여 플래시 메모리의 읽기 레벨에 대한 기준 전압들을 새롭게 설정하도록 구현될 것이다. 여기서 기준 전압들은 데이터 판독을 위한 읽기 전압들이다. 이렇게 새롭게 설정된 읽기 레벨을 근거로 하여 저장 유닛(12)으로부터 읽기 동작이 다시 수행될 것이다.
본 발명의 저장 장치(10)는 읽혀진 데이터의 오류가 정정가능하지 않을 때, 새로운 읽기 레벨을 설정하여 읽기 동작을 다시 수행할 것이다. 이로써, 데이터 판독 오류가 줄어들게 될 것이다.
일반적인 저장 장치에서는, RTS(Random Telegraph Signals), 전하 손실(charge loss), 커플링(coupling), 공통 선택 라인(Common Selection Line) 노이즈, 백 패턴 의존성(back pattern dependency) 등 다양한 간섭(interference)으로 인하여, 도 2에 도시된 바와 같이 측정된 메모리 셀들의 산포가 매끄럽지 못하다. 특히, 일반적인 저장 장치는 메모리 셀의 산포에 복수의 극소점(local minima)이 존재할 경우 읽기 레벨을 찾기가 어렵다. 예를 들어, 골을 찾는 알고리즘을 이용하여 읽기 레벨을 설정할 경우에는, 최적의 읽기 레벨을 대신하여 근처의 다른 극소점을 읽기 레벨로 설정한다. 이에 따라 오히려 데이터 판독의 에러의 개수가 증가된다.
반면에, 본 발명의 저장 장치(10)는 측정된 메모리 셀의 산포를 필터링하고, 필터링된 산포를 근거로 하여 새로운 읽기 레벨을 설정하도록 구현될 것이다. 이로써, 본 발명의 저장 장치(10)에서는 메모리 셀의 산포를 필터링함으로써 복수의 극소점을 제거하게 될 것이다. 그 결과로써, 본 발명의 저장 장치(10)는 새로운 읽기 레벨을 설정할 때 최적의 읽기 레벨을 설정할 수 있다.
아래에서는 설명의 편의를 위하여, 저장 유닛(12)이 낸드 플래시 메모리라고 한정하여 설명하도록 하겠다.
도 3은 본 발명의 실시 예에 따른 저장 유닛을 보여주는 블록도이다. 도 3을 참조하면, 저장 유닛(12)은 메모리 셀 어레이(122), 로우 디코더(124), 입출력 버퍼 회로(126), 및 제어 로직(128)을 포함한 낸드 플래시 메모리이다. 본 발명의 제어 로직(128)은 읽기 레벨의 기준 전압들을 저장할 것이다. 이러한 읽기 레벨의 기준 전압들은 도 1에 도시된 읽기 레벨 제어 유닛(16)에 의해 변경될 수 있다.
메모리 셀 어레이(122)는 복수의 비트라인들(BL0~BLn-1) 및 복수의 워드라인들(WL0~WLm-1)과, 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수 개의 메모리 셀들을 포함할 것이다. 메모리 셀 어레이(122)는 복수의 메모리 블록들로 구현될 것이다. 도 3에는 단지 하나의 메모리 블록만이 도시되어 있다. 메모리 셀 어레이(122)의 각각의 메모리 블록들은 복수의 셀 스트링들을 포함할 것이다. 각 스트링은, 도 3에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 그라운드 선택 트랜지스터(GST), 및 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된 m개의 메모리 셀들(MC0~MCm-1)로 구현될 것이다. 여기서 메모리 셀들(MC0~MCm-1)은 싱글 레벨 셀(Single Level Cell: SLC) 혹은 멀티 레벨 셀(Multi Level Cell: MLC)이 될 수 있다.
각 스트링의 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트라인에 연결되고, 그라운드 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결될 것이다. 스트링에 교차되도록 복수의 워드라인들(WL0~WLm-1)이 배열될 것이다. 워드라인들(WL0~WLm-1)은 각 스트링의 대응하는 메모리 셀들(MC0~MCm-1)에 각각 연결될 것이다. 프로그램/독출 전압을 선택된 워드라인에 인가함으로써 선택된 메모리 셀들로/로부터 데이터를 프로그램/독출하는 것이 가능하다. 비트라인들(BL0~BLn-1)은 입출력 버퍼(126)에 전기적으로 연결될 것이다.
로우 디코더(124)는 입력 어드레스에 따라 메모리 블록을 선택하고, 선택된 메모리 블록의 구동될 워드라인을 선택할 것이다. 예를 들어, 로우 디코더(124)는 프로그램 동작시 입력 어드레스를 디코딩하여 선택된 메모리 블록에서 구동될 워드라인을 선택할 것이다. 여기서 선택된 워드라인으로 고전압 발생기(도시되지 않음)로부터의 프로그램 전압이 인가될 것이다.
입출력 버퍼(126)는 프로그램 동작시 메모리 셀 어레이(122)에 로딩된 데이터를 임시로 저장하거나 읽기 동작시 메모리 셀 어레이(122)로부터 읽혀진 데이터를 임시로 저장할 것이다. 입출력 버퍼(126)는 복수의 비트라인들(BL0~BLn-1)을 통해 메모리 셀 어레이(122)와 연결될 것이다. 입출력 버퍼(126) 내에는 각각의 비트라인과 대응되는 복수의 래치들(도시되지 않음)이 구비될 것이다. 각각의 래치들에는 프로그램될 데이터 혹은 읽혀진 데이터가 저장될 것이다.
입출력 버퍼(126)는 프로그램 동작시 각각의 래치들에 저장되어 있는 데이터 값에 따라 비트라인으로 접지전압(예를 들어, GND) 혹은 전원전압(VDD)을 인가할 것이다. 예를 들어, '0'의 데이터가 저장되어 있는 래치와 연결된 비트라인(즉, 프로그램될 메모리 셀과 연결된 비트라인)에는 접지전압(GND)이 인가될 것이다. 그리고, '1'의 데이터가 저장되어 있는 페이지 버퍼와 연결된 비트라인(즉, 프로그램 금지된 메모리 셀과 연결된 비트라인)에는 전원전압(VDD)이 인가될 것이다.
제어로직(128)은 입력된 제어신호들(CTRL, 예를 들어,/CE,/RE,/WE,CLE, ALE,/WP)에 응답하여 각 동작에 필요한 고전압들을 발생하여 로우 디코더(124)로 제공하고, 저장 유닛(12)의 내부 블록들의 모든 동작을 제어할 것이다. 특히, 제어로직(128)은 읽기 동작시 읽기 레벨의 기준 전압들을 저장하도록 구현될 것이다. 예를 들어, 제어로직(128)은 통상적인 읽기 동작시(데이터 판독 오류 정정가능할 때) 사용되는 디폴트의 읽기 레벨의 기준 전압들이 저장되고, 통상적이지 않은 읽기 동작시(데이터 판독 오류 정정 불가할 때) 사용되는 읽기 레벨의 기준 저압들이 별도로 저장되도록 구현될 것이다. 여기서, 통상적이지 않은 읽기 동작시 사용되는 읽기 레벨의 기준 전압들은, 도 1에 도시된 읽기 레벨 제어 유닛(16)에 의해 설정될 것이다.
도 4는 본 발명의 실시 예에 따른 필터를 보여주는 도면이다. 도 4를 참조하면, 필터(17)는 FIR(Finite Impluse Response) 필터로써, 아래의 수학식을 만족할 것이다.
여기서 x(n)은 문턱 전압(n)에 따른 메모리 셀의 개수를 말하고, h(n)은 전달함수이고, y(n)은 필터(17)에 의해 필터링된 값이고, '*'는 콘볼루션(convolution)이다.
도 5는 도 4에 도시된 필터를 이용하여 메모리 셀의 산포의 필터링 결과를 보여주는 도면이다. 도 5를 참조하면, 필터(17)에 의하여 x(n)의 극소점들이 제거된 y(n)이 출력될 것이다. 즉, 측정된 문턱전압 산포가 필터링에 의하여 극소점이 제거된 문턱전압 산포로 출력될 것이다. 한편, 출력된 문턱전압 산포로부터 읽기 레벨이 설정될 것이다.
도 6은 3비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 보여주는 도면이다. 도 6을 참조하면, 필터링된 문턱전압 산포에는 측정된 문턱전압의 산포의 극소점들이 제거될 것이다. 이로써, 읽기 레벨이 정확하게 설정될 수 있게 될 것이다.
일반적인 메모리 시스템에서는, 도 6에서 확대 된 바와 같이 극소점이 여러 개일 경우에는 최적의 읽기 레벨을 설정하는데 어려움이 있다. 반면에, 본 발명의 저장 장치(10)에서는 필터링된 산포를 근거로 하여 읽기 레벨을 설정하기 때문에 최적의 읽기 레벨을 설정할 수 있게 될 것이다.
도 7은 도 6에 도시된 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 고속 푸리에 변환(Fast Fourier Transform: FFT)을 수행한 결과를 보여주는 도면이다. 이때, 필터(17)는 FIR 필터이고, 차수(order)가 20이고, 차단 주파수는 0.2로 가정하였다. 도 7을 참조하면, 필터링된 문턱전압 산포의 경우에는 측정된 문턱전압 산포의 노이즈 텀이 제거됨을 알 수 있다.
도 8은 4비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 보여주는 도면이다. 도 8을 참조하면, 필터링된 문턱전압 산포에는 측정된 문턱전압의 산포의 극소점들이 제거될 것이다.
도 1 내지 도 8에 상술된 저장 장치(10)에서는 읽기 레벨 설정시 측정된 문턱전압 산포를 곧바로 필터링하도록 구현되었다. 그러나 본 발명의 메모리 시스템이 반드시 여기에 국한될 필요는 없다. 본 발명의 저장 장치에서는 측정된 문턱전압 산포를 변조하고, 변조된 문턱전압 산포를 필터링하도록 구현될 수도 있다.
도 9는 본 발명의 저장 장치의 제 2 실시 예를 보여주는 블록도이다. 도 9를 참조하면, 저장 장치(20)는 저장 유닛(22), 에러 제어 유닛(24), 및 읽기 레벨 제어 유닛(26)을 포함할 것이다. 본 발명의 읽기 레벨 제어 유닛(26)은 도 1에 도시된 읽기 레벨 제어 유닛(16)과 비교하여 변조기(27)를 더 포함할 것이다. 그 외에 구성들은 도 1에 도시된 구성들과 동일하도록 구현될 것이다.
변조기(27)는 측정된 문턱 전압의 산포를 변조하도록 구현될 것이다. 변조기(27)는 다양한 방법으로 측정된 문턱전압의 산포를 변조할 수 있다. 예를 들어, 문턱전압의 산포에서 상태(state) 사이의 천이 영역은 측정된 값을 유지하고, 그 이외의 영역에 대하여는 임의의 값을 입력하도록 구현될 수 있을 것이다. 이러한 임의의 입력 값에는, 포화 값, 보간 값, 평균 값 등이 이용될 수 있다. 여기서 포화(saturation) 값은 일정한 상수 값이고, 보간(interpolation) 값은 문턱전압 산포의 소정의 지점들에서 읽기 동작 결과로써 측정된 메모리 셀의 개수로 보간이며, 평균 값은 확률적 모델을 이용하여 추정된 값이다. 확률적 모델에는 가우시안 확률 밀도 함수(Gaussian Probabiliy Density Function)가 이용될 수 있을 것이다.
도 10은 도 9에 도시된 저장 장치의 경우 문턱전압 산포가 필터링되는 과정을 보여주는 도면이다. 도 10을 참조하면, 측정된 문턱전압 산포(x(n))는 변조기(27)에 의하여 변조되고(z(n)), 변조된 산포(z(n))는 필터(20)에 의해 필터링되어 출력(y(n))될 것이다.
도 11은 3비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포, 그것의 필터링된 문턱전압 산포, 및 그것의 변조 후 필터링된 문턱전압 산포를 보여주는 도면이다. 여기서 변조는 포화 값을 이용하였다. 즉, 상태 사이의 특정 천이 영역만은 세밀하게 읽기 동작을 수행하고, 그 이외의 영역은 포화 값을 입력하였다. 여기서 특정 천이 영역은 복수의 극소점들이 존재하는 영역으로써, 최적의 읽기 레벨을 설정하는 데 어려움이 있는 곳이다.
도 11에서는 특정 천이 영역만을 변조했는데, 본 발명의 저장 장치(20)는 반드시 여기에 국한될 필요가 없다. 본 발명의 저장 장치(20)는 도 12에 도시된 바와 같이 상태들 사이의 천이 영역들(a1~a6)만을 변조하도록 구현될 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 읽기 방법의 흐름도이다. 도 1 및 13을 참조하면, 저장 장치의 읽기 방법은 아래와 같이 진행될 것이다.
저장 장치(10)에서는 디폴트의 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 데이터가 읽혀질 것이다(S110). 에러 제어 유닛(14)은 읽혀진 데이터의 에러를 검출하고, 검출된 에러가 정정 가능한 지를 판별할 것이다. 에러가 없거나 정정 가능하면, 읽혀진 데이터가 외부로 출력되고, 읽기 동작은 완료될 것이다. 반면에 읽혀진 데이터에 에러가 검출되고 검출된 에러가 정정가능하지 않을 때, 현재의 읽기 레벨을 변경할 필요가 있다고 판별될 것이다(S120).
읽기 레벨 변경이 필요하다고 판별되면, 읽혀진 데이터가 저장된 메모리 셀을 갖는 워드라인, 그 워드라인이 포함된 복수의 워드라인들, 그 워드라인이 포함된 메모리 블록들 중 어느 하나에 대한 읽기 동작이 수행됨으로써, 문턱전압 산포가 측정될 것이다. 여기서 문턱 전압 산포는 가변되는 전압 레벨에 따라 패스되는 메모리 셀들의 개수로 결정될 것이다. 예를 들어, 어느 하나의 워드라인에 대하여 1.0V로 읽기 전압이 수행될 때, 패스된 메모리 셀의 개수가 20개이면, 문턱 전압 산포는 (1.0, 20)가 될 것이다.
읽기 레벨 제어 유닛(16)은 측정된 문턱전압 산포를 필터링하고, 필터링된 문턱전압 산포로부터 최적의 새로운 읽기 레벨을 설정할 것이다(S130). 새롭게 설정된 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 다시 데이터가 읽혀질 것이다(S140). 그 후, S120 단계가 진행될 것이다.
도 14는 본 발명에 따른 저장 장치의 읽기 방법에 대한 다른 실시 예를 보여주는 흐름도이다. 도 1 및 14를 참조하면, 저장 장치의 읽기 방법은 다음과 같이 진행될 것이다.
저장 장치(10)에서는 디폴트의 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 데이터가 읽혀질 것이다(S210). 에러 제어 유닛(14)은 읽혀진 데이터의 에러를 검출하고, 검출된 에러가 정정 가능한 지를 판별할 것이다. 에러가 없거나 정정 가능하면, 읽혀진 데이터가 외부로 출력되고, 읽기 동작은 완료될 것이다. 반면에 읽혀진 데이터에 에러가 검출되고 검출된 에러가 정정가능하지 않을 때, 현재의 읽기 레벨을 변경할 필요가 있다고 판별될 것이다(S220).
읽기 레벨 변경이 필요하다고 판별되면, 읽기 레벨 제어 유닛(16)은 읽기 레벨 재설정 회수(i)로 0을 설정할 것이다(S230).
읽기 레벨 제어 유닛(16)은 측정된 문턱전압 산포를 필터링하고, 필터링된 문턱전압 산포로부터 최적의 새로운 읽기 레벨을 설정할 것이다(S240). 새롭게 설정된 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 다시 데이터가 읽혀질 것이다(S250). 이 후, 읽기 레벨 제어 유닛(16)은 읽기 레벨 재설정 회수(i)를 1만큼 증가시킬 것이다(S260). 이 후, 읽기 레벨 제어 유닛(16)은 읽기 레벨 재설정 회수(i)가 최대값(Max)인지 판별할 것이다(S270). 만일, 읽기 레벨 재설정 회수(i)가 최대값(Max)이 아닐 때, S240 단계가 진행될 것이다. 반면에, 읽기 레벨 재설정 회수(i)가 최대이면, S220 단계가 진행될 것이다.
본 발명에 따른 저장 장치의 읽기 방법은 새로운 읽기 레벨을 재설정하기 위하여 복수의 읽기 트래킹(read tracking)을 반복할 것이다.
도 15는 본 발명에 따른 저장 장치의 읽기 방법에 대한 또 다른 실시 예를 보여주는 흐름도이다. 도 1 및 도 15를 참조하면, 저장 장치의 읽기 방법은 다음과 같이 진행될 것이다.
저장 장치(10)에서는 디폴트의 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 데이터가 읽혀질 것이다(S310). 에러 제어 유닛(14)은 읽혀진 데이터의 에러를 검출하고, 검출된 에러가 정정 가능한 지를 판별할 것이다. 에러가 없거나 정정 가능하면, 읽혀진 데이터가 외부로 출력되고, 읽기 동작은 완료될 것이다. 반면에 읽혀진 데이터에 에러가 검출되고 검출된 에러가 정정가능하지 않을 때, 현재의 읽기 레벨을 변경할 필요가 있다고 판별될 것이다(S320).
읽기 레벨 변경이 필요하다고 판별되면, 읽혀진 데이터가 저장된 메모리 셀을 갖는 워드라인, 그 워드라인이 포함된 복수의 워드라인들, 그 워드라인이 포함된 메모리 블록들 중 어느 하나에 대한 읽기 동작이 수행됨으로써, 문턱전압 산포가 측정될 것이다. 읽기 레벨 제어 유닛(16)은 측정된 문턱전압 산포를 필터링하고, 필터링된 문턱전압 산포로부터 최적의 새로운 읽기 레벨을 설정할 것이다(S330). 새롭게 설정된 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 다시 데이터가 읽혀질 것이다(S340).
그 후, 에러 제어 유닛(14)은 읽혀진 데이터의 에러를 검출하고, 검출된 에러가 정정 가능한 지를 판별할 것이다. 에러가 없거나 정정 가능하면, 읽혀진 데이터가 외부로 출력되고, 읽기 동작은 완료될 것이다. 반면에 읽혀진 데이터에 에러가 검출되고 검출된 에러가 정정가능하지 않을 때, 현재의 읽기 레벨을 디폴트의 읽기 레벨로 변경할 것이다(S350).
본 발명에 따른 저장 장치의 읽기 방법은 새로운 읽기 레벨을 설정한 뒤에, 설정된 읽기 레벨을 디폴트의 읽기 레벨로 변경할 것이다.
도 16은 본 발명의 메모리 시스템에 대한 제 1 실시 예를 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(30)은 비휘발성 메모리(32), 그것을 제어하는 메모리 제어기(34)를 포함할 것이다.
비휘발성 메모리(32)는 낸드 플래시 메모리, 노아 플래시 메모리, 상변화 메모리, 자기저항 메모리 등이 될 수 있다.
메모리 제어기(34)는 에러 제어 유닛(342) 및 읽기 레벨 제어 유닛(344)를 포함할 것이다. 여기서 읽기 레벨 제어 유닛(344)은 필터(345)를 포함할 것이다. 에러 제어 유닛(342)은 도 1에 도시된 에러 제어 유닛(14)과 동일하게 구현되고, 읽기 레벨 제어 유닛(344)은 도 1에 도시된 읽기 레벨 제어 유닛(16)과 동일하게 구현될 것이다.
도 17은 본 발명의 메모리 시스템에 대한 제 2 실시 예를 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(40)은 비휘발성 메모리(42), 그것을 제어하는 메모리 제어기(44)를 포함할 것이다.
메모리 제어기(44)는 에러 제어 유닛(442) 및 읽기 레벨 제어 유닛(444)을 포함할 것이다. 여기서 읽기 레벨 제어 유닛(444)은 변조기(455) 및 필터(446)를 포함할 것이다. 에러 제어 유닛(442)은 도 9에 도시된 에러 제어 유닛(24)과 동일하게 구현되고, 읽기 레벨 제어 유닛(444)은 도 9에 도시된 읽기 레벨 제어 유닛(26)과 동일하게 구현될 것이다.
도 18은 본 발명에 따른 비휘발성 메모리에 대한 제 1 실시 예를 보여주는 도면이다. 도 18을 참조하면, 비휘발성 메모리(500)는 에러 제어 유닛(520) 및 읽기 레벨 제어 유닛(540)을 포함할 것이다. 여기서 읽기 레벨 제어 유닛(540)은 필터(542)를 포함할 것이다. 에러 제어 유닛(520)은 도 1에 도시된 에러 제어 유닛(14)과 동일하게 구현되고, 읽기 레벨 제어 유닛(540)은 도 1에 도시된 읽기 레벨 제어 유닛(16)과 동일하게 구현될 것이다.
도 19는 본 발명에 따른 비휘발성 메모리에 대한 제 2 실시 예를 보여주는 도면이다. 도 19를 참조하면, 비휘발성 메모리(600)는 에러 제어 유닛(620) 및 읽기 레벨 제어 유닛(640)을 포함할 것이다. 여기서 읽기 레벨 제어 유닛(640)은 변조기(641) 및 필터(642)를 포함할 것이다. 에러 제어 유닛(620)은 도 9에 도시된 에러 제어 유닛(24)과 동일하게 구현되고, 읽기 레벨 제어 유닛(640)은 도 9에 도시된 읽기 레벨 제어 유닛(26)과 동일하게 구현될 것이다.
도 20은 본 발명에 따른 메모리 카드에 대한 제 1 실시 예를 보여주는 도면이다. 도 20을 참조하면, 메모리 카드(70)는 낸드 플래시 메모리(72) 및 그것을 제어하는 메모리 제어기(74)를 포함할 것이다.
메모리 제어기(74)는 에러 제어 유닛(742) 및 읽기 레벨 제어 유닛(744)를 포함할 것이다. 여기서 읽기 레벨 제어 유닛(744)은 필터(745)를 포함할 것이다. 에러 제어 유닛(742)은 도 1에 도시된 에러 제어 유닛(14)과 동일하게 구현되고, 읽기 레벨 제어 유닛(544)은 도 1에 도시된 읽기 레벨 제어 유닛(16)과 동일하게 구현될 것이다. 이러한 메모리 카드(70)는 멀티미디어 카드(Multimedia Card:MMC) 혹은 SD 카드 등에 적용가능하다.
도 21은 본 발명에 따른 메모리 카드에 대한 제 2 실시 예를 보여주는 도면이다. 도 21을 참조하면, 메모리 카드(80)는 낸드 플래시 메모리(82) 및 그것을 제어하는 메모리 제어기(84)를 포함할 것이다.
메모리 제어기(84)는 에러 제어 유닛(842) 및 읽기 레벨 제어 유닛(844)를 포함할 것이다. 여기서 읽기 레벨 제어 유닛(844)은 변조기(845) 및 필터(846)를 포함할 것이다. 에러 제어 유닛(842)은 도 9에 도시된 에러 제어 유닛(24)과 동일하게 구현되고, 읽기 레벨 제어 유닛(844)은 도 9에 도시된 읽기 레벨 제어 유닛(26)과 동일하게 구현될 것이다.
한편, 본 발명의 메모리 시스템은 SSD(Solid State Disk)에 적용가능하다.
도 22는 본 발명의 실시 예에 따른 SSD(90)을 보여주는 도면이다. 도 22를 참조하면, SSD(90)은 SSD 제어기(950)와 플래시 메모리들(960)을 포함할 것이다. SSD 제어기(950)는, 도 16에 도시된 메모리 제어기(34)와 동일한 기능을 갖도록 구현될 것이다.
다시 도 22를 참조하면, 프로세서(910)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 플래시 메모리에 저장할지 혹은 플래시 메모리의 저장 데이터를 읽어 호스트로 전송할 지의 여부를 결정하고 제어할 것이다.
ATA 호스트 인터페이스(920)는 상술한 프로세서(910)의 제어에 따라 호스트 측과 데이터를 교환할 것이다. ATA 호스트 인터페이스(920)는 호스트측으로부터 명령어 및 주소를 패치하여 CPU 버스를 통해서 프로세서(910)로 전달할 것이다. 여기서 ATA 호스트 인터페이스(920)는 SATA 인터페이스, PATA 인터페이스, 및 ESATA(External SATA) 인터페이스 등 중에서 어느 하나일 것이다.
ATA 호스트 인터페이스(920)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 프로세서(910)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼 램(940)을 통해 전달될 것이다.
램(930)은 플래시 메모리 시스템(90)의 동작에 필요한 데이터를 임시로 저장하는데 이용될 것이다. 이러한 램(930)은 휘발성 메모리 장치로써, DRAM, SRAM 등이 될 수 있다.
캐시 버퍼 램(940)는 호스트와 플래시 메모리들(960) 간의 이동 데이터를 일시 저장할 것이다. 또한, 캐시 버퍼 램(940)는 프로세서(910)에 의해서 운용될 프로그램을 저장하는 데에도 사용될 것이다. 캐시 버퍼 램(940)은 일종의 버퍼 메모리로 간주할 수 있으며, SRAM으로 구현될 수 있다.
SSD 제어기(950)는 저장 장치로 사용되는 플래시 메모리들과 데이터를 주고받을 것이다. SSD 제어기(950)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.
한편, 프로세서(910)와 SSD 제어기(950)는 하나의 ARM 프로세서로 구현될 수도 있다.
본 발명에 따른 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명에 따른 메모리 시스템 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명에 따른 저장 장치는 새로운 읽기 레벨을 설정하고자 할 때 필터링된 산포를 근거로하여 읽기 레벨을 설정하도록 구현될 것이다. 이로써, 본 발명의 저장 장치는 최적의 읽기 레벨을 설정할 수 있다.
도 1은 본 발명의 저장 장치에 대한 제 1 실시 예를 보여주는 블록도이다. 도 1을 참조하면, 저장 장치(10)는 저장 유닛(12), 에러 제어 유닛(14), 및 읽기 레벨 제어 유닛(16)을 포함할 것이다. 본 발명의 읽기 레벨 제어 유닛(16)은 메모리 셀들의 측정된 산포를 필터(17)에 의하여 필터링하고, 상기 필터링된 산포로부터 읽기 레벨(예를 들어, 플래시 메모리의 경우 읽기 전압)을 재설정할 수 있도록 구현될 것이다. 여기서 메모리 셀은 저장 유닛(12)에서 데이터를 저장하는 공간이며, 그것들의 산포는 읽기 레벨에 따른 메모리 셀의 개수에 대한 관한 것이다.
예를 들어, 저장 유닛(12)이 낸드 플래시 메모리일 경우에 있어서 어느 하나의 워드라인에 대한 메모리 셀들의 측정된 산포는, 0V부터 20mV만큼 읽기 전압을 증가시키면서 패스되는 메모리 셀들의 개수로 정의될 수 있다. 실시 예에 따른 메모리 셀들의 측정된 산포는 도 2에 도시되어 있다.
저장 유닛(12)은 데이터를 저장하고, 읽기 동작에 따라 저장된 데이터를 출력하도록 구현될 것이다. 저장 유닛(12)에는 에러 정정 코드(Error Correction Code)로 인코딩된 데이터가 저장될 수 있을 것이다. 또한, 저장 유닛(12)으로부터 출력되는 데이터는 설정된 읽기 레벨에 의거하여 결정될 것이다. 여기서, 읽기 레벨은 저장 유닛(12)에 디폴트의 값이 저장되어 있고, 읽기 레벨 제어 유닛(16)에 의해 변경가능하다.
한편, 저장 유닛(12)은 읽기 레벨에 따라 저장된 데이터 비트 값이 결정되는 메모리 셀을 갖는 메모리일 수 있다. 예를 들어, 저장 유닛(12)은 디램(DRAM), 에스램(SRAM), 에스디램(SDRAM), 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 자기저항램(Magnetoresisitive RAM: MRAM), 강유전체램(Ferroelectric RAM: FRAM), 상변화메모리(Phase-chage RAM: PRAM) 등이 될 수 있다.
에러 제어 유닛(14)은 출력되는 데이터의 오류를 검출 및 정정할 수 있도록 구현될 것이다. 에러 제어 유닛(140)은 에러 정정 코드로 데이터를 디코딩하도록 구현될 수 있을 것이다. 에러 제어 유닛(14)은 다양한 코드 디코더로 구현될 수 있다. 예를 들어, 비체계적 코드 디코딩을 수행하는 디코더 혹은 체계적 코드 디코딩을 수행하는 디코더가 이용될 수 있다. 에러 제어 유닛(14)은 출력되는 데이터의 오류가 정정 가능하지 않을 때 에러 정정 실패 신호(ECF)를 출력할 것이다.
읽기 레벨 제어 유닛(16)은 에러 정정 실패 신호(ECF)에 응답하여 새로운 읽기 레벨을 설정하도록 구현될 것이다. 읽기 레벨 제어 유닛(16)은 저장 유닛(12)으로부터 메모리 셀들의 측정된 산포를 필터링하기 위한 필터(17)를 포함할 것이다. 여기서 필터(17)는 다양한 종류의 필터로 구현될 수 있다. 예를 들어, 이러한 필터(17)에는 디지털 필터(digital filter), 아날로그 필터(analog filter), 적응형 필터(adaptive filter), 매치 필터(matched filter) 등이 사용이 될 것이다. 특히, 디지털 필터는 FIR(Finite Impulse Response) 필터, IIR(Infinite Impluse Response) 필터 등이 사용될 것이다.
읽기 레벨 제어 유닛(16)은 필터(17)에 의해 필터링된 산포를 근거로 하여 새로운 읽기 레벨을 설정하도록 구현될 것이다. 만일, 저장 유닛(12)이 플래시 메모리라면, 읽기 레벨 제어 유닛(16)은 필터링된 산포를 근거로 하여 플래시 메모리의 읽기 레벨에 대한 기준 전압들을 새롭게 설정하도록 구현될 것이다. 여기서 기준 전압들은 데이터 판독을 위한 읽기 전압들이다. 이렇게 새롭게 설정된 읽기 레벨을 근거로 하여 저장 유닛(12)으로부터 읽기 동작이 다시 수행될 것이다.
본 발명의 저장 장치(10)는 읽혀진 데이터의 오류가 정정가능하지 않을 때, 새로운 읽기 레벨을 설정하여 읽기 동작을 다시 수행할 것이다. 이로써, 데이터 판독 오류가 줄어들게 될 것이다.
일반적인 저장 장치에서는, RTS(Random Telegraph Signals), 전하 손실(charge loss), 커플링(coupling), 공통 선택 라인(Common Selection Line) 노이즈, 백 패턴 의존성(back pattern dependency) 등 다양한 간섭(interference)으로 인하여, 도 2에 도시된 바와 같이 측정된 메모리 셀들의 산포가 매끄럽지 못하다. 특히, 일반적인 저장 장치는 메모리 셀의 산포에 복수의 극소점(local minima)이 존재할 경우 읽기 레벨을 찾기가 어렵다. 예를 들어, 골을 찾는 알고리즘을 이용하여 읽기 레벨을 설정할 경우에는, 최적의 읽기 레벨을 대신하여 근처의 다른 극소점을 읽기 레벨로 설정한다. 이에 따라 오히려 데이터 판독의 에러의 개수가 증가된다.
반면에, 본 발명의 저장 장치(10)는 측정된 메모리 셀의 산포를 필터링하고, 필터링된 산포를 근거로 하여 새로운 읽기 레벨을 설정하도록 구현될 것이다. 이로써, 본 발명의 저장 장치(10)에서는 메모리 셀의 산포를 필터링함으로써 복수의 극소점을 제거하게 될 것이다. 그 결과로써, 본 발명의 저장 장치(10)는 새로운 읽기 레벨을 설정할 때 최적의 읽기 레벨을 설정할 수 있다.
아래에서는 설명의 편의를 위하여, 저장 유닛(12)이 낸드 플래시 메모리라고 한정하여 설명하도록 하겠다.
도 3은 본 발명의 실시 예에 따른 저장 유닛을 보여주는 블록도이다. 도 3을 참조하면, 저장 유닛(12)은 메모리 셀 어레이(122), 로우 디코더(124), 입출력 버퍼 회로(126), 및 제어 로직(128)을 포함한 낸드 플래시 메모리이다. 본 발명의 제어 로직(128)은 읽기 레벨의 기준 전압들을 저장할 것이다. 이러한 읽기 레벨의 기준 전압들은 도 1에 도시된 읽기 레벨 제어 유닛(16)에 의해 변경될 수 있다.
메모리 셀 어레이(122)는 복수의 비트라인들(BL0~BLn-1) 및 복수의 워드라인들(WL0~WLm-1)과, 비트라인들 및 워드라인들이 교차하는 영역에 배치된 복수 개의 메모리 셀들을 포함할 것이다. 메모리 셀 어레이(122)는 복수의 메모리 블록들로 구현될 것이다. 도 3에는 단지 하나의 메모리 블록만이 도시되어 있다. 메모리 셀 어레이(122)의 각각의 메모리 블록들은 복수의 셀 스트링들을 포함할 것이다. 각 스트링은, 도 3에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 그라운드 선택 트랜지스터(GST), 및 스트링 선택 트랜지스터(SST) 및 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된 m개의 메모리 셀들(MC0~MCm-1)로 구현될 것이다. 여기서 메모리 셀들(MC0~MCm-1)은 싱글 레벨 셀(Single Level Cell: SLC) 혹은 멀티 레벨 셀(Multi Level Cell: MLC)이 될 수 있다.
각 스트링의 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트라인에 연결되고, 그라운드 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결될 것이다. 스트링에 교차되도록 복수의 워드라인들(WL0~WLm-1)이 배열될 것이다. 워드라인들(WL0~WLm-1)은 각 스트링의 대응하는 메모리 셀들(MC0~MCm-1)에 각각 연결될 것이다. 프로그램/독출 전압을 선택된 워드라인에 인가함으로써 선택된 메모리 셀들로/로부터 데이터를 프로그램/독출하는 것이 가능하다. 비트라인들(BL0~BLn-1)은 입출력 버퍼(126)에 전기적으로 연결될 것이다.
로우 디코더(124)는 입력 어드레스에 따라 메모리 블록을 선택하고, 선택된 메모리 블록의 구동될 워드라인을 선택할 것이다. 예를 들어, 로우 디코더(124)는 프로그램 동작시 입력 어드레스를 디코딩하여 선택된 메모리 블록에서 구동될 워드라인을 선택할 것이다. 여기서 선택된 워드라인으로 고전압 발생기(도시되지 않음)로부터의 프로그램 전압이 인가될 것이다.
입출력 버퍼(126)는 프로그램 동작시 메모리 셀 어레이(122)에 로딩된 데이터를 임시로 저장하거나 읽기 동작시 메모리 셀 어레이(122)로부터 읽혀진 데이터를 임시로 저장할 것이다. 입출력 버퍼(126)는 복수의 비트라인들(BL0~BLn-1)을 통해 메모리 셀 어레이(122)와 연결될 것이다. 입출력 버퍼(126) 내에는 각각의 비트라인과 대응되는 복수의 래치들(도시되지 않음)이 구비될 것이다. 각각의 래치들에는 프로그램될 데이터 혹은 읽혀진 데이터가 저장될 것이다.
입출력 버퍼(126)는 프로그램 동작시 각각의 래치들에 저장되어 있는 데이터 값에 따라 비트라인으로 접지전압(예를 들어, GND) 혹은 전원전압(VDD)을 인가할 것이다. 예를 들어, '0'의 데이터가 저장되어 있는 래치와 연결된 비트라인(즉, 프로그램될 메모리 셀과 연결된 비트라인)에는 접지전압(GND)이 인가될 것이다. 그리고, '1'의 데이터가 저장되어 있는 페이지 버퍼와 연결된 비트라인(즉, 프로그램 금지된 메모리 셀과 연결된 비트라인)에는 전원전압(VDD)이 인가될 것이다.
제어로직(128)은 입력된 제어신호들(CTRL, 예를 들어,/CE,/RE,/WE,CLE, ALE,/WP)에 응답하여 각 동작에 필요한 고전압들을 발생하여 로우 디코더(124)로 제공하고, 저장 유닛(12)의 내부 블록들의 모든 동작을 제어할 것이다. 특히, 제어로직(128)은 읽기 동작시 읽기 레벨의 기준 전압들을 저장하도록 구현될 것이다. 예를 들어, 제어로직(128)은 통상적인 읽기 동작시(데이터 판독 오류 정정가능할 때) 사용되는 디폴트의 읽기 레벨의 기준 전압들이 저장되고, 통상적이지 않은 읽기 동작시(데이터 판독 오류 정정 불가할 때) 사용되는 읽기 레벨의 기준 저압들이 별도로 저장되도록 구현될 것이다. 여기서, 통상적이지 않은 읽기 동작시 사용되는 읽기 레벨의 기준 전압들은, 도 1에 도시된 읽기 레벨 제어 유닛(16)에 의해 설정될 것이다.
도 4는 본 발명의 실시 예에 따른 필터를 보여주는 도면이다. 도 4를 참조하면, 필터(17)는 FIR(Finite Impluse Response) 필터로써, 아래의 수학식을 만족할 것이다.
여기서 x(n)은 문턱 전압(n)에 따른 메모리 셀의 개수를 말하고, h(n)은 전달함수이고, y(n)은 필터(17)에 의해 필터링된 값이고, '*'는 콘볼루션(convolution)이다.
도 5는 도 4에 도시된 필터를 이용하여 메모리 셀의 산포의 필터링 결과를 보여주는 도면이다. 도 5를 참조하면, 필터(17)에 의하여 x(n)의 극소점들이 제거된 y(n)이 출력될 것이다. 즉, 측정된 문턱전압 산포가 필터링에 의하여 극소점이 제거된 문턱전압 산포로 출력될 것이다. 한편, 출력된 문턱전압 산포로부터 읽기 레벨이 설정될 것이다.
도 6은 3비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 보여주는 도면이다. 도 6을 참조하면, 필터링된 문턱전압 산포에는 측정된 문턱전압의 산포의 극소점들이 제거될 것이다. 이로써, 읽기 레벨이 정확하게 설정될 수 있게 될 것이다.
일반적인 메모리 시스템에서는, 도 6에서 확대 된 바와 같이 극소점이 여러 개일 경우에는 최적의 읽기 레벨을 설정하는데 어려움이 있다. 반면에, 본 발명의 저장 장치(10)에서는 필터링된 산포를 근거로 하여 읽기 레벨을 설정하기 때문에 최적의 읽기 레벨을 설정할 수 있게 될 것이다.
도 7은 도 6에 도시된 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 고속 푸리에 변환(Fast Fourier Transform: FFT)을 수행한 결과를 보여주는 도면이다. 이때, 필터(17)는 FIR 필터이고, 차수(order)가 20이고, 차단 주파수는 0.2로 가정하였다. 도 7을 참조하면, 필터링된 문턱전압 산포의 경우에는 측정된 문턱전압 산포의 노이즈 텀이 제거됨을 알 수 있다.
도 8은 4비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 보여주는 도면이다. 도 8을 참조하면, 필터링된 문턱전압 산포에는 측정된 문턱전압의 산포의 극소점들이 제거될 것이다.
도 1 내지 도 8에 상술된 저장 장치(10)에서는 읽기 레벨 설정시 측정된 문턱전압 산포를 곧바로 필터링하도록 구현되었다. 그러나 본 발명의 메모리 시스템이 반드시 여기에 국한될 필요는 없다. 본 발명의 저장 장치에서는 측정된 문턱전압 산포를 변조하고, 변조된 문턱전압 산포를 필터링하도록 구현될 수도 있다.
도 9는 본 발명의 저장 장치의 제 2 실시 예를 보여주는 블록도이다. 도 9를 참조하면, 저장 장치(20)는 저장 유닛(22), 에러 제어 유닛(24), 및 읽기 레벨 제어 유닛(26)을 포함할 것이다. 본 발명의 읽기 레벨 제어 유닛(26)은 도 1에 도시된 읽기 레벨 제어 유닛(16)과 비교하여 변조기(27)를 더 포함할 것이다. 그 외에 구성들은 도 1에 도시된 구성들과 동일하도록 구현될 것이다.
변조기(27)는 측정된 문턱 전압의 산포를 변조하도록 구현될 것이다. 변조기(27)는 다양한 방법으로 측정된 문턱전압의 산포를 변조할 수 있다. 예를 들어, 문턱전압의 산포에서 상태(state) 사이의 천이 영역은 측정된 값을 유지하고, 그 이외의 영역에 대하여는 임의의 값을 입력하도록 구현될 수 있을 것이다. 이러한 임의의 입력 값에는, 포화 값, 보간 값, 평균 값 등이 이용될 수 있다. 여기서 포화(saturation) 값은 일정한 상수 값이고, 보간(interpolation) 값은 문턱전압 산포의 소정의 지점들에서 읽기 동작 결과로써 측정된 메모리 셀의 개수로 보간이며, 평균 값은 확률적 모델을 이용하여 추정된 값이다. 확률적 모델에는 가우시안 확률 밀도 함수(Gaussian Probabiliy Density Function)가 이용될 수 있을 것이다.
도 10은 도 9에 도시된 저장 장치의 경우 문턱전압 산포가 필터링되는 과정을 보여주는 도면이다. 도 10을 참조하면, 측정된 문턱전압 산포(x(n))는 변조기(27)에 의하여 변조되고(z(n)), 변조된 산포(z(n))는 필터(20)에 의해 필터링되어 출력(y(n))될 것이다.
도 11은 3비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포, 그것의 필터링된 문턱전압 산포, 및 그것의 변조 후 필터링된 문턱전압 산포를 보여주는 도면이다. 여기서 변조는 포화 값을 이용하였다. 즉, 상태 사이의 특정 천이 영역만은 세밀하게 읽기 동작을 수행하고, 그 이외의 영역은 포화 값을 입력하였다. 여기서 특정 천이 영역은 복수의 극소점들이 존재하는 영역으로써, 최적의 읽기 레벨을 설정하는 데 어려움이 있는 곳이다.
도 11에서는 특정 천이 영역만을 변조했는데, 본 발명의 저장 장치(20)는 반드시 여기에 국한될 필요가 없다. 본 발명의 저장 장치(20)는 도 12에 도시된 바와 같이 상태들 사이의 천이 영역들(a1~a6)만을 변조하도록 구현될 수 있다.
도 13은 본 발명의 실시 예에 따른 저장 장치의 읽기 방법의 흐름도이다. 도 1 및 13을 참조하면, 저장 장치의 읽기 방법은 아래와 같이 진행될 것이다.
저장 장치(10)에서는 디폴트의 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 데이터가 읽혀질 것이다(S110). 에러 제어 유닛(14)은 읽혀진 데이터의 에러를 검출하고, 검출된 에러가 정정 가능한 지를 판별할 것이다. 에러가 없거나 정정 가능하면, 읽혀진 데이터가 외부로 출력되고, 읽기 동작은 완료될 것이다. 반면에 읽혀진 데이터에 에러가 검출되고 검출된 에러가 정정가능하지 않을 때, 현재의 읽기 레벨을 변경할 필요가 있다고 판별될 것이다(S120).
읽기 레벨 변경이 필요하다고 판별되면, 읽혀진 데이터가 저장된 메모리 셀을 갖는 워드라인, 그 워드라인이 포함된 복수의 워드라인들, 그 워드라인이 포함된 메모리 블록들 중 어느 하나에 대한 읽기 동작이 수행됨으로써, 문턱전압 산포가 측정될 것이다. 여기서 문턱 전압 산포는 가변되는 전압 레벨에 따라 패스되는 메모리 셀들의 개수로 결정될 것이다. 예를 들어, 어느 하나의 워드라인에 대하여 1.0V로 읽기 전압이 수행될 때, 패스된 메모리 셀의 개수가 20개이면, 문턱 전압 산포는 (1.0, 20)가 될 것이다.
읽기 레벨 제어 유닛(16)은 측정된 문턱전압 산포를 필터링하고, 필터링된 문턱전압 산포로부터 최적의 새로운 읽기 레벨을 설정할 것이다(S130). 새롭게 설정된 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 다시 데이터가 읽혀질 것이다(S140). 그 후, S120 단계가 진행될 것이다.
도 14는 본 발명에 따른 저장 장치의 읽기 방법에 대한 다른 실시 예를 보여주는 흐름도이다. 도 1 및 14를 참조하면, 저장 장치의 읽기 방법은 다음과 같이 진행될 것이다.
저장 장치(10)에서는 디폴트의 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 데이터가 읽혀질 것이다(S210). 에러 제어 유닛(14)은 읽혀진 데이터의 에러를 검출하고, 검출된 에러가 정정 가능한 지를 판별할 것이다. 에러가 없거나 정정 가능하면, 읽혀진 데이터가 외부로 출력되고, 읽기 동작은 완료될 것이다. 반면에 읽혀진 데이터에 에러가 검출되고 검출된 에러가 정정가능하지 않을 때, 현재의 읽기 레벨을 변경할 필요가 있다고 판별될 것이다(S220).
읽기 레벨 변경이 필요하다고 판별되면, 읽기 레벨 제어 유닛(16)은 읽기 레벨 재설정 회수(i)로 0을 설정할 것이다(S230).
읽기 레벨 제어 유닛(16)은 측정된 문턱전압 산포를 필터링하고, 필터링된 문턱전압 산포로부터 최적의 새로운 읽기 레벨을 설정할 것이다(S240). 새롭게 설정된 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 다시 데이터가 읽혀질 것이다(S250). 이 후, 읽기 레벨 제어 유닛(16)은 읽기 레벨 재설정 회수(i)를 1만큼 증가시킬 것이다(S260). 이 후, 읽기 레벨 제어 유닛(16)은 읽기 레벨 재설정 회수(i)가 최대값(Max)인지 판별할 것이다(S270). 만일, 읽기 레벨 재설정 회수(i)가 최대값(Max)이 아닐 때, S240 단계가 진행될 것이다. 반면에, 읽기 레벨 재설정 회수(i)가 최대이면, S220 단계가 진행될 것이다.
본 발명에 따른 저장 장치의 읽기 방법은 새로운 읽기 레벨을 재설정하기 위하여 복수의 읽기 트래킹(read tracking)을 반복할 것이다.
도 15는 본 발명에 따른 저장 장치의 읽기 방법에 대한 또 다른 실시 예를 보여주는 흐름도이다. 도 1 및 도 15를 참조하면, 저장 장치의 읽기 방법은 다음과 같이 진행될 것이다.
저장 장치(10)에서는 디폴트의 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 데이터가 읽혀질 것이다(S310). 에러 제어 유닛(14)은 읽혀진 데이터의 에러를 검출하고, 검출된 에러가 정정 가능한 지를 판별할 것이다. 에러가 없거나 정정 가능하면, 읽혀진 데이터가 외부로 출력되고, 읽기 동작은 완료될 것이다. 반면에 읽혀진 데이터에 에러가 검출되고 검출된 에러가 정정가능하지 않을 때, 현재의 읽기 레벨을 변경할 필요가 있다고 판별될 것이다(S320).
읽기 레벨 변경이 필요하다고 판별되면, 읽혀진 데이터가 저장된 메모리 셀을 갖는 워드라인, 그 워드라인이 포함된 복수의 워드라인들, 그 워드라인이 포함된 메모리 블록들 중 어느 하나에 대한 읽기 동작이 수행됨으로써, 문턱전압 산포가 측정될 것이다. 읽기 레벨 제어 유닛(16)은 측정된 문턱전압 산포를 필터링하고, 필터링된 문턱전압 산포로부터 최적의 새로운 읽기 레벨을 설정할 것이다(S330). 새롭게 설정된 읽기 레벨에 근거로 하여 저장 유닛(12)으로부터 다시 데이터가 읽혀질 것이다(S340).
그 후, 에러 제어 유닛(14)은 읽혀진 데이터의 에러를 검출하고, 검출된 에러가 정정 가능한 지를 판별할 것이다. 에러가 없거나 정정 가능하면, 읽혀진 데이터가 외부로 출력되고, 읽기 동작은 완료될 것이다. 반면에 읽혀진 데이터에 에러가 검출되고 검출된 에러가 정정가능하지 않을 때, 현재의 읽기 레벨을 디폴트의 읽기 레벨로 변경할 것이다(S350).
본 발명에 따른 저장 장치의 읽기 방법은 새로운 읽기 레벨을 설정한 뒤에, 설정된 읽기 레벨을 디폴트의 읽기 레벨로 변경할 것이다.
도 16은 본 발명의 메모리 시스템에 대한 제 1 실시 예를 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(30)은 비휘발성 메모리(32), 그것을 제어하는 메모리 제어기(34)를 포함할 것이다.
비휘발성 메모리(32)는 낸드 플래시 메모리, 노아 플래시 메모리, 상변화 메모리, 자기저항 메모리 등이 될 수 있다.
메모리 제어기(34)는 에러 제어 유닛(342) 및 읽기 레벨 제어 유닛(344)를 포함할 것이다. 여기서 읽기 레벨 제어 유닛(344)은 필터(345)를 포함할 것이다. 에러 제어 유닛(342)은 도 1에 도시된 에러 제어 유닛(14)과 동일하게 구현되고, 읽기 레벨 제어 유닛(344)은 도 1에 도시된 읽기 레벨 제어 유닛(16)과 동일하게 구현될 것이다.
도 17은 본 발명의 메모리 시스템에 대한 제 2 실시 예를 보여주는 블록도이다. 도 16을 참조하면, 메모리 시스템(40)은 비휘발성 메모리(42), 그것을 제어하는 메모리 제어기(44)를 포함할 것이다.
메모리 제어기(44)는 에러 제어 유닛(442) 및 읽기 레벨 제어 유닛(444)을 포함할 것이다. 여기서 읽기 레벨 제어 유닛(444)은 변조기(455) 및 필터(446)를 포함할 것이다. 에러 제어 유닛(442)은 도 9에 도시된 에러 제어 유닛(24)과 동일하게 구현되고, 읽기 레벨 제어 유닛(444)은 도 9에 도시된 읽기 레벨 제어 유닛(26)과 동일하게 구현될 것이다.
도 18은 본 발명에 따른 비휘발성 메모리에 대한 제 1 실시 예를 보여주는 도면이다. 도 18을 참조하면, 비휘발성 메모리(500)는 에러 제어 유닛(520) 및 읽기 레벨 제어 유닛(540)을 포함할 것이다. 여기서 읽기 레벨 제어 유닛(540)은 필터(542)를 포함할 것이다. 에러 제어 유닛(520)은 도 1에 도시된 에러 제어 유닛(14)과 동일하게 구현되고, 읽기 레벨 제어 유닛(540)은 도 1에 도시된 읽기 레벨 제어 유닛(16)과 동일하게 구현될 것이다.
도 19는 본 발명에 따른 비휘발성 메모리에 대한 제 2 실시 예를 보여주는 도면이다. 도 19를 참조하면, 비휘발성 메모리(600)는 에러 제어 유닛(620) 및 읽기 레벨 제어 유닛(640)을 포함할 것이다. 여기서 읽기 레벨 제어 유닛(640)은 변조기(641) 및 필터(642)를 포함할 것이다. 에러 제어 유닛(620)은 도 9에 도시된 에러 제어 유닛(24)과 동일하게 구현되고, 읽기 레벨 제어 유닛(640)은 도 9에 도시된 읽기 레벨 제어 유닛(26)과 동일하게 구현될 것이다.
도 20은 본 발명에 따른 메모리 카드에 대한 제 1 실시 예를 보여주는 도면이다. 도 20을 참조하면, 메모리 카드(70)는 낸드 플래시 메모리(72) 및 그것을 제어하는 메모리 제어기(74)를 포함할 것이다.
메모리 제어기(74)는 에러 제어 유닛(742) 및 읽기 레벨 제어 유닛(744)를 포함할 것이다. 여기서 읽기 레벨 제어 유닛(744)은 필터(745)를 포함할 것이다. 에러 제어 유닛(742)은 도 1에 도시된 에러 제어 유닛(14)과 동일하게 구현되고, 읽기 레벨 제어 유닛(544)은 도 1에 도시된 읽기 레벨 제어 유닛(16)과 동일하게 구현될 것이다. 이러한 메모리 카드(70)는 멀티미디어 카드(Multimedia Card:MMC) 혹은 SD 카드 등에 적용가능하다.
도 21은 본 발명에 따른 메모리 카드에 대한 제 2 실시 예를 보여주는 도면이다. 도 21을 참조하면, 메모리 카드(80)는 낸드 플래시 메모리(82) 및 그것을 제어하는 메모리 제어기(84)를 포함할 것이다.
메모리 제어기(84)는 에러 제어 유닛(842) 및 읽기 레벨 제어 유닛(844)를 포함할 것이다. 여기서 읽기 레벨 제어 유닛(844)은 변조기(845) 및 필터(846)를 포함할 것이다. 에러 제어 유닛(842)은 도 9에 도시된 에러 제어 유닛(24)과 동일하게 구현되고, 읽기 레벨 제어 유닛(844)은 도 9에 도시된 읽기 레벨 제어 유닛(26)과 동일하게 구현될 것이다.
한편, 본 발명의 메모리 시스템은 SSD(Solid State Disk)에 적용가능하다.
도 22는 본 발명의 실시 예에 따른 SSD(90)을 보여주는 도면이다. 도 22를 참조하면, SSD(90)은 SSD 제어기(950)와 플래시 메모리들(960)을 포함할 것이다. SSD 제어기(950)는, 도 16에 도시된 메모리 제어기(34)와 동일한 기능을 갖도록 구현될 것이다.
다시 도 22를 참조하면, 프로세서(910)는 호스트로부터 명령어를 전달받아 호스트로부터의 데이터를 플래시 메모리에 저장할지 혹은 플래시 메모리의 저장 데이터를 읽어 호스트로 전송할 지의 여부를 결정하고 제어할 것이다.
ATA 호스트 인터페이스(920)는 상술한 프로세서(910)의 제어에 따라 호스트 측과 데이터를 교환할 것이다. ATA 호스트 인터페이스(920)는 호스트측으로부터 명령어 및 주소를 패치하여 CPU 버스를 통해서 프로세서(910)로 전달할 것이다. 여기서 ATA 호스트 인터페이스(920)는 SATA 인터페이스, PATA 인터페이스, 및 ESATA(External SATA) 인터페이스 등 중에서 어느 하나일 것이다.
ATA 호스트 인터페이스(920)를 통해 호스트로부터 입력되는 데이터나 호스트로 전송되어야 할 데이터는 프로세서(910)의 제어에 따라 CPU 버스를 경유하지 않고 캐시 버퍼 램(940)을 통해 전달될 것이다.
램(930)은 플래시 메모리 시스템(90)의 동작에 필요한 데이터를 임시로 저장하는데 이용될 것이다. 이러한 램(930)은 휘발성 메모리 장치로써, DRAM, SRAM 등이 될 수 있다.
캐시 버퍼 램(940)는 호스트와 플래시 메모리들(960) 간의 이동 데이터를 일시 저장할 것이다. 또한, 캐시 버퍼 램(940)는 프로세서(910)에 의해서 운용될 프로그램을 저장하는 데에도 사용될 것이다. 캐시 버퍼 램(940)은 일종의 버퍼 메모리로 간주할 수 있으며, SRAM으로 구현될 수 있다.
SSD 제어기(950)는 저장 장치로 사용되는 플래시 메모리들과 데이터를 주고받을 것이다. SSD 제어기(950)는 낸드 플래시 메모리, 원내드(One-NAND) 플래시 메모리, 멀티 레벨 플래시 메모리, 싱글 레벨 플래시 메모리를 지원하도록 구성될 수 있다.
한편, 프로세서(910)와 SSD 제어기(950)는 하나의 ARM 프로세서로 구현될 수도 있다.
본 발명에 따른 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명에 따른 메모리 시스템 또는 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 예를 들면, 본 발명에 따른 메모리 시스템 또는 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 저장 장치에 대한 제 1 실시 예를 보여주는 블록도이다.
도 2는 메모리 셀들의 측정된 산포를 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 저장 유닛을 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 필터를 보여주는 도면이다.
도 5는 도 4에 도시된 필터를 이용하여 메모리 셀의 산포의 필터링 결과를 주는 도면이다.
도 6은 3비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 보여주는 도면이다.
도 7은 도 6에 도시된 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 고속 푸리에 변환을 수행한 결과를 보여주는 도면이다.
도 8은 4비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 보여주는 도면이다.
도 9는 본 발명의 저장 장치에 대한 제 2 실시 예를 보여주는 블록도이다.
도 10은 도 9에 도시된 저장 장치의 경우 문턱전압 산포가 필터링되는 과정을 보여주는 도면이다.
도 11은 3비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포, 그것의 필터링된 문턱전압 산포, 및 그것의 변조 후 필터링된 문턱전압 산포를 보여주는 도면이다.
도 12는 변조되는 천이 영역들을 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 읽기 방법의 흐름도이다.
도 14는 본 발명에 따른 메모리 시스템의 읽기 방법의 다른 실시 예를 보여주는 흐름도이다.
도 15는 본 발명에 따른 저장 장치의 읽기 방법의 또 다른 실시 예를 보여주는 흐름도이다.
도 16은 본 발명의 메모리 시스템에 대한 제 1 실시 예를 보여주는 블록도이다.
도 17은 본 발명의 메모리 시스템에 대한 제 2 실시 예를 보여주는 블록도이다.
도 18은 본 발명에 따른 비휘발성 메모리에 대한 제 1 실시 예를 보여주는 도면이다.
도 19는 본 발명에 따른 비휘발성 메모리에 대한 제 2 실시 예를 보여주는 도면이다.
도 20은 본 발명에 따른 메모리 카드에 대한 제 1 실시 예를 보여주는 도면이다.
도 21은 본 발명에 따른 메모리 카드에 대한 제 2 실시 예를 보여주는 도면이다.
도 22는 본 발명의 실시 예에 따른 SSD를 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10,20: 저장 장치 30,40: 메모리 시스템
500,600: 비휘발성 메모리 70,80: 메모리 카드
12,22: 저장 유닛 14,24: 에러 제어 유닛
342,442,520,620,742,842: 에러 제어 유닛
344,444,540,640,744,844: 읽기 레벨 제어 유닛
17,28,345,446,542,642,745,846: 필터
27,445,641,845: 변조기
32,42,72,82: 비휘발성 메모리
34,44,74,84: 메모리 제어기
도 2는 메모리 셀들의 측정된 산포를 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 저장 유닛을 보여주는 블록도이다.
도 4는 본 발명의 실시 예에 따른 필터를 보여주는 도면이다.
도 5는 도 4에 도시된 필터를 이용하여 메모리 셀의 산포의 필터링 결과를 주는 도면이다.
도 6은 3비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 보여주는 도면이다.
도 7은 도 6에 도시된 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 고속 푸리에 변환을 수행한 결과를 보여주는 도면이다.
도 8은 4비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포 및 그것의 필터링된 문턱전압 산포를 보여주는 도면이다.
도 9는 본 발명의 저장 장치에 대한 제 2 실시 예를 보여주는 블록도이다.
도 10은 도 9에 도시된 저장 장치의 경우 문턱전압 산포가 필터링되는 과정을 보여주는 도면이다.
도 11은 3비트 멀티 레벨 셀을 갖는 낸드 플래시 메모리의 경우, 측정된 문턱전압 산포, 그것의 필터링된 문턱전압 산포, 및 그것의 변조 후 필터링된 문턱전압 산포를 보여주는 도면이다.
도 12는 변조되는 천이 영역들을 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 읽기 방법의 흐름도이다.
도 14는 본 발명에 따른 메모리 시스템의 읽기 방법의 다른 실시 예를 보여주는 흐름도이다.
도 15는 본 발명에 따른 저장 장치의 읽기 방법의 또 다른 실시 예를 보여주는 흐름도이다.
도 16은 본 발명의 메모리 시스템에 대한 제 1 실시 예를 보여주는 블록도이다.
도 17은 본 발명의 메모리 시스템에 대한 제 2 실시 예를 보여주는 블록도이다.
도 18은 본 발명에 따른 비휘발성 메모리에 대한 제 1 실시 예를 보여주는 도면이다.
도 19는 본 발명에 따른 비휘발성 메모리에 대한 제 2 실시 예를 보여주는 도면이다.
도 20은 본 발명에 따른 메모리 카드에 대한 제 1 실시 예를 보여주는 도면이다.
도 21은 본 발명에 따른 메모리 카드에 대한 제 2 실시 예를 보여주는 도면이다.
도 22는 본 발명의 실시 예에 따른 SSD를 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10,20: 저장 장치 30,40: 메모리 시스템
500,600: 비휘발성 메모리 70,80: 메모리 카드
12,22: 저장 유닛 14,24: 에러 제어 유닛
342,442,520,620,742,842: 에러 제어 유닛
344,444,540,640,744,844: 읽기 레벨 제어 유닛
17,28,345,446,542,642,745,846: 필터
27,445,641,845: 변조기
32,42,72,82: 비휘발성 메모리
34,44,74,84: 메모리 제어기
Claims (10)
- 데이터를 저장하기 위한 저장 유닛;상기 저장 유닛으로부터 적어도 하나의 읽기 레벨로 읽혀진 데이터의 에러를 정정하기 위한 에러 제어 유닛; 및상기 에러가 정정가능하지 않을 때, 상기 적어도 하나의 읽기 레벨을 제어하기 위한 읽기 레벨 제어 유닛을 포함하되,상기 읽기 레벨 제어 유닛은 상기 저장 유닛의 메모리 셀들의 산포를 측정하고, 상기 측정된 산포를 필터링하고, 상기 필터링된 산포를 근거로하여 상기 적어도 하나의 읽기 레벨을 재설정하고,상기 읽기 레벨 제어 유닛은 상기 측정된 산포를 필터링하기 위한 필터를 포함하는 저장 장치.
- 제 1 항에 있어서,상기 저장 유닛은 낸드 플래시 메모리이고,상기 필터링은 적어도 하나의 워드라인 단위로 수행되는 저장 장치.
- 제 1 항에 있어서,상기 저장 유닛은 낸드 플래시 메모리이고,상기 필터링은 상기 측정된 산포의 소정의 전압 구간에서 수행되는 저장 장치.
- 삭제
- 제 1 항에 있어서,상기 읽기 레벨 제어 유닛은 상기 측정된 산포를 변조하기 위한 변조기를 더 포함하고,상기 필터는 상기 변조된 산포를 필터링하는 저장 장치.
- 제 1 항에 있어서,상기 저장 유닛은 메모리 장치이고,상기 에러 제어 유닛 및 상기 읽기 레벨 제어 유닛은 상기 메모리 장치를 제어하는 메모리 제어기에 포함되는 저장 장치.
- 저장 장치의 읽기 방법에 있어서:적어도 하나의 제 1 읽기 레벨에 의거하여 읽혀진 데이터의 오류에 따라 읽기 레벨을 변경할지를 판별하는 단계;상기 읽기 레벨을 변경할 경우, 상기 저장 장치의 메모리 셀들의 산포를 측정하고, 상기 측정된 산포를 필터링하고, 상기 필터링된 산포를 근거로 하여 적어도 하나의 제 2 읽기 레벨을 설정하는 단계; 및상기 적어도 하나의 제 2 읽기 레벨에 의거하여 데이터를 읽는 단계를 포함하고,상기 측정된 산포의 필터링은 상기 측정된 산포를 변조하고, 상기 변조된 산포를 필터링하는 읽기 방법.
- 삭제
- 제 7 항에 있어서,상기 적어도 하나의 제 2 읽기 레벨을 설정하는 단계는 소정의 회수 이상 반복되는 읽기 방법.
- 제 7 항에 있어서,상기 읽기 레벨은 상기 적어도 하나의 제 2 읽기 레벨에서 상기 적어도 하나의 제 1 읽기 레벨로 변경할 수 있는 읽기 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090045838A KR101586046B1 (ko) | 2009-05-26 | 2009-05-26 | 저장 장치 및 그것의 읽기 방법 |
| US12/662,329 US8422291B2 (en) | 2009-05-26 | 2010-04-12 | Storage device and method for reading the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090045838A KR101586046B1 (ko) | 2009-05-26 | 2009-05-26 | 저장 장치 및 그것의 읽기 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100127406A KR20100127406A (ko) | 2010-12-06 |
| KR101586046B1 true KR101586046B1 (ko) | 2016-01-18 |
Family
ID=43220044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090045838A KR101586046B1 (ko) | 2009-05-26 | 2009-05-26 | 저장 장치 및 그것의 읽기 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8422291B2 (ko) |
| KR (1) | KR101586046B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10878920B2 (en) | 2018-03-21 | 2020-12-29 | SK Hynix Inc. | Memory controller and memory system having the same |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8693252B2 (en) | 2011-07-12 | 2014-04-08 | Samsung Electronics Co., Ltd. | Method and system for adjusting read voltage in flash memory device |
| KR101845510B1 (ko) | 2011-10-25 | 2018-04-05 | 삼성전자주식회사 | 반도체 저장 장치 및 시스템 |
| US8934306B2 (en) | 2012-03-06 | 2015-01-13 | Micron Technology, Inc. | Memory and sense parameter determination methods |
| KR102028128B1 (ko) | 2012-08-07 | 2019-10-02 | 삼성전자주식회사 | 불휘발성 랜덤 액세스 메모리 및 낸드 플래시 메모리를 포함하는 메모리 시스템의 동작 방법 |
| US8848453B2 (en) | 2012-08-31 | 2014-09-30 | Micron Technology, Inc. | Inferring threshold voltage distributions associated with memory cells via interpolation |
| KR20140045168A (ko) * | 2012-10-08 | 2014-04-16 | 삼성전자주식회사 | 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작방법 |
| KR102038408B1 (ko) * | 2012-10-25 | 2019-10-30 | 삼성전자주식회사 | 회귀 분석법을 사용하는 메모리 시스템 및 그것의 읽기 방법 |
| KR20140072637A (ko) | 2012-12-05 | 2014-06-13 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법 |
| US20140169102A1 (en) * | 2012-12-19 | 2014-06-19 | Western Digital Technologies, Inc. | Log-likelihood ratio and lumped log-likelihood ratio generation for data storage systems |
| KR102050475B1 (ko) | 2013-01-14 | 2020-01-08 | 삼성전자주식회사 | 플래시 메모리, 플래시 메모리 장치 및 이의 동작 방법 |
| KR102025193B1 (ko) | 2013-02-19 | 2019-09-25 | 삼성전자주식회사 | 메모리 컨트롤러 및 그것의 동작 방법, 메모리 컨트롤러를 포함하는 메모리 시스템 |
| KR102076231B1 (ko) | 2013-07-09 | 2020-02-12 | 에스케이하이닉스 주식회사 | 데이터 저장 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 처리 시스템 |
| KR102219293B1 (ko) | 2014-07-28 | 2021-02-23 | 삼성전자 주식회사 | 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 |
| KR102190241B1 (ko) | 2014-07-31 | 2020-12-14 | 삼성전자주식회사 | 메모리 컨트롤러의 동작 방법 및 불휘발성 메모리 시스템 |
| US9607710B2 (en) * | 2014-11-10 | 2017-03-28 | Sk Hynix Memory Solutions Inc. | Read-threshold calibration in a solid state storage system |
| KR102397016B1 (ko) | 2014-11-24 | 2022-05-13 | 삼성전자주식회사 | 불휘발성 메모리 시스템의 동작 방법 |
| US10310942B2 (en) | 2016-09-20 | 2019-06-04 | Toshiba Memory Corporation | Memory system |
| KR102620820B1 (ko) | 2016-09-23 | 2024-01-03 | 삼성전자주식회사 | 비휘발성 메모리 장치의 데이터 독출 방법 |
| KR20200127516A (ko) | 2019-05-02 | 2020-11-11 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 이의 동작 방법 |
| KR20210045214A (ko) * | 2019-10-16 | 2021-04-26 | 에스케이하이닉스 주식회사 | 메모리 장치 및 그것의 동작 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6621739B2 (en) | 2002-01-18 | 2003-09-16 | Sandisk Corporation | Reducing the effects of noise in non-volatile memories through multiple reads |
| US6850441B2 (en) | 2002-01-18 | 2005-02-01 | Sandisk Corporation | Noise reduction technique for transistors and small devices utilizing an episodic agitation |
| JP2003242787A (ja) * | 2002-02-14 | 2003-08-29 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| KR100705220B1 (ko) * | 2005-09-15 | 2007-04-06 | 주식회사 하이닉스반도체 | 프로그램 속도를 증가시키기 위한 플래시 메모리 장치의소거 및 프로그램 방법 |
| JP5095131B2 (ja) | 2006-05-31 | 2012-12-12 | 株式会社東芝 | 半導体記憶装置 |
| KR100830580B1 (ko) * | 2006-10-20 | 2008-05-21 | 삼성전자주식회사 | 플래시 메모리 장치를 포함한 메모리 시스템의 데이터 복원방법 |
| EP1978527B1 (en) * | 2007-02-16 | 2010-10-13 | Advantest Corporation | Tester |
| KR100865830B1 (ko) * | 2007-02-22 | 2008-10-28 | 주식회사 하이닉스반도체 | 메모리 소자의 독출 방법 |
| KR101267798B1 (ko) * | 2007-08-09 | 2013-06-04 | 삼성전자주식회사 | 읽기 레벨 제어 장치 및 그 방법 |
| US7957187B2 (en) * | 2008-05-09 | 2011-06-07 | Sandisk Corporation | Dynamic and adaptive optimization of read compare levels based on memory cell threshold voltage distribution |
-
2009
- 2009-05-26 KR KR1020090045838A patent/KR101586046B1/ko active IP Right Grant
-
2010
- 2010-04-12 US US12/662,329 patent/US8422291B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10878920B2 (en) | 2018-03-21 | 2020-12-29 | SK Hynix Inc. | Memory controller and memory system having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100127406A (ko) | 2010-12-06 |
| US8422291B2 (en) | 2013-04-16 |
| US20100302850A1 (en) | 2010-12-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101586046B1 (ko) | 저장 장치 및 그것의 읽기 방법 | |
| KR102302187B1 (ko) | 비휘발성 메모리 장치의 동작 방법 및 비휘발성 메모리 장치 | |
| US9647695B2 (en) | Memory controllers and flash memory reading methods | |
| US9343158B2 (en) | Methods of programming multi-level cell nonvolatile memory devices and devices so operating | |
| KR101532584B1 (ko) | 비휘발성 메모리 장치, 및 그의 프로그램 방법 | |
| US9281068B2 (en) | Nonvolatile memory and related reprogramming method | |
| KR102005888B1 (ko) | 불휘발성 메모리 장치 및 그것의 읽기 방법 | |
| KR101518033B1 (ko) | 멀티-레벨 비휘발성 메모리 장치, 상기 장치를 포함하는 메모리 시스템 및 그 동작 방법 | |
| US8422292B2 (en) | Nonvolatile memory device and program method thereof | |
| US8004898B2 (en) | Nonvolatile memory device, program method thereof, and memory system including the same | |
| KR101517597B1 (ko) | 불휘발성 메모리 장치 및 그것의 프로그램 전압 생성방법 | |
| JP5773367B2 (ja) | メモリ装置およびメモリプログラミング方法 | |
| US20140334228A1 (en) | Linearly related threshold voltage offsets | |
| KR101772578B1 (ko) | 불휘발성 메모리 장치의 프로그램 방법 | |
| US8498160B2 (en) | Nonvolatile memory device and related programming method using selective bit line precharging | |
| KR20150099218A (ko) | 플래시 메모리 시스템 및 플래시 메모리 시스템의 제어 방법 | |
| KR20140103755A (ko) | 메모리 컨트롤러 및 그것의 동작 방법, 메모리 컨트롤러를 포함하는 메모리 시스템 | |
| KR20110131648A (ko) | 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법 | |
| KR20140008705A (ko) | 비휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 및 그것의 메모리 블록 관리, 소거, 및 프로그램 방법들 | |
| KR20130045495A (ko) | 불휘발성 메모리 장치 및 그것의 읽기 방법 | |
| JP2011165301A (ja) | フラッシュメモリ装置及びその読み出し方法 | |
| KR20140103756A (ko) | 메모리 컨트롤러 및 그것의 동작 방법 | |
| KR20100088898A (ko) | 플래시 메모리 장치, 및 이의 프로그램 및 독출 방법 | |
| KR101642930B1 (ko) | 더미 셀을 갖는 불휘발성 메모리 장치 및 그것의 프로그램 방법 | |
| KR20100110155A (ko) | 비휘발성 메모리 장치의 쓰기 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20191226 Year of fee payment: 5 |